JPH0972757A - Microcapacitance detection circuit - Google Patents
Microcapacitance detection circuitInfo
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- JPH0972757A JPH0972757A JP7248765A JP24876595A JPH0972757A JP H0972757 A JPH0972757 A JP H0972757A JP 7248765 A JP7248765 A JP 7248765A JP 24876595 A JP24876595 A JP 24876595A JP H0972757 A JPH0972757 A JP H0972757A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、加速度センサや角
速度センサや圧力センサや変位計等の静電容量型素子に
おける静電容量の変化を検出出力する微少容量検出回路
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microcapacity detecting circuit for detecting and outputting a change in electrostatic capacity of an electrostatic capacitance type element such as an acceleration sensor, an angular velocity sensor, a pressure sensor, a displacement gauge or the like.
【0002】[0002]
【従来の技術】図3には、加速度センサである静電容量
型素子1の構造例が示されている。同図に示すように、
基板17a ,17b 間には、センサ基台18が、その固定部14
a ,14b の上部と下部をこの基板17a と17b に固定して
配設されている。固定部14a と14b との間には、可動電
極部15が両側より梁16a ,16b にて連結支持されて配設
されている。可動電極部15には、可動電極19a ,19b が
配設されており、可動電極部15の可動電極19a 側と可動
電極19b 側に対向する基板17a ,17b の面にはそれぞれ
固定電極13a ,13b が配設されている。上記固定電極13
a と可動電極19aにより可変容量キャパシタC1 が構成
され、固定電極13b と可動電極19b により可変容量キャ
パシタC2 が構成されている。2. Description of the Related Art FIG. 3 shows a structural example of a capacitance type element 1 which is an acceleration sensor. As shown in the figure,
The sensor base 18 is fixed between the boards 17 a and 17 b by the fixing portion 14 thereof.
securing the top and bottom of a, 14 b on the substrate 17 a and 17 b are disposed. Between the fixed portion 14 a and 14 b may be connected to and supported is arranged at the movable electrode unit 15 the beam 16 from both sides is a, 16 b. Movable electrodes 19 a and 19 b are arranged in the movable electrode section 15, and the surfaces of the substrates 17 a and 17 b facing the movable electrode 19 a side and the movable electrode 19 b side of the movable electrode section 15 are arranged on the surfaces of the substrates 17 a and 17 b. fixed electrodes 13 a, 13 b are respectively arranged. Fixed electrode 13
variable capacitor C 1 is constituted by a movable electrode 19 a, the variable capacitance capacitor C 2 is constituted by the fixed electrode 13 b and the movable electrode 19 b.
【0003】このような静電容量型素子1では、図示の
Z軸方向の加速度が生じると、慣性力により質量部とし
ての可動電極部15が上下に変位し、固定電極13a と可動
電極19a 間(可変容量キャパシタC1 )の静電容量およ
び固定電極13b と可動電極19b 間(可変容量キャパシタ
C2 )の静電容量が変化し、静電容量型素子1は、これ
らの静電容量の変化をZ軸方向の加速度の検出信号とし
て出力する。In such a capacitance type element 1, when acceleration in the Z-axis direction shown in the figure occurs, the movable electrode portion 15 as the mass portion is vertically displaced by the inertial force, and the fixed electrode 13a and the movable electrode 19 are moved. a between (the variable capacitor C 1) capacitance and the fixed electrodes 13 b and between the movable electrode 19 b is the capacitance of the (variable capacitor C 2) change in the capacitance element 1, these static The change in capacitance is output as a detection signal of acceleration in the Z-axis direction.
【0004】図4には上記静電容量型素子1の可変容量
キャパシタC1 とC2 の容量差を検出するための従来の
微少容量検出回路10の主要構成例が示されている。この
微少容量検出回路10は、電圧源2と、マイクロマシニン
グ技術等を用いて作製された加速度センサである静電容
量型素子1と、スイッチトキャパシタ回路3と、スイッ
チ素子φ1a ,φ1b ,φ2a ,φ2b と、スイッチ制
御信号発生器7とを有して構成されている。上記電圧源
2は直流電圧Vr を出力する回路構成を有しており、ス
イッチトキャパシタ回路3はスイッチ素子φ1c とコン
デンサCf とオペアンプOP1を有して形成されてい
る。FIG. 4 shows an example of the main structure of a conventional microcapacity detecting circuit 10 for detecting the capacitance difference between the variable capacitors C 1 and C 2 of the electrostatic capacitance type element 1. The microcapacity detection circuit 10 includes a voltage source 2, an electrostatic capacitance element 1 which is an acceleration sensor manufactured by using a micromachining technique, a switched capacitor circuit 3, and switch elements φ1 a , φ1 b , φ2. a , φ2 b, and a switch control signal generator 7. The voltage source 2 has a circuit configuration for outputting a DC voltage V r , and the switched capacitor circuit 3 is formed by including a switch element φ1 c , a capacitor C f, and an operational amplifier OP1.
【0005】図4に示すように、静電容量型素子1の可
変容量キャパシタC1 ,C2 の入力側にはスイッチ素子
φ1a ,φ2b を介して電圧源2が接続され、スイッチ
素子φ1a ,φ2b と可変容量キャパシタC1 ,C2 と
の間にはスイッチオン動作によって可変容量キャパシタ
C1 ,C2 の入力側をグランドに接地させるスイッチ素
子φ2a ,φ1b が接続されている。可変容量キャパシ
タC1 ,C2 の出力側はスイッチトキャパシタ回路3の
オペアンプOP1の反転入力端子側に接続されており、
オペアンプOP1の反転入力端子側と出力側との間には
スイッチ素子φ1c とコンデンサCf の並列接続体が接
続され、また、オペアンプOP1の非反転入力端子側は
グランドに接地されている。As shown in FIG. 4, a voltage source 2 is connected to the input sides of the variable capacitors C 1 and C 2 of the electrostatic capacitance type element 1 via switch elements φ 1 a and φ 2 b , and the switch element φ 1 a, variable capacitor C 1, C 2 of the switching element .phi.2 which grounded the input side a, .phi.1 b are connected by the switch-on operation between the .phi.2 b and the variable capacitor C 1, C 2 . The output sides of the variable capacitors C 1 and C 2 are connected to the inverting input terminal side of the operational amplifier OP1 of the switched capacitor circuit 3,
A parallel connection body of a switch element φ1 c and a capacitor C f is connected between the inverting input terminal side and the output side of the operational amplifier OP1, and the non-inverting input terminal side of the operational amplifier OP1 is grounded.
【0006】上記スイッチ素子φ1a ,φ1b ,φ
1c ,φ2a ,φ2b はMOS−FET(MOS型電界
効果トランジスタ)等のFET素子により形成されてお
り、各スイッチ素子にはスイッチ制御信号発生器7が接
続され、スイッチ制御信号発生器7は各スイッチ素子の
スイッチオン・オフ動作を次のように制御するためのス
イッチ制御信号(クロック電圧信号)を発生出力する回
路構成を有している。The switch elements φ1 a , φ1 b , φ
1 c , φ2 a , φ2 b are formed by FET elements such as MOS-FET (MOS field effect transistor), and a switch control signal generator 7 is connected to each switch element, and the switch control signal generator 7 is connected. Has a circuit configuration for generating and outputting a switch control signal (clock voltage signal) for controlling the switch on / off operation of each switch element as follows.
【0007】図5の(a),(b)にはそれぞれスイッ
チ素子φ1a ,φ1b ,φ1c (以下、まとめてφ1と
記す)とφ2a ,φ2b (以下、まとめてφ2と記す)
のスイッチオン・オフ動作のタイムチャートが示されて
いる。図5に示すように、スイッチ素子φ1がスイッチ
オンのときスイッチ素子φ2はスイッチオフし、スイッ
チ素子φ1がスイッチオフのときスイッチ素子φ2はス
イッチオンするという如く、スイッチ素子φ1とφ2の
スイッチオン動作が交互に切り替わってデッドタイムt
d を介して行われるように、スイッチ制御信号発生器7
はスイッチ素子φ1,φ2のスイッチ制御信号を出力す
る。FIGS. 5A and 5B show switching elements φ1 a , φ1 b , φ1 c (hereinafter collectively referred to as φ1) and φ2 a , φ2 b (hereinafter collectively referred to as φ2).
A time chart of the switch on / off operation of is shown. As shown in FIG. 5, when the switch element φ1 is switched on, the switch element φ2 is switched off, and when the switch element φ1 is switched off, the switch element φ2 is switched on, so that the switch elements φ1 and φ2 are switched on. And the dead time t
switch control signal generator 7 as is done via d.
Outputs a switch control signal for the switch elements φ1 and φ2.
【0008】上記スイッチ制御信号を受けて、スイッチ
素子φ2がスイッチオフしスイッチ素子φ1がスイッチ
オンするフェーズでは、可変容量キャパシタC1 に電
圧源2の電圧Vr が印加して電荷Q1 が発生する。ま
た、スイッチ素子φ1b のスイッチオン動作およびオペ
アンプOP1のイマジナリーショート効果によって、可
変容量キャパシタC2 の電荷Q2 が放電する。また、上
記の如く、スイッチ素子φ1(φ1c )がスイッチオン
したので、コンデンサCf がショート状態となり、スイ
ッチ素子φ1c がスイッチオンするときにコンデンサC
f に生じていたコンデンサCf の電荷Qf が放電する。In the phase in which the switch element φ2 is switched off and the switch element φ1 is switched on in response to the switch control signal, the voltage V r of the voltage source 2 is applied to the variable capacitor C 1 to generate the charge Q 1. To do. Further, the imaginary short effect of switching elements .phi.1 b of the switch-on operation and the operational amplifier OP1, the charge Q 2 of the variable capacitor C 2 is discharged. Further, as described above, since the switch element φ1 (φ1 c ) is switched on, the capacitor C f is in a short-circuited state, and when the switch element φ1 c is switched on, the capacitor C f is switched on.
charge Q f of the capacitor C f that occurs in f is discharged.
【0009】次に、スイッチ素子φ1がスイッチオフし
スイッチ素子φ2がスイッチオンするフェーズでは、
上記フェーズで発生した可変容量キャパシタC1 の電
荷Q 1 がコンデンサCf に移り、かつ、可変容量キャパ
シタC2 には電圧源2の電圧Vr が印加し電荷Q2 が発
生して該電荷Q2 がコンデンサCf に逆極性の電荷−Q
2 を発生させる結果、コンデンサCf に電荷(Q1 −Q
2 )が発生する。このコンデンサCf の電荷の発生によ
り、可変容量キャパシタC1 とC2 の容量差に対応する
電圧V0 値がスイッチトキャパシタ回路3から出力電圧
VOUT 値として出力される。Next, the switch element φ1 is switched off.
In the phase in which the switch element φ2 is switched on,
Variable capacitor C generated in the above phase1No electricity
Load Q 1Is the capacitor CfAnd the variable capacity
Shita C2Is the voltage V of the voltage source 2rApplied charge Q2From
The charge Q2Is the capacitor CfOpposite polarity to -Q
2As a result, the capacitor CfCharge (Q1-Q
2) Occurs. This capacitor CfDue to the generation of electric charge
Variable capacitor C1And C2Corresponding to the capacity difference
Voltage V0The value is the output voltage from the switched capacitor circuit 3.
VOUTIt is output as a value.
【0010】上記フェーズ,のスイッチ素子φ1,
φ2のスイッチオン・オフ動作を交互に繰り返し、フェ
ーズで出力電圧VOUT を検出すれば、可変容量キャパ
シタC1 とC2 の容量差に対応する電圧V0 値が得ら
れ、この電圧値に基づいて加速度の大きさ等が検出され
ることになる。The switch element φ1, of the above phase
If the switch-on / off operation of φ2 is alternately repeated and the output voltage V OUT is detected in the phase, a voltage V 0 value corresponding to the capacitance difference between the variable capacitors C 1 and C 2 is obtained, and based on this voltage value. Then, the magnitude of acceleration is detected.
【0011】[0011]
【発明が解決しようとする課題】しかしながら、実際に
は、コンデンサCf に、前記フェーズからフェーズ
へ移行する際、クロックフィールドスルーによる電荷Q
s が次のように発生し、また、フェーズではオペアン
プOP1の漏れ電流(入力バイアス電流)ib による電
荷Qi も次のように生じており、この電荷Qs とQi に
よって出力電圧VOUT にノイズ成分であるオフセット電
圧Vos成分が生じてしまう。However, in reality, when the phase shifts from phase to phase, the charge Q due to the clock field through is applied to the capacitor C f.
s is generated as follows, and the charge Q i due to the leakage current (input bias current) i b of the operational amplifier OP1 is also generated in the phase as follows. The charge Q s and Q i cause the output voltage V OUT. An offset voltage V os component, which is a noise component, is generated.
【0012】以下に、上記電荷Qs とQi の発生理由を
説明する。スイッチ素子φ1c は前記の如くFET素子
により形成され、スイッチ制御信号であるクロック信号
Vckによってスイッチオン・オフ動作が制御されてい
る。スイッチ素子(FET素子)のゲート・ソース間や
ゲート・ドレイン間には寄生容量が生じ、スイッチ素子
φ1c に生じた図4に示す寄生容量Cs およびクロック
信号Vckに起因して、スイッチ素子φ1c がスイッチオ
フした瞬間に、クロック信号Vckの高周波数成分が寄生
容量Cs を通じてコンデンサCf に電荷を発生させる。
この現象をクロックフィールドスルーと呼び、このクロ
ックフィールドスルーの発生により、スイッチ素子φ1
c がオフした瞬間にコンデンサCf には電荷Qs が発生
する。The reason why the charges Q s and Q i are generated will be described below. The switch element φ1 c is formed of the FET element as described above, and the switch on / off operation is controlled by the clock signal V ck which is the switch control signal. Parasitic capacitance generated between the gate-source and gate-drain of the switching element (FET element), due to the parasitic capacitance C s and a clock signal V ck 4 generated in the switching element .phi.1 c, switching elements At the moment when φ1 c is switched off, the high frequency component of the clock signal V ck causes the capacitor C f to generate an electric charge through the parasitic capacitance C s .
This phenomenon is called clock field through, and switching element φ1
The charge Q s is generated in the capacitor C f at the moment when c is turned off.
【0013】また、前記フェーズでスイッチ素子φ1
c がスイッチオンしている期間、オペアンプOP1の出
力側からコンデンサCf を経てオペアンプOP1の入力
側に戻る経路で抑制することのできないオペアンプOP
1の漏れ電流(入力バイアス電流)ib が流れる。この
ため、スイッチ素子φ1c がスイッチオンしている期
間、漏れ電流ib が時間の積でコンデンサCf に積分
(蓄積)されてコンデンサCf には電荷Qi =∫ib d
tが発生し、この電荷Qi がフェーズでコンデンサC
f に発生した状態のままとなっている。前記漏れ電流i
b の値は温度によって変化し、また、∫ib dtの値は
時間の経過に伴って変化するので、上記電荷Qi は温度
や時間の変化によって変化する。In the above phase, the switching element φ1
While c is switched on, the operational amplifier OP that cannot be suppressed along the path from the output side of the operational amplifier OP1 to the input side of the operational amplifier OP1 via the capacitor C f
A leakage current of 1 (input bias current) i b flows. Therefore, the period during which switching element .phi.1 c are switched on, the leakage current i b is the integral (accumulated) in the capacitor C f with the product of time has been capacitor C f charge Q i = ∫i b d
t is generated, and this charge Q i is in phase with the capacitor C.
It remains in the state that occurred in f . The leakage current i
The value of b changes with temperature, and the value of ∫i b dt changes with the lapse of time, so the charge Q i changes with changes in temperature and time.
【0014】上記のように、フェーズでは、コンデン
サCf に可変容量キャパシタC1 とC2 の容量差に対応
する電荷(Q1 −Q2 )が発生するだけでなく、クロッ
クフィールドスルーによる電荷Qs と漏れ電流ib によ
る電荷Qi も発生し、コンデンサCf の総電荷Qf がQ
f =Q1 −Q2 +Qs +Qi となる。その結果、可変容
量キャパシタC1 ,C2 の静電容量をC1 ,C2 とし、
コンデンサCf の静電容量をCf としたとき、図4の回
路の出力電圧VOUT は次式(1)のように表される。As described above, in the phase, not only the charge (Q 1 -Q 2 ) corresponding to the capacitance difference between the variable capacitors C 1 and C 2 is generated in the capacitor C f , but also the charge Q due to the clock field through. charge by s and the leakage current i b Q i also occurs, the total charge Q f of the capacitor C f is Q
the f = Q 1 -Q 2 + Q s + Q i. As a result, the capacitances of the variable capacitors C 1 and C 2 are set to C 1 and C 2 ,
When the electrostatic capacitance of the capacitor C f is C f , the output voltage V OUT of the circuit of FIG. 4 is expressed by the following equation (1).
【0015】 VOUT ={(Q1 −Q2 )/Cf }+{(Qs +Qi )/Cf }={Vr ・( C1 −C2 )/Cf }+{(Qs +Qi )/Cf }・・・・・(1)V OUT = {(Q 1 −Q 2 ) / C f } + {(Q s + Q i ) / C f } = {V r · (C 1 −C 2 ) / C f } + {(Q s + Q i ) / C f } ... (1)
【0016】上記Vr ・(C1 −C2 )/Cf は前記可
変容量キャパシタC1 とC2 の容量差に対応する電圧V
0 であり、また、(Qs +Qi )/Cf がノイズ成分で
あるオフセット電圧Vosとなる。The above V r · (C 1 -C 2 ) / C f is a voltage V corresponding to the capacitance difference between the variable capacitors C 1 and C 2.
0 , and (Q s + Q i ) / C f becomes the offset voltage V os which is a noise component.
【0017】マイクロマシニング技術を用いて作製され
た可変容量キャパシタC1 とC2 の容量差は極めて小さ
く、前記容量差に対応する電圧V0 が前記オフセット電
圧Vosと同程度の微小な大きさであるので、出力電圧V
OUT に占めるオフセット電圧Vosの割合が大きく、ま
た、オフセット電圧Vosは温度や時間による電荷Qi の
変化によりドリフトしてしまうので、オフセット電圧の
ドリフトによって出力電圧VOUT がドリフトしてしま
う。これらのことから、可変容量キャパシタC1 とC2
の容量差に対応する電圧V0 を精度良く検出するのが困
難であった。The capacitance difference between the variable capacitors C 1 and C 2 manufactured by using the micromachining technique is extremely small, and the voltage V 0 corresponding to the capacitance difference is as small as the offset voltage V os. Therefore, the output voltage V
The ratio of the offset voltage V os to OUT is large, and the offset voltage V os drifts due to the change in the charge Q i due to temperature and time, so that the output voltage V OUT drifts due to the offset voltage drift. From these, the variable capacitors C 1 and C 2
It was difficult to accurately detect the voltage V 0 corresponding to the capacitance difference.
【0018】本発明は上記課題を解決するためになされ
たものであり、その目的は、オフセット電圧を補正し
て、対となる可変容量キャパシタの容量差に対応する電
圧を精度良く検出出力することができる微少容量検出回
路を提供することにある。The present invention has been made to solve the above problems, and an object thereof is to correct an offset voltage and accurately detect and output a voltage corresponding to a capacitance difference between a pair of variable capacitance capacitors. It is to provide a microcapacity detection circuit capable of performing the above.
【0019】[0019]
【課題を解決するための手段】上記目的を達成するため
に本発明は次のような構成をもって前記課題を解決する
手段としている。すなわち、本発明は対となる可変容量
キャパシタの容量差を発生する静電容量型素子と;この
静電容量型素子の各可変容量キャパシタに電荷を発生さ
せるための電圧源と;前記静電容量型素子の容量差を電
圧に変換して出力するスイッチトキャパシタ回路と;こ
のスイッチトキャパシタ回路の信号を増幅出力する主増
幅器と;前記スイッチトキャパシタ回路のオフセット電
圧を検出し該オフセット電圧を零にする補償電圧を生成
する補償電圧生成回路と;前記生成された補償電圧をサ
ンプリングホールドして該補償電圧を前記主増幅器へ加
えるサンプルホールド回路と;を有し、前記電圧源の下
流側には静電容量型素子の可変容量キャパシタの放電ク
リア動作と、可変容量キャパシタの放電クリア状態でス
イッチトキャパシタ回路に発生するオフセット電圧を検
出して前記補償電圧を生成させる動作と、生成した補償
電圧をサンプリングホールドさせる動作と、静電容量型
素子の各可変容量キャパシタに電荷を発生させてスイッ
チトキャパシタ回路から出力される容量差電圧を前記補
償電圧で補償しオフセット電圧成分を取り除いた容量差
電圧を出力させる容量差検出動作とを順次周期的に制御
するスイッチ制御回路が設けられている構成をもって前
記課題を解決する手段としている。In order to achieve the above object, the present invention has the following structure to solve the above-mentioned problems. That is, the present invention relates to an electrostatic capacitance type element that generates a capacitance difference between a pair of variable capacitance capacitors; a voltage source for generating electric charge in each variable capacitance capacitor of the electrostatic capacitance type element; A switched capacitor circuit for converting the capacitance difference of the mold element into a voltage and outputting the voltage; a main amplifier for amplifying and outputting a signal of the switched capacitor circuit; a compensation for detecting an offset voltage of the switched capacitor circuit and making the offset voltage zero A compensating voltage generating circuit for generating a voltage; a sample and hold circuit for sampling and holding the generated compensating voltage and applying the compensating voltage to the main amplifier; and a capacitance on the downstream side of the voltage source. Occurs in the switched capacitor circuit in the discharge clear operation of the variable capacitor of the type element and the discharge clear state of the variable capacitor The operation of detecting the offset voltage and generating the compensation voltage, the operation of sampling and holding the generated compensation voltage, and the capacitance output from the switched capacitor circuit by generating electric charge in each variable capacitance capacitor of the capacitance type element. As a means for solving the above-mentioned problems, a switch control circuit for sequentially and periodically controlling a capacitance difference detection operation for compensating a difference voltage with the compensation voltage and outputting a capacitance difference voltage from which an offset voltage component is removed is provided. There is.
【0020】上記構成の本発明において、スイッチ制御
回路のスイッチオン・オフ動作によって、次のような第
1段階から第4段階までの動作が順次周期的に行われ
る。第1段階では静電容量型素子の各可変容量キャパシ
タが放電クリアし、第2段階では、引き続き各可変容量
キャパシタが放電クリアな状態で、補償電圧生成回路が
スイッチトキャパシタ回路のオフセット電圧を検出して
該オフセット電圧を零にする補償電圧を生成し、第3段
階では、サンプルホールド回路が前記第2段階で生成さ
れた補償電圧をサンプリングホールドする。In the present invention having the above-mentioned structure, the following operations from the first step to the fourth step are sequentially and sequentially performed by the switch on / off operation of the switch control circuit. In the first stage, each variable capacitance capacitor of the capacitive element is discharged and cleared, and in the second stage, each variable capacitor is continuously discharged and cleared, and the compensation voltage generation circuit detects the offset voltage of the switched capacitor circuit. Then, a compensation voltage that makes the offset voltage zero is generated, and in a third step, the sample hold circuit samples and holds the compensation voltage generated in the second step.
【0021】第4段階では、各可変容量キャパシタに電
荷を発生させ、スイッチトキャパシタ回路が対の可変容
量キャパシタの容量差を電圧に変換して主増幅器に出力
する。また、前記第3段階でサンプルホールド回路にサ
ンプリングホールドされた補償電圧が主増幅器に加えら
れ、主増幅器は、前記スイッチトキャパシタ回路から出
力された容量差電圧を補償電圧で補償し、オフセット電
圧成分を取り除いた容量差電圧を増幅出力する。In the fourth stage, charge is generated in each variable capacitor, and the switched capacitor circuit converts the capacitance difference between the pair of variable capacitors into a voltage and outputs it to the main amplifier. In addition, the compensation voltage sampled and held by the sample and hold circuit in the third stage is applied to the main amplifier, and the main amplifier compensates the capacitance difference voltage output from the switched capacitor circuit with the compensation voltage to generate an offset voltage component. The removed capacity difference voltage is amplified and output.
【0022】上記第1段階から第4段階までの動作は順
次周期的に行われ、上記のように、第4段階で、オフセ
ット電圧成分が取り除かれた容量差電圧が検出出力され
る。The operations from the first stage to the fourth stage are sequentially and periodically performed, and as described above, the capacitance difference voltage from which the offset voltage component is removed is detected and output in the fourth stage.
【0023】[0023]
【発明の実施の形態】以下に、本発明に係る実施の形態
例を図面に基づいて説明する。なお、本実施の形態例の
説明において、従来例と同一構成部分には同一符号を付
し、その重複説明は省略する。Embodiments of the present invention will be described below with reference to the drawings. In the description of the present embodiment, the same components as those of the conventional example are designated by the same reference numerals, and the duplicate description thereof will be omitted.
【0024】図1には本実施の形態例における微少容量
検出回路10の主要構成が示されている。この微少容量検
出回路10は、電圧源2と、FET素子で形成されるスイ
ッチ素子φ1,φ2a ,φ3a ,φ3b ,φ4a ,φ4
b と、マイクロマシニング技術等で作製された加速度セ
ンサである静電容量型素子1と、スイッチトキャパシタ
回路3と、主増幅器4と、補償電圧生成回路5と、サン
プルホールド回路6と、スイッチ制御信号発生器7とを
有して構成されている。FIG. 1 shows the main configuration of the minute capacity detection circuit 10 in this embodiment. The microcapacity detecting circuit 10 includes a voltage source 2 and switch elements φ1, φ2 a , φ3 a , φ3 b , φ4 a , φ4 formed of FET elements.
b , an electrostatic capacitance type element 1 which is an acceleration sensor manufactured by a micromachining technique, a switched capacitor circuit 3, a main amplifier 4, a compensation voltage generation circuit 5, a sample hold circuit 6, and a switch control signal. And a generator 7.
【0025】前記電圧源2は、従来例と同様に、直流電
圧Vr を出力する回路構成を有し、静電容量型素子1は
対を成す可変容量キャパシタC1 ,C2 を有して構成さ
れ加速度に起因した力の発生によって可変容量キャパシ
タC1 とC2 の容量差が変化するものである。図1に示
すように、電圧源2と可変容量キャパシタC1 ,C2の
入力側との間はスイッチ素子φ1,φ3a ,φ4b を介
して接続され、また、電圧源2と可変容量キャパシタC
1 ,C2 との間にはスイッチン動作によって可変容量キ
ャパシタC1 ,C2 をグランドに接地させるためのスイ
ッチ素子φ2a,φ4a ,φ3b が接続されている。ま
た、可変容量キャパシタC1 ,C2 の出力側はスイッチ
トキャパシタ回路3の入力側に接続されている。The voltage source 2 has a circuit configuration for outputting a DC voltage V r as in the conventional example, and the capacitance type element 1 has a pair of variable capacitance capacitors C 1 and C 2. The capacitance difference between the variable capacitors C 1 and C 2 is changed by the generation of the force due to the acceleration. As shown in FIG. 1, the voltage source 2 and the input sides of the variable capacitors C 1 and C 2 are connected via switch elements φ1, φ3 a and φ4 b , and the voltage source 2 and the variable capacitance capacitors are connected. C
1, switching element .phi.2 a for grounding the variable capacitor C 1, C 2 to ground by switching operation between the C 2, φ4 a, φ3 b are connected. The output sides of the variable capacitors C 1 and C 2 are connected to the input side of the switched capacitor circuit 3.
【0026】前記スイッチトキャパシタ回路3は従来例
と同様にスイッチ素子φ3c とコンデンサCf1とオペア
ンプOP1とを有し、オペアンプOP1の反転入力端子
側と出力側との間にスイッチ素子φ3c とコンデンサC
f1の並列接続体が接続され、オペアンプOP1の非反転
入力端子側がグランドに接地されて構成されており、こ
のスイッチトキャパシタ回路3の入力側(オペアンプO
P1の反転入力端子側)は前記静電容量型素子1の可変
容量キャパシタC1 ,C2 の出力側に接続され、スイッ
チトキャパシタ回路3の出力側(オペアンプOP1の出
力側)は主増幅器4に接続されている。[0026] The switched-capacitor circuit 3, as in the conventional example and a switching element .phi.3 c and capacitor C f1 and the operational amplifier OP1, switching element .phi.3 c and the capacitor between the inverting input terminal side and the output side of the operational amplifier OP1 C
The parallel connection body of f1 is connected, and the non-inverting input terminal side of the operational amplifier OP1 is grounded to the ground, and the input side of the switched capacitor circuit 3 (operational amplifier O
The inverting input terminal side of P1) is connected to the output sides of the variable capacitors C 1 and C 2 of the capacitance type element 1, and the output side of the switched capacitor circuit 3 (the output side of the operational amplifier OP1) is connected to the main amplifier 4. It is connected.
【0027】主増幅器4は抵抗体R1 と抵抗体R2 とオ
ペアンプOP2とを有して構成されており、オペアンプ
OP2の反転入力端子側には抵抗体R1 を介して前記ス
イッチトキャパシタ回路3の出力側が接続され、また、
オペアンプOP2の反転入力端子側と出力側との間には
抵抗体R2 が接続されている。また、オペアンプOP2
の非反転入力端子側にはサンプルホールド回路6の出力
側が接続され、また、オペアンプOP2の出力側には補
償電圧生成回路5の入力側が接続される。The main amplifier 4 comprises a resistor R 1 , a resistor R 2 and an operational amplifier OP2, and the switched capacitor circuit 3 is provided on the inverting input terminal side of the operational amplifier OP2 via the resistor R 1. Is connected to the output side of
A resistor R 2 is connected between the inverting input terminal side and the output side of the operational amplifier OP2. Also, the operational amplifier OP2
The output side of the sample hold circuit 6 is connected to the non-inverting input terminal side, and the input side of the compensation voltage generating circuit 5 is connected to the output side of the operational amplifier OP2.
【0028】補償電圧生成回路5は抵抗体R3 とコンデ
ンサCf2とオペアンプOP3を有して構成されている。
オペアンプOP3の反転入力端子側には抵抗体R3 を介
して前記主増幅器4の出力側が接続され、オペアンプO
P3の出力側はスイッチ素子φ2b を介してサンプルホ
ールド回路6に接続されている。オペアンプOP3の反
転入力端子側と出力側との間にコンデンサCf2が接続さ
れており、前記抵抗体R3 とコンデンサCf2によって積
分回路12が接続されている。また、オペアンプOP3の
非反転入力端子側はグランドに接地されている。The compensation voltage generating circuit 5 comprises a resistor R 3 , a capacitor C f2 and an operational amplifier OP3.
The inverting input terminal of the operational amplifier OP3 output side of said main amplifier 4 is connected via a resistor R 3, the operational amplifier O
The output side of P3 is connected to the sample hold circuit 6 via the switch element φ2 b . A capacitor C f2 is connected between the inverting input terminal side and the output side of the operational amplifier OP3, and the integrating circuit 12 is connected by the resistor R 3 and the capacitor C f2 . The non-inverting input terminal side of the operational amplifier OP3 is grounded.
【0029】サンプルホールド回路6はコンデンナCH
と前記スイッチ素子(FET素子)φ2b を有して構成
され、コンデンサCH の一端側は前記主増幅器4のオペ
アンプOP2の非反転入力端子側に接続され、コンデン
サCH の他端側はグランドに接地されている。The sample and hold circuit 6 is a condenser C H.
And the switch element (FET element) φ2 b , one end of the capacitor C H is connected to the non-inverting input terminal side of the operational amplifier OP2 of the main amplifier 4, and the other end of the capacitor C H is ground. Grounded to.
【0030】前記各スイッチ素子φ1,φ2a ,φ
2b ,φ3a ,φ3b ,φ3c ,φ4a,φ4b にはス
イッチ制御信号発生器7が接続され、スイッチ制御信号
発生器7は各スイッチ素子のスイッチオン・オフ動作を
行わせるためのスイッチ制御信号を各スイッチ素子に出
力してスイッチオン・オフ動作を制御しており、このス
イッチ制御信号発生器7と上記各スイッチ素子によって
スイッチ制御回路が構成されている。Each of the switch elements φ1, φ2 a , φ
A switch control signal generator 7 is connected to 2 b , φ3 a , φ3 b , φ3 c , φ4 a , and φ4 b, and the switch control signal generator 7 turns on / off the switch elements. A switch control signal is output to each switch element to control the switch on / off operation, and the switch control signal generator 7 and each switch element constitute a switch control circuit.
【0031】図2には、スイッチ素子φ1と,φ2a ,
φ2b (以下、まとめてφ2と記す)と、φ3a ,φ3
b ,φ3c (以下、まとめてφ3と記す)と、φ4a ,
φ4b (以下、まとめてφ4と記す)とのスイッチオン
・オフ動作のタイムチャートが示されており、スイッチ
制御信号発生器7は、同図に示すフェーズ,,,
における各スイッチ素子のスイッチオン・オフ動作を
順次周期的に行わせるためのスイッチ制御信号を各スイ
ッチ素子に出力する回路構成を有している。In FIG. 2, switch elements φ1, φ2 a ,
φ2 b (hereinafter collectively referred to as φ2), φ3 a , φ3
b , φ3 c (hereinafter collectively referred to as φ3), and φ4 a ,
A time chart of the switch on / off operation with φ4 b (hereinafter collectively referred to as φ4) is shown, and the switch control signal generator 7 has the phases shown in FIG.
In the circuit configuration, a switch control signal for sequentially performing the switch on / off operation of each switch element is periodically output to each switch element.
【0032】上記フェーズでは、スイッチ素子φ1と
φ4がスイッチオフしスイッチ素子φ2とφ3がスイッ
チオンし、フェーズでは、フェーズに引き続きスイ
ッチ素子φ1がスイッチオフしスイッチ素子φ2がスイ
ッチオンしている状態で、スイッチ素子φ3がスイッチ
オフしスイッチ素子φ4がスイッチオンする。フェーズ
では、スイッチ素子φ2とφ4がスイッチオフしスイ
ッチ素子φ1とφ3がスイッチオンし、フェーズで
は、フェーズに引き続きスイッチ素子φ1がスイッチ
オンしスイッチ素子φ2がスイッチオフしている状態
で、スイッチ素子φ3がスイッチオフしスイッチ素子φ
4がスイッチオンする。In the above phase, the switch elements φ1 and φ4 are switched off and the switch elements φ2 and φ3 are switched on. In the phase, the switch element φ1 is switched off and the switch element φ2 is switched on after the phase. , The switch element φ3 is switched off and the switch element φ4 is switched on. In the phase, the switch elements φ2 and φ4 are switched off and the switch elements φ1 and φ3 are switched on, and in the phase, the switch element φ1 is switched on and the switch element φ2 is switched off, and the switch element φ3 is switched on after the phase. Switch off and switch element φ
4 switches on.
【0033】以下に、上記構成の微少容量検出回路10の
回路動作を説明する。まず、図2に示すフェーズで
は、前記の如く、スイッチ素子φ1とφ4がスイッチオ
フしスイッチ素子φ2とφ3がスイッチオンすることか
ら、可変容量キャパシタC1 ,C2 は、スイッチ素子φ
2a ,φ3a ,φ3b のスイッチオン動作およびオペア
ンプOP1のイマジナリーショート効果によって、電荷
Q1 ,Q2 が放電クリアされ、また、スイッチトキャパ
シタ回路3のコンデンサCf1はショート状態になり、ス
イッチ素子φ3c がスイッチオンするときに発生してい
たコンデンサCf1の電荷Qf1が放電クリアされる。The circuit operation of the minute capacitance detection circuit 10 having the above structure will be described below. First, in the phase shown in FIG. 2, since the switch elements φ1 and φ4 are switched off and the switch elements φ2 and φ3 are switched on as described above, the variable capacitors C 1 and C 2 are switched to the switch element φ.
The charges Q 1 and Q 2 are discharged and cleared by the switch-on operation of 2 a , φ 3 a , and φ 3 b and the imaginary short-circuit effect of the operational amplifier OP1, and the capacitor C f1 of the switched capacitor circuit 3 is in a short-circuited state, and the switch is turned on. The charge Q f1 of the capacitor C f1 generated when the element φ3 c is switched on is discharged and cleared.
【0034】フェーズでは、フェーズに引き続きス
イッチ素子φ1がスイッチオフしスイッチ素子φ2がス
イッチオンしている状態で、スイッチ素子φ3がスイッ
チオフしスイッチ素子φ4がスイッチオンするので、可
変容量キャパシタC1 ,C2が放電クリアな状態のま
ま、スイッチ素子φ3c がスイッチオフした瞬間に、ス
イッチトキャパシタ回路3のコンデンサCf1には、スイ
ッチ制御信号であるクロック信号Vckおよびスイッチ素
子φ3c の寄生容量Cs に起因したクロックフィールド
スルーによる電荷Qs が生じ、また、前記フェーズで
発生したオペアンプOP1の漏れ電流ib による電荷Q
i =∫ib dtが生じており、総電荷Qf1=Qs +Qi
が発生する。In the phase, since the switch element φ1 is switched off and the switch element φ2 is switched on after the phase, the switch element φ3 is switched off and the switch element φ4 is switched on, so that the variable capacitor C 1 , At the moment when the switch element φ3 c is switched off while C 2 is in the discharge-clearing state, the clock signal V ck which is the switch control signal and the parasitic capacitance C of the switch element φ3 c are stored in the capacitor C f1 of the switched capacitor circuit 3. A charge Q s is generated due to the clock field through caused by s , and a charge Q s due to the leakage current i b of the operational amplifier OP1 generated in the above phase.
i = ∫i b dt has occurred, and the total charge Q f1 = Q s + Q i
Occurs.
【0035】この電荷Qf1の発生により、スイッチトキ
ャパシタ回路3は、コンデンサCf1の静電容量をCf1と
したとき、電圧Vsc=(Qs +Qi )/Cf1、つまり、
オフセット電圧Vosを主増幅器4に出力する。このオフ
セット電圧Vosを補償電圧生成回路5が主増幅器4を介
して検出し、オフセット電圧Vosを零にする補償電圧V
s を生成すると共に、補償電圧Vs を安定的にサンプル
ホールド回路6や主増幅器4に供給するために積分回路
12によって直流化する。前記の如く、このフェーズで
はスイッチ素子φ2(φ2b )がスイッチオン状態であ
るので、上記補償電圧Vs がサンプルホールド回路6の
コンデンサCH に印加して蓄積されると共に、主増幅器
4のオペアンプOP2に加えられる。Due to the generation of this electric charge Q f1 , the switched capacitor circuit 3 has a voltage V sc = (Q s + Q i ) / C f1 , that is, when the electrostatic capacity of the capacitor C f1 is C f1 ,
The offset voltage Vos is output to the main amplifier 4. The offset voltage V os is detected by the compensation voltage generation circuit 5 via the main amplifier 4, and the offset voltage V os is set to zero.
An integrating circuit for generating s and stably supplying the compensation voltage V s to the sample-hold circuit 6 and the main amplifier 4.
Convert to DC by 12. As described above, since the switch element φ2 (φ2 b ) is switched on in this phase, the compensation voltage V s is applied to and accumulated in the capacitor C H of the sample hold circuit 6, and the operational amplifier of the main amplifier 4 is also stored. Added to OP2.
【0036】主増幅器4では、反転入力端子側に入力す
るスイッチトキャパシタ回路3の出力電圧Vsc(オフセ
ット電圧Vos)を前記補償電圧Vs で補償し、抵抗体R
1 の抵抗値R1 に対する抵抗体R2 の抵抗値R2 の比
(R2 /R1 )でもって増幅し電圧VOUT =−(R2 /
R1 )・(Vos−Vs )を出力する。つまり、前記オフ
セット電圧Vosは補償電圧Vs によって補償され、フェ
ーズでは−(R2 /R1 )倍に増幅されてもオフセッ
ト電圧Vosは完全に補償され主増幅器4が電圧VOUT =
0を出力する。In the main amplifier 4, the output voltage V sc (offset voltage V os ) of the switched capacitor circuit 3 input to the inverting input terminal side is compensated by the compensation voltage V s , and the resistor R
Amplified with a ratio of resistance R 2 resistor R 2 for one of the resistance value R 1 (R 2 / R 1) Voltage V OUT = - (R 2 /
R 1 ) · (V os −V s ) is output. That is, the offset voltage V os is compensated by the compensation voltage V s , and even if the offset voltage V os is amplified by − (R 2 / R 1 ) times in the phase, the offset voltage V os is completely compensated and the main amplifier 4 outputs the voltage V OUT =
Outputs 0.
【0037】フェーズではスイッチ素子φ2とφ4が
スイッチオフしスイッチ素子φ1とφ3がスイッチオン
するため、可変容量キャパシタC2 は上記フェーズ,
に引き続き放電クリアな状態のままで、可変容量キャ
パシタC1 には電圧源2の出力電圧Vr が印加して電荷
Q1 が発生する。また、上記の如く、スイッチトキャパ
シタ回路3のスイッチ素子φ3(φ3c )がスイッチオ
ンするのでコンデンサCf1がショート状態となり、コン
デンサCf1の電荷Qf1が放電し、また、スイッチ素子φ
2b がスイッチオフすることにより、サンプルホールド
回路6のコンデンサCH には前記フェーズで生成され
た補償電圧Vs がサンプリングホールドされる。[0037] Since the switching element φ1 and φ3 switch element φ2 and φ4 is switched off is switched on in phase, variable capacitor C 2 is the phase,
After that, the discharge voltage V r of the voltage source 2 is applied to the variable capacitor C 1 in the discharge-clear state, and the charge Q 1 is generated. Further, as described above, the capacitor C f1 becomes shorted and the switch element .phi.3 switched capacitor circuit 3 (φ3 c) is switched on, charge Q f1 of the capacitor C f1 is discharged, also switching elements φ
When 2 b is switched off, the compensation voltage V s generated in the above phase is sampled and held in the capacitor C H of the sample and hold circuit 6.
【0038】フェーズでは、フェーズに引き続きス
イッチ素子φ1がスイッチオンしスイッチ素子φ2がス
イッチオフしている状態で、スイッチ素子φ3がスイッ
チオフしスイッチ素子φ4がスイッチオンすることによ
り、スイッチトキャパシタ回路3のコンデンサCf1には
クロックフィールドスルーによる電荷Qs が発生し、ま
た、前記フェーズで発生した可変容量キャパシタC1
の電荷Q1 がコンデンサCf1に移り、可変容量キャパシ
タC2 には電圧源2の出力電圧Vr が印加して電荷Q2
が発生しコンデンサCf1に逆極性の電荷−Q2 を発生さ
せる。また、コンデンサCf1には前記フェーズで生じ
ていた漏れ電流ib による電荷Qi が発生していること
から、コンデンサCf1の総電荷Qf1はQf1=Q1 −Q2
+Qs +Qi となり、スイッチトキャパシタ回路3は、In the phase, after the phase, the switch element φ1 is switched on and the switch element φ2 is switched off, while the switch element φ3 is switched off and the switch element φ4 is switched on. A charge Q s is generated in the capacitor C f1 due to the clock field through, and the variable capacitance capacitor C 1 generated in the above phase is generated.
Charge Q 1 is shifted to the capacitor C f1, the variable capacitor C 2 charges Q 2 by applying an output voltage V r of the voltage source 2 to the
Is generated, causing the capacitor C f1 to generate a charge of the opposite polarity −Q 2 . Further, since the capacitor C f1 charge Q i by the leakage current i b which occurs in the phase occurs, the total charge Q f1 of the capacitor C f1 is Q f1 = Q 1 -Q 2
+ Q s + Q i , and the switched capacitor circuit 3 becomes
【0039】電圧Vsc={(Q1 −Q2 )/Cf1}+
{(Qs +Qi )/Cf1}={Vr ・(C1 −C2 )/
Cf1}+Vos Voltage V sc = {(Q 1 -Q 2 ) / C f1 } +
{(Q s + Q i ) / C f1 } = {V r · (C 1 −C 2 ) /
C f1 } + V os
【0040】を出力する。つまり、オフセット電圧Vos
成分を含んだ容量差電圧Vscを主増幅器4に出力する。Is output. That is, the offset voltage Vos
The capacitance difference voltage V sc including the component is output to the main amplifier 4.
【0041】主増幅器4のオペアンプOP2の非反転入
力端子側にはフェーズで生成されたオフセット電圧V
osを零にする補償電圧Vs がサンプルホールド回路6か
ら加えられており、補償電圧Vs によって、主増幅器4
は、前記オフセット電圧Vosを含んだ容量差電圧Vscか
らオフセット電圧Vos成分を取り除き(補償し)、オフ
セット電圧Vos成分が除去された容量差電圧を−(R2
/R1 )の比でもって増幅し、The offset voltage V generated in the phase is applied to the non-inverting input terminal side of the operational amplifier OP2 of the main amplifier 4.
A compensation voltage V s that makes os zero is applied from the sample hold circuit 6, and the compensation voltage V s causes the main amplifier 4 to
, The offset voltage V os laden capacity difference voltage V sc remove the offset voltage V os component from (compensated), the offset voltage V os component is removed capacitance difference voltage - (R 2
Amplify with the ratio of / R 1 ),
【0042】電圧VOUT =−(R2 /R1 )・Vr ・
(C1 −C2 )/Cf1 Voltage V OUT =-(R 2 / R 1 ) · V r ·
(C 1 -C 2) / C f1
【0043】を出力する。Is output.
【0044】本実施の形態例によれば、スイッチ制御信
号発生器7および各スイッチ素子で構成されるスイッチ
制御回路と、主増幅器4と、補償電圧生成回路5と、サ
ンプルホールド回路6を設けたので、スイッチ制御回路
における各スイッチ素子のスイッチオン・オフ動作制御
によって、補償電圧生成回路5がオフセット電圧Vosを
検出してオフセット電圧Vosを零にする補償電圧Vs を
生成し、サンプルホールド回路6が上記補償電圧Vs を
サンプリングホールドし、この補償電圧Vs によって、
主増幅器4が、オフセット電圧Vos成分を含んだスイッ
チトキャパシタ回路3の出力容量差電圧Vscからオフセ
ット電圧Vosを除去し、オフセット電圧Vos成分が除去
された容量差電圧VOUT 、つまり、可変容量キャパシタ
C1 とC 2 の容量差に対応する電圧だけを検出出力する
ことができる。According to the present embodiment, the switch control signal is
Switch composed of signal generator 7 and each switch element
Control circuit, main amplifier 4, compensation voltage generation circuit 5,
Since the sample hold circuit 6 is provided, the switch control circuit
ON / OFF operation control of each switch element in
The compensation voltage generation circuit 5 causes the offset voltage VosTo
Detect and offset voltage VosCompensation voltage V for zerosTo
The sample and hold circuit 6 generates the compensation voltage VsTo
Sampling and holding, this compensation voltage VsBy
The main amplifier 4 has an offset voltage VosSwitch containing ingredients
Output capacitance difference voltage V of the chito capacitor circuit 3scFrom office
Voltage VosOffset voltage VosComponent removed
Capacitance difference voltage VOUT, That is, variable capacitor
C1And C 2Output only the voltage corresponding to the capacitance difference of
be able to.
【0045】このように、オフセット電圧Vosが除去さ
れるために、オフセット電圧Vosの時間や温度による変
化によって容量差電圧VOUT 信号がドリフトするという
ようなことがなく、また、オフセット電圧Vosによるノ
イズがなくなって、可変容量キャパシタC1 とC2 の容
量差に対応する電圧を精度良く検出でき、高感度な微少
容量検出回路10を提供することが可能となる。As described above, since the offset voltage V os is removed, the capacitance difference voltage V OUT signal does not drift due to changes in the offset voltage V os with time and temperature, and the offset voltage V os does not drift. The noise due to os is eliminated, the voltage corresponding to the capacitance difference between the variable capacitors C 1 and C 2 can be accurately detected, and the highly sensitive microcapacity detection circuit 10 can be provided.
【0046】特に、上記実施の形態例のようにマイクロ
マシニング技術を用いて静電容量型素子1が作製される
場合には、可変容量キャパシタC1 とC2 の容量差が小
さく容量差に対応する電圧の大きさがオフセット電圧V
osの大きさと同程度に微小であることから、オフセット
電圧Vosのドリフト等の悪影響が大きいが、本実施の形
態例では、前記の如く、オフセット電圧Vosが除去され
るので、微小な容量差電圧であっても精度良く検出でき
るという優れた効果を奏することができる。In particular, when the capacitance type element 1 is manufactured by using the micromachining technique as in the above embodiment, the capacitance difference between the variable capacitors C 1 and C 2 is small and the capacitance difference can be dealt with. The magnitude of the applied voltage is the offset voltage V
Since the offset voltage V os is as small as the magnitude of os , adverse effects such as drift of the offset voltage V os are large. However, in the present embodiment, as described above, the offset voltage V os is removed, so that a small capacitance is generated. An excellent effect that even a difference voltage can be detected accurately can be achieved.
【0047】また、マイクロマシニング技術等で静電容
量型素子1が作製される場合には、前記の如く、容量差
電圧が小さいことから、スイッチトキャパシタ回路3や
主増幅器4や補償電圧生成回路5やサンプルホールド回
路6等を構成するキャパシタや抵抗体に大容量のキャパ
シタや高抵抗の抵抗体を必要とせず、このため、上記各
回路を半導体技術を用いて作製することができ、超小型
センサチップICが実現でき、高感度で小型の微少容量
検出回路を提供できる。When the capacitance type element 1 is manufactured by the micromachining technique or the like, the switched capacitor circuit 3, the main amplifier 4 and the compensation voltage generation circuit 5 are used because the capacitance difference voltage is small as described above. A large-capacity capacitor or a high-resistance resistor is not required for the capacitors or resistors forming the sample hold circuit 6 or the like. Therefore, each of the above circuits can be manufactured using semiconductor technology, and the microminiature sensor can be manufactured. A chip IC can be realized, and a highly sensitive and small minute capacitance detection circuit can be provided.
【0048】さらに、従来例に示した図4の回路の出力
電圧VOUT を増幅した場合には、出力電圧VOUT に含ま
れるオフセット電圧Vos成分も増幅され、この増幅され
たオフセット電圧Vos成分によって、可変容量キャパシ
タC1 とC2 の容量差に対応する電圧を精度良く検出す
ることはより困難となる。これに対し、本実施の形態例
では、オフセット電圧Vos成分が除去された容量差電
圧、つまり、可変容量キャパシタC1 とC2 の容量差に
対応する電圧だけを増幅出力でき、可変容量キャパシタ
C1 とC2 の容量差の信号処理の信頼性が高められる。[0048] Further, when amplifying the output voltage V OUT of the circuit of Figure 4 shown in the conventional example, the offset voltage V os component contained in the output voltage V OUT is also amplified, the amplified offset voltage V os Depending on the component, it becomes more difficult to accurately detect the voltage corresponding to the capacitance difference between the variable capacitors C 1 and C 2 . On the other hand, in the present embodiment, only the capacitance difference voltage from which the offset voltage V os component is removed, that is, the voltage corresponding to the capacitance difference between the variable capacitance capacitors C 1 and C 2 can be amplified and output, and the variable capacitance capacitor The signal processing reliability of the capacitance difference between C 1 and C 2 is improved.
【0049】なお、本発明は上記実施の形態例に限定さ
れるものではなく、様々な実施の形態を採り得る。例え
ば、上記実施の形態例ではオペアンプOP1,OP2の
非反転入力端子側はグランドに接地され非反転入力端子
側の電圧を零としたが、オペアンプOP1,OP2の非
反転入力端子側がグランドに接地されるとは限らず、例
えば、零以外の電圧を印加する回路と接続し、非反転入
力端子側の電圧を零以外の電圧としてもよい。The present invention is not limited to the above-mentioned embodiment, but various embodiments can be adopted. For example, in the above embodiment, the non-inverting input terminal side of the operational amplifiers OP1 and OP2 is grounded and the voltage on the non-inverting input terminal side is zero, but the non-inverting input terminal sides of the operational amplifiers OP1 and OP2 are grounded. However, the voltage on the non-inverting input terminal side may be set to a voltage other than zero by connecting to a circuit that applies a voltage other than zero.
【0050】また、本発明を構成するスイッチトキャパ
シタ回路、主増幅器、補償電圧生成回路、サンプルホー
ルド回路、スイッチ制御回路は上記実施の形態例に示す
回路構成に限定されるものではなく、スイッチトキャパ
シタ回路は対を成す可変容量キャパシタの容量差を電圧
に変換して出力する回路構成を有し、主増幅器はスイッ
チトキャパシタ回路の出力を増幅出力する回路構成を有
し、補償電圧生成回路はスイッチトキャパシタ回路のオ
フセット電圧を検出しオフセット電圧を零にする補償電
圧を生成する回路構成を有し、サンプルホールド回路は
生成された補償電圧をサンプルホールドして補償電圧を
主増幅器へ加える回路構成を有していればよく、また、
スイッチ制御回路は可変容量キャパシタの放電クリア動
作と、スイッチトキャパシタ回路のオフセット電圧を検
出して補償電圧を生成させる動作と、補償電圧をサンプ
リングホールドさせる動作と、スイッチトキャパシタ回
路の出力容量差電圧を補償電圧で補償しオフセット電圧
成分を取り除いた容量差電圧を出力させる動作とを順次
周期的に制御する回路構成を有していればよい。Further, the switched capacitor circuit, the main amplifier, the compensation voltage generation circuit, the sample hold circuit, and the switch control circuit which constitute the present invention are not limited to the circuit configurations shown in the above-mentioned embodiments, and the switched capacitor circuit is not limited thereto. Has a circuit configuration for converting the capacitance difference of the pair of variable capacitors into a voltage and outputting the voltage, the main amplifier has a circuit configuration for amplifying and outputting the output of the switched capacitor circuit, and the compensation voltage generation circuit has a switched capacitor circuit. Has a circuit configuration for detecting the offset voltage and generating a compensation voltage for making the offset voltage zero, and the sample-hold circuit has a circuit configuration for sample-holding the generated compensation voltage and applying the compensation voltage to the main amplifier. I hope
The switch control circuit clears the discharge of the variable capacitance capacitor, detects the offset voltage of the switched capacitor circuit and generates a compensation voltage, performs sampling and holding of the compensation voltage, and compensates the output capacitance difference voltage of the switched capacitor circuit. It suffices to have a circuit configuration for sequentially and periodically controlling the operation of outputting the capacitance difference voltage that is compensated by the voltage and the offset voltage component is removed.
【0051】さらに、上記実施の形態例では、加速度セ
ンサである静電容量型素子の例を示したが、静電容量型
素子は加速度センサに限定されるものではなく、例え
ば、角速度センサや圧力センサや変位計等の静電容量差
変化を利用して角速度や圧力や変位等を検出する静電容
量型素子でもよい。Further, in the above-mentioned embodiment, the example of the capacitance type element which is the acceleration sensor is shown, but the capacitance type element is not limited to the acceleration sensor, and for example, an angular velocity sensor or a pressure sensor may be used. It is also possible to use a capacitance element such as a sensor or a displacement gauge that detects an angular velocity, pressure, displacement, or the like by utilizing a capacitance difference change.
【0052】[0052]
【発明の効果】本発明によれば、静電容量型素子と電圧
源とスイッチトキャパシタ回路と主増幅器と補償電圧生
成回路とサンプルホールド回路とスイッチ制御回路を設
けて微少容量検出回路を構成したので、スイッチ制御回
路のスイッチオン・オフ制御によって、スイッチトキャ
パシタ回路が出力した容量差電圧からオフセット電圧成
分を除去して出力することができる。このように、オフ
セット電圧成分を除去した容量差電圧が出力されるの
で、出力された容量差電圧信号にオフセット電圧に起因
するノイズ成分がなく、容量差電圧信号のドリフトが抑
制されて、静電容量型素子の対を成す可変容量キャパシ
タの容量差に対応する電圧だけを精度良く検出すること
ができ、高感度、低ドリフトな微少容量検出回路を提供
できる。According to the present invention, since the capacitance type element, the voltage source, the switched capacitor circuit, the main amplifier, the compensation voltage generation circuit, the sample hold circuit, and the switch control circuit are provided, the minute capacity detection circuit is constructed. By the switch on / off control of the switch control circuit, the offset voltage component can be removed from the capacitance difference voltage output by the switched capacitor circuit and output. In this way, since the capacitance difference voltage with the offset voltage component removed is output, there is no noise component due to the offset voltage in the output capacitance difference voltage signal, the drift of the capacitance difference voltage signal is suppressed, and electrostatic capacitance is reduced. It is possible to accurately detect only the voltage corresponding to the capacitance difference between the variable capacitors that form a pair of capacitive elements, and to provide a highly sensitive and low drift minute capacitance detection circuit.
【0053】また、上記の如く、オフセット電圧成分を
除去した容量差電圧を出力できるので、可変容量キャパ
シタの容量差に対応する電圧がオフセット電圧成分と同
程度に微小である場合にも上記容量差に対応する電圧を
感度良く検出出力することが可能という優れた効果を奏
することができる。さらに、上記の如く、容量差に対応
する微小な電圧も感度良く検出できるので、スイッチト
キャパシタ回路を大容量のキャパシタや高抵抗の抵抗体
等を用いずに作製することが可能となり、微少容量検出
回路を超小型センサチップIC化することができ、小型
で、かつ、高感度な微少容量検出回路を提供できる。Further, as described above, since the capacitance difference voltage from which the offset voltage component is removed can be output, even if the voltage corresponding to the capacitance difference of the variable capacitance capacitor is as small as the offset voltage component, the above capacitance difference is generated. It is possible to obtain an excellent effect that it is possible to detect and output the voltage corresponding to the above with high sensitivity. Further, as described above, since a minute voltage corresponding to the capacitance difference can be detected with high sensitivity, a switched capacitor circuit can be manufactured without using a large-capacity capacitor or a high-resistance resistor, etc. The circuit can be made into an ultra-small sensor chip IC, and it is possible to provide a small and highly sensitive minute capacitance detection circuit.
【図1】本実施の形態例を示す回路図である。FIG. 1 is a circuit diagram showing an example of the present embodiment.
【図2】図1の各スイッチ素子のスイッチオン・オフ動
作を示すタイムチャートである。FIG. 2 is a time chart showing a switch on / off operation of each switch element in FIG.
【図3】静電容量型素子の一例を示す説明図である。FIG. 3 is an explanatory diagram showing an example of a capacitive element.
【図4】従来例を示す説明図である。FIG. 4 is an explanatory diagram showing a conventional example.
【図5】図3の各スイッチ素子のスイッチオン・オフ動
作を示すタイムチャートである。5 is a time chart showing a switch on / off operation of each switch element in FIG. 3. FIG.
1 静電容量型素子 2 電圧源 3 スイッチトキャパシタ回路 4 主増幅器 5 補償電圧生成回路 6 サンプルホールド回路 7 スイッチ制御信号発生器 10 微少容量検出回路 φ1,φ2a ,φ2b ,φ3a ,φ3b ,φ3c ,φ4
a ,φ4b スイッチ素子 C1 ,C2 可変容量キャパシタ1 Capacitance type element 2 Voltage source 3 Switched capacitor circuit 4 Main amplifier 5 Compensation voltage generation circuit 6 Sample hold circuit 7 Switch control signal generator 10 Micro capacitance detection circuit φ1, φ2 a , φ2 b , φ3 a , φ3 b , φ3 c , φ4
a , φ4 b switch element C 1 , C 2 variable capacitor
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 G01P 15/125 G01D 3/04 Q ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display location G01P 15/125 G01D 3/04 Q
Claims (1)
発生する静電容量型素子と;この静電容量型素子の各可
変容量キャパシタに電荷を発生させるための電圧源と;
前記静電容量型素子の容量差を電圧に変換して出力する
スイッチトキャパシタ回路と;このスイッチトキャパシ
タ回路の信号を増幅出力する主増幅器と;前記スイッチ
トキャパシタ回路のオフセット電圧を検出し該オフセッ
ト電圧を零にする補償電圧を生成する補償電圧生成回路
と;前記生成された補償電圧をサンプリングホールドし
て該補償電圧を前記主増幅器へ加えるサンプルホールド
回路と;を有し、前記電圧源の下流側には静電容量型素
子の可変容量キャパシタの放電クリア動作と、可変容量
キャパシタの放電クリア状態でスイッチトキャパシタ回
路に発生するオフセット電圧を検出して前記補償電圧を
生成させる動作と、生成した補償電圧をサンプリングホ
ールドさせる動作と、静電容量型素子の各可変容量キャ
パシタに電荷を発生させてスイッチトキャパシタ回路か
ら出力される容量差電圧を前記補償電圧で補償しオフセ
ット電圧成分を取り除いた容量差電圧を出力させる容量
差検出動作とを順次周期的に制御するスイッチ制御回路
が設けられている微少容量検出回路。1. A capacitance type element for generating a capacitance difference between a pair of variable capacitance capacitors; a voltage source for generating an electric charge in each variable capacitance of the capacitance type element;
A switched capacitor circuit that converts the capacitance difference of the electrostatic capacitance type element into a voltage and outputs the voltage; a main amplifier that amplifies and outputs a signal of the switched capacitor circuit; an offset voltage of the switched capacitor circuit is detected and the offset voltage is detected. A compensating voltage generating circuit for generating a compensating voltage to be zero; a sample and hold circuit for sampling and holding the generated compensating voltage and applying the compensating voltage to the main amplifier; and on a downstream side of the voltage source. Is the discharge clear operation of the variable capacitance capacitor of the capacitance type element, the operation of detecting the offset voltage generated in the switched capacitor circuit in the discharge clear state of the variable capacitance capacitor to generate the compensation voltage, and the generated compensation voltage Sampling and holding operation and generation of electric charge to each variable capacitor of the capacitive element A switch control circuit is provided to sequentially and cyclically control the capacitance difference detection operation of compensating the capacitance difference voltage output from the switched capacitor circuit with the compensation voltage and outputting the capacitance difference voltage with the offset voltage component removed. Micro capacitance detection circuit.
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