JPH0969615A - 強誘電体薄膜の形成方法及び半導体素子のキャパシタ構造の作製方法 - Google Patents

強誘電体薄膜の形成方法及び半導体素子のキャパシタ構造の作製方法

Info

Publication number
JPH0969615A
JPH0969615A JP7245516A JP24551695A JPH0969615A JP H0969615 A JPH0969615 A JP H0969615A JP 7245516 A JP7245516 A JP 7245516A JP 24551695 A JP24551695 A JP 24551695A JP H0969615 A JPH0969615 A JP H0969615A
Authority
JP
Japan
Prior art keywords
thin film
ferroelectric thin
layer
oxygen
heat treatment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7245516A
Other languages
English (en)
Inventor
Chiharu Isobe
千春 磯辺
Masataka Sugiyama
正隆 杉山
Katsuyuki Hironaka
克行 広中
Takaaki Ami
隆明 網
Gutsutoreeben Kurisuchiyan
クリスチャン・グットレーベン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP7245516A priority Critical patent/JPH0969615A/ja
Priority to US08/704,288 priority patent/US6114199A/en
Priority to KR1019960036112A priority patent/KR970013383A/ko
Publication of JPH0969615A publication Critical patent/JPH0969615A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Oxygen, Ozone, And Oxides In General (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】強誘電体薄膜を堆積させた後、かかる強誘電体
薄膜を熱処理することによって、酸素欠陥（酸素空孔）
の問題を解決し、所望の結晶性、物性を有する強誘電体
薄膜を形成する方法を提供する。 【解決手段】強誘電体薄膜の形成方法は、強誘電体薄膜
を活性酸素雰囲気中で熱処理することを特徴とする。活
性酸素雰囲気は、オゾン、Ｎ2Ｏ又はＮＯ2といった酸化
性ガスを含有する酸素雰囲気とすることができ、あるい
は又、活性酸素雰囲気を、酸素のプラズマ励起若しくは
オゾン及び／又は酸素の紫外光励起によって得ることが
できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強誘電体薄膜中の
酸素欠陥を低減し得る強誘電体薄膜の形成方法、並び
に、かかる強誘電体薄膜の形成方法を適用した半導体素
子のキャパシタ構造の作製方法に関する。
【０００２】
【従来の技術】近年、成膜技術の進歩に伴い強誘電体薄
膜を用いた不揮発性メモリセルの応用研究が盛んに進め
られている。この不揮発性メモリセルは、強誘電体薄膜
の高速分極反転とその残留分極を利用する高速書き換え
が可能な不揮発性メモリセルである。現在研究されてい
る強誘電体薄膜不揮発性メモリセルは、強誘電体キャパ
シタの蓄積電荷量の変化を検出する方式と、強誘電体の
自発分極による抵抗変化を検出する方式の２つに分類す
ることができる。本発明の半導体素子は前者に属する。
【０００３】強誘電体キャパシタの蓄積電荷量の変化を
検出する方式の不揮発性メモリセルとして、例えば、強
誘電体キャパシタに選択トランジスタを付加した１キャ
パシタ＋１トランジスタ構造を有する不揮発性メモリセ
ルを挙げることができる。強誘電体キャパシタは、例え
ば、下部電極と上部電極、及びそれらの間に挟まれた強
誘電体薄膜から構成されている。このタイプの不揮発性
メモリセルにおけるデータの書き込みや読み出しは、図
１０に示す強誘電体のＰ−Ｅヒステリシスループを応用
して行われる。強誘電体薄膜に外部電界を加えた後、外
部電界を除いたとき、強誘電体薄膜は自発分極を示す。
そして、強誘電体薄膜の残留分極は、プラス方向の外部
電界が印加されたとき＋Ｐr、マイナス方向の外部電界
が印加されたとき−Ｐrとなる。ここで、残留分極が＋
Ｐrの状態（図１０の「Ｄ」参照）の場合を”０”と
し、残留分極が−Ｐrの状態（図１０の「Ａ」参照）の
場合を”１”とする。
【０００４】”１”あるいは”０”の状態を判別するた
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図１０の
「Ｃ」の状態となる。このとき、データが”０”であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが”１”であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが”０”の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが”
１”の場合には、強誘電体薄膜に分極反転が生じる。そ
の結果、強誘電体キャパシタの蓄積電荷量に差が生じ
る。選択されたメモリセルの選択トランジスタをオンに
することで、この蓄積電荷を信号電流として検出する。
データの読み出し後、外部電界を０にすると、データ
が”０”のときでも”１”のときでも、強誘電体薄膜の
分極状態は図１０の「Ｄ」の状態となってしまう。それ
故、データが”１”の場合、マイナス方向の外部電界を
印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態と
し、データ”１”を書き込む。
【０００５】Ｂｉ系層状構造ペロブスカイト型の強誘電
体材料から成る強誘電体薄膜（以下、ビスマス層状強誘
電体薄膜と呼ぶ場合もある）は、従来のＰＺＴ系の強誘
電体薄膜の最大の欠点であったファティーグ現象（デー
タの書き換えの繰り返しによる残留分極の低下）が見ら
れないことから、上記の不揮発性メモリ用の強誘電体薄
膜として注目を集めている。ビスマス層状強誘電体薄膜
をかかる不揮発性メモリへ応用する場合、その薄膜形成
技術の開発が不可欠である。現状では、ＭＯＤ（Metal
Organic Decomposition）法等のスピンコート法に基づ
き、良好な強誘電特性を示す強誘電体薄膜が得られると
されている。また、高集積度のメモリに適用するため
に、段差被覆性や処理速度に優れるＣＶＤ法の開発が進
められている。
【０００６】
【発明が解決しようとする課題】これらのいずれの成膜
方法においても、得られる強誘電体薄膜は、酸素が不足
した膜になり易い。言い換えれば、酸素欠陥（酸素空
孔）を含んだ膜が形成され易い。この酸素欠陥（酸素空
孔）は、誘電率の低下、リーク電流の増加、残留分極の
低下、抗電界の増加等を招き、所望の誘電特性や強誘電
特性を得る上で大きな弊害となる。
【０００７】ＭＯＤ法やＣＶＤ法による強誘電体薄膜の
成膜過程で酸素欠陥（酸素空孔）が生じる理由は、以下
のように考えられている。ＭＯＤ法の場合、金属−酸化
物結合を持たない原料化合物から薄膜を堆積させ、その
後、酸素雰囲気下での熱処理を行い、この熱処理による
酸素の固相拡散に基づき金属−酸素結合を形成して酸化
物である強誘電体薄膜を形成する。従って、強誘電体薄
膜には酸素欠陥（酸素空孔）が生じ易い。一方、ＣＶＤ
法による薄膜堆積の場合にも、原料化合物が金属−酸素
結合を分子中に持つか否かで堆積する薄膜の酸化状態が
大きく異なる。現在、入手可能なビスマス（Ｂｉ）原料
はトリフェニルビスマス及びその類似化合物のみであ
り、これらの化合物は金属−酸素結合を持たない。従っ
て、ＣＶＤ法によってビスマス層状強誘電体薄膜を堆積
させる場合、 （Ａ）トリフェニルビスマスの分解と金属ビスマスの生
成 （Ｂ）雰囲気中の酸素による金属ビスマスの酸化 という２段階の反応が必要である。それ故、酸素欠陥
（酸素空孔）を含む強誘電体薄膜が形成されることは避
け難い。従って、ＭＯＤ法、ＣＶＤ法、いずれの場合に
おいても、新たな原料化合物の開発、あるいは、新規な
強誘電体薄膜の形成方法の開発無くしては、酸素欠陥
（酸素空孔）の問題を解決することは極めて困難であ
る。
【０００８】このような状況の下では、強誘電体薄膜の
堆積工程と、かかる強誘電体薄膜のポストアニール（熱
処理）工程とを経ることによって、酸素欠陥（酸素空
孔）の問題を解決し、所望の結晶性や物性を有する強誘
電体薄膜を形成する方法が最良の方法であると考えられ
る。酸化物材料から成る薄膜のポストアニール方法とし
ては、酸素ガス中での熱処理（アニール）が一般的であ
るが、この方法では強誘電体薄膜から酸素欠陥（酸素空
孔）を十分に取り除くことができない場合が多い。その
結果、強誘電体薄膜の表層には、ビスマスが酸化されず
に金属として存在する。また、酸素ガス中での熱処理
（アニール）は、通常、８００゜Ｃ程度で行われるた
め、熱により強誘電体薄膜に欠陥が発生し易いといった
問題もある。
【０００９】従って、本発明の目的は、強誘電体薄膜を
堆積させた後、かかる強誘電体薄膜を熱処理することに
よって、酸素欠陥（酸素空孔）の問題を解決し、所望の
結晶性、物性を有する強誘電体薄膜を形成する方法、並
びに、かかる強誘電体薄膜の形成方法を適用した半導体
素子のキャパシタ構造の作製方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の強誘電体薄膜の形成方法は、強誘電体薄膜
を活性酸素雰囲気中で熱処理することを特徴とする。
【００１１】あるいは又、上記の目的を達成するための
本発明の半導体素子のキャパシタ構造の作製方法は、
（イ）基体上に下部電極層を形成する工程と、（ロ）該
下部電極層上に強誘電体薄膜を形成した後、該強誘電体
薄膜を活性酸素雰囲気中で熱処理する工程と、（ハ）該
強誘電体薄膜上に上部電極層を形成する工程、から成る
ことを特徴とする。
【００１２】本発明の半導体素子のキャパシタ構造の作
製方法においては、下部電極層を構成する材料として、
白金（Ｐｔ）、ペロブスカイト構造を有するＬａ−Ｓｒ
−Ｃｏ−Ｏ（以下、ＬＳＣＯと略す）、白金／ＬＳＣＯ
の２層構造を挙げることができる。一方、上部電極層を
構成する材料として、Ｐｔやアルミニウム系合金、Ｐｔ
／ＬＳＣＯの２層構造を挙げることができる。尚、下層
電極層の下に、例えばチタン酸ビスマス（Ｂｉ4Ｔｉ3Ｏ
12、ＢＴＯと略す）から成るバッファ層を設け、更に、
かかるバッファ層の下にアモルファス材料若しくは安定
化ジルコニアから成る下地層を設けてもよい。
【００１３】本発明の強誘電体薄膜の形成方法あるいは
半導体素子のキャパシタ構造の作製方法においては、活
性酸素雰囲気を、酸化性ガスを含有する酸素雰囲気とす
る形態を挙げることができる。この場合、酸化性ガスと
して、オゾン、Ｎ2Ｏ又はＮＯ2を例示することができ
る。オゾンは室温で徐々に分解して酸素分子と原子状酸
素を発生する。オゾンから成る酸化性ガスを含有する酸
素雰囲気で熱処理を行う場合、酸素の強誘電体薄膜中で
の拡散を考慮して、オゾンの濃度を１乃至１０重量％、
好ましくは５乃至８重量％、雰囲気温度を３００乃至６
００゜Ｃ、好ましくは４００乃至５００゜Ｃとし、熱処
理時間を１０乃至１２０分、好ましくは３０乃至６０分
とすることが望ましい。一方、Ｎ2Ｏは約５００゜Ｃで
分解し、窒素と原子状酸素を発生する。Ｎ2Ｏから成る
酸化性ガスを含有する酸素雰囲気で熱処理を行う場合、
酸素の強誘電体薄膜中での拡散を考慮して、Ｎ2Ｏの濃
度を１乃至２０重量％、好ましくは１０乃至１５重量
％、雰囲気温度を４００乃至７００゜Ｃ、好ましくは５
００乃至６００゜Ｃとし、熱処理時間を１０乃至１２０
分、好ましくは３０乃至６０分とすることが望ましい。
更には、ＮＯ2から成る酸化性ガスを含有する酸素雰囲
気で熱処理を行う場合、酸素の強誘電体薄膜中での拡散
を考慮して、ＮＯ2の濃度を１乃至２０重量％、好まし
くは１０乃至１５重量％、雰囲気温度を４００乃至７０
０゜Ｃ、好ましくは５００乃至６００゜Ｃとし、熱処理
時間を１０乃至１２０分、好ましくは３０乃至６０分と
することが望ましい。
【００１４】あるいは又、活性酸素雰囲気を、酸素のプ
ラズマ励起によって得る形態、オゾン及び／又は酸素の
紫外光励起によって得る形態を挙げることができる。
【００１５】尚、活性酸素雰囲気を上記のいずれの方法
の中から選択するかは、熱処理の対象となる強誘電体薄
膜の性質を考慮して、熱処理温度、活性酸素雰囲気の酸
化力等に基づき決定すればよい。
【００１６】本発明の強誘電体薄膜の形成方法あるいは
半導体素子のキャパシタ構造の作製方法においては、強
誘電体薄膜は、例えばＢｉ系層状構造ペロブスカイト型
の強誘電体材料から成る。Ｂｉ系層状構造ペロブスカイ
ト型の強誘電体材料として、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2
ＳｒＮｂ2Ｏ9、Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ4ＳｒＴｉ4Ｏ
15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ2Ｓｒ（ＴａXＮｂ2-X）Ｏ9、
Ｂｉ2ＰｂＴａ2Ｏ9等を例示することができるが、中で
も、強誘電体薄膜は、Ｙ１系材料（Ｂｉ2（Ｓｒ，Ｂ
ａ，Ｃａ）（Ｔａ，Ｎｂ）2Ｏ9）から成ることが好まし
く、更には、Ｙ１系材料はＢｉ2ＳｒＴａ2Ｏ9から成る
ことが好ましい。
【００１７】本発明における強誘電体薄膜の成膜方法と
しては、ソル−ゲル法、ＭＯＤ法等のスピンコート法に
よる成膜方法、これを改良したＬＳＭＣＤ（Liquid Sou
rceChemical Deposition）法、有機金属やメタルハライ
ドを原料とするＣＶＤ法、液相でソース原料の搬送及び
混合を行い気化室で急激に減圧してソース原料を気化さ
せるフラッシュＣＶＤ法を挙げることができ、物理蒸着
法としては、真空蒸着法、分子線蒸着法、レーザアブレ
ーションによるＰＬＤ（Physical Laser Deposition）
法、スパッタリング法等を挙げることができる。
【００１８】本発明においては、従来の酸化雰囲気での
熱処理に用いられる酸素ガスと比較して格段に酸化力が
強いとされている原子状の酸素をガス雰囲気に導入し、
あるいは又、ガス雰囲気に原子状の酸素を含ませること
によって、即ち、強誘電体薄膜を活性酸素雰囲気中で熱
処理することによって、強誘電体薄膜中の金属原子が確
実に酸化され、強誘電体薄膜中の酸素欠陥の低減を図る
ことができる。しかも、熱処理温度を、従来の酸素ガス
中での熱処理（アニール）よりも低くすることができ、
熱処理時における熱によって強誘電体薄膜に欠陥が発生
し易いといった問題を確実に回避することができる。
【００１９】
【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。
【００２０】（実施例１）実施例１は、本発明の強誘電
体薄膜の形成方法に関する。実施例１においては、ＭＯ
Ｄ法にて成膜したＹ１系材料であるＢｉ2ＳｒＴａ2Ｏ9
から成る強誘電体薄膜を、オゾンから成る酸化性ガスを
含有する酸素雰囲気で熱処理した。ＭＯＤ法におけるソ
ース原料として、以下の材料を使用した。
【００２１】Ｂｉソース：ｎ−オクタン酸ビスマス（Ｂ
ｉ（ＯＯＣＣ7Ｈ15）3） Ｓｒソース：n−オクタン酸ストロンチウム（Ｓｒ（Ｏ
ＯＣＣＨ（Ｃ2Ｈ5）Ｃ4Ｈ9）2） Ｔａソース：２−エチルヘキサン酸タンクル（Ｔａ（Ｏ
ＯＣＣＨ（Ｃ2Ｈ5）Ｃ4Ｈ9）5）
【００２２】これらの原料化合物を溶媒（２−メトキシ
エタノール）に所定のモル比になるように混合した後、
溶媒置換によりキシレン溶液とした。このソース原料溶
液をスピンコート法により白金（Ｐｔ）基板上に塗布し
た。３回のスピンコート（回転数２５００ｒｐｍ）を実
行し、３層、積層した。このようにして、膜厚約２００
ｎｍの（Ｂｉ，Ｓｒ，Ｔａ）の３元素を含む薄膜を成膜
した後、次の手順で乾燥、焼成を行った。 （１）塗布乾燥：１００゜Ｃ×３分、その後、１５０゜
Ｃ×５分、更にその後、２５０゜Ｃ×５分 （２）急速ベーキング：塗布乾燥後、昇度１２５゜Ｃ／
分で７２５゜Ｃまで加熱した後、この状態を３０秒保持 （３）本焼成：酸素を流しながら、８００゜Ｃ×６０
分、焼成
【００２３】このような乾燥、焼成工程を経ることによ
って、Ｂｉ2ＳｒＴａ2Ｏ9を主相とする強誘電体薄膜を
得ることができた。
【００２４】次に、得られた強誘電体薄膜を、オゾンか
ら成る酸化性ガスを含有する酸素雰囲気で熱処理した。
具体的には、５重量％のオゾンを含む常圧の酸素雰囲気
中で、４００゜Ｃにて１時間の熱処理を強誘電体薄膜に
施した。尚、かかる熱処理においては、本出願人が特開
平３−４７５３２号公報にて提案した、オゾンの強い酸
化力を効果的に引き出すコールドウォール型熱処理装置
を用いることが好ましい。
【００２５】かかるコールドウォール型熱処理装置は、
図９に模式図を示すように、石英管から成る熱処理容器
５０と、熱処理容器５０の周囲に配設された冷却ジャケ
ット５１と、その周囲に配設された加熱手段５２から構
成されている。冷却ジャケット５１には冷却水又は空気
が流され、熱処理容器５０の壁面が水冷若しくは空冷さ
れる。加熱手段５２は、例えば、赤外線ランプや誘導加
熱用コイルから成り、熱処理容器５０内に置かれた被熱
処理物５７である強誘電体薄膜を加熱することができ
る。熱処理容器５０には、オゾンから成る酸化性ガスを
含有する酸素ガスを熱処理容器５０内に供給するための
供給口５３、及びかかる酸素ガスを排出するための排出
口５４が設けられている。酸素ボンベ等から成る酸素ガ
ス供給源５５から供給された酸素ガスは、オゾン発生装
置５６を通過することによって、オゾンから成る酸化性
ガスを含有する酸素ガスと成り、かかるガスが供給口５
３を介して熱処理容器５０内に供給される。
【００２６】このように、冷却ジャケット５１によって
熱処理容器５０の壁面が冷却されているので、熱処理容
器５０の壁面近傍においてはオゾンが熱分解し難い。一
方、被熱処理物５７は加熱手段５２によって加熱されて
いる。従って、被加熱物５７の近傍でのみオゾンが熱分
解し、被加熱物５７の近傍が活性酸素雰囲気となる。
【００２７】熱処理前後における強誘電体薄膜中のビス
マスの状態をＸ線励起光電子分光法により解析した結果
を、図１に示す。熱処理前の強誘電体薄膜においては、
強誘電体薄膜の表面に金属ビスマスが存在することが判
る（Binding Energy＝２５．７ｅＶ及び３ｅＶ）。一
方、熱処理を施した強誘電体薄膜においては、これらの
ピークは完全に消滅しており、金属ビスマスが、最早存
在しないことが判る。
【００２８】（実施例２）実施例２も、本発明の強誘電
体薄膜の形成方法に関する。実施例２においては、ＭＯ
Ｄ法にて成膜したＹ１系材料であるＢｉ2ＳｒＴａ2Ｏ9
から成る強誘電体薄膜を、Ｎ2Ｏから成る酸化性ガスを
含有する酸素雰囲気で熱処理した。強誘電体薄膜の成膜
方法は、実施例１と同様である。
【００２９】実施例２においては、成膜した強誘電体薄
膜を、Ｎ2Ｏから成る酸化性ガスを含有する酸素雰囲気
で熱処理した。具体的には、１０重量％のＮ2Ｏを含む
常圧の酸素雰囲気中で、５００゜Ｃにて１時間の熱処理
を強誘電体薄膜に施した。尚、Ｎ2Ｏを用いる場合、実
施例１にて説明したと同様の熱処理装置を使用してもよ
いが、Ｎ2Ｏの分解温度がオゾンと比較して１００〜２
００゜Ｃ高いので、通常の熱処理装置を用いてもよい。
【００３０】（実施例３）実施例３は、本発明の半導体
素子のキャパシタ構造の作製方法に関する。実施例３に
おいては、ＭＯＣＶＤ法にて成膜したＹ１系材料である
Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘電体薄膜を、オゾンか
ら成る酸化性ガスを含有する酸素雰囲気で熱処理した。
以下、実施例３の半導体素子のキャパシタ構造の作製方
法を、半導体基板等の模式的な一部断面図である図２〜
図４を参照して説明する。尚、実施例３における半導体
素子は、強誘電体キャパシタの蓄積電荷量の変化を検出
する方式のＦＥＲＡＭに分類される半導体メモリセルで
ある。
【００３１】［工程−３００］先ず、シリコン半導体基
板１０に、公知の方法に基づきＬＯＣＯＳ構造を有する
素子分離領域１１を形成する。次に、半導体基板１０の
表面を酸化してゲート酸化膜１２を形成する。そして、
ポリシリコン層を例えばＣＶＤ法にて全面に堆積させた
後、フォトリソグラフィ技術及びエッチング技術によっ
てポリシリコン層をパターニングし、ポリシリコンから
成るゲート電極１３を形成する。尚、このゲート電極１
３はワード線を兼ねている。次に、不純物イオンのイオ
ン注入及び注入された不純物の活性化処理を行い、ソー
ス・ドレイン領域１４及びチャネル領域１５を形成す
る。こうして、半導体素子（選択トランジスタ）が形成
される。
【００３２】尚、ＬＯＣＯＳ構造を有する素子分離領域
１１の代わりに、素子分離領域をトレンチ構造から構成
することもできる。ゲート電極１３は、ポリシリコン層
から構成する代わりに、ポリサイドや金属シリサイドか
ら構成することもできる。
【００３３】［工程−３１０］次に、半導体基板１０上
にアモルファス材料から成る下地層である絶縁層２０を
形成する。即ち、例えばアモルファス材料であるＢＰＳ
Ｇから成る絶縁層２０を例えばＣＶＤ法にて全面に堆積
させる。こうして、図２の（Ａ）に示す構造を得ること
ができる。尚、ＢＰＳＧから成る絶縁層２０の成膜後、
窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、絶縁
層２０をリフローさせることが好ましい。更には、必要
に応じて、例えば化学的機械的研磨法（ＣＭＰ法）にて
絶縁層２０の頂面を化学的及び機械的に研磨し、絶縁層
２０を平坦化したり、レジストエッチバック法によって
絶縁層２０を平坦化することが望ましい。絶縁層２０の
成膜条件を以下に例示する。 使用ガス：ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6 成膜温度：４００゜Ｃ 反応圧力：常圧
【００３４】尚、絶縁層２０として、ＢＰＳＧの代わり
に、ＳｉＯ2、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、
ＳｂＳＧ、ＳＯＧ、ＳｉＯＮ、ＳｉＮ、ＮＳＧ、ＬＴＯ
等の公知の絶縁材料、あるいはこれらの絶縁材料を積層
したものを挙げることができる。あるいは又、下地層で
ある絶縁層２０を、例えば酸化イットリウムＹ2Ｏ3を添
加した酸化ジルコニウムＺｒＯ2である安定化ジルコニ
ア（ＹＳＺ）から構成することもできる。かかる下地層
は、例えば、以下に成膜条件を例示するＭＯＣＶＤ法又
はパルスレーザ堆積法にて形成することができる。尚、
この場合には、安定化ジルコニアから成る下地層を形成
する前に、半導体素子（選択トランジスタ）の上に、例
えばＳｉＯ2から成る層間絶縁層を形成しておく。尚、
ＤＰＭは、dipivaloylmethanoate の略である。 パルスレーザ堆積法による成膜条件 ターゲット：ＺｒＯ2／Ｙ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ、１．１Ｊ／ｃｍ2） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ
【００３５】［工程−３２０］次に、絶縁層２０上にバ
ッファ層２１を形成することが好ましいが、この工程は
必須ではない。具体的には、多結晶のＢＴＯから成りそ
してｃ軸に配向した（言い換えれば、ＢＴＯのｃ軸は、
絶縁層２０の表面に垂直である）バッファ層２１をパル
スレーザ堆積法（パルスレーザアブレーション法）にて
形成する（図２の（Ｂ）参照）。バッファ層２１の厚さ
を０．０１〜０．０２μｍとした。バッファ層２１の成
膜条件を以下に例示する。 ターゲット：ＢＴＯ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 成膜温度 ：６００〜７７０゜Ｃ 酸素濃度 ：７〜２７Ｐａ 成膜速度 ：０．０５〜０．１ｎｍ／秒
【００３６】尚、ＢＴＯから成るバッファ層２１をＭＯ
ＣＶＤ法にて形成することもできる。この場合には、Ｂ
ｉの原料ガスとして、例えば、トリフェニルビスマスを
使用する。一方、Ｔｉの原料ガスとしては、例えばテト
ライソプロポキシチタンを使用する。これらの原料ガス
及び酸素ガスとアルゴンガスを使用して、ＭＯＣＶＤ装
置において下地層上に高配向性を有する（即ち、ｃ軸に
配向した）ＢＴＯから成るバッファ層をＭＯＣＶＤ法で
形成することができる。尚、この場合、半導体基板を約
７００゜Ｃに保持した状態で成膜を行うことが望まし
い。
【００３７】［工程−３３０］その後、バッファ層２１
上に下部電極層２２を形成する。即ち、バッファ層２１
の上にＲＦマグネトロンスパッタ法にてＰｔから成る下
部電極層２２を堆積させる。下部電極層２２の厚さを
０．１〜０．２μｍとした。ＲＦマグネトロンスパッタ
条件を以下に例示する。尚、バッファ層２１がｃ軸に配
向した多結晶のＢＴＯから成るが故に、Ｐｔから成る下
部電極層２２は｛１００｝面を有する。言い換えれば、
下部電極層２２を構成する白金Ｐｔの｛１００｝面は、
バッファ層２１の表面に対して平行に形成されている。 アノード電圧：２．６ｋＶ 入力電力 ：１．１〜１．６Ｗ／ｃｍ2 プロセスガス：Ａｒ／Ｏ2＝９０／１０ 圧力 ：０．７Ｐａ 成膜温度 ：６００〜７５０゜Ｃ 堆積速度 ：５〜１０ｍｍ／分
【００３８】尚、Ｐｔ｛１００｝から成る下部電極層を
パルスレーザ堆積法によって成膜することも可能であ
る。パルスレーザ堆積法によるＰｔ｛１００｝の成膜条
件を、以下に例示する。 パルスレーザ堆積法による成膜条件 ターゲット：Ｐｔ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ、１．１Ｊ／ｃｍ2） 成膜温度 ：５００〜６００゜Ｃ
【００３９】更には、下部電極層を、下からＬＳＣＯ／
Ｐｔ｛１００｝から構成することもできる。この場合の
パルスレーザアブレーション法によるＬＳＣＯの成膜条
件を以下に例示する。 ターゲット：ＬＳＣＯ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【００４０】その後、例えばイオンミリング技術を用い
て下部電極層２２を所望の形状にパターニングし、更
に、例えばＲＩＥ法にてＢＴＯを所望の形状にパターニ
ングする（図２の（Ｃ）参照）。
【００４１】［工程−３４０］次いで、下部電極層２２
上に強誘電体薄膜２３を成膜する。具体的には、ＭＯＣ
ＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強
誘電体材料から成る強誘電体薄膜２３をエピタキシャル
成長させる。尚、強誘電体薄膜２３は（１００）面を有
する。言い換えれば、下部電極層２２の表面に対するエ
ピタキシャル成長した強誘電体薄膜２３の方位は［１０
０］である。例えばＹ１系材料であるＢｉ2ＳｒＴａ2Ｏ
9）の成膜条件を以下に例示する。
【００４２】尚、強誘電体薄膜の成膜を、実施例１と同
様の方法で行ってもよい。あるいは又、Ｂｉ2ＳｒＴａ2
Ｏ9から成る強誘電体薄膜を、以下に例示する条件のパ
ルスレーザアブレーション法にて形成することもでき
る。 ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ
【００４３】［工程−３５０］その後、実施例１と同様
の方法で、強誘電体薄膜２３に対して、オゾンから成る
酸化性ガスを含有する酸素雰囲気で熱処理を施す。
【００４４】［工程−３６０］その後、強誘電体薄膜２
３上に上部電極層２４を形成する。実施例３における上
部電極層２４はＰｔ｛１００｝から成り、［工程−３３
０］と同様の方法で成膜することができる。
【００４５】［工程−３７０］次に、例えばイオンミリ
ング技術を用いてＰｔから成る上部電極層２４を所望の
形状にパターニングし、更にＲＩＥ法で強誘電体薄膜２
３をパターニングする。こうして、図３の（Ａ）に示す
構造の半導体素子のキャパシタ構造を得ることができ
る。
【００４６】［工程−３８０］次に、絶縁層２０、下部
電極層２２及び上部電極層２４の上に、例えばＢＰＳＧ
から成る上層絶縁層３０を形成する。尚、上層絶縁層３
０の形成後、上層絶縁層３０を平坦化処理することが望
ましい。そして、一方のソース・ドレイン領域１４の上
方の絶縁層２０及び上層絶縁層３０に、フォトリソグラ
フィ技術及びエッチング技術を用いて、開口部３１を形
成する。また、下部電極層２２の上方並びに上部電極層
２４の上方の上層絶縁層３０にも開口部３２，３３を形
成する（図３の（Ｂ）参照）。
【００４７】［工程−３９０］そして、例えば、各開口
部内を含む上層絶縁層３０上に、Ｔｉ層及びＴｉＮ層を
例えばスパッタ法にて成膜した後、ＴｉＮ層上にアルミ
ニウム系合金（例えばＡｌ−１％Ｓｉ）から成る金属配
線材料層をスパッタ法にて形成する。Ｔｉ層、ＴｉＮ層
及びアルミニウム系合金から成る金属配線材料層の成膜
条件を以下に例示する。尚、Ｔｉ層及びＴｉＮ層を形成
する理由は、オーミックな低コンタクト抵抗を得るこ
と、アルミニウム系合金から成る金属配線材料層による
半導体基板１０の損傷発生の防止、アルミニウム系合金
の濡れ性改善のためである。 Ｔｉ層（厚さ：２０ｎｍ） プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ） プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し アルミニウム系合金層から成る配線層 プロセスガス：Ａｒ＝１００sccm 圧力 ：０．２６Ｐａ ＲＦパワー ：１５ｋＷ 基体温度 ：４７５゜Ｃ
【００４８】その後、半導体基板１０を約５００゜Ｃに
加熱する。これによって、上層絶縁層３０上に堆積した
アルミニウム系合金から成る金属配線材料層は流動状態
となり、開口部３１等の内に流入し、開口部３１等はア
ルミニウム系合金で確実に埋め込まれ、コンタクトプラ
グが形成される。一方、上層絶縁層３０の上にはアルミ
ニウム系合金から成る金属配線材料層が形成される。加
熱条件を、例えば以下のとおりとすることができる。 加熱方式 ： 基板裏面ガス加熱 加熱温度 ： ５００゜Ｃ 加熱時間 ： ２分 プロセスガス ： Ａｒ＝１００sccm プロセスガス圧力： １．１×１０3Ｐａ
【００４９】ここで、基板裏面ガス加熱方式とは、半導
体基板１０の裏面に配置したヒーターブロックを所定の
温度（加熱温度）に加熱し、ヒーターブロックと半導体
基板１０の裏面の間にプロセスガスを導入することによ
って半導体基板１０を加熱する方式である。加熱方式と
しては、この方式以外にもランプ加熱方式等を用いるこ
とができる。
【００５０】尚、アルミニウム系合金から成る金属配線
材料層の成膜は所謂高温アルミニウムスパッタ法にて行
ったが、このような成膜方法に限定されるものではな
く、所謂高温リフロー法や高圧リフロー法にて行うこと
もできる。高温リフロー法においては、以下に例示する
条件でアルミニウム系合金から成る金属配線材料層を上
層絶縁層３０上に堆積させる。 プロセスガス ： Ａｒ＝１００sccm ＤＣパワー ： ２０ｋＷ スパッタ圧力 ： ０．４Ｐａ 基体加熱温度 ： １５０゜Ｃ
【００５１】こうして、開口部３１，３２，３３には、
アルミニウム系合金が埋め込まれ、コンタクトプラグ３
５，３６，３７が形成される（図４の（Ａ）参照）。
尚、図４において、参照番号３４は金属配線材料層であ
る。また、図３及び図４においては、ＴｉＮ層及びＴｉ
層の図示は省略した。その後、上層絶縁層３０の上の金
属配線材料層３４、ＴｉＮ層、Ｔｉ層をパターニング
し、第１の配線層３８、第２の配線層３９を形成する
（図４の（Ｂ）参照）。
【００５２】尚、コンタクトプラグ３５を、所謂ブラン
ケットタングステンＣＶＤ法にて形成することもでき
る。そのためには、絶縁層２０及び上層絶縁層３０に開
口部３１を形成した後、［工程−３８０］と同様にＴｉ
層及びＴｉＮ層をスパッタ法で成膜する。その後、Ｔｉ
Ｎ層の上にタングステンから成る金属配線材料層３４Ａ
を、以下に例示する条件のＣＶＤ法にて堆積させる（図
５の（Ａ）参照）。 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 成膜温度：４５０゜Ｃ
【００５３】その後、絶縁層２０上のタングステンから
成る金属配線材料層３４Ａ及びＴｉＮ層、Ｔｉ層をエッ
チングして除去する（図５の（Ｂ）参照）。エッチング
の条件を、例えば以下のとおりとすることができる。 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／：５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
【００５４】こうして、開口部３１にタングステンが埋
め込まれたコンタクトプラグ３５が形成される。その
後、下部電極層２２の上方並びに上部電極層２４の上方
の上層絶縁層３０に開口部３２，３３を形成し、次い
で、［工程−３８０］と同様に、Ｔｉ層、ＴｉＮ層、ア
ルミニウム系合金から成る金属配線材料層３４をスパッ
タ法で成膜した後、これらの各層をパターニングし、第
１の配線層３８及び第２の配線層３９を形成する（図６
の（Ａ）参照）。尚、不純物をドーピングしたポリシリ
コンを開口部３１内に埋め込むことで、コンタクトプラ
グ３５を形成してもよい。
【００５５】あるいは又、絶縁層２０及び上層絶縁層３
０に開口部３１を形成し、下部電極層２２の上方の上層
絶縁層３０に開口部３２を形成する。次いで、開口部３
１，３２内を含む上層絶縁層３０の上に、順にＴｉ層、
ＴｉＮ層、タングステンから成る金属配線材料層３４Ａ
を形成する。その後、上層絶縁層３０の上のタングステ
ンから成る金属配線材料層３４Ａ、ＴｉＮ層、Ｔｉ層を
パターニングして、金属配線材料層３４Ａ等から成る第
１の配線層３８Ａを形成してもよい。その後、上部電極
層２４の上方の上層絶縁層３０に開口部３３を形成し、
次いで、実施例３の［工程−３９０］と同様に、Ｔｉ
層、ＴｉＮ層、アルミニウム系合金から成る金属配線材
料層をスパッタ法で成膜した後、第２の配線層３９を形
成するためにこれらの各層をパターニングする（図６の
（Ｂ）参照）。
【００５６】（実施例４）実施例４においては、実施例
３と異なり、上部電極層がプレート線を兼ねている。即
ち、実施例４の半導体素子のキャパシタ構造において
は、実施例３の［工程−３５０］における強誘電体薄膜
２３の熱処理後、強誘電体薄膜２３を所望の形状にパタ
ーニングする。次いで、全面に上層絶縁層３０を形成し
た後、絶縁層２０及び上層絶縁層３０に開口部３１を形
成し、下部電極層２２の上方の上層絶縁層３０に開口部
３２を形成する。次いで、開口部３１，３２内を含む上
層絶縁層３０の上に、順にＴｉ層、ＴｉＮ層、アルミニ
ウム系合金から成る金属配線材料層３４を形成する。そ
の後、上層絶縁層３０の上の金属配線材料層３４、Ｔｉ
Ｎ層、Ｔｉ層をパターニングして、アルミニウム系合金
から成る金属配線材料層等から成る第１の配線層３８を
形成する（図７の（Ａ）参照）。その後、全面に例えば
ＢＰＳＧから成る第２の絶縁層４０を形成する。そして
強誘電体薄膜２３の上方の上層絶縁層３０及び第２の絶
縁層４０に開口部４１を形成し、次いで、実施例３の
［工程−３６０］と同様に、開口部４１内を含む第２の
絶縁層４０上にＰｔ膜を成膜する。その後、開口部４１
内にＰｔ膜を残し、第２の絶縁層４０の上のＰｔ膜を選
択的に除去し、パターニングする。これによって、強誘
電体薄膜２３の上にＰｔから成る上部電極層２４Ａが形
成される。しかも、この上部電極層２４Ａは開口部４１
を介して第２の絶縁層４０の上を延び、第２の配線層３
９Ａを構成し、プレート線としても機能する（図７の
（Ｂ）参照）。尚、上部電極層２４Ａ及び第２の配線層
３９Ａをアルミニウム系合金から構成することもでき
る。
【００５７】尚、実施例３、実施例４においては、コン
タクトプラグ及び第１の配線層を介して、一方のソース
・ドレイン領域と電気的に接続された強誘電体薄膜を例
にとり説明したが、半導体素子としては、図８に模式的
な一部断面図を示すように、絶縁層２０に、例えばブラ
ンケットタングステンＣＶＤ法にてコンタクトプラグ４
２を形成した後、かかるコンタクトプラグ４２の頂部に
接続された下部電極層２２を設け、その上に強誘電体薄
膜２３、上部電極層２４をそれぞれ設け、更に、全面を
上層絶縁層３０で覆い、上部電極層２４と接続された配
線４３を形成することによって作製された構造とするこ
ともできる。あるいは又、一方のソース・ドレイン領域
と電気的に接続されたコンタクトプラグに対して電気的
に接続された配線を設け、かかる配線に電気的に接続さ
れた別の接続孔（例えばビアホール）を形成し、そし
て、この接続孔に強誘電体薄膜が電気的に接続された形
態とすることもできる。あるいは又、素子分離領域の上
にバッファ層を形成することで、本発明の半導体素子に
おけるキャパシタ構造を形成することもできる。
【００５８】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。各実施例にて説明した成膜方法や条件、数値は
例示であり、適宜変更することができる。本発明の強誘
電体薄膜の形成方法においては、活性酸素雰囲気を、酸
素のプラズマ励起によって得ることができ、あるいは
又、オゾン及び／又は酸素の紫外光励起によって得るこ
とができる。プラズマ励起源としては、１３．５６ｋＨ
ｚのＲＦプラズマ装置、２．４５ＭＨｚのＥＣＲプラズ
マ装置等を用いる。図９に使用ような熱処理装置の熱処
理容器５０内にこれらのプラズマ装置を配設し、また熱
処理容器５０を真空ポンプに接続して、熱処理容器５０
内を１．３×１０2Ｐａ（１トル）以下の減圧状態とす
ることで、プラズマの生成し易い環境を作ることによっ
て、活性酸素雰囲気を効率良く得ることができる。一
方、紫外光励起においては、紫外光源として、低圧水銀
ランプ、ハロゲンランプ、ＡｒＦエキシマレーザ等を用
いる。図９に使用ような熱処理装置の熱処理容器５０内
にこれらのランプ又はレーザを配設し、酸素又はオゾン
のガス雰囲気を光励起させることによって、活性酸素雰
囲気を効率良く得ることができる。
【００５９】本発明の半導体素子のキャパシタ構造の作
製方法に基づき、強誘電体薄膜を用いた不揮発性メモリ
セル（所謂ＦＥＲＡＭ）のみならず、ＤＲＡＭを構成す
ることもできる。この場合には、強誘電体薄膜の分極の
みを利用する。即ち、外部電極による最大（飽和）分極
Ｐmaxと外部電極が０の場合の残留分極Ｐrとの差（Ｐ
max−Ｐr）が、電源電圧に対して一定の比例関係を有す
る特性を利用する。強誘電体薄膜の分極状態は、常に飽
和分極（Ｐmax）と残留分極（Ｐr）の間にあり、反転し
ない。データはリフレッシュによって保持される。
【００６０】
【発明の効果】本発明においては、強誘電体薄膜を活性
酸素雰囲気中で熱処理するといった単純な熱処理によ
り、通常の酸素雰囲気における熱処理では到達できない
レベルにまで強誘電体薄膜中の酸素欠陥（酸素空孔）を
低減することができ、その結果、強誘電体薄膜の酸素欠
陥（酸素空孔）に起因する、誘電率の低下、リーク電流
の増加、残留分極の低下、抗電界の増加等といった誘電
特性、強誘電特性、電気的特性の劣化を回避することが
でき、安定した特性の強誘電体薄膜を形成することがで
きる。その結果、得られた半導体素子の特性も安定し、
信頼性も向上する。
【図面の簡単な説明】
【図１】熱処理前後における強誘電体薄膜中のビスマス
の状態をＸ線励起光電子分光法により解析した結果を示
すグラフである。
【図２】実施例３の半導体素子のキャパシタ構造の作製
方法を説明するための半導体基板等の模式的な一部断面
図である。
【図３】図２に引き続き、実施例３の半導体素子のキャ
パシタ構造の作製方法を説明するための半導体基板等の
模式的な一部断面図である。
【図４】図３に引き続き、実施例３の半導体素子のキャ
パシタ構造の作製方法を説明するための半導体基板等の
模式的な一部断面図である。
【図５】実施例３の半導体素子の作製方法の変形を説明
するための半導体基板等の模式的な一部断面図である。
【図６】図５に引き続き、半導体素子の作製方法を説明
するための半導体基板等の模式的な一部断面図である。
【図７】実施例４における半導体素子の作製方法を説明
するための半導体基板等の模式的な一部断面図である。
【図８】実施例３とは別の構造を有する半導体素子の模
式的な一部断面図である。
【図９】実施例１における熱処理を実行するために適し
たコールドウォール型熱処理装置の概要を示す図であ
る。
【図１０】強誘電体のＰ−Ｅヒステリシスループ図であ
る。
【符号の説明】
１０ 半導体基板 １１ 素子分離領域 １２ ゲート酸化膜 １３ ゲート電極 １４ ソース・ドレイン領域 １５ チャネル領域 ２０ 絶縁層 ２１ バッファ層 ２２ 下部電極層 ２３ 強誘電体薄膜 ２４ 上部電極層 ３０ 上層絶縁層 ３１，３２，３３ 開口部 ３４ 金属配線材料層 ３５，３６，３７ コンタクトプラグ ３８ 第１の配線層 ３９ 第２の配線層 ５０ 熱処理容器 ５１ 冷却ジャケット ５２ 加熱手段 ５３ 供給口 ５４ 排出口 ５５ 酸素ガス供給源 ５６ オゾン発生装置 ５７ 被熱処理物
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792 // Ｈ０１Ｌ 21/316 (72)発明者 網 隆明 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 クリスチャン・グットレーベン 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】強誘電体薄膜を活性酸素雰囲気中で熱処理
    することを特徴とする強誘電体薄膜の形成方法。
  2. 【請求項２】活性酸素雰囲気は、酸化性ガスを含有する
    酸素雰囲気であることを特徴とする請求項１に記載の強
    誘電体薄膜の形成方法。
  3. 【請求項３】酸化性ガスは、オゾン、Ｎ2Ｏ又はＮＯ2で
    あることを特徴とする請求項２に記載の強誘電体薄膜の
    形成方法。
  4. 【請求項４】活性酸素雰囲気は、酸素のプラズマ励起に
    よって得られることを特徴とする請求項１に記載の強誘
    電体薄膜の形成方法。
  5. 【請求項５】活性酸素雰囲気は、オゾン及び／又は酸素
    の紫外光励起によって得られることを特徴とする請求項
    １に記載の強誘電体薄膜の形成方法。
  6. 【請求項６】強誘電体薄膜は、Ｂｉ系層状構造ペロブス
    カイト型の強誘電体材料から成ることを特徴とする請求
    項１に記載の強誘電体薄膜の形成方法。
  7. 【請求項７】強誘電体薄膜は、Ｙ１系材料（Ｂｉ2（Ｓ
    ｒ，Ｂａ，Ｃａ）（Ｔａ，Ｎｂ）2Ｏ9）から成ることを
    特徴とする請求項６に記載の強誘電体薄膜の形成方法。
  8. 【請求項８】Ｙ１系材料はＢｉ2ＳｒＴａ2Ｏ9から成る
    ことを特徴とする請求項７に記載の強誘電体薄膜の形成
    方法。
  9. 【請求項９】（イ）基体上に下部電極層を形成する工程
    と、 （ロ）該下部電極層上に強誘電体薄膜を形成した後、該
    強誘電体薄膜を活性酸素雰囲気中で熱処理する工程と、 （ハ）該強誘電体薄膜上に上部電極層を形成する工程、
    から成ることを特徴とする半導体素子のキャパシタ構造
    の作製方法。
  10. 【請求項１０】活性酸素雰囲気は、酸化性ガスを含有す
    る酸素雰囲気であることを特徴とする請求項９に記載の
    半導体素子のキャパシタ構造の作製方法。
  11. 【請求項１１】酸化性ガスは、オゾン、Ｎ2Ｏ又はＮＯ2
    であることを特徴とする請求項１０に記載の半導体素子
    のキャパシタ構造の作製方法。
  12. 【請求項１２】活性酸素雰囲気は、酸素のプラズマ励起
    によって得られることを特徴とする請求項９に記載の半
    導体素子のキャパシタ構造の作製方法。
  13. 【請求項１３】活性酸素雰囲気は、オゾン及び／又は酸
    素の紫外光励起によって得られることを特徴とする請求
    項９に記載の半導体素子のキャパシタ構造の作製方法。
  14. 【請求項１４】強誘電体薄膜は、Ｂｉ系層状構造ペロブ
    スカイト型の強誘電体材料から成ることを特徴とする請
    求項９に記載の半導体素子のキャパシタ構造の作製方
    法。
  15. 【請求項１５】強誘電体薄膜は、Ｙ１系材料（Ｂｉ
    2（Ｓｒ，Ｂａ，Ｃａ）（Ｔａ，Ｎｂ）2Ｏ9）から成る
    ことを特徴とする請求項１４に記載の半導体素子のキャ
    パシタ構造の作製方法。
  16. 【請求項１６】Ｙ１系材料はＢｉ2ＳｒＴａ2Ｏ9から成
    ることを特徴とする請求項１５に記載の半導体素子のキ
    ャパシタ構造の作製方法。
JP7245516A 1995-08-30 1995-08-30 強誘電体薄膜の形成方法及び半導体素子のキャパシタ構造の作製方法 Pending JPH0969615A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP7245516A JPH0969615A (ja) 1995-08-30 1995-08-30 強誘電体薄膜の形成方法及び半導体素子のキャパシタ構造の作製方法
US08/704,288 US6114199A (en) 1995-08-30 1996-08-28 Manufacturing method for ferroelectric film and nonvolatile memory using the same
KR1019960036112A KR970013383A (ko) 1995-08-30 1996-08-28 강유전체박막의 형성방법 및 반도체소자의 커패시터구조의 제작방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7245516A JPH0969615A (ja) 1995-08-30 1995-08-30 強誘電体薄膜の形成方法及び半導体素子のキャパシタ構造の作製方法

Publications (1)

Publication Number Publication Date
JPH0969615A true JPH0969615A (ja) 1997-03-11

Family

ID=17134851

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7245516A Pending JPH0969615A (ja) 1995-08-30 1995-08-30 強誘電体薄膜の形成方法及び半導体素子のキャパシタ構造の作製方法

Country Status (3)

Country Link
US (1) US6114199A (ja)
JP (1) JPH0969615A (ja)
KR (1) KR970013383A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000074727A (ko) * 1999-05-25 2000-12-15 윤종용 오존 어닐링 공정을 이용한 강유전체 커패시터의 제조방법
KR20010061314A (ko) * 1999-12-28 2001-07-07 박종섭 반도체 소자의 강유전체 캐패시터 형성방법
US6787830B2 (en) 2000-03-13 2004-09-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2006344748A (ja) * 2005-06-08 2006-12-21 Fujitsu Ltd 半導体装置の製造方法
JP2007036206A (ja) * 2005-06-23 2007-02-08 National Institute Of Advanced Industrial & Technology 強誘電体膜構造体の製造方法
US8012823B2 (en) 2008-07-10 2011-09-06 Samsung Electronics Co., Ltd. Methods of fabricating stack type capacitors of semiconductor devices
JP2018011028A (ja) * 2016-07-15 2018-01-18 株式会社村田製作所 誘電体薄膜および薄膜キャパシタの製造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815762B2 (en) * 1997-05-30 2004-11-09 Hitachi, Ltd. Semiconductor integrated circuit device and process for manufacturing the same including spacers on bit lines
JP3337622B2 (ja) * 1997-07-16 2002-10-21 松下電器産業株式会社 選択的エッチング液及びそのエッチング液を用いた半導体装置の製造方法
KR20000025577A (ko) * 1998-10-13 2000-05-06 윤종용 질소 분위기 열처리에 의한 pzt 캐패시터의 제조 방법
US6204178B1 (en) * 1998-12-29 2001-03-20 Micron Technology, Inc. Nucleation and deposition of PT films using ultraviolet irradiation
US6696718B1 (en) * 1999-04-06 2004-02-24 Micron Technology, Inc. Capacitor having an electrode formed from a transition metal or a conductive metal-oxide, and method of forming same
TW515025B (en) * 1999-05-14 2002-12-21 Taiwan Semiconductor Mfg Manufacturing method of capacitor with low voltage coefficient
KR100321728B1 (ko) * 1999-06-30 2002-01-26 박종섭 플라즈마 펄스를 이용한 강유전체 메모리 소자 제조 방법
JP2001326337A (ja) * 2000-05-16 2001-11-22 Fujitsu Ltd 誘電体膜の製造方法、キャパシタの製造方法および半導体装置の製造方法
KR100399074B1 (ko) * 2001-04-27 2003-09-26 주식회사 하이닉스반도체 비엘티 강유전체막을 구비하는 강유전체 메모리 소자 제조방법
US6603167B2 (en) * 2001-06-15 2003-08-05 Silicon Integrated Systems Corp. Capacitor with lower electrode located at the same level as an interconnect line
US6730354B2 (en) 2001-08-08 2004-05-04 Agilent Technologies, Inc. Forming ferroelectric Pb(Zr,Ti)O3 films
JP2004095755A (ja) * 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置の製造方法
US20040152215A1 (en) * 2003-01-30 2004-08-05 Sanjeev Aggarwal Method of making a haze free PZT film
WO2007060735A1 (ja) * 2005-11-25 2007-05-31 Fujitsu Limited 半導体装置およびその製造方法
CN101911204A (zh) 2008-01-16 2010-12-08 国际商业机器公司 存储器单元和存储器器件
KR20190008049A (ko) * 2017-07-14 2019-01-23 에스케이하이닉스 주식회사 강유전성 메모리 소자의 제조 방법
WO2023115265A1 (zh) * 2021-12-20 2023-06-29 华为技术有限公司 铁电存储器及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5423285A (en) * 1991-02-25 1995-06-13 Olympus Optical Co., Ltd. Process for fabricating materials for ferroelectric, high dielectric constant, and integrated circuit applications
US5468679A (en) * 1991-02-25 1995-11-21 Symetrix Corporation Process for fabricating materials for ferroelectric, high dielectric constant, and integrated circuit applications
US5443030A (en) * 1992-01-08 1995-08-22 Sharp Kabushiki Kaisha Crystallizing method of ferroelectric film
EP0557937A1 (en) * 1992-02-25 1993-09-01 Ramtron International Corporation Ozone gas processing for ferroelectric memory circuits
US5426075A (en) * 1994-06-15 1995-06-20 Ramtron International Corporation Method of manufacturing ferroelectric bismuth layered oxides
JP3152859B2 (ja) * 1994-09-16 2001-04-03 株式会社東芝 半導体装置の製造方法
US5728603A (en) * 1994-11-28 1998-03-17 Northern Telecom Limited Method of forming a crystalline ferroelectric dielectric material for an integrated circuit
US5716875A (en) * 1996-03-01 1998-02-10 Motorola, Inc. Method for making a ferroelectric device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000074727A (ko) * 1999-05-25 2000-12-15 윤종용 오존 어닐링 공정을 이용한 강유전체 커패시터의 제조방법
KR20010061314A (ko) * 1999-12-28 2001-07-07 박종섭 반도체 소자의 강유전체 캐패시터 형성방법
US6787830B2 (en) 2000-03-13 2004-09-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2006344748A (ja) * 2005-06-08 2006-12-21 Fujitsu Ltd 半導体装置の製造方法
JP2007036206A (ja) * 2005-06-23 2007-02-08 National Institute Of Advanced Industrial & Technology 強誘電体膜構造体の製造方法
JP4528950B2 (ja) * 2005-06-23 2010-08-25 独立行政法人産業技術総合研究所 強誘電体膜構造体の製造方法
US8012823B2 (en) 2008-07-10 2011-09-06 Samsung Electronics Co., Ltd. Methods of fabricating stack type capacitors of semiconductor devices
JP2018011028A (ja) * 2016-07-15 2018-01-18 株式会社村田製作所 誘電体薄膜および薄膜キャパシタの製造方法

Also Published As

Publication number Publication date
KR970013383A (ko) 1997-03-29
US6114199A (en) 2000-09-05

Similar Documents

Publication Publication Date Title
JPH0969615A (ja) 強誘電体薄膜の形成方法及び半導体素子のキャパシタ構造の作製方法
US6146906A (en) DC magnetron sputtering method for manufacturing electrode of ferroelectric capacitor
JP3319994B2 (ja) 半導体記憶素子
US5728603A (en) Method of forming a crystalline ferroelectric dielectric material for an integrated circuit
US6589839B1 (en) Dielectric cure for reducing oxygen vacancies
JP3484324B2 (ja) 半導体メモリ素子
JPH10189906A (ja) 半導体メモリセルのキャパシタ構造及びその作製方法
JPH1154721A (ja) 半導体装置の製造方法および製造装置
JP4058231B2 (ja) 半導体装置の製造方法
JP2002057301A (ja) 半導体装置及びその製造方法
JPH10189908A (ja) 金属酸化物キャパシタの作製方法及び半導体メモリ装置の製造方法
JP2001126955A (ja) 半導体装置およびその製造方法
US6987308B2 (en) Ferroelectric capacitors with metal oxide for inhibiting fatigue
US6495412B1 (en) Semiconductor device having a ferroelectric capacitor and a fabrication process thereof
JP2003218325A (ja) 強誘電体膜形成方法及び半導体装置製造方法
US6346424B1 (en) Process for producing high-epsilon dielectric layer or ferroelectric layer
US6232133B1 (en) Method for fabricating a capacitor of semiconductor memory device
US6329237B1 (en) Method of manufacturing a capacitor in a semiconductor device using a high dielectric tantalum oxide or barium strontium titanate material that is treated in an ozone plasma
JP2000156473A (ja) 半導体装置およびその製造方法、キャパシタの製造方法
JP2003197874A (ja) 半導体装置の製造方法
JP4268804B2 (ja) 超薄膜の上層を有する積層超格子材料の製造方法
JPH08191133A (ja) 半導体素子のキャパシタ構造及びその作製方法
JP2005116619A (ja) 半導体装置およびその製造方法
JP2000091511A (ja) 半導体装置の製造方法、強誘電体キャパシタ、およびその製造方法
KR100388467B1 (ko) 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법