JPH096733A - Parallel signal processor - Google Patents
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- JPH096733A JPH096733A JP7147637A JP14763795A JPH096733A JP H096733 A JPH096733 A JP H096733A JP 7147637 A JP7147637 A JP 7147637A JP 14763795 A JP14763795 A JP 14763795A JP H096733 A JPH096733 A JP H096733A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、並列プロセッサ間の
通信機能を改善した並列信号処理装置に関するもので、
映像信号等を処理するのには好適するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel signal processing device having an improved communication function between parallel processors.
It is suitable for processing video signals and the like.
【0002】[0002]
【従来の技術】マトリックス状に配列した、並列プロセ
ッサあるいはマルチプロセッサを用いて信号処理を行う
装置が開発されている。この装置において各プロセッサ
間ではデータのやり取りを行うためにプロセッサ間通信
が必要であるが、そのプロセッサ間通信方法としては種
々提案されている。2. Description of the Related Art An apparatus for signal processing using a parallel processor or a multiprocessor arranged in a matrix has been developed. In this device, interprocessor communication is required for exchanging data between the processors, and various interprocessor communication methods have been proposed.
【0003】例えば論文(Karl Guttag, et.all 'A Sin
gle-Chip Multiprocessor For Multimedia:The MVP',IE
EE Computer Graphics & Application, pp53-64,1992)
では4個のプロセッサと4個の共有メモリとそれらを結
合するネットワークが示されている。For example, a paper (Karl Guttag, et.all 'A Sin
gle-Chip Multiprocessor For Multimedia: The MVP ', IE
(EE Computer Graphics & Application, pp53-64,1992)
Shows four processors, four shared memories and a network connecting them.
【0004】図6(a)は、上記文献に記載された装置
を一般的に簡略化して示している。この装置は、基本的
にはプロセッサユニット(PU)11〜14、共有メモ
リ15、バス16から構成される。上記文献では、さら
に共有メモリを追加し複数の共有メモリと複数のプロセ
ッサユニット間をクロスバーネットワークで結合してい
る。FIG. 6 (a) generally shows the apparatus described in the above document in a simplified form. This device basically includes processor units (PU) 11 to 14, a shared memory 15, and a bus 16. In the above-mentioned document, a shared memory is further added and a plurality of shared memories and a plurality of processor units are connected by a crossbar network.
【0005】また図6(b)には、特開平5−2603
75号公報に映像信号処理用の並列信号処理装置として
開示されたシステムを示している。このシステムでは、
多くのプロセッサ11〜14を任意に直接接続できるよ
うなネットワークスイッチ21設けている。このネット
ワークスイッチ21を設けるとその規模が大きくなり、
使用範囲としては放送局等の業務用に限定されてしま
う。Further, FIG. 6 (b) shows in Japanese Patent Laid-Open No. 5-2603.
Japanese Patent Publication No. 75 discloses a system disclosed as a parallel signal processing device for video signal processing. In this system,
A network switch 21 is provided so that many processors 11 to 14 can be directly connected. If this network switch 21 is provided, the scale becomes large,
The range of use is limited to business such as broadcasting stations.
【0006】ここで、例えば異なるデータレートの信号
を処理しようとした場合を考えてみる。図6(a)の構
成では、実線で示す信号レートDCK1の処理系統に対
して、さらに点線で示すように信号レートDCK2の処
理系統を追加して行うことになる。しかし、信号の群遅
延の問題が生じ、バスの調停によっては同一信号レート
の処理においても信号の群遅延が異なるときが発生す
る。図6(b)の構成では、実線で示す信号レートDC
K1の処理系統に対して、さらに点線で示すように信号
レートDCK2の処理系統を追加して行うことになる。
しかし、このようにするとネットワークスイッチはクロ
スバースイッチ形式となり、このネットワークの規模が
さらに増大することになる。Consider, for example, the case where a signal having a different data rate is to be processed. In the configuration of FIG. 6A, the processing system of the signal rate DCK2 shown by the dotted line is added to the processing system of the signal rate DCK1 shown by the solid line. However, the problem of signal group delay occurs, and depending on the arbitration of the bus, the signal group delay may differ even in the processing at the same signal rate. In the configuration of FIG. 6B, the signal rate DC indicated by the solid line
The processing system of the signal rate DCK2 is added to the processing system of K1 as shown by the dotted line.
However, in this case, the network switch becomes a crossbar switch type, which further increases the scale of this network.
【0007】ここで異なるデータレートとは、次のよう
なことを意味する。例えば、家庭用VTRからの再生信
号において、色副搬送波は安定しているが色エンベロー
プはジッタをもっている。そこで、色復調のためにはバ
ースト信号に位相ロックしたバーストロッククロック4
fscを用いる、一方、雑音低減処理のためには水平同
期信号に位相ロックした水平同期ロッククロック910
fhを用いて処理することが望まれる。いずれも(4f
sc、910fh)も同一周波数であるがデータレート
は異なる場合がある。このようにクロックDCK1、D
CK2のクロックの位相関係が無関係であるか、または
有理数倍であってもその最小公倍数がギガヘルツとなる
ような関係を異なるデータレートということにしてい
る。Here, the different data rates mean the following. For example, in a reproduction signal from a home VTR, the color subcarrier is stable but the color envelope has jitter. Therefore, for color demodulation, the burst lock clock 4 phase-locked to the burst signal is used.
fsc is used, on the other hand, for noise reduction processing, a horizontal synchronization lock clock 910 phase-locked to the horizontal synchronization signal is used.
It is desired to treat with fh. Both (4f
sc, 910fh) may have the same frequency but different data rates. In this way, clocks DCK1, D
The phase relationship of the clock of CK2 is irrelevant, or the relationship that the least common multiple becomes gigahertz even if it is a rational multiple is referred to as different data rates.
【0008】[0008]
【発明が解決しようとする課題】上述した従来の並列信
号処理装置において、例えば、共通バスを用いる場合、
データレート1の映像信号を処理するプロセッサと、デ
ータレート2の映像信号を処理するプロセッサと間の通
信を行うと、バスの調停によってはデータ通信の遅延が
異なることがあり、映像信号の群遅延管理が不可能とな
る。In the conventional parallel signal processing device described above, for example, when a common bus is used,
When communication is performed between a processor that processes a video signal with a data rate of 1 and a processor that processes a video signal with a data rate of 2, the delay in data communication may differ depending on the arbitration of the bus. It becomes impossible to manage.
【0009】そこでこの発明は、データレートが異なる
場合であってもプロセッサ間の通信を安定して行うこと
ができる並列信号処理装置を提供することを目的とする
ものである。Therefore, an object of the present invention is to provide a parallel signal processing device capable of stably performing communication between processors even when data rates are different.
【0010】[0010]
【課題を解決するための手段】この発明は、複数のプロ
セスユニットと、各プロセスユニット内に設けられた主
プロセッサと、前記主プロセッサに接続され、出力、入
力レジスタを含む複数の通信レジスタと、前記複数の通
信レジスタにそれぞれ対応して設けられた通信制御部
と、前記通信制御部により制御されることにより、前記
通信レジスタから出力されたデータを所定のデータライ
ンに送出するスイッチ手段とを有する並列信号処理装置
であって、任意の前記通信レジスタ、通信制御部、スイ
ッチ手段を組み合わせて、第1の伝送レートに同期して
通信を制御する第1の通信制御手段と、任意の前記通信
レジスタ、通信制御部、スイッチ手段を組み合わせて、
第2の伝送レートに同期して通信を制御する第2の通信
制御手段とを構築し、前記第1の通信手段により前記第
1の伝送レートにより通信を実行させ、前記第2の通信
手段により前記第2の伝送レートにより通信を実行させ
る手段を有するものである。According to the present invention, there are provided a plurality of process units, a main processor provided in each process unit, and a plurality of communication registers including output and input registers, which are connected to the main processor. The communication control unit is provided corresponding to each of the plurality of communication registers, and a switch unit for sending the data output from the communication register to a predetermined data line when controlled by the communication control unit. A parallel signal processing device, comprising: first communication control means for controlling communication in synchronization with a first transmission rate, by combining the arbitrary communication register, communication control section, and switch means; and the arbitrary communication register. , The communication control unit and the switch means are combined,
Second communication control means for controlling communication in synchronization with a second transmission rate is constructed, the first communication means executes communication at the first transmission rate, and the second communication means It has means for executing communication at the second transmission rate.
【0011】[0011]
【作用】上記の手段により、複数のプロセッサ間での異
なるデータレートの通信を安定して行うことができ、ま
た同一プロセッサ内でも異なるデータレートの送出や、
受信を安定して行うことができる。By the above means, it is possible to stably carry out communication at different data rates among a plurality of processors, and to send out different data rates even within the same processor.
Reception can be performed stably.
【0012】[0012]
【実施例】以下、この発明の実施例を図面を参照して説
明する。図1はこの発明の一実施例であり、PU1、P
U2、PU3、…PUnは、同一構造のプロセスユニッ
トである。図では、プロセスユニットPU1、PU2の
内部構造を代表して詳しく示している。プロセスユニッ
トPU2の内部構造を説明すると、まず主プロセッサC
P21があり、これに対して、通信レジスタRE21、
RE22が接続されている。また通信レジスタRE1、
RE2に対応した通信制御部CC21、CC22が設け
られている。通信制御部CC21、CC22は、主プロ
セッサCP21からの制御の元に、対応する通信レジス
タRE21、RE22を制御するとともに、バスインタ
ーフェーススイッチSWを制御する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows an embodiment of the present invention, in which PU1, P
U2, PU3, ... PUn are process units having the same structure. In the figure, the internal structures of the process units PU1 and PU2 are shown in detail as a representative. The internal structure of the process unit PU2 will be described. First, the main processor C
There is P21, for which the communication register RE21,
RE22 is connected. In addition, the communication register RE1,
Communication controllers CC21 and CC22 corresponding to RE2 are provided. The communication control units CC21 and CC22, under the control of the main processor CP21, control the corresponding communication registers RE21 and RE22 and also control the bus interface switch SW.
【0013】ここで、各プロセスユニットPU1〜PU
n内の通信制御部CC21、CC22に対しては、クロ
ック発生手段30からの通信クロックCCK1、CCK
2及びデータレートクロックDCK1、DCK2が共通
に供給されている。Here, each process unit PU1 to PU
For the communication control units CC21 and CC22 in n, the communication clocks CCK1 and CCK from the clock generating means 30.
2 and data rate clocks DCK1 and DCK2 are commonly supplied.
【0014】主プロセッサCP21は、他のプロセスユ
ニットとの通信を行うために、プロ通信制御部CC1、
CC2の制御を行い、通信レジスタRE1、RE2に対
するデータの送出、また通信レジスタRE1、RE2か
らのデータの受けとりを行う。また、内部のデータの演
算処理(信号処理)を行う。The main processor CP21 has a professional communication control section CC1 for communicating with other process units.
It controls CC2, sends data to the communication registers RE1 and RE2, and receives data from the communication registers RE1 and RE2. In addition, arithmetic processing (signal processing) of internal data is performed.
【0015】バスインターフェーススイッチSWは、デ
ータレートクロックの種類に対応して独立した経路(バ
ス)を選択することができる。よって経路(バス)はデ
ータレートクロックの種類と同数用意されている。The bus interface switch SW can select an independent path (bus) according to the type of data rate clock. Therefore, as many paths (buses) as the number of data rate clocks are prepared.
【0016】上記したシステムにおいて、動作状態とし
ては次のような状態がある。 (a)各プロセスユニットPU1〜PUnは、単一のデ
ータレート信号を処理している状態。(b)PU1は、
データレートクロックDCK1によりデータを処理して
おり、PU2は、データレートクロックDCK2により
データを処理している状態。つまり、各プロセスユニッ
ト単体は、単一のデータレートクロックでデータ処理を
しているが、システム全体では複数のデータレートクロ
ックで信号処理が行われている状態。(c)PU2の通
信レジスタRE21は、データレートクロックDCK1
で通信しているが、通信レジスタRE22は、データレ
ートクロックDCK2で通信を行っている状態。つまり
PU単体で複数のデータレートの信号処理をしている状
態。In the above system, there are the following operating states. (A) Each of the process units PU1 to PUn is processing a single data rate signal. (B) PU1 is
A state in which the data is being processed by the data rate clock DCK1 and the PU2 is being processed by the data rate clock DCK2. In other words, each process unit alone processes data with a single data rate clock, but the entire system performs signal processing with multiple data rate clocks. (C) The communication register RE21 of PU2 uses the data rate clock DCK1.
However, the communication register RE22 is communicating with the data rate clock DCK2. In other words, the state where the PU alone is processing signals at multiple data rates.
【0017】上記した状態(a)、(b)、(c)にお
いて、状態(a)は通常の通信と同様であるから説明は
省略する。状態(b)の場合は、プロセスユニットPU
2における通信制御部CC21、通信レジスタRE21
がデータレートクロックDCK2により動作し、データ
レートクロックDCK2用としてスイッチSWで選択さ
れたバスにデータを送出することができ、また当該バス
からのデータを導入することができる。また、例えばプ
ロセスユニットPU1における通信制御部CC11、通
信レジスタRE11がデータレートクロックDCK1に
より動作し、データレートクロックDCK1用としてス
イッチSWで選択されたバスにデータを送出することが
でき、また当該バスからのデータを導入することができ
る。In the above-mentioned states (a), (b) and (c), the state (a) is the same as that in normal communication, and therefore its explanation is omitted. In the case of the state (b), the process unit PU
2, the communication control unit CC21, the communication register RE21
Operates with the data rate clock DCK2, can send data to the bus selected by the switch SW for the data rate clock DCK2, and can introduce data from the bus. Further, for example, the communication control unit CC11 and the communication register RE11 in the process unit PU1 operate by the data rate clock DCK1, and data can be sent to the bus selected by the switch SW for the data rate clock DCK1, and from the bus. Data can be introduced.
【0018】上記したデータレートクロックDCK2で
伝送されてくるデータを受けとる他のプロセスユニット
は、同じくデータレートクロックDCK2で動作するよ
うに設定され、また、データレートクロックDCK1で
伝送されてくるデータを受けとる他のプロセスユニット
は、同じくデータレートクロックDCK1で動作するよ
うに設定される。このような処理は、例えばデータレー
トクロックDCK1が例えば4fscのクロックであ
り、データレートクロックDCK2が910fhのクロ
ックである。このような処理モードは、例えば、映像信
号処理において、ACC用の演算処理と、ライン遅延処
理を同時に行うような場合に適合される。ACC用の演
算処理は、4fscのクロックでバーストデータをサン
プルしてその振幅を測定する必要があり、またライン遅
延処理(Y/C分離や、くし形フィルタリング処理に必
要)は、映像データを910fhのクロックで遅延させ
る必要がある。The other process units that receive the data transmitted by the data rate clock DCK2 described above are also set to operate at the data rate clock DCK2, and also receive the data transmitted by the data rate clock DCK1. The other process units are also set to operate at the data rate clock DCK1. In such processing, for example, the data rate clock DCK1 is a clock of 4 fsc and the data rate clock DCK2 is a clock of 910 fh. Such a processing mode is suitable, for example, in the case where the arithmetic processing for ACC and the line delay processing are simultaneously performed in the video signal processing. The arithmetic processing for ACC needs to sample the burst data with a clock of 4 fsc and measure the amplitude thereof, and the line delay processing (necessary for Y / C separation and comb filtering processing) uses 910 fh for the video data. Need to be delayed by the clock.
【0019】状態(c)の場合は、プロセスユニットP
U1における通信制御部CC11、通信レジスタRE1
1がデータレートクロックDCK1により動作し、デー
タレートクロックDCK1用としてスイッチSWで選択
されたバスにデータを送出することができる。また、例
えばプロセスユニットPU1における通信制御部CC1
2、通信レジスタRE12がデータレートクロックDC
K2により動作し、データレートクロックDCK2用と
してスイッチSWで選択されたバスからのデータを導入
することができる。In the state (c), the process unit P
Communication control unit CC11 and communication register RE1 in U1
1 operates by the data rate clock DCK1, and data can be sent to the bus selected by the switch SW for the data rate clock DCK1. Further, for example, the communication control unit CC1 in the process unit PU1
2. Communication register RE12 is data rate clock DC
It operates by K2 and can introduce data from the bus selected by the switch SW for the data rate clock DCK2.
【0020】これに対応して、プロセスユニットPU2
における通信制御部CC21、通信レジスタRE21が
データレートクロックDCK2により動作し、データレ
ートクロックDCK2用としてスイッチSWで選択され
たバスにデータを送出することができる。また、例えば
プロセスユニットPU2における通信制御部CC22、
通信レジスタRE22がデータレートクロックDCK1
により動作し、データレートクロックDCK1用として
スイッチSWで選択されたバスからのデータを導入する
ことができる。Correspondingly, the process unit PU2
The communication control unit CC21 and the communication register RE21 in the above operate by the data rate clock DCK2, and data can be sent to the bus selected by the switch SW for the data rate clock DCK2. Further, for example, the communication control unit CC22 in the process unit PU2,
Communication register RE22 sets data rate clock DCK1
It is possible to introduce the data from the bus selected by the switch SW for the data rate clock DCK1.
【0021】このような処理は、例えば、データレート
の変換処理を行う場合に利用される。即ち、プロセスユ
ニットPU1からデータレートクロックDCK1のデー
タをプロセスユニットPU2で受けとり、データレート
クロックDCK2のデータに変換して送出して、再度プ
ロセスユニットPU1に取り込むような処理を行う場合
である。Such a process is used, for example, when a data rate conversion process is performed. That is, this is the case where the process unit PU2 receives the data of the data rate clock DCK1 from the process unit PU1, converts the data of the data rate clock DCK1 into the data of the data rate clock DCK2, sends the data, and fetches the data into the process unit PU1 again.
【0022】図2には、図1の第1のプロセスユニット
PU1の内部の一部をさらに詳しく示している。図1と
同一部分には同一符号を付している。通信レジスタRE
11は、出力レジスタ111と入力レジスタ112とを
有する。通信制御部CC11は、データレートクロック
DCK1、DCK2のいずれかを選択導入するセレクタ
211と、通信クロックCCK1、CCK2のいずれか
を選択導入するセレクタ212と、セレクタ211から
のデータレートクロックでリセットされ、セレクタ21
2からの通信クロックを計数する計数器213と、この
計数器213の出力値と主プロセッサCP11で設定さ
れた設定値とをそれぞれ比較する比較器214、215
とを有する。主プロセッサCP11は、出力データをラ
ッチするためのラッチ部011、入力データをラッチす
るためのラッチ部012、先の設定値をラッチするため
のラッチ部013、014、セレクタ制御データをラッ
チするためのラッチ部015を有する。FIG. 2 shows a part of the inside of the first process unit PU1 of FIG. 1 in more detail. 1 are given the same reference numerals. Communication register RE
11 has an output register 111 and an input register 112. The communication control unit CC11 is reset by the selector 211 that selectively introduces one of the data rate clocks DCK1 and DCK2, the selector 212 that selectively introduces one of the communication clocks CCK1 and CCK2, and the data rate clock from the selector 211. Selector 21
Counter 213 that counts the communication clock from the counter 2, and comparators 214 and 215 that compare the output value of the counter 213 and the set value set by the main processor CP11, respectively.
And The main processor CP11 includes a latch unit 011 for latching output data, a latch unit 012 for latching input data, latch units 013, 014 for latching the previous set value, and latching selector control data. It has a latch portion 015.
【0023】スイッチSWは、送出データのバス選択と
送出タイミングを決めるセレクタ311と、入力データ
のバス選択を行うためのセレクタ312と、制御バスラ
イン及び各データレートクロックに対応するデータバス
ラインを有する。The switch SW has a selector 311 for determining the bus selection and transmission timing of the transmission data, a selector 312 for selecting the input data bus, a control bus line and a data bus line corresponding to each data rate clock. .
【0024】ラッチ部011から出力されたデータA
は、データレートクロックに同期して出力レジスタ11
1にラッチされ、この出力レジスタ111からの出力デ
ータBはセレクタ311に供給される。セレクタ311
は、比較器214からの一致パルスのタイミングでデー
タをバスラインに出力するもので、出力するバスライン
は主プロセッサCP11のラッチ部015から出力され
ている選択データにより決定されている。Data A output from the latch unit 011
Is output register 11 in synchronization with the data rate clock.
The output data B is latched at 1, and the output data B from the output register 111 is supplied to the selector 311. Selector 311
Outputs the data to the bus line at the timing of the coincidence pulse from the comparator 214, and the output bus line is determined by the selection data output from the latch unit 015 of the main processor CP11.
【0025】データが取込まれるときは、セレクタ31
2は、主プロセッサCP11のラッチ部015から出力
されている選択データにより決定されているバスからの
データを取込み、入力レジスタ112に与える。入力レ
ジスタ112は、比較器215からの一致パルスのタイ
ミングでデータを取込み、データDとしてラッチ部01
2に与える。このラッチ部012は、データレートクロ
ックに同期してデータDを取込みデータEとして出力す
る。When data is taken in, the selector 31
2 takes in the data from the bus determined by the selection data output from the latch unit 015 of the main processor CP11 and supplies it to the input register 112. The input register 112 takes in the data at the timing of the coincidence pulse from the comparator 215 and outputs it as the data D in the latch unit 01.
Give to 2. The latch unit 012 takes in the data D as the data E in synchronization with the data rate clock.
【0026】図3(a)と(b)は、上記のシステムの
動作を説明するために示したタイミングチャートと等価
回路を示している。今、データレートクロックDCK1
のデータを通信クロックCCK1でバスラインに送出す
るものとする。主プロセッサCP11は、ラッチ部01
5を介してセレクタ211、212から取込むデータレ
ートクロック、通信クロックを決定する。またラッチ部
015を介して、セレクタ311、312を制御し、送
出データを乗せるためのバスラインを決定するし、また
データを取込むバスラインを決定することもできる。さ
らに、主プロセッサCP11は、ラッチ部011を介し
てデータAを出力レジスタ111に与える。さらにま
た、主プロセッサCP11は、ラッチ部013を介して
比較器214に対して送出タイミングを設定するための
データ値をセットする。FIGS. 3A and 3B show a timing chart and an equivalent circuit shown for explaining the operation of the above system. Now, the data rate clock DCK1
Data is sent to the bus line with the communication clock CCK1. The main processor CP11 has a latch unit 01.
The data rate clock and the communication clock fetched from the selectors 211 and 212 via 5 are determined. It is also possible to control the selectors 311 and 312 via the latch unit 015 to determine the bus line for carrying the transmission data, and also the bus line for taking in the data. Further, the main processor CP11 supplies the data A to the output register 111 via the latch unit 011. Furthermore, the main processor CP11 sets a data value for setting the transmission timing to the comparator 214 via the latch unit 013.
【0027】これにより、図3(a)に示すように、ラ
ッチ部011からのデータA(X1、X2、X3、…)
は、出力レジスタ111に、データレートクロックDC
Kの立上がりに同期してラッチされ、次に、データバス
に出力されるときは、送出タイミングを決める比較器2
14からの一致パルスが得られたときにデータCとして
出力されてバスに乗せられる。As a result, as shown in FIG. 3A, the data A (X1, X2, X3, ...) From the latch section 011 is generated.
Outputs the data rate clock DC to the output register 111.
When the data is latched in synchronization with the rising edge of K and then output to the data bus, the comparator 2 which determines the transmission timing
When the coincidence pulse from 14 is obtained, it is output as data C and put on the bus.
【0028】図3(a)には取込みに付いても示してい
る。データCが取込まれるときは、比較器215から一
致パルスが得られる取込みタイミングで、入力レジスタ
112がデータCをラッチする。次にデータレートクロ
ックに同期してラッチ部012がレジスタ112の出力
をラッチして主プロセッサ内部に取込むことになる(デ
ータE)。FIG. 3 (a) also shows the loading. When the data C is captured, the input register 112 latches the data C at the capture timing when the coincidence pulse is obtained from the comparator 215. Next, in synchronization with the data rate clock, the latch unit 012 latches the output of the register 112 and takes it in the main processor (data E).
【0029】ここで、比較器214に与える比較値を考
慮することにより、データの出力タイミングを設計する
ことができ、また、比較器215に与える比較値を設定
することによりデータバス上に存在する各種データのデ
ータスロットの選択を任意に設定することができる。こ
の場合、扱うデータのデータレートクロック、通信クロ
ックに合わせたクロックを選択することができる。Here, the output timing of the data can be designed by considering the comparison value given to the comparator 214, and it can be present on the data bus by setting the comparison value given to the comparator 215. The selection of data slots for various data can be set arbitrarily. In this case, it is possible to select a clock that matches the data rate clock of the data to be handled and the communication clock.
【0030】上記のように動作するので、結局は、図3
(b)に示すようにデータレートクロックに同期してデ
ータの送出、取込みが行われる。図3(a)の図は、同
一のプロセスユニット内でデータの送出、取込みを行っ
たが、異なるプロセスユニット間でも同じような動作で
データの送出、取込みが行われる。Since it operates as described above, the result is shown in FIG.
As shown in (b), data is transmitted and received in synchronization with the data rate clock. In the diagram of FIG. 3A, the data is sent and taken in the same process unit, but the data is sent and taken in the same operation between different process units.
【0031】この発明は、上記の実施例に限定されるも
のではない。図4はこの発明の他の実施例である。図5
の動作タイミングチャートとともに説明する。The present invention is not limited to the above embodiment. FIG. 4 shows another embodiment of the present invention. FIG.
The operation timing chart will be described.
【0032】この実施例では図2に示した各部に対応す
る部分には、図2と同一符号を付している。図2の実施
例では、データバス上のデータはパラレルデータとし、
この状態で送出、取込みを行った。しかし図4の実施例
ではデータバス上ではシリアルデータとして伝送するよ
うにしている。即ち、ラッチ部011からはパラレルデ
ータA(X0、X1、X2、X3、…)が出力される。
このパラレルデータAは、通信レジスタRE11のデー
タ変換器120のパラレルシリアル変換部に供給され、
ここでシリアルデータBに変換されて出力される。この
データのデータ転送速度及びタイミングは、通信制御部
CC11のセレクタ211からの通信クロックCCK1
またはCCK2と、ラッチ部221、222、反転器2
23、アンド回路224で構成された同期化回路からの
データレートクロックDCK1またはDCK2により決
まる。シリアルデータBは、バッファ増幅器で増幅され
てセレクタ321に供給される。セレクタ321は、シ
リアルデータBをラッチ部015からの選択指示に基づ
いて指示されたデータラインに出力する。In this embodiment, parts corresponding to the parts shown in FIG. 2 are designated by the same reference numerals as in FIG. In the embodiment of FIG. 2, the data on the data bus is parallel data,
In this state, it was sent and taken in. However, in the embodiment of FIG. 4, the data is transmitted as serial data on the data bus. That is, parallel data A (X0, X1, X2, X3, ...) Is output from the latch unit 011.
The parallel data A is supplied to the parallel / serial conversion unit of the data converter 120 of the communication register RE11,
Here, the serial data B is converted and output. The data transfer rate and timing of this data are determined by the communication clock CCK1 from the selector 211 of the communication control unit CC11.
Alternatively, CCK2, the latch units 221, 222, and the inverter 2
23 and the data rate clock DCK1 or DCK2 from the synchronizing circuit composed of the AND circuit 224. The serial data B is amplified by the buffer amplifier and supplied to the selector 321. The selector 321 outputs the serial data B to the data line instructed based on the selection instruction from the latch unit 015.
【0033】図5のタイミングチャートにはデータを取
込む場合の動作についても記載している。希望とするデ
ータが送出されているデータラインは、主プロセッサC
P11の制御に基づいてセレクタ322が選択し、その
データラインのシリアルデータがデータ変換器120の
シリアルパラレル変換部に導入される。ここで、対応す
る通信クロックを用いて、シリアルからパラレルデータ
Dとなり、ラッチ部012に導入される。このラッチ部
012では、対応するデータレートクロックを用いてデ
ータのラッチ及び取込みが行われる。The timing chart of FIG. 5 also describes the operation when data is taken in. The data line in which the desired data is transmitted is the main processor C.
The selector 322 selects based on the control of P11, and the serial data of the data line is introduced into the serial / parallel conversion unit of the data converter 120. Here, using the corresponding communication clock, the serial data becomes parallel data D and is introduced into the latch unit 012. The latch unit 012 latches and takes in data using the corresponding data rate clock.
【0034】[0034]
【発明の効果】以上説明したようにこの発明によれば、
異なるレートを持つデータをプロセッサ間で容易に通信
可能とすることができる。As described above, according to the present invention,
Data having different rates can be easily communicated between the processors.
【図1】この発明の第1の実施例を示す図。FIG. 1 is a diagram showing a first embodiment of the present invention.
【図2】図1の装置の一部を取り出して示す図。FIG. 2 is a diagram showing a part of the apparatus of FIG. 1 taken out.
【図3】図2の回路の動作を説明するために示したタイ
ミングチャート及び等価回路。3 is a timing chart and an equivalent circuit shown for explaining the operation of the circuit of FIG.
【図4】この発明の第2の実施例を示す図。FIG. 4 is a diagram showing a second embodiment of the present invention.
【図5】図3の回路の動作を説明するために示したタイ
ミングチャート。5 is a timing chart shown for explaining the operation of the circuit of FIG.
【図6】従来の並列信号処理装置を示す図。FIG. 6 is a diagram showing a conventional parallel signal processing device.
PU1〜PUn…プロセスユニット、CP11、CP2
1…主プロセッサ、CC11、CC12、CC21、C
C22…通信制御部、RE11、RE12、RE21、
RE22…通信レジスタ、SW…スイッチ、30…クロ
ック発生手段、011、012、013、014、01
5…ラッチ部、111…出力レジスタ、112…入力レ
ジスタ、211、212…セレクタ、213…計数器、
214、215…比較器、311、312…セレクタ、
120…データ変換器。PU1 to PUn ... Process unit, CP11, CP2
1 ... Main processor, CC11, CC12, CC21, C
C22 ... communication control unit, RE11, RE12, RE21,
RE22 ... communication register, SW ... switch, 30 ... clock generating means, 011, 012, 013, 014, 01
5 ... Latch unit, 111 ... Output register, 112 ... Input register, 211, 212 ... Selector, 213 ... Counter,
214, 215 ... Comparator, 311, 312 ... Selector,
120 ... Data converter.
Claims (8)
ニット内に設けられた主プロセッサと、前記主プロセッ
サに接続され、出力、入力レジスタを含む複数の通信レ
ジスタと、前記複数の通信レジスタにそれぞれ対応して
設けられた通信制御部と、前記通信制御部により制御さ
れることにより、前記通信レジスタから出力されたデー
タを所定のデータラインに送出するスイッチ手段とを有
する並列信号処理装置であって、 任意の前記通信レジスタ、通信制御部、スイッチ手段を
組み合わせて、第1の伝送レートに同期して通信を制御
する第1の通信制御手段と、任意の前記通信レジスタ、
通信制御部、スイッチ手段を組み合わせて、第2の伝送
レートに同期して通信を制御する第2の通信制御手段と
を構築し、 前記第1の通信手段により前記第1の伝送レートにより
通信を実行させ、前記第2の通信手段により前記第2の
伝送レートにより通信を実行させる手段とを有すること
を特徴とする並列信号処理装置。1. A plurality of process units, a main processor provided in each process unit, a plurality of communication registers including output and input registers connected to the main processor, and corresponding to the plurality of communication registers, respectively. A parallel signal processing device comprising: a communication control unit provided in accordance with the above; and a switch unit that is controlled by the communication control unit to send the data output from the communication register to a predetermined data line, First communication control means for controlling communication in synchronization with a first transmission rate by combining the arbitrary communication register, communication control section, and switch means, and the arbitrary communication register,
A communication control unit and a switch unit are combined to construct a second communication control unit that controls communication in synchronization with a second transmission rate, and communication is performed at the first transmission rate by the first communication unit. And a means for causing the second communication means to perform communication at the second transmission rate.
ートに同期して第1のバスを介して通信を行い、前記第
2の通信手段は前記第2の伝送レートに同期して第2の
バスを介して通信を行うことを特徴とする請求項1記載
の並列信号処理装置。2. The first communication means communicates via the first bus in synchronization with the first transmission rate, and the second communication means synchronizes with the second transmission rate. The parallel signal processing apparatus according to claim 1, wherein communication is performed via the second bus.
は、それぞれ第1と第2のプロセスユニットにそれぞれ
構築され、それぞれは同じ伝送レートに同期してそれぞ
れ第1のバス、第2のバスに接続された第3、第4の通
信手段と通信を行っていることを特徴とする請求項2記
載の並列信号処理装置。3. The first communication means and the second communication means are respectively constructed in the first and second process units, respectively, respectively, and are synchronized with each other at the same transmission rate to the first bus and the second bus, respectively. The parallel signal processing device according to claim 2, wherein the parallel signal processing device is in communication with third and fourth communication means connected to the second bus.
は、同一プロセスユニット内に構築されており、それぞ
れは、他のプロセスユニットに構築された対応する伝送
レートの通信手段と通信を行っていることを特徴とする
請求項2記載の並列信号処理装置。4. The first communication means and the second communication means are built in the same process unit, and each communicates with a communication means of a corresponding transmission rate built in another process unit. The parallel signal processing device according to claim 2, wherein
む複数の通信レジスタと、 前記複数の通信レジスタにそれぞれ対応して設けられた
通信制御手段であって、複数の種類のデータレートクロ
ック、通信クロックを選択することができ、対応する通
信レジスタを任意のデータレートクロックに同期させて
動作させる通信制御手段と、 前記通信レジスタから出力されたデータをそのデータの
レートに応じて、対応するデータラインに送出するため
の送出セレクタ手段、及び任意のデータラインからのデ
ータを取込み対応する前記通信レジスタに与える取込み
セレクタ手段とを含むスイッチ手段とを具備したことを
特徴とする並列信号処理装置。5. A plurality of process units, a main processor provided in each process unit, a plurality of communication registers including output and input registers connected to the main processor, and corresponding to the plurality of communication registers, respectively. A communication control means that is provided by means of which a plurality of types of data rate clocks and communication clocks can be selected, and the corresponding communication register operates in synchronization with any data rate clock; Sending selector means for sending the data output from the communication register to a corresponding data line according to the rate of the data, and fetch selector means for taking in data from an arbitrary data line and giving it to the corresponding communication register. A parallel signal processing device comprising: switch means including a.
らの並列データをシリアルに変換して対応する送出セレ
クタ手段に与え、また対応する取込みセレクタからのシ
リアルデータを並列データに変換して対応する主プロセ
ッサに与える変換手段を含むことを特徴とする請求項5
記載の並列信号処理装置。6. The communication register converts the parallel data from the main processor into serial data and supplies the serial data to the corresponding sending selector means, and converts the serial data from the corresponding fetch selector into parallel data. 6. A conversion means provided to a processor is included.
The parallel signal processing device described.
記通信レジスタ、前記スイッチ手段は、 さらに、複数種類のデータレートクロックと、このデー
タレートクロックにそれぞれ対応し、かつ周波数がデー
タレートクロックよりも高い複数種類の通信クロックを
発生するクロック発生手段と、 前記主プロセッサにより設定された任意の前記データレ
ートクロックと通信クロックを選択する選択器と、 前記選択器で選択されたデータレートクロックにより初
期化され、同じく前記選択器で選択された通信クロック
を計数する計数器と、 前記計数器の出力と前記主プロセッサにより設定された
第1の設定値とを比較し、一致したときに一致パルスを
得る第1の比較器と、 前記第1の比較器からその一致パルスが供給されたとき
に、前記主プロセッサにより指定されているデータライ
ンに前記通信手段からのデータを出力する出力手段とを
具備したことを特徴とする請求項1又は5のいずれかに
記載の並列信号処理装置。7. The main processor, the communication control means, the communication register, and the switch means further correspond to a plurality of types of data rate clocks, respectively, and have a frequency higher than that of the data rate clocks. Clock generating means for generating a plurality of high types of communication clocks, a selector for selecting any of the data rate clocks and communication clocks set by the main processor, and initialization by the data rate clocks selected by the selector Similarly, a counter for counting the communication clock selected by the selector is compared with the output of the counter and the first set value set by the main processor, and when they match, a coincidence pulse is obtained. A first comparator and the main comparator when the coincidence pulse is supplied from the first comparator. Parallel signal processing apparatus according to claim 1 or 5, characterized by comprising an output means for outputting data from said communication means to the data line that is specified by the processor.
ータラインに選択導通される入力手段と、 前記計数器の出力と前記主プロセッサにより設定された
第2の設定値とを比較し、一致したときに一致パルスを
得る第2の比較器と、 前記第2の比較器からその一致パルスが供給されたとき
に、前記入力手段が選択導出しているデータを取込む入
力レジスタとを具備したことを特徴とする請求項1又は
5のいずれかに記載の並列信号処理装置。8. An input means selectively connected to a data line designated by the main processor, compares the output of the counter with a second set value set by the main processor, and when they match each other. A second comparator for obtaining a coincidence pulse in the input signal, and an input register for receiving the data selectively derived by the input means when the coincidence pulse is supplied from the second comparator. The parallel signal processing device according to claim 1, wherein the parallel signal processing device is a parallel signal processing device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7147637A JPH096733A (en) | 1995-06-14 | 1995-06-14 | Parallel signal processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7147637A JPH096733A (en) | 1995-06-14 | 1995-06-14 | Parallel signal processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH096733A true JPH096733A (en) | 1997-01-10 |
Family
ID=15434845
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7147637A Pending JPH096733A (en) | 1995-06-14 | 1995-06-14 | Parallel signal processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH096733A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008518311A (en) * | 2004-10-25 | 2008-05-29 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Clock switching method for switching clocks in a multiprocessor system, a unit for switching clocks, and a system having a unit for switching clocks |
JP2009123215A (en) * | 2007-11-15 | 2009-06-04 | Intel Corp | Method, apparatus, and system for optimizing frequency and performance in multi-die microprocessor |
JP2009237849A (en) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | Micro controller, control system, and design method for micro controller |
-
1995
- 1995-06-14 JP JP7147637A patent/JPH096733A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008518311A (en) * | 2004-10-25 | 2008-05-29 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Clock switching method for switching clocks in a multiprocessor system, a unit for switching clocks, and a system having a unit for switching clocks |
JP2009123215A (en) * | 2007-11-15 | 2009-06-04 | Intel Corp | Method, apparatus, and system for optimizing frequency and performance in multi-die microprocessor |
JP4702722B2 (en) * | 2007-11-15 | 2011-06-15 | インテル・コーポレーション | Method, apparatus and system for optimizing frequency and performance in a multi-die microprocessor |
JP2009237849A (en) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | Micro controller, control system, and design method for micro controller |
JP4633134B2 (en) * | 2008-03-27 | 2011-02-16 | ルネサスエレクトロニクス株式会社 | Microcontroller, control system, and design method of microcontroller |
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