JPH0964772A - Digital satellite broadcast receiver and its front end - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide the digital satellite broadcast receiver suitable for receiving stably digital satellite broadcasting subjected to digital modulation. SOLUTION: In the digital satellite broadcast receiver having an orthogonal detector 11 consisting of at least a 1st oscillator 9, a mixer 4, a frequency synthesizer 6, a variable gain amplifier 13, a 2nd oscillator 9 and a multiplier 15 and having a digital demodulation means 18, an amplitude of an intermediate frequency signal received by the orthogonal detector 11 is detected and a 1st control signal 112 corresponding to the amplitude is given to the mixer 4 and its gain is controlled. Then the amplitude of an orthogonal signal received by the digital demodulation means 18 is detected and a 2nd control signal 113 depending on the amplitude is outputted to control a gain of the gain variable amplifier 13 in the orthogonal detector 11.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はディジタル変調されたデ
ィジタル衛星放送の安定受信に好適なディジタル衛星放
送受信機に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital satellite broadcasting receiver suitable for stable reception of digitally modulated digital satellite broadcasting.

【０００２】[0002]

【従来の技術】地上放送、衛星放送、通信衛星等におい
て限られたチャネル数の有効利用を図るため、従来のア
ナログテレビジョン放送の１チャンネルで１番組サービ
スに対し、高能率のディジタル圧縮技術とディジタル変
調技術を用いることにより、アナログ伝送帯域の１チャ
ンネルで複数の番組サービスを行なう多チャンネル化デ
ィジタルテレビジョン放送が計画されている。これらの
ディジタル変調にはＱＰＳＫ変調やＭＳＫ変調等の直交
ディジタル変調が用いられる。2. Description of the Related Art In order to effectively utilize a limited number of channels in terrestrial broadcasting, satellite broadcasting, communication satellites, etc., a highly efficient digital compression technique is provided for one program service in one channel of conventional analog television broadcasting. Multi-channel digital television broadcasting is planned in which a plurality of program services are provided on one channel in an analog transmission band by using digital modulation technology. Quadrature digital modulation such as QPSK modulation or MSK modulation is used for these digital modulations.

【０００３】直交ディジタル変調信号を受信するディジ
タル衛星放送受信機の主要部を図９に示す。１はハイパ
スフィルタ、２は前置増幅器、３は可変同調フィルタ、
４はミクサ、５は第一の発振器、６は周波数シンセサイ
ザ、７はバンドパスフィルタ、８は中間周波増幅器、９
は第二の発振器、１０は振幅検波器、１１は直交検波器
であり、これらにより１２のフロントエンドを構成す
る。１３は可変利得増幅器、１４は９０度移相器、１５
Ａと１５Ｂは掛算器、１６Ａと１６Ｂは増幅器であり、
これらにより１１の直交検波器を構成する。１７はアナ
ログ・ディジタル変換器である。１８はディジタル復調
手段である。１９は制御マイコン、１００は入力端子、
１０１は屋外ユニットの電源端子、１０２は同調電源端
子、１０３はキャリア制御端子、１０４は電源端子、１
０５は直交検波器のＩ信号出力端子、１０７はアナログ
・ディジタル変換されたＩ信号出力、１０９はディジタ
ル復調されたＩ信号出力、１０６は直交検波器のＱ信号
出力、１０８はアナログ・ディジタル変換されたＱ信号
出力、１１０はディジタル復調されたＱ信号出力、１１
１は第二の発振器９の発振周波数の制御信号（キャリア
制御信号）である。FIG. 9 shows a main part of a digital satellite broadcasting receiver for receiving a quadrature digital modulation signal. 1 is a high pass filter, 2 is a preamplifier, 3 is a tunable filter,
4 is a mixer, 5 is a first oscillator, 6 is a frequency synthesizer, 7 is a bandpass filter, 8 is an intermediate frequency amplifier, 9
Is a second oscillator, 10 is an amplitude detector, 11 is a quadrature detector, and these form 12 front ends. 13 is a variable gain amplifier, 14 is a 90-degree phase shifter, 15
A and 15B are multipliers, 16A and 16B are amplifiers,
These make up 11 quadrature detectors. Reference numeral 17 is an analog / digital converter. Reference numeral 18 is a digital demodulation means. 19 is a control microcomputer, 100 is an input terminal,
101 is a power supply terminal of an outdoor unit, 102 is a tuning power supply terminal, 103 is a carrier control terminal, 104 is a power supply terminal, 1
Reference numeral 05 is an I signal output terminal of the quadrature detector, 107 is an analog / digital converted I signal output, 109 is a digitally demodulated I signal output, 106 is a quadrature detector Q signal output, and 108 is analog / digital converted. Q signal output, 110 is a digitally demodulated Q signal output, 11
Reference numeral 1 is a control signal (carrier control signal) for the oscillation frequency of the second oscillator 9.

【０００４】フロントエンド１２には屋外ユニット（図
示せず）から１ＧＨｚ帯のディジタル変調されたＲＦ信
号が入力端子１００から入力され、ハイパスフィルタ１
で低域の不要波が除去され、前置増幅器２で増幅された
後、可変同調フィルタ３でイメージ帯域が除去され、ミ
クサ４と第一の発振器５からなる周波数変換手段により
希望チャネルが４００ＭＨｚ帯の中間周波（ＩＦ）信号
に変換され、ミクサ４の出力はバンドパスフィルタ７で
不要波の除去を行ない増幅器８で増幅され、第二の発振
器９の出力から９０度移相器１４で発生させた位相の９
０度異なる２つのキャリア信号と掛算器１５Ａ、Ｂで掛
算され増幅器１６Ａ、Ｂを介して直交検波信号のＩ信号
を出力端子１０６から、Ｑ信号を出力端子１０７から出
力する。ここで直交検波器１１では掛算器１５Ａ、Ｂに
入力される信号の振幅を振幅検波器１０で検知し、この
振幅に応じた２つの制御信号、ＲＦＡＧＣ信号１１２と
ＩＦＡＧＣ信号１１３を出力する。ＲＦＡＧＣ信号１１
２はミクサ４に帰還され、ミクサ４内の可変利得増幅器
の利得を制御し、ＩＦＡＧＣ信号１１３は直交検波器１
１内の可変利得増幅器１３に帰還され、可変利得増幅器
１３の利得を制御し、掛算器１５Ａ、Ｂに入力される信
号の振幅を一定に保つ働きをする。この動作を自動利得
制御（ＡＧＣ）動作といい、ＲＦ信号の利得制御を行な
うＲＦＡＧＣ動作とＩＦ信号の利得制御を行なうＩＦＡ
ＧＣ動作の２つから成る。ＲＦＡＧＣ信号１１２はモニ
タ端子１１４でモニタ可能である。フロントエンド１２
から得られたＩ信号とＱ信号は、アナログ・ディジタル
変換器１７でそれぞれディジタル信号のＩ信号１０７と
Ｑ信号１０８に変換され、ディジタル復調手段１８では
復調動作によりＩとＱの復調信号１０９と１１０を出力
すると共に、キャリア再生動作が行なわれキャリア制御
信号１１１を出力する。キャリア制御信号は第二の発振
器９の発振周波数を制御する。A 1 GHz band digitally modulated RF signal from an outdoor unit (not shown) is input to the front end 12 from the input terminal 100, and the high pass filter 1 is supplied.
After removing the unnecessary wave in the low frequency band and amplifying it by the preamplifier 2, the image band is removed by the variable tuning filter 3, and the desired channel is converted to 400 MHz band by the frequency conversion means consisting of the mixer 4 and the first oscillator 5. Is converted to an intermediate frequency (IF) signal, the output of the mixer 4 is removed by the bandpass filter 7 to eliminate unnecessary waves, amplified by the amplifier 8, and generated by the 90 ° phase shifter 14 from the output of the second oscillator 9. Phase 9
The I signal of the quadrature detection signal is output from the output terminal 106 and the Q signal is output from the output terminal 107 via the amplifiers 16A and 16B, which are multiplied by two carrier signals different by 0 degrees and multiplied by the multipliers 15A and 15B. Here, in the quadrature detector 11, the amplitude detector 10 detects the amplitude of the signals input to the multipliers 15A and 15B, and outputs two control signals corresponding to the amplitudes, the RFAGC signal 112 and the IFAGC signal 113. RF AGC signal 11
2 is fed back to the mixer 4 to control the gain of the variable gain amplifier in the mixer 4, and the IFAGC signal 113 is fed to the quadrature detector 1
The signal is fed back to the variable gain amplifier 13 in 1 to control the gain of the variable gain amplifier 13 and keep the amplitude of the signal input to the multipliers 15A and 15B constant. This operation is called an automatic gain control (AGC) operation. The RF AGC operation performs gain control of an RF signal and the IFA performs gain control of an IF signal.
It consists of two GC operations. The RF AGC signal 112 can be monitored at the monitor terminal 114. Front end 12
The I and Q signals obtained from the above are converted into digital I signals 107 and Q signals 108 by the analog / digital converter 17, and the digital demodulation means 18 performs demodulation operation to demodulate I and Q signals 109 and 110, respectively. And the carrier reproduction operation is performed and the carrier control signal 111 is output. The carrier control signal controls the oscillation frequency of the second oscillator 9.

【０００５】[0005]

【発明が解決しようとする課題】上記に示したＡＧＣ動
作は掛算器１５Ａ、Ｂに入力される信号の振幅を基準と
しているため、掛算器１５Ａ、Ｂ以降で素子バラツキ、
あるいは温度変動などにより、ディジタル復調手段１８
に入力される信号に生じる振幅変動を抑えることができ
ず、ディジタル復調動作が不安定になることがある。Since the AGC operation described above is based on the amplitude of the signal input to the multipliers 15A and 15B, the element variations after the multipliers 15A and 15B are caused.
Alternatively, the digital demodulation means 18 may be used due to temperature fluctuations.
It may not be possible to suppress fluctuations in the amplitude of the signal input to the digital input terminal, and the digital demodulation operation may become unstable.

【０００６】また、フロントエンドの小型化、発振器の
動作の安定化が求められている。Further, there is a demand for downsizing of the front end and stabilization of the operation of the oscillator.

【０００７】したがって、本発明は、ディジタル変調さ
れたディジタル衛星放送の安定受信に好適なディジタル
衛星放送受信機を提供することにある。Therefore, it is an object of the present invention to provide a digital satellite broadcast receiver suitable for stable reception of digitally modulated digital satellite broadcasts.

【０００８】[0008]

【課題を解決するための手段】本発明によるディジタル
衛星放送受信機のフロントエンドは、第一の発振器と、
少なくとも、ディジタル変調されたＲＦ信号が入力され
る第一の可変利得増幅器と、該第一の可変利得増幅器の
出力信号と前記第一の発振器の出力信号とを受けて中間
周波信号を出力するミクサからなる周波数変換手段と、
該周波数変換手段の出力を受けるバンドパスフィルタ
と、前記第一の発振器の発振周波数を制御する周波数シ
ンセサイザと、第二の発振器と、前記バンドパスフィル
タの出力を受ける第二の可変利得増幅器と、該第にの可
変利得増幅器の出力信号と前記第二の発振器の出力信号
とを受ける掛算器とからなる直交検波手段と、で構成さ
れ、前記周波数シンセサイザによる第一の発振器の周波
数制御によってディジタル変調波の希望信号が中間周波
信号に周波数変換され、前記バンドパスフィルタを介し
て、前記直交検波手段から直交信号を出力するフロント
エンドにおいて、前記周波数変換手段の出力である中間
周波信号に基づいて生成した第一の制御信号により前記
第一の可変利得増幅器を制御する手段と、フロントエン
ドの外部から与えられる第二の制御信号により前記第二
の可変利得増幅器の利得を制御する手段と、を備える。A front end of a digital satellite broadcast receiver according to the present invention comprises a first oscillator,
At least a first variable gain amplifier to which a digitally modulated RF signal is input, and a mixer for receiving an output signal of the first variable gain amplifier and an output signal of the first oscillator to output an intermediate frequency signal. Frequency conversion means consisting of
A bandpass filter that receives the output of the frequency conversion means, a frequency synthesizer that controls the oscillation frequency of the first oscillator, a second oscillator, and a second variable gain amplifier that receives the output of the bandpass filter, A quadrature detection means comprising a multiplier for receiving the output signal of the first variable gain amplifier and the output signal of the second oscillator, and digital modulation by frequency control of the first oscillator by the frequency synthesizer. A desired signal of a wave is frequency-converted into an intermediate frequency signal, and is generated based on the intermediate frequency signal which is the output of the frequency conversion means in the front end which outputs the orthogonal signal from the orthogonal detection means via the bandpass filter. Means for controlling the first variable gain amplifier by means of the first control signal, which is provided from outside the front end. That comprises means for controlling the second gain of the second variable gain amplifier by a control signal, a.

【０００９】すなわち、ＡＧＣ動作のための振幅検知を
フロントエンドの内部と外部に分け、フロントエンドの
内部でＲＦＡＧＣ動作のための前記第一の制御信号を生
成し、外部でＩＦ（中間周波）ＡＧＣ動作のための前記
第二の制御信号を生成するようにした。That is, the amplitude detection for the AGC operation is divided into the inside and the outside of the front end, the first control signal for the RF AGC operation is generated inside the front end, and the IF (intermediate frequency) AGC is externally generated. The second control signal for operation is generated.

【００１０】[0010]

【作用】ＲＦＡＧＣ動作のための、振幅検知をフロント
エンド１２の内部において、ＩＦＡＧＣ動作のための、
振幅検知をフロントエンド１２の外部において行なうこ
とで、ＲＦＡＧＣ動作により吸収しきれない振幅の変動
が生じても、フロントエンドの外部においてさらに振幅
変動を検知し、この変動が少なくなるように直交検波手
段内の可変利得増幅回路を制御することができる。これ
により安定なディジタル復調動作を保証することができ
る。Amplitude detection for RF AGC operation is performed inside the front end 12 for IF AGC operation.
By performing the amplitude detection outside the front end 12, even if the amplitude variation that cannot be absorbed due to the RFAGC operation occurs, the amplitude variation is further detected outside the front end, and the quadrature detection means reduces the variation. The variable gain amplifier circuit in the inside can be controlled. This ensures a stable digital demodulation operation.

【００１１】また、第二の可変利得増幅器と掛算器、お
よびアナログ・ディジタル変換器をＩＣとして一体化を
図ることにより、フロントエンドの小型化を図ることが
できる。Further, by integrating the second variable gain amplifier, the multiplier and the analog / digital converter as an IC, the front end can be miniaturized.

【００１２】[0012]

【実施例】以下、本発明を図に示す実施例に従って詳細
に説明する。The present invention will be described in detail below with reference to the embodiments shown in the drawings.

【００１３】図１は、本発明の一実施例を示すブロック
図である。図１において図９と同様な機能ブロックに対
しては同一の符号を記している。FIG. 1 is a block diagram showing one embodiment of the present invention. In FIG. 1, the same reference numerals are given to the same functional blocks as in FIG.

【００１４】図１において、１１５はフロントエンド１
２に新たに設けたＩＦＡＧＣ信号入力端子である。以
下、図１に示す実施例の動作について詳細に説明する。In FIG. 1, 115 is a front end 1.
2 is an IFAGC signal input terminal newly provided. The operation of the embodiment shown in FIG. 1 will be described in detail below.

【００１５】本実施例では、中間周波増幅器８の出力信
号の振幅を振幅検波器１０で検知し、この振幅が基準の
値に一定に保たれるようにＲＦＡＧＣ信号１１２をミク
サ４に帰還出力してミクサ内の可変利得増幅器の利得を
制御することでミクサの利得を制御し、直交検波器１１
に入力される中間周波信号の振幅を一定に保つＲＦＡＧ
Ｃ動作を行なう。また、ＩＦＡＧＣ信号入力端子１１５
を介してフロントエンド１２の外部から入力されるＩＦ
ＡＧＣ信号１１３は、直交検波器１１内の利得可変増幅
回路１３の利得を制御しフロントエンド１２の出力する
信号の振幅を一定に保つＩＦＡＧＣ動作を行なう。In this embodiment, the amplitude of the output signal of the intermediate frequency amplifier 8 is detected by the amplitude detector 10, and the RF AGC signal 112 is fed back to the mixer 4 so that the amplitude is kept constant at the reference value. The quadrature detector 11 controls the gain of the mixer by controlling the gain of the variable gain amplifier in the mixer.
RFAG that keeps the amplitude of the intermediate frequency signal input to the
Perform C operation. In addition, the IFAGC signal input terminal 115
IF input from outside the front end 12 via the
The AGC signal 113 performs an IFAGC operation for controlling the gain of the variable gain amplifier circuit 13 in the quadrature detector 11 and keeping the amplitude of the signal output from the front end 12 constant.

【００１６】このような構成を採用することで、素子バ
ラツキ、温度変動等により掛算器１５Ａ、Ｂ以降で生じ
る振幅変動を抑え、安定な振幅の信号を出力することが
できる。By adopting such a structure, it is possible to suppress the amplitude variation generated after the multipliers 15A and 15B due to element variation, temperature variation, etc., and output a signal of stable amplitude.

【００１７】ここでフロントエンド１２の出力信号を一
定に保つことはＩＦＡＧＣ動作のみで可能であるが、Ｒ
ＦＡＧＣ動作を併用することによりＡＧＣ動作をより迅
速に完了させることが可能である。Here, it is possible to keep the output signal of the front end 12 constant only by the IFAGC operation.
By using the FAGC operation together, the AGC operation can be completed more quickly.

【００１８】図２は、図１に示した第二の発振器９の構
成例を示すブロック図である。図２において図１と同様
な機能ブロックについては同一の符号を記している。図
２において９１は発振器、９２は可変容量ダイオード、
９３は第一のコンデンサ、９４はパターンインダクタ、
９５はインダクタ値の微調整用のコイル、９６は第二の
コンデンサ、９７は制御電圧入力端子、９８は結合コン
デンサである。FIG. 2 is a block diagram showing a configuration example of the second oscillator 9 shown in FIG. In FIG. 2, the same functional blocks as those in FIG. 1 are designated by the same reference numerals. In FIG. 2, 91 is an oscillator, 92 is a variable capacitance diode,
93 is a first capacitor, 94 is a pattern inductor,
Reference numeral 95 is a coil for fine adjustment of the inductor value, 96 is a second capacitor, 97 is a control voltage input terminal, and 98 is a coupling capacitor.

【００１９】以下、図２に示す実施例の動作について詳
細に説明する。本例では第二の発振器９は電圧制御発振
器（ＶＣＯ）である。端子９７に入力される制御信号の
電圧を変え可変容量ダイオード９２の容量値を変えるこ
とにより、共振周波数を変化させ発振周波数を制御す
る。ここでインダクタ部分についてその一部分をコイル
９５で構成することによりその巻数変更等を通してイン
ダクタ値を変えることが可能となり、発振周波数の調整
を可能とすることができる。またパターンインダクタ９
４を使用したことによりインダクタ値のバラツキの低減
を図ることができ、かつ耐振動性の向上を図ることがで
きる。なお、ここでは、パターンインダクタを用いて説
明したが、パターンインダクタの部分をマイクロストリ
ップ線路等を使用しても同様の効果を得ることができ
る。また、ここで説明した例は第一の発振器５に適用す
ることが可能であり、同様の効果を得ることが可能であ
る。The operation of the embodiment shown in FIG. 2 will be described in detail below. In this example, the second oscillator 9 is a voltage controlled oscillator (VCO). By changing the voltage of the control signal input to the terminal 97 and changing the capacitance value of the variable capacitance diode 92, the resonance frequency is changed and the oscillation frequency is controlled. Here, by configuring a part of the inductor portion with the coil 95, the inductor value can be changed by changing the number of turns of the inductor, and the oscillation frequency can be adjusted. Also, pattern inductor 9
By using No. 4, it is possible to reduce the variation in the inductor value and to improve the vibration resistance. Although the pattern inductor is used here, the same effect can be obtained by using a microstrip line or the like for the portion of the pattern inductor. Further, the example described here can be applied to the first oscillator 5, and similar effects can be obtained.

【００２０】図３は、図１に示した直交検波器１１の変
形例を示すブロック図である。図３において図１と同様
な機能ブロックについては同一の符号を記している。本
変形例ではＲＦＡＧＣのための振幅検波器１０を直交検
波器１１と一体化して、直交検波ＩＣとした。この構成
を採ることにより、直交検波動作とＲＦＡＧＣのための
振幅検知動作を行なう直交検波器１１をＩＣとして小形
且つ安価に提供する事が可能である。FIG. 3 is a block diagram showing a modification of the quadrature detector 11 shown in FIG. In FIG. 3, the same functional blocks as those in FIG. 1 are designated by the same reference numerals. In this modification, the amplitude detector 10 for RF AGC is integrated with the quadrature detector 11 to form a quadrature detection IC. By adopting this configuration, it is possible to provide the quadrature detector 11 that performs the quadrature detection operation and the amplitude detection operation for RF AGC as an IC in a small size and at low cost.

【００２１】図４は図３に示した直交検波器１１の具体
的構成例を示すブロック図である。図４において図３と
同様な機能ブロックについては同一の符号を記してい
る。図４において１００１は振幅検知手段、１００２は
比較手段である。本構成例では図３に示した実施例と同
様にＲＦＡＧＣのための振幅検波器１０を直交検波器１
１と一体化して、直交検波ＩＣとした。直交検波器１１
に入力された中間周波信号は、振幅検知手段１００１に
おいて振幅に応じた直流電圧に変換される。さらにこの
直流電圧と基準電圧とを比較手段１００２において比較
した結果をＲＦＡＧＣ信号として出力する。この構成を
採ることにより、ＲＦＡＧＣ動作を安定に実行すること
が可能である。FIG. 4 is a block diagram showing a concrete configuration example of the quadrature detector 11 shown in FIG. In FIG. 4, the same functional blocks as those in FIG. 3 are designated by the same reference numerals. In FIG. 4, 1001 is an amplitude detecting means, and 1002 is a comparing means. In this configuration example, the amplitude detector 10 for the RF AGC is the quadrature detector 1 as in the embodiment shown in FIG.
1 was integrated into a quadrature detection IC. Quadrature detector 11
The intermediate frequency signal input to is converted into a DC voltage according to the amplitude in the amplitude detecting means 1001. Further, the comparison result of the DC voltage and the reference voltage in the comparison means 1002 is output as an RFAGC signal. By adopting this configuration, it is possible to stably execute the RFAGC operation.

【００２２】図５は、図１の直交検波器１１の他の変形
例を示すブロック図である。図５において図１と同様な
機能ブロックについては同一の符号を記している。本変
形例は、図３あるいは図４に示した直交検波ＩＣのさら
なる高機能化を図ったものである。すなわち、アナログ
・ディジタル変換器１７を直交検波ＩＣ内に備えること
により、直交検波動作、ＲＦＡＧＣのための振幅検知動
作、およびアナログ・ディジタル変換動作を行なう直交
検波器１１をＩＣとして小形且つ安価に提供する事が可
能である。FIG. 5 is a block diagram showing another modification of the quadrature detector 11 of FIG. In FIG. 5, the same reference numerals are given to the same functional blocks as in FIG. This modification is intended to further enhance the functionality of the quadrature detection IC shown in FIG. 3 or 4. That is, by providing the analog / digital converter 17 in the quadrature detection IC, the quadrature detector 11 that performs the quadrature detection operation, the amplitude detection operation for RF AGC, and the analog / digital conversion operation is provided as an IC in a small size and at low cost. It is possible to do

【００２３】図６は、本発明の図１のフロントエンド１
２の他の構成例を示すブロック図である。図６において
図１と同様な機能ブロックについては同一の符号を記し
ている。この実施例は、図１に示したフロントエンド１
２における直交検波器１１と振幅検波器１０を図３ある
いは図４で示した直交検波ＩＣである直交検波器１１に
置き換えたものである。この構成を採ることにより、フ
ロントエンド１２を小形且つ安価に提供することが可能
である。FIG. 6 shows the front end 1 of FIG. 1 of the present invention.
It is a block diagram which shows the other structural example of 2. In FIG. 6, the same reference numerals are given to the same functional blocks as in FIG. In this embodiment, the front end 1 shown in FIG.
The quadrature detector 11 and the amplitude detector 10 in 2 are replaced with the quadrature detector 11 which is the quadrature detection IC shown in FIG. 3 or 4. By adopting this configuration, it is possible to provide the front end 12 in a small size and at low cost.

【００２４】図７は、本発明の図１のフロントエンド１
２のさらに他の構成例を示すブロック図である。図７に
おいて図１と同様な機能ブロックについては同一の符号
を記している。この構成例は、図１に示したフロントエ
ンド１２における直交検波器１１と振幅検波器１０を図
５で示した直交検波ＩＣである直交検波器１１に置き換
えたものである。図７において、１７Ｃはクロック信号
入力端子である。この構成を採ることにより、フロント
エンド１２をさらに小形且つ安価に提供することが可能
である。FIG. 7 shows the front end 1 of FIG. 1 of the present invention.
FIG. 11 is a block diagram showing still another configuration example of No. 2; In FIG. 7, functional blocks similar to those in FIG. 1 are designated by the same reference numerals. In this configuration example, the quadrature detector 11 and the amplitude detector 10 in the front end 12 shown in FIG. 1 are replaced with the quadrature detector 11 which is the quadrature detection IC shown in FIG. In FIG. 7, 17C is a clock signal input terminal. By adopting this configuration, the front end 12 can be provided in a smaller size and at a lower cost.

【００２５】図８は、図６に示したフロントエンド１２
をディジタル衛星放送受信機に搭載した例を示すブロッ
ク図である。図８において図１と同様な機能ブロックに
ついては同一の符号を記している。ディジタル復調手段
１８は、ディジタル復調手段１８に入力されるアナログ
・ディジタル変換器１７の出力するディジタル変換され
たＩＱ信号１０７、１０８の振幅を検知し、この振幅を
基準の値に保つため直交検波器１１内の利得可変増幅器
１３の利得を制御するＩＦＡＧＣ信号を出力する振幅検
出手段１８０を有する。この構成によりＩＦＡＧＣ動作
が達成される。すなわち、このような構成を採ることに
よりディジタル復調手段１８に入力される信号の振幅を
基準の値に一定に保つことが可能であり、ディジタル復
調手段１８における安定なディジタル復調動作を実現す
ることができる。また、小形且つ安価なディジタル衛星
放送受信機を提供することが可能である。FIG. 8 shows the front end 12 shown in FIG.
FIG. 3 is a block diagram showing an example in which the is mounted on a digital satellite broadcast receiver. 8, functional blocks similar to those in FIG. 1 are designated by the same reference numerals. The digital demodulation means 18 detects the amplitude of the digitally converted IQ signals 107 and 108 output from the analog-to-digital converter 17 input to the digital demodulation means 18 and maintains the amplitude at a reference value by a quadrature detector. It has an amplitude detecting means 180 for outputting an IFAGC signal for controlling the gain of the variable gain amplifier 13 in 11. With this configuration, IFAGC operation is achieved. That is, by adopting such a configuration, the amplitude of the signal input to the digital demodulation means 18 can be kept constant at a reference value, and a stable digital demodulation operation in the digital demodulation means 18 can be realized. it can. It is also possible to provide a small and inexpensive digital satellite broadcast receiver.

【００２６】なお、図８では図６に示したフロントエン
ド１２を例としたが、図７に示すアナログ・ディジタル
変換器１７を一体化したフロントエンドとしても同様の
効果を得ることができることは自明である。この場合、
図８に示す実施例に比べさらに小型化を図ることが可能
である。Although the front end 12 shown in FIG. 6 is taken as an example in FIG. 8, it is obvious that the same effect can be obtained even if the front end integrated with the analog-digital converter 17 shown in FIG. 7 is obtained. Is. in this case,
It is possible to further reduce the size as compared with the embodiment shown in FIG.

【００２７】[0027]

【発明の効果】本発明によれば、素子バラツキ、温度変
動等の振幅変動の要因が考えられる環境下においても、
ディジタル復調手段における信号振幅を一定の値に保つ
ことが可能であり、安定なディジタル復調を行なうこと
が可能である。According to the present invention, even in an environment where factors of amplitude variation such as element variation and temperature variation are considered,
The signal amplitude in the digital demodulation means can be maintained at a constant value, and stable digital demodulation can be performed.

【００２８】また、ＩＦＡＧＣ動作のみの構成でディジ
タル復調手段における信号振幅を一定に保つ構成とした
場合に比較して、ＲＦＡＧＣとＩＦＡＧＣの２段構成の
ＡＧＣ動作により迅速に信号振幅を一定の値とすること
が可能である。Further, as compared with the case where the signal amplitude in the digital demodulating means is kept constant by the configuration of only IFAGC operation, the signal amplitude is quickly made constant by the two-stage AGC operation of RFAGC and IFAGC. It is possible to

【００２９】可変増幅器１３と、９０度移相器１４と、
掛算器１５Ａ、Ｂと、増幅器１６Ａ、Ｂと、から成る直
交検波器１１を、振幅検波器１０、さらにアナログ・デ
ィジタル変換器１７と一体化したＩＣとして構成するこ
とで、フロントエンドの小型化を図ることができる。Variable amplifier 13, 90-degree phase shifter 14,
The quadrature detector 11 including the multipliers 15A and 15B and the amplifiers 16A and 16B is configured as an IC integrated with the amplitude detector 10 and the analog-digital converter 17 to reduce the size of the front end. Can be planned.

【００３０】また、発振器の共振回路におけるインダク
タをコイルとパターンインダクタとから成る構成とする
ことで、発振周波数の調整が可能となり、かつインダク
タ値のバラツキの低減、耐振動性能の向上、に効果があ
る。Further, by constructing the inductor in the resonance circuit of the oscillator by the coil and the pattern inductor, it is possible to adjust the oscillation frequency, reduce the variation in the inductor value, and improve the vibration resistance performance. is there.

【図面の簡単な説明】[Brief description of drawings]

【図１】図１は本発明の一実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図２】図２は、図１に示した第二の発振器９の構成例
を示すブロック図である。FIG. 2 is a block diagram showing a configuration example of a second oscillator 9 shown in FIG.

【図３】図３は、図１に示した直交検波器１１の変形例
を示すブロック図である。3 is a block diagram showing a modification of the quadrature detector 11 shown in FIG.

【図４】図４は図３に示した直交検波器１１の具体的構
成例を示すブロック図である。FIG. 4 is a block diagram showing a specific configuration example of the quadrature detector 11 shown in FIG.

【図５】図５は、図１の直交検波器１１の他の変形例を
示すブロック図である。5 is a block diagram showing another modification of the quadrature detector 11 of FIG.

【図６】図６は、本発明の図１のフロントエンド１２の
他の構成例を示すブロック図である。FIG. 6 is a block diagram showing another configuration example of the front end 12 of FIG. 1 according to the present invention.

【図７】図７は、本発明の図１のフロントエンド１２の
さらに他の構成例を示すブロック図である。FIG. 7 is a block diagram showing still another configuration example of the front end 12 of FIG. 1 of the present invention.

【図８】図８は、図６に示したフロントエンド１２をデ
ィジタル衛星放送受信機に搭載した例を示すブロック図
である。FIG. 8 is a block diagram showing an example in which the front end 12 shown in FIG. 6 is mounted on a digital satellite broadcast receiver.

【図９】図９は従来例を示すブロック図である。FIG. 9 is a block diagram showing a conventional example.

【符号の説明】[Explanation of symbols]

１…ハイパスフィルタ、 ２…前置増幅器、 ３
…可変同調フィルタ、４…ミクサ、 ５…
第一の発振器、 ６…周波数シンセサイザ、７…バン
ドパスフィルタ、 ８…中間周波増幅器、 ９…第二の
発振器、１０…振幅検知器、 １１…直交検波
器、 １２…フロントエンド、１３…可変増幅器、
１４…９０度移相器、 １５Ａ、Ｂ…掛算器、１
６Ａ、Ｂ…増幅器、 １７…アナログ・ディジタル
変換器（ＡＤＣ）、１８…ディジタル復調器、 １９…
制御用マイクロコントローラ、１００…ＲＦ信号入力端
子、 １０１…屋外ユニット電
源、１０２…同調電源、 １０３キャリア制御信
号入力端子、１０４…電源端子、 １０５…直交
検波器出力Ｉ信号、１０６…直交検波器出力Ｑ信号、
１０７…ＡＤＣ出力Ｉ信号、１０８…
ＡＤＣ出力Ｑ信号、１０９…ディジタル復調器出力Ｉ信
号、１１０…ディジタル復調器出力Ｑ信号、
１１１…キャリア制御信号、１１２…ＲＦＡＧＣ信
号、 １１３…ＩＦＡＧＣ信号、１１４…ＲＦＡＧＣ信
号モニタ端子、 １８０…振幅検出手段、
１００１…振幅検知手段、 １００２…比較手段1 ... High-pass filter, 2 ... Preamplifier, 3
… Variable tuning filter, 4… Mixer, 5…
1st oscillator, 6 ... Frequency synthesizer, 7 ... Band pass filter, 8 ... Intermediate frequency amplifier, 9 ... Second oscillator, 10 ... Amplitude detector, 11 ... Quadrature detector, 12 ... Front end, 13 ... Variable amplifier ,
14 ... 90 degree phase shifter, 15A, B ... Multiplier, 1
6A, B ... Amplifier, 17 ... Analog-to-digital converter (ADC), 18 ... Digital demodulator, 19 ...
Microcontroller for control, 100 ... RF signal input terminal, 101 ... Outdoor unit power supply, 102 ... Tuning power supply, 103 Carrier control signal input terminal, 104 ... Power supply terminal, 105 ... Quadrature detector output I signal, 106 ... Quadrature detector output Q signal,
107 ... ADC output I signal, 108 ...
ADC output Q signal, 109 ... Digital demodulator output I signal, 110 ... Digital demodulator output Q signal,
111 ... Carrier control signal, 112 ... RFAGC signal, 113 ... IFAGC signal, 114 ... RFAGC signal monitor terminal, 180 ... Amplitude detecting means,
1001 ... Amplitude detection means, 1002 ... Comparison means

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 昭夫 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マルチメディアシステム 開発本部内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Akio Yamamoto 292 Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa Prefecture Hitachi, Ltd. Multimedia Systems Development Division

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】ディジタル衛星放送受信機のフロントエン
ドであって、 第一の発振器と、 少なくとも、ディジタル変調されたＲＦ信号が入力され
る第一の可変利得増幅器と、該第一の可変利得増幅器の
出力信号と前記第一の発振器の出力信号とを受けて中間
周波信号を出力するミクサからなる周波数変換手段と、 該周波数変換手段の出力を受けるバンドパスフィルタ
と、 前記第一の発振器の発振周波数を制御する周波数シンセ
サイザと、 第二の発振器と、 前記バンドパスフィルタの出力を受ける第二の可変利得
増幅器と、該第にの可変利得増幅器の出力信号と前記第
二の発振器の出力信号とを受ける掛算器とからなる直交
検波手段と、で構成され、 前記周波数シンセサイザによる第一の発振器の周波数制
御によってディジタル変調波の希望信号が中間周波信号
に周波数変換され、前記バンドパスフィルタを介して、
前記直交検波手段から直交信号を出力するフロントエン
ドにおいて、 前記周波数変換手段の出力である中間周波信号に基づい
て生成した第一の制御信号により前記第一の可変利得増
幅器を制御する手段と、 フロントエンドの外部から与えられる第二の制御信号に
より前記第二の可変利得増幅器の利得を制御する手段
と、 を備えたことを特徴とする、ディジタル衛星放送受信機
のフロントエンド。1. A front end of a digital satellite broadcast receiver, comprising: a first oscillator; a first variable gain amplifier to which at least a digitally modulated RF signal is input; and a first variable gain amplifier. Of the output signal of the first oscillator and an output signal of the first oscillator to output an intermediate frequency signal, the frequency conversion means, a bandpass filter receiving the output of the frequency conversion means, the oscillation of the first oscillator A frequency synthesizer for controlling the frequency; a second oscillator; a second variable gain amplifier for receiving the output of the bandpass filter; an output signal of the first variable gain amplifier and an output signal of the second oscillator; And a quadrature detection means consisting of a multiplier for receiving the digitally modulated wave by controlling the frequency of the first oscillator by the frequency synthesizer. The signal is frequency converted to an intermediate frequency signal, through the bandpass filter,
A front end for outputting a quadrature signal from the quadrature detection means, a means for controlling the first variable gain amplifier by a first control signal generated based on an intermediate frequency signal output from the frequency conversion means; Means for controlling the gain of the second variable gain amplifier according to a second control signal provided from the outside of the end, and the front end of the digital satellite broadcast receiver. 【請求項２】請求項１において、前記第一の発振器およ
び第二の発振器の少なくとも一方は電圧制御発振器であ
って、可変容量ダイオードとコンデンサとインダクタと
から構成される共振回路を備え、該インダクタはコイル
と、基板上のパターン（マイクロストリップ線路、若し
くはパターンインダクタ）と、から構成されていること
を特徴とする、ディジタル衛星放送受信機のフロントエ
ンド。2. The inductor according to claim 1, wherein at least one of the first oscillator and the second oscillator is a voltage controlled oscillator, and a resonance circuit including a variable capacitance diode, a capacitor, and an inductor is provided. Is a front end of a digital satellite broadcasting receiver, which is composed of a coil and a pattern (a microstrip line or a pattern inductor) on a substrate. 【請求項３】請求項１または２に記載のフロントエンド
における、前記第二の可変利得増幅器と掛算器とが一体
に構成された直交検波手段としての直交検波ＩＣであっ
て、 該直交検波ＩＣは、該直交検波ＩＣに入力される前記中
間周波信号の振幅を検知し、該振幅に応じて前記第一の
制御信号を出力する手段とを備え、 前記第二の可変利得増幅器は該直交検波ＩＣの外部から
入力される前記第二の制御信号により利得を制御される
構成を有することを特徴とする、ディジタル衛星放送受
信機の直交検波ＩＣ。3. A quadrature detection IC as quadrature detection means in which the second variable gain amplifier and a multiplier are integrated in the front end according to claim 1 or 2. Means for detecting the amplitude of the intermediate frequency signal input to the quadrature detection IC and outputting the first control signal in accordance with the amplitude, the second variable gain amplifier including the quadrature detection signal. A quadrature detection IC for a digital satellite broadcast receiver, characterized in that the gain is controlled by the second control signal input from the outside of the IC. 【請求項４】請求項３に記載の直交検波ＩＣにおいて、
前記第一の制御信号を出力する手段は該直交検波ＩＣに
入力される中間周波信号の振幅を検波する検波手段と、
該検波手段の出力信号と基準信号とを比較する手段と、
該比較した結果を制御電圧として発生し前記第一の制御
信号として出力する手段と、から構成されたことを特徴
とする、ディジタル衛星放送受信機の直交検波ＩＣ。4. The quadrature detection IC according to claim 3,
The means for outputting the first control signal is a detection means for detecting the amplitude of the intermediate frequency signal input to the quadrature detection IC;
Means for comparing the output signal of the detection means with a reference signal,
A quadrature detection IC for a digital satellite broadcast receiver, comprising: a means for generating the comparison result as a control voltage and outputting it as the first control signal. 【請求項５】請求項３または４に記載の直交検波ＩＣに
おいて、前記掛算器の出力する直交信号をアナログ・デ
ィジタル変換する手段を備えたことを特徴とする、ディ
ジタル衛星放送受信機の直交検波ＩＣ。5. The quadrature detection IC according to claim 3 or 4, further comprising means for analog-digital converting the quadrature signal output from the multiplier. IC. 【請求項６】請求項３、４または５記載の直交検波ＩＣ
を採用したことを特徴とする、ディジタル衛星放送受信
機のフロントエンド。6. A quadrature detection IC according to claim 3, 4 or 5.
The front end of the digital satellite broadcasting receiver, which is characterized by adopting the. 【請求項７】少なくとも、請求項６に記載のフロントエ
ンドと、該フロントエンドの出力をアナログ／ディジタ
ル変換したディジタル信号を受けるディジタル復調手段
と、該ディジタル信号に基づいて前記第二の制御信号を
生成する手段と、前記フロントエンドおよび前記ディジ
タル復調手段を制御する制御マイクロ・コンピュータと
を備えたことを特徴とするディジタル衛星放送受信機。7. A front end according to claim 6, at least digital demodulation means for receiving a digital signal obtained by analog / digital converting the output of the front end, and the second control signal based on the digital signal. A digital satellite broadcast receiver comprising a generating means and a control microcomputer for controlling the front end and the digital demodulating means.