JPH0964745A - Optional waveform generator - Google Patents
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- JPH0964745A JPH0964745A JP7234685A JP23468595A JPH0964745A JP H0964745 A JPH0964745 A JP H0964745A JP 7234685 A JP7234685 A JP 7234685A JP 23468595 A JP23468595 A JP 23468595A JP H0964745 A JPH0964745 A JP H0964745A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、波形発生器において、
2個のD/Aコンバータを用いて小振幅信号出力時にも
リニアリティの良い高分解能な信号を発生する任意波形
発生器に関する。BACKGROUND OF THE INVENTION The present invention relates to a waveform generator,
The present invention relates to an arbitrary waveform generator that uses two D / A converters to generate a high-resolution signal with good linearity even when outputting a small amplitude signal.
【0002】[0002]
【従来の技術】本任意波形発生器は、アナログ波形発生
器やアナログ波形解析器を合わせ有するミクスドICテ
スタやオーディオ信号再生機器などに用いられる。2. Description of the Related Art This arbitrary waveform generator is used in a mixed IC tester having an analog waveform generator and an analog waveform analyzer, an audio signal reproducing device, and the like.
【0003】従来の第1例を図6(A)に示す。構成
は、波形データメモリ21と、D/Aコンバータ22
と、スイッチ24と、アッテネータ23(ATT)で成
る。大信号供給時は、ATTを介さず直接出力する。微
小信号供給時には、スイッチ24を切り替えて、ATT
23で1/nに減衰した後出力する。この構成では、図
6(B)の波形に示すように、スイッチ24切り換えの
過渡期のごく僅かな時間、出力波形が不定となる不具合
がある為、利用上の制限がある。A first conventional example is shown in FIG. The configuration is a waveform data memory 21 and a D / A converter 22.
And a switch 24 and an attenuator 23 (ATT). When a large signal is supplied, it is directly output without going through the ATT. When supplying a small signal, switch the switch 24 to
It is output after being attenuated to 1 / n at 23. In this configuration, as shown in the waveform of FIG. 6 (B), there is a problem that the output waveform becomes indefinite for a very short time during the transition period when the switch 24 is switched, so there is a limitation in use.
【0004】従来の第2例を図7に示す。構成は、2つ
のD/Aコンバータ26、27とアッテネータ23とア
ナログ加算器4で成る。下位ビット用D/Aコンバータ
27の出力信号は、ATT23で対応する重み付け減衰
をした後、アナログ加算器4の一方の入力端に与え、上
位ビット用D/Aコンバータ26のアナログ信号とで加
算して等価的に1つの高分解能のD/Aコンバータとし
た構成である。しかし、この構成では、単に分解能は高
めることができても、出力信号での直線性(リニアリテ
ィ)に問題が生じる。つまり、上位ビット用D/Aコン
バータ26のリニアリティ精度に依存し、例えばLSB
の1/2程度の偏差を有している。この為、下位ビット
用D/Aコンバータ27を設けて分解能を高めても、全
体のリニアリティ精度は、上位ビット用D/Aコンバー
タ26で決まる為、リニアリティを向上出来ない。A second conventional example is shown in FIG. The configuration is composed of two D / A converters 26 and 27, an attenuator 23, and an analog adder 4. The output signal of the lower bit D / A converter 27 undergoes corresponding weighted attenuation in the ATT 23, is given to one input terminal of the analog adder 4, and is added with the analog signal of the upper bit D / A converter 26. Equivalently, it is configured as one high-resolution D / A converter. However, with this configuration, although the resolution can be simply increased, a problem arises in the linearity of the output signal. That is, depending on the linearity precision of the D / A converter 26 for the upper bits, for example, the LSB
Has a deviation of about 1/2. Therefore, even if the lower bit D / A converter 27 is provided to increase the resolution, the linearity cannot be improved because the overall linearity accuracy is determined by the upper bit D / A converter 26.
【0005】[0005]
【発明が解決しようとする課題】そこで、本発明が解決
しようとする課題は、小振幅から大振幅信号出力迄、高
い分解能とリニアリティ精度を両立可能な任意波形発生
器を実現することである。SUMMARY OF THE INVENTION The problem to be solved by the present invention is to realize an arbitrary waveform generator capable of achieving both high resolution and linearity accuracy from small amplitude to large amplitude signal output.
【0006】[0006]
【課題を解決するための手段】上記課題を解決するため
に、本発明の構成では、入力デジタルデータ7を受け
て、上位ビット用D/Aコンバータ2と下位ビット用D
/Aコンバータ3に与える入力デジタルデータ7をQビ
ットオーバーラップさせた2個のD/Aコンバータを設
け、ゼロコード付近の場合には、上位ビット用D/Aコ
ンバータ2のコード値を”0”固定とし、下位ビット用
D/Aコンバータ3にコードデータを与え、ゼロコード
付近以外の場合には、入力デジタルデータ7に対応して
D/A変換したアナログ出力が直線化するコード変換値
を2個のD/Aコンバータに与えるデータ変換手段を設
け、下位ビット用D/Aコンバータ3のアナログ出力信
号を、入力デジタルデータ7の重みに対応して減衰さ
せ、上位ビット用D/Aコンバータ2のアナログ出力信
号と加算して出力する重み付け加算手段を設ける構成手
段がある。これにより、小振幅から大振幅信号出力迄、
高い分解能とリニアリティ精度を両立させた、任意波形
発生器を実現する。In order to solve the above-mentioned problems, in the structure of the present invention, the input digital data 7 is received, and the D / A converter 2 for the upper bits and the D / A converter for the lower bits are received.
Two D / A converters in which the input digital data 7 given to the A / A converter 3 are overlapped by Q bits are provided, and when the code is near zero code, the code value of the D / A converter 2 for upper bits is "0". It is fixed and the code data is given to the D / A converter 3 for lower bits. In the case other than near the zero code, the code conversion value that the D / A converted analog output corresponding to the input digital data 7 becomes linear is 2 A data converting means for supplying to the D / A converters is provided, the analog output signal of the lower bit D / A converter 3 is attenuated in accordance with the weight of the input digital data 7, and the upper bit D / A converter 2 outputs. There is a configuration means for providing weighted addition means for adding and outputting the analog output signal. As a result, from small amplitude to large amplitude signal output,
Realize an arbitrary waveform generator that achieves both high resolution and linearity accuracy.
【0007】データ変換手段としては、ハード回路によ
るコードデータの変換回路手段あるいは、DSPによる
高速ソフト演算手段、あるいはCPUによるソフト演算
手段とした構成手段がある。重み付け加算手段として
は、上位ビット用D/Aコンバータと下位ビット用D/
Aコンバータの重み付けに対応した減衰量の減衰を与え
るアッテネータ5と、このアッテネータの出力信号と上
位ビット用D/Aコンバータの出力信号を加算するアナ
ログ加算器4を設ける構成手段がある。As the data conversion means, there is a conversion means for code data by a hard circuit, a high speed software operation means by DSP or a software operation means by CPU. The weighted addition means includes a D / A converter for upper bits and a D / A converter for lower bits.
There is a configuration means for providing an attenuator 5 for giving an attenuation amount corresponding to the weighting of the A converter and an analog adder 4 for adding the output signal of this attenuator and the output signal of the D / A converter for higher bits.
【0008】また、上位ビット用D/Aコンバータ2及
び下位ビット用D/Aコンバータ3へデータを直接設定
する設定レジスタ28を設け、上記データ変換回路1側
出力のコードデータか、あるいは設定レジスタ28側出
力のコードデータかを選択して、上位ビット用D/Aコ
ンバータ2及び下位ビット用D/Aコンバータ3へコー
ドデータを供給するデータセレクタ29を追加して設け
る任意波形発生器の構成手段がある。Further, a setting register 28 for directly setting data to the upper bit D / A converter 2 and the lower bit D / A converter 3 is provided, and either the code data output from the data conversion circuit 1 side or the setting register 28 is provided. Arbitrary waveform generator constituting means additionally provided with a data selector 29 for selecting the code data of the side output and supplying the code data to the upper bit D / A converter 2 and the lower bit D / A converter 3 is selected. is there.
【0009】[0009]
【作用】本発明によるデータ変換回路では、入力デジタ
ルデータを各D/Aコンバータにデータ変換して与える
が、そこでは入力デジタルデータのゼロコード付近で下
位ビット用D/AコンバータのみがD/A変換に寄与
し、上位ビット用D/Aコンバータはデータが”0”固
定としたことで、ゼロコード付近の入力データ変化によ
る“ゼロクロッシング歪”の発生を防止出来た。この結
果、ゼロコード付近、即ち小振幅信号出力時には、上位
ビット用D/Aコンバータが持つリニアリティの精度の
影響を受けないようになり、大振幅から微少振幅迄高分
解能でリニアリティの良い任意発生器を実現できた。In the data conversion circuit according to the present invention, the input digital data is converted and given to each D / A converter. Here, only the lower bit D / A converter near the zero code of the input digital data is D / A. By contributing to the conversion and fixing the data to “0” in the D / A converter for higher bits, it was possible to prevent the occurrence of “zero crossing distortion” due to a change in the input data near the zero code. As a result, in the vicinity of zero code, that is, when outputting a small amplitude signal, the accuracy of the linearity of the D / A converter for upper bits is not affected, and an arbitrary generator with high resolution and good linearity from large amplitude to minute amplitude. Was realized.
【0010】[0010]
【0011】(1)図1に示したのは、本発明の6ビッ
ト符号付きD/Aコンバータを2ヶ使用し、2ビットを
オーバーラップさせて符号付き10ビットD/Aコンバ
ータ機能を使用した場合の任意波形発生器の構成の概念
を示すブロック図である。構成は、データ変換回路1
と、D/Aコンバータ2、3と、重み付け加算回路6で
成る。重み付け加算回路6は、アッテネータ(ATT)
5と、アナログ加算器4で成る。(1) As shown in FIG. 1, two 6-bit signed D / A converters of the present invention are used and a signed 10-bit D / A converter function is used by overlapping 2 bits. It is a block diagram which shows the concept of a structure of the arbitrary waveform generator in a case. The configuration is the data conversion circuit 1
, D / A converters 2 and 3, and a weighting addition circuit 6. The weighting addition circuit 6 is an attenuator (ATT).
5 and an analog adder 4.
【0012】データ変換回路1は、入力デジタルデータ
7を受けて、2ビットをオーバーラップしたコードデー
タに変換した後、D/Aコンバータ2、3に供給する。
このデータ変換を図2を示して説明する。入力データビ
ットを最上位からD0〜D9とし、D0は符号ビットと
する。上位ビット用D/Aコンバータ2に与える6ビッ
トデータは、次のように与える。即ち、入力データがD
0〜D5の値=000001(+1)以上の場合は1を
減じた値を与える。D0〜D5の値=000000(オ
ールゼロ)の場合はそのままの値を与える。D0〜D5
の値=111111(−1)の場合は+1を加えてオー
ルゼロ値を与える。D0〜D5の値=111110(−
2)以下の場合は+2を加えた値を与える。The data conversion circuit 1 receives the input digital data 7, converts it into code data in which 2 bits overlap each other, and then supplies it to the D / A converters 2 and 3.
This data conversion will be described with reference to FIG. The input data bits are D0 to D9 from the most significant bit, and D0 is the sign bit. The 6-bit data given to the upper bit D / A converter 2 is given as follows. That is, the input data is D
When the value of 0 to D5 = 000001 (+1) or more, the value obtained by subtracting 1 is given. When the value of D0 to D5 = 000000 (all zeros), the value is given as it is. D0 to D5
When the value of = 111111 (-1), +1 is added to give an all-zero value. Value of D0 to D5 = 111110 (-
2) In the following cases, give a value with +2 added.
【0013】他方の下位ビット用D/Aコンバータ3に
与える6ビットデータで最上位ビットは、符号ビットで
あるD0を与え、下位4ビットにはD6〜D9を与え
る。残りの1ビットは次のように与える。即ち、D0〜
D5の値=000001(+1)以上の場合は固定値”
1”を与え、D0〜D5の値=000000(オールゼ
ロ)と111111(−1)の場合は入力データビット
D5を与え、D0〜D5の値=111110(−2)以
下の場合は固定値”0”を与える。Of the 6-bit data given to the other lower bit D / A converter 3, the most significant bit gives D0 which is a sign bit, and the lower 4 bits give D6 to D9. The remaining 1 bit is given as follows. That is, D0
Fixed value if D5 value = 000001 (+1) or more
1 "is given, the input data bit D5 is given when the value of D0-D5 = 000000 (all zeros) and 111111 (-1), and the fixed value" 0 when the value of D0-D5 = 111110 (-2) or less. "give.
【0014】これにより、ゼロ付近(即ち上位6ビット
が000000と111111区間)では上位ビット用
D/Aコンバータ2は常に”0”値の状態になる。これ
により、上位ビット用D/Aコンバータ2のリニアリテ
ィ誤差の影響を受けずに下位ビット用D/Aコンバータ
単独のD/A変換出力によるアナログ信号を出力でき
る。このことは、上位ビット用D/Aコンバータ2がオ
ールゼロである小振幅信号出力時においては、上位ビッ
ト用D/Aコンバータ2のリニアリティ誤差を受けない
特徴があり、小振幅においても高分解能とリニアリティ
を両立させた任意波形発生器が実現可能になる。As a result, the D / A converter 2 for upper bits is always in the state of "0" near zero (that is, the upper 6 bits are in the section of 000000 and 111111). As a result, an analog signal can be output by the D / A conversion output of the lower bit D / A converter alone without being affected by the linearity error of the upper bit D / A converter 2. This is characterized in that the high-order bit D / A converter 2 is not affected by the linearity error of the high-order bit D / A converter 2 when the small-amplitude signal output is all zero, and high resolution and linearity are achieved even in the small amplitude. It is possible to realize an arbitrary waveform generator that satisfies both requirements.
【0015】図3、図4は、図2のデータ変換説明を波
形図で示したものである。図3波形図は、上位ビット用
ゼロコード付近の区間では、D/Aコンバータ2への出
力コードは、常に”0”状態であり、この区間は下位ビ
ット用D/Aコンバータ3のみが動作することを示して
いる。FIG. 3 and FIG. 4 are waveform charts for explaining the data conversion of FIG. In the waveform diagram of FIG. 3, the output code to the D / A converter 2 is always in the “0” state in the section near the high-order bit zero code, and only the lower-bit D / A converter 3 operates in this section. It is shown that.
【0016】図4波形図は、D/Aコンバータ3の電圧
信号をATT5で所定の減衰させた後の信号と、D/A
コンバータ2の電圧信号の両者を受けて、アナログ加算
器4で加算した結果を図示したものであり、入力デジタ
ルデータ7に対応したリニアリティの出力電圧8が出力
されることを示している。FIG. 4 shows the waveform of the D / A converter 3 after the voltage signal of the D / A converter 3 is attenuated by the ATT 5 to a predetermined level.
It shows the result of addition by the analog adder 4 after receiving both of the voltage signals of the converter 2, and shows that the output voltage 8 of linearity corresponding to the input digital data 7 is output.
【0017】この手法による任意波形発生器は、ミクス
ドICテスタのみならずオーディオ信号再生機器など
の、小振幅信号出力が要求されるアプリケーションにも
適用でき、高分解能でリニアリティの良い波形を必要と
する電子機器の全てに用いることができる。The arbitrary waveform generator according to this method can be applied not only to a mixed IC tester but also to an application requiring a small amplitude signal output such as an audio signal reproducing device, and requires a waveform with high resolution and good linearity. It can be used for all electronic devices.
【0018】上記実施例では、入力デジタルデータ7を
データ変換回路1による回路手段でデータ変換する場合
の例であったが、所望により、このデータ変換手段とし
て、DSPによる演算手段、あるいはソフト演算手段に
より入力デジタルデータ7をデータ変換する変換手段と
しても良く、同様にして実施できる。In the above embodiment, the input digital data 7 is converted by the circuit means of the data conversion circuit 1. However, if desired, the data conversion means may be a DSP operation means or a software operation means. The input digital data 7 may be used as a conversion means for converting the data, and can be implemented in the same manner.
【0019】また、上記実施例では、入力デジタルデー
タ7をデータ変換回路1による回路でデータ変換した
後、D/Aコンバータ2、3へ供給する場合の構成例で
あったが、所望により、図5に示すように、各D/Aコ
ンバータ2、3へ直接供給する回路構成の追加例があ
る。この場合は、データ変換回路1とは別に各D/Aコ
ンバータ2、3の入力データ選択用データセレクタ29
を各々設け、このデータセレクタ29をデータセレクト
信号30で切り替えて、各レジスタ28から直接のデー
タを供給する構成としても良い。各レジスタ28への設
定はソフト的に行っても良いし、DSP演算値を供給す
るようにしても良く、同様にして実施可能である。In the above embodiment, the input digital data 7 is converted by the circuit of the data conversion circuit 1 and then supplied to the D / A converters 2 and 3. As shown in FIG. 5, there is an additional example of a circuit configuration that directly supplies the D / A converters 2 and 3. In this case, the data selector 29 for input data selection of each D / A converter 2, 3 is provided separately from the data conversion circuit 1.
Alternatively, the data selector 29 may be switched by the data select signal 30 to directly supply the data from each register 28. The setting to each register 28 may be performed by software, or a DSP calculation value may be supplied, and the same operation can be performed.
【0020】また、上記実施例では、6ビットD/Aコ
ンバータを使用して2ビットをオーバーラップさせて1
0ビット分解能のD/Aコンバータを実現した具体例で
説明していたが、MビットのD/Aコンバータを2個使
用し、Qビットをオーバーラップさせて(2M−Q)ビ
ット長のD/Aコンバータ機能を実現する構成としても
良く、同様にして実施可能である。In the above embodiment, the 6-bit D / A converter is used to overlap the 2 bits to 1
Although a specific example in which a D / A converter with 0-bit resolution is realized has been described, two M-bit D / A converters are used, and Q bits are overlapped to form a D / A converter with a bit length of (2M−Q). The configuration may be such that it realizes the A converter function, and it can be implemented in the same manner.
【0021】また、上記実施例では、2個のD/Aコン
バータは、同一6ビット分解能のD/Aコンバータを使
用する場合で説明していたが、所望により、異なる分解
能M1、M2のD/Aコンバータを使用して、Qビット
をオーバーラップさせて実現する構成でも良く、同様に
して実施可能である。In the above embodiment, the case where the two D / A converters use the same 6-bit resolution D / A converter has been described, but if desired, D / A converters having different resolutions M1 and M2 can be used. A configuration in which an A converter is used and Q bits are overlapped may be used, and the same implementation is possible.
【0022】[0022]
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。2
個のD/Aコンバータは、上位ビット用と下位ビット用
に使用し、かつ両D/Aコンバータを、入力デジタルデ
ータをQビットオーバーラップさせる回路にする。そし
て、データ変換回路は、ゼロコード付近では、上位ビッ
ト用D/Aコンバータのコード値を”0”とし、下位ビ
ット用D/Aコンバータのみを動作させるように入力デ
ジタルデータを与え、ゼロコード付近以外では、出力電
圧が直線化されるようにコード変換して2つのD/Aコ
ンバータに分割して供給し、更に、下位ビット用のD/
Aコンバータの出力信号を、ATTにより入力コードデ
ータに対応した重み付けで減衰させ、これと上位ビット
用のD/Aコンバータとをアナログ加算器で加算して出
力する重み付け加算回路とすることで、全体として1つ
のD/Aコンバータ機能を実現する。これにより、ゼロ
コード付近の小振幅信号出力時には、下位ビット用D/
Aコンバータのみによる信号出力となるために、リニア
リティ誤差の影響を受けない高分解能でリニアリティの
良い任意波形発生器を実現できる効果が得られる。Since the present invention is configured as described above, it has the following effects. Two
The D / A converters are used for upper bits and lower bits, and both D / A converters are circuits for overlapping Q bits of input digital data. Then, the data conversion circuit sets the code value of the high-order bit D / A converter to "0" near the zero code and gives the input digital data to operate only the low-order bit D / A converter. Other than the above, code conversion is performed so that the output voltage is linearized and divided and supplied to two D / A converters.
The output signal of the A converter is attenuated by the ATT with weighting corresponding to the input code data, and this and the D / A converter for upper bits are added by the analog adder to output the weighted addition circuit. To realize one D / A converter function. As a result, when a small-amplitude signal near the zero code is output, the lower bit D /
Since the signal is output only by the A converter, it is possible to obtain an effect that an arbitrary waveform generator with high resolution and good linearity that is not affected by linearity error can be realized.
【図1】本発明の、2個のD/Aコンバータを用いて小
振幅信号出力時にもリニアリティの良い高分解能な任意
波形発生器の回路構成図である。FIG. 1 is a circuit configuration diagram of a high-resolution arbitrary waveform generator of the present invention, which uses two D / A converters and has good linearity even when outputting a small amplitude signal.
【図2】本発明の、データ変換回路で行うデータ変換コ
ード表である。FIG. 2 is a data conversion code table of a data conversion circuit according to the present invention.
【図3】本発明の、ゼロコード付近のデータ変換を波形
図で説明する図である。FIG. 3 is a diagram for explaining data conversion in the vicinity of zero code of the present invention with a waveform diagram.
【図4】本発明の、データ変換を波形図で重み付け加算
を説明する図である。FIG. 4 is a diagram for explaining weighted addition in a waveform diagram for data conversion according to the present invention.
【図5】本発明の、他の実施例を示す構成図である。FIG. 5 is a configuration diagram showing another embodiment of the present invention.
【図6】(A)従来の第1例のD/AコンバータとAT
Tを切り替えスイッチによる任意波形発生器の構成図
と、(B)従来の第2例のD/AコンバータとATTと
加算器による任意波形発生器の構成図である。FIG. 6A is a D / A converter and AT of a conventional first example.
It is a block diagram of the arbitrary waveform generator by the switch which changes T, and (B) The block diagram of the conventional D / A converter of the 2nd example, and the arbitrary waveform generator by ATT and an adder.
【図7】従来技術の2個のD/Aコンバータと重み付け
加算回路とを用いた任意波形発生器の構成を示す概念図
である。FIG. 7 is a conceptual diagram showing a configuration of an arbitrary waveform generator using two D / A converters and a weighted addition circuit of the related art.
1 データ変換回路 2、22、26、27、3 D/Aコンバータ 4 アナログ加算器 5、23 ATT(アッテネータ) 6 重み付け加算回路 7 入力デジタルデータ 8 出力電圧 21 波形データメモリ 24 スイッチ 28 レジスタ 29 データセレクタ 1 data conversion circuit 2, 22, 26, 27, 3 D / A converter 4 analog adder 5, 23 ATT (attenuator) 6 weighting addition circuit 7 input digital data 8 output voltage 21 waveform data memory 24 switch 28 register 29 data selector
Claims (4)
ト用D/Aコンバータと下位ビット用D/Aコンバータ
に与える入力デジタルデータをQビットオーバーラップ
させた2個のD/Aコンバータを設け、 ゼロコード付近の場合には、上位ビット用D/Aコンバ
ータのコード値を”0”固定とし、下位ビット用D/A
コンバータにコードデータを与え、ゼロコード付近以外
の場合には、入力デジタルデータに対応してD/A変換
したアナログ出力が直線化するコード変換値を2個のD
/Aコンバータに与えるデータ変換手段を設け、 下位ビット用D/Aコンバータのアナログ出力信号を、
入力デジタルデータの重みに対応して減衰させ、上位ビ
ット用D/Aコンバータのアナログ出力信号と加算して
出力する重み付け加算手段を設け、 以上を具備することを特徴とする任意波形発生器。1. Two D / A converters that receive input digital data and Q-bit overlap the input digital data to be given to a high-order bit D / A converter and a low-order bit D / A converter are provided. If it is near the code, fix the code value of the D / A converter for upper bits to "0" and set the D / A for lower bits.
When the code data is given to the converter and the value other than near zero code is used, the code conversion value that the D / A converted analog output is linearized corresponding to the input digital data is converted into two D conversion values.
A data converting means is provided to the A / A converter, and the analog output signal of the lower bit D / A converter is
An arbitrary waveform generator comprising: a weighted addition means for attenuating in accordance with the weight of input digital data and adding and outputting the analog output signal of the D / A converter for upper bits.
(Digital Signal Processor)による演算手段、あるい
はソフト演算手段とした請求項1記載の任意波形発生
器。2. The data conversion means is a circuit for converting code data or a DSP.
The arbitrary waveform generator according to claim 1, which is an arithmetic means by (Digital Signal Processor) or a software arithmetic means.
ンバータの重み付けに対応した減衰量の減衰を与えるア
ッテネータと、 このアッテネータの出力信号と上位ビット用D/Aコン
バータの出力信号を加算するアナログ加算器とによる請
求項1記載の任意波形発生器。3. The weighted addition means includes an attenuator for attenuating an amount of attenuation corresponding to the weighting of the upper bit D / A converter and the lower bit D / A converter, and an output signal of the attenuator and the upper bit D / A. The arbitrary waveform generator according to claim 1, comprising an analog adder for adding the output signals of the A converter.
コンバータ及び下位ビット用D/Aコンバータへデータ
を直接設定する設定レジスタを設け、 上記データ変換回路側出力のコードデータか、あるいは
設定レジスタ側出力のコードデータかを選択して、上位
ビット用D/Aコンバータ及び下位ビット用D/Aコン
バータへコードデータを供給するデータセレクタを追加
して設けた請求項1記載の任意波形発生器。4. A high-order bit D / A in addition to the above configuration
A setting register for directly setting data to the converter and the D / A converter for lower bits is provided, and either the code data output from the data conversion circuit side or the code data output from the setting register side is selected, and the D / A for upper bit is selected. The arbitrary waveform generator according to claim 1, further comprising a data selector for supplying code data to the A converter and the lower bit D / A converter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7234685A JPH0964745A (en) | 1995-08-21 | 1995-08-21 | Optional waveform generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7234685A JPH0964745A (en) | 1995-08-21 | 1995-08-21 | Optional waveform generator |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0964745A true JPH0964745A (en) | 1997-03-07 |
Family
ID=16974838
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7234685A Pending JPH0964745A (en) | 1995-08-21 | 1995-08-21 | Optional waveform generator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0964745A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002056042A1 (en) * | 2001-01-12 | 2002-07-18 | Advantest Corporation | Multiple-output arbitrary waveform generator and mixed lsi tester |
JP2014066758A (en) * | 2012-09-24 | 2014-04-17 | Korg Inc | Effector |
JP2016046759A (en) * | 2014-08-26 | 2016-04-04 | 株式会社コルグ | D/a conversion circuit and d/a conversion method |
-
1995
- 1995-08-21 JP JP7234685A patent/JPH0964745A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2002214292A (en) * | 2001-01-12 | 2002-07-31 | Advantest Corp | Multi-output optional waveform generator and mixed lsi tester |
US6768349B2 (en) | 2001-01-12 | 2004-07-27 | Advantest Corp. | Multiple-output arbitrary waveform generator and mixed lsi tester |
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Date | Code | Title | Description |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981110 |