JPH096418A - Setting display device - Google Patents
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- JPH096418A JPH096418A JP17276095A JP17276095A JPH096418A JP H096418 A JPH096418 A JP H096418A JP 17276095 A JP17276095 A JP 17276095A JP 17276095 A JP17276095 A JP 17276095A JP H096418 A JPH096418 A JP H096418A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、多数の入力信号のＯ
Ｎ／ＯＦＦ状態に応じてプログラマブルな電子的手段に
よって多数の出力信号のＯＮ／ＯＦＦ制御を行うプログ
ラマブルコントローラにおいて、このプログラマブルコ
ントローラが扱う入出力ＯＮ／ＯＦＦ情報等のデバイス
メモリの内容を表示したり設定・変更を行ったりするた
めに用いられるデータの設定表示装置の改良に関するも
のである。BACKGROUND OF THE INVENTION The present invention relates to the operation of a large number of input signals.
In a programmable controller that controls ON / OFF of a large number of output signals by programmable electronic means according to the N / OFF state, displays or sets contents of a device memory such as input / output ON / OFF information handled by the programmable controller -It relates to the improvement of the setting display device of the data used for making changes.
【０００２】[0002]
【従来の技術】図５は一般に広く実用されているプログ
ラマブルコントローラ（以下、ＰＬＣと称する）と、デ
ータ設定表示装置（以下、ＤＡＵと称する）の全体構成
を示すブロック図である。図において、１は一つの箱体
内に収納されたデータ設定表示装置（ＤＡＵ）、２はシ
ステムメモリ３内のプログラムで定められた手順で動作
する第１のマイクロプロセッサ、４は図示しないプログ
ラムツールによって画面表示の内容が書き込まれた画面
プログラムメモリ、５は画面内で表示すべき数値データ
や入出力ＯＮ／ＯＦＦ情報を格納したバッファメモリ、
６はキー入力インターフェース７を介して上記第１のマ
イクロプロセッサ２に接続された複数の操作キー、８は
画面コントローラ９を介して上記第１のマイクロプロセ
ッサ２から表示データが送られる表示器、１０は外部と
の通信用インターフェースである。そして、上記各メモ
リ、インターフェース、画面コントローラは第１のマイ
クロプロセッサ２に対してバス接続され、全体としてデ
ータ設定表示器１を構成する。2. Description of the Related Art FIG. 5 is a block diagram showing an overall configuration of a programmable controller (hereinafter, referred to as PLC) and a data setting display device (hereinafter, referred to as DAU) which are generally widely used. In the figure, 1 is a data setting display unit (DAU) housed in one box, 2 is a first microprocessor that operates in a procedure defined by a program in the system memory 3, and 4 is a program tool (not shown). A screen program memory in which the contents of the screen display are written, 5 is a buffer memory in which numerical data to be displayed on the screen and input / output ON / OFF information are stored,
Reference numeral 6 denotes a plurality of operation keys connected to the first microprocessor 2 via a key input interface 7, 8 denotes a display device to which display data is sent from the first microprocessor 2 via a screen controller 9, 10 Is an interface for communication with the outside. The memories, interfaces, and screen controller are bus-connected to the first microprocessor 2 to form the data setting display 1 as a whole.
【０００３】１１は一つの箱体内に収納されたプログラ
マブルコントローラ（ＰＬＣ）、１２はシステムメモリ
１３内のプログラムで定められた手順で動作する第２の
マイクロプロセッサ、１４は図示しないプログラムツー
ルによってシーケンス制御の内容が書き込まれたシーケ
ンスプログラムメモリ、１５はＰＬＣ１１の入出力のＯ
Ｎ／ＯＦＦ情報が格納されると共にタイマ、カウンタ、
データレジスタ等を構成するデバイスメモリ、１６は入
力インターフェース１７を介して上記第２のマイクロプ
ロセッサ１２に接続された多数の入力信号スイッチ、１
８は出力インターフェース１９を介して上記第２のマイ
クロプロセッサ１２に接続された多数の出力負荷、２０
はケーブル２１を介して上記ＤＡＵ１の通信インターフ
ェース１０にシリアル接続された通信インターフェース
である。そして、上記各種メモリやインターフェースは
第２のマイクロプロセッサ１２に対してバス接続され、
全体としてプログラマブルコントローラ（ＰＬＣ）１１
を構成する。Reference numeral 11 is a programmable controller (PLC) housed in one box, 12 is a second microprocessor operating in a procedure defined by a program in the system memory 13, and 14 is sequence control by a program tool not shown. Sequence program memory in which the contents of
N / OFF information is stored and a timer, counter,
A device memory constituting a data register or the like, 16 a plurality of input signal switches connected to the second microprocessor 12 via an input interface 17, 1
8 is a large number of output loads connected to the second microprocessor 12 through an output interface 19;
Is a communication interface serially connected to the communication interface 10 of the DAU 1 via a cable 21. The various memories and interfaces are bus-connected to the second microprocessor 12,
Programmable controller (PLC) 11 as a whole
Is configured.
【０００４】以上のように構成されたものにおいて、多
数の入力信号スイッチ１６のＯＮ／ＯＦＦ情報は、入力
インターフェース１７、第２のマイクロプロセッサ１２
を介してデバイスメモリ１５に格納される。多数の出力
負荷１８は、シーケンスプログラムメモリ１４の内容と
デバイスメモリ１５の内容によって制御され、出力イン
ターフェース１９を介してＯＮ／ＯＦＦ制御される。な
お、デバイスメモリ１５はタイマ、カウンタ、データレ
ジスタとしての役割を持ち、例えばある入力のＯＮ／Ｏ
ＦＦ回数を計数した数値を記憶したり、他の入力がＯＮ
してからの時間を測定するために内部のクロックパルス
を計数するタイマの現在値を記憶したりする目的で使用
される。In the configuration as described above, the ON / OFF information of a large number of input signal switches 16 is the input interface 17 and the second microprocessor 12.
Is stored in the device memory 15 via the. The multiple output loads 18 are controlled by the contents of the sequence program memory 14 and the contents of the device memory 15, and are ON / OFF controlled via the output interface 19. The device memory 15 functions as a timer, a counter, and a data register, and for example, turns ON / O a certain input.
Memorizes the number of FF times and turns on other inputs.
It is used for the purpose of storing the current value of the timer that counts the internal clock pulse in order to measure the time after that.
【０００５】一方、ＤＡＵ１の操作キー６によって読み
出し要求された画面内で必要とされる各種データは、デ
バイスメモリ１５の中の一部のデータであり、通信イン
ターフェース２０及び１０を介してバッファメモリ５と
の間で交信される。その交信形式は、一般に広く実用さ
れているＲＳ４２２あるいはＲＳ２３２Ｃ等のシリアル
通信方式となっている。このようにして、デバイスメモ
リ１５の内容の一部は、操作キー６の操作によって選択
的に表示器８に表示されてモニタが行われると共に、操
作キー６の操作によってデータ内容を設定変更してデバ
イスメモリ１５へ返送される。なお、ＰＬＣ１１は一般
に入出力点数の規模に応じて異なるサイズの箱体のもの
が準備されるが、ＤＡＵ１は最大の入出力点数に対応で
きるように統一化されており、各種入出力点数のＰＬＣ
１１に対して共用的に使用される。また、ＤＡＵ１はオ
ペレータが操作しやすいように制御盤のパネル面に取り
付けられるのに対し、ＰＬＣ１１は制御盤の内部に取り
付けられている。On the other hand, various data required in the screen requested to be read by the operation keys 6 of the DAU 1 are a part of the data in the device memory 15, and the buffer memory 5 via the communication interfaces 20 and 10. Is communicated with. The communication format is a serial communication system such as RS422 or RS232C which is generally widely used. In this way, a part of the contents of the device memory 15 is selectively displayed on the display 8 by the operation of the operation keys 6 and is monitored, and the data contents are changed by operating the operation keys 6. It is returned to the device memory 15. The PLC 11 is generally prepared in boxes of different sizes according to the scale of the number of input / output points, but the DAU 1 is unified so as to support the maximum number of input / output points, and PLCs of various input / output points are provided.
Used commonly for 11. The DAU 1 is mounted on the panel surface of the control panel so that the operator can easily operate it, while the PLC 11 is mounted inside the control panel.
【０００６】[0006]
【発明が解決しようとする課題】以上のように構成され
た従来のＤＡＵ１では、デバイスメモリ１５内の多数の
データを表示器８に表示する際に通信インターフェース
２０及び１０を介してシリアル通信方式で交信されるの
で、通信の応答性が問題になる。これは、タイマ、カウ
ンタ、データレジスタ等が一般に１６ビット又は３２ビ
ットのワードデバイスであり、多数のタイマ、カウン
タ、データレジスタのデータをシリアル通信することに
原因がある。この問題を解決するために、ＤＡＵ１とＰ
ＬＣ１１を一体化することが考えられるが、この場合入
出力点数の規模に対応する手段が問題となると共に、大
型の箱体は制御盤のパネル面に取り付け難いという問題
もある。In the conventional DAU 1 configured as described above, when displaying a large amount of data in the device memory 15 on the display 8, the serial communication method is performed via the communication interfaces 20 and 10. Since communication is made, communication responsiveness becomes a problem. This is because timers, counters, data registers, etc. are generally 16-bit or 32-bit word devices, and serial communication of data of a large number of timers, counters, data registers is performed. In order to solve this problem, DAU1 and P
Although it is conceivable to integrate the LC11, in this case, there is a problem with means for dealing with the scale of the number of input / output points, and it is difficult to attach a large box to the panel surface of the control panel.
【０００７】この発明は上記問題点を解決するために、
ＰＬＣの構成要素のうち、小型軽量のマイクロプロセッ
サやメモリ部分のみをＤＡＵの箱体に収納し、入出力部
分を外部に設置しようとするものであるが、この場合、
入出力信号は例えば合計で最大２５６点としたら、わず
か３２バイトの情報ではあるが、設定表示等のマンマシ
ンインターフェースに比べてシーケンス制御を行う上で
リアルタイムに近い即応性が求められるという、より大
きな問題が発生する。更に、外部に設けられた多数の入
力ユニットや出力ユニットに対する局番設定等の複雑な
取り扱いが生じることも問題である。In order to solve the above problems, the present invention provides
Among the components of the PLC, only a small and lightweight microprocessor and memory part are housed in the DAU box, and the input / output part is installed outside. In this case,
For example, if the maximum number of input / output signals is 256 points in total, it is only 32 bytes of information, but it is required to have near real-time responsiveness in sequence control compared to man-machine interface such as setting display. The problem occurs. Another problem is that complicated handling such as station number setting for a large number of externally provided input units and output units occurs.
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、プログラマブルコントローラと
データ設定表示器の通信の応答性を向上すると共に、重
量等の問題から発生する入出力点数の制限に対しては入
出力ユニットを外部に設けることで解消し、更に、入出
力ユニットの局番設定が不必要な入出力自動連番割当手
段を提供するものである。The present invention has been made in order to solve the above problems, and improves the response of communication between a programmable controller and a data setting display, and also reduces the number of input / output points caused by problems such as weight. The limitation is solved by providing an input / output unit outside, and further, an input / output automatic serial number assigning means which does not require the station number setting of the input / output unit is provided.
【０００９】[0009]
【課題を解決するための手段】請求項１の発明に係る設
定表示装置は、操作キーの操作内容に応じて表示器に所
定の画面表示を行う第１のマイクロプロセッサと、多数
の入力のＯＮ／ＯＦＦ状態に応じてプログラマブルな電
子的手段により多数の出力のＯＮ／ＯＦＦ制御を行うプ
ログラマブルコントローラ用の第２のマイクロプロセッ
サと、第１及び第２のマイクロプロセッサが共有し各種
デバイスのＯＮ／ＯＦＦ状態や数値データを格納したデ
バイスメモリと、第２のマイクロプロセッサが多数の入
力信号及び出力信号との交信を行うバスインターフェー
スとを一体的に結合し、この結合体とは離した位置に上
記バスインターフェースを介して複数の入力ユニット又
は出力ユニットを接続し、入出力ユニットの入出力信号
を第２のマイクロプロセッサの入出力とすると共に、第
２のマイクロプロセッサは各入出力ユニットの順番と各
入出力の配列を検出記憶するアドレスデータメモリによ
り、プログラマブルコントローラ用のシーケンスプログ
ラムで使用された一連の入力番号又は一連の出力番号に
対応して、入力ユニット又は出力ユニットに対して所定
のアドレスを送信し、入力ユニット又は出力ユニットは
アドレス減算回路により受信アドレスから一定値（例え
ば１）を減じた送信アドレスを発生して、これを次段の
入出力ユニットの受信アドレスとし、受信アドレスが所
定値（例えば０）となった入力ユニット又は出力ユニッ
トが第２のマイクロプロセッサとの間でＯＮ／ＯＦＦ情
報の交信を行なうものである。According to a first aspect of the present invention, a setting display device has a first microprocessor for displaying a predetermined screen on a display according to the contents of operation of an operation key, and a large number of inputs are turned on. ON / OFF of various devices shared by the first and second microprocessors and a second microprocessor for programmable controller that controls ON / OFF of a large number of outputs by programmable electronic means according to ON / OFF state A device memory storing state and numerical data and a bus interface through which a second microprocessor communicates with a large number of input signals and output signals are integrally coupled, and the bus is provided at a position apart from this coupling body. A plurality of input units or output units are connected via an interface, and the input / output signals of the input / output unit are connected to the second micro In addition to the input / output of the processor, the second microprocessor uses the address data memory that detects and stores the order of each input / output unit and the arrangement of each input / output, and a series of input numbers or sequence numbers used in the sequence program for the programmable controller. Corresponding to a series of output numbers, a predetermined address is transmitted to the input unit or output unit, and the input unit or output unit generates a transmission address by subtracting a constant value (for example, 1) from the reception address by the address subtraction circuit. Then, this is used as the reception address of the input / output unit of the next stage, and the input unit or the output unit whose reception address becomes a predetermined value (for example, 0) communicates the ON / OFF information with the second microprocessor. It is something to do.
【００１０】請求項２の発明は、設定表示装置に限定さ
れた点数の入出力インターフェースを設け、プログラマ
ブルコントローラの一部の入力又は出力が直接的に接続
できるようにする。According to a second aspect of the present invention, an input / output interface having a limited number of points is provided in the setting display device so that a part of inputs or outputs of the programmable controller can be directly connected.
【００１１】[0011]
【作用】この発明における設定表示装置は、データ設定
表示装置用の第１のマイクロプロセッサとプログラマブ
ルコントローラ用の第２のマイクロプロセッサとがデバ
イスメモリを共有することで、プログラマブルコントロ
ーラとデータ設定表示装置間の通信の応答性を向上する
ことができる。そして、入出力ユニットに対してはバイ
トシリアルの通信を行なうことにより通信速度を高め、
実用上問題とならないレベルの応答性を確保すると共
に、シーケンスプログラム上で用いられる入出力番号に
対応した自動アドレス設定手段をプログラマブルコント
ローラに持たせることにより、入出力ユニットに対する
局番設定を不要とする。その結果、入出力ユニットは順
不同に順次配列でき、入力と出力は互いに独立した一連
の番号を用いることができる。In the setting display device according to the present invention, the first microprocessor for the data setting display device and the second microprocessor for the programmable controller share the device memory so that the programmable controller and the data setting display device can be connected to each other. It is possible to improve the responsiveness of communication. The communication speed is increased by performing byte serial communication with the input / output unit,
In addition to ensuring a level of responsiveness that does not pose a problem in practice, the programmable controller is provided with an automatic address setting means corresponding to the input / output numbers used in the sequence program, thereby eliminating the need to set the station number for the input / output unit. As a result, the input / output units can be arranged in any order, and the input and output can use independent serial numbers.
【００１２】[0012]
実施例１． ［実施例１の構成］図１はこの発明の実施例１に係るプ
ログラマブルコントローラ付データ設定表示装置の構成
を示すブロック図である。図において、２２は制御盤の
パネル面に取り付けられる一つの箱体内に収納されたプ
ログラマブルコントローラ付データ設定表示装置（以
下、設定表示装置と称する）であり、この設定表示装置
２２は、システムメモリ３ａ内のプログラムで定められ
た手順で動作する第１のマイクロプロセッサ２と、図示
しないプログラムツールによって画面表示の内容が書き
込まれた画面プログラムメモリ４と、キー入力インター
フェース７を介して上記第１のマイクロプロセッサ２に
接続された複数の操作キー６と、画面コントローラ９を
介して上記第１のマイクロプロセッサ２から表示データ
が送られる表示器８と、システムメモリ１３ａ内のプロ
グラムで定められた手順で動作する第２のマイクロプロ
セッサ１２と、図示しないプログラムツールによってシ
ーケンス制御の内容が書き込まれたシーケンスプログラ
ムメモリ１４と、ＰＬＣ機能の入出力のＯＮ／ＯＦＦ情
報やタイマ・カウンタ・データレジスタなどの現在値デ
ータ等が格納され上記第１のマイクロプロセッサ２と上
記第２のマイクロプロセッサ１２が共有するデバイスメ
モリ１５と、入力ユニット２５（後述）及び出力ユニッ
ト２６（後述）のアドレス情報が格納されるアドレスデ
ータメモリ２３と、上記第２のマイクロプロセッサ１２
と入力ユニット２５又は出力ユニット２６との間でバス
通信する際の中継用のバスインターフェース２４を備え
ている。Embodiment 1 FIG. [Structure of Embodiment 1] FIG. 1 is a block diagram showing the structure of a data setting display device with a programmable controller according to Embodiment 1 of the present invention. In the figure, reference numeral 22 is a programmable controller-equipped data setting display device (hereinafter referred to as a setting display device) housed in one box attached to the panel surface of the control panel. The setting display device 22 is a system memory 3a. A first microprocessor 2 which operates according to a procedure defined by a program in the computer, a screen program memory 4 in which the contents of the screen display are written by a program tool (not shown), and the first microprocessor through a key input interface 7. A plurality of operation keys 6 connected to the processor 2, a display 8 to which display data is sent from the first microprocessor 2 via a screen controller 9, and an operation according to a procedure defined by a program in the system memory 13a The second microprocessor 12 and the programming tool (not shown) The sequence program memory 14 in which the contents of the sequence control are written, and the first microprocessor 2 in which ON / OFF information of the PLC function input / output and current value data such as a timer / counter / data register are stored. The device memory 15 shared by the second microprocessor 12, the address data memory 23 in which the address information of the input unit 25 (described later) and the output unit 26 (described later) are stored, and the second microprocessor 12
And a bus interface 24 for relaying the bus communication between the input unit 25 and the output unit 26.
【００１３】また、上記設定表示装置２２と入力ユニッ
ト２５又は出力ユニット２６とはケーブル２７により接
続されている。更に、第１のマイクロプロセッサ２と、
システムメモリ３ａ，画面プログラムメモリ４，キーイ
ンターフェース７，画面コントローラ９とはバス結合さ
れており、第２のマイクロプロセッサ１２と、システム
メモリ１３ａ，シーケンスプログラムメモリ１４，アド
レスデータメモリ２３，バスインターフェース２４もバ
ス結合されている。そして、第１のマイクロプロセッサ
２と第２のマイクロプロセッサ１２は、双方向からアク
セス可能なデバイスメモリ１５を共有している。The setting display device 22 and the input unit 25 or the output unit 26 are connected by a cable 27. Further, a first microprocessor 2,
The system memory 3a, the screen program memory 4, the key interface 7, and the screen controller 9 are bus-coupled, and the second microprocessor 12, the system memory 13a, the sequence program memory 14, the address data memory 23, and the bus interface 24 are also connected. Bus-coupled. Then, the first microprocessor 2 and the second microprocessor 12 share a device memory 15 that is bidirectionally accessible.
【００１４】図１において、２５は例えば８点の入力信
号スイッチ１６が接続された複数の入力ユニット、２６
は例えば８点の出力負荷１８が接続された複数の出力ユ
ニットであり、設定表示装置２２とはそれぞれ別々の箱
体内に収納し、制御盤内に配置されてケーブル２７で直
列的にバス接続されている。In FIG. 1, reference numeral 25 denotes a plurality of input units to which, for example, eight input signal switches 16 are connected, and 26
Is a plurality of output units to which, for example, eight output loads 18 are connected. The output units are housed in separate boxes from the setting display device 22, are arranged in the control panel, and are connected to the cables 27 in series by a bus. ing.
【００１５】図２は上記入力ユニット２５と出力ユニッ
ト２６の詳細な構成を示す図であり、上記バスインター
フェース２４を介しケーブル２７で送受信される例えば
１５個のバスデータ２８は、下記の８個の入出力データ
３２と、１個のステータス信号３３と、１個のステータ
ス信号要求３４と、５個のアドレスデータ３５により構
成される。入出力ユニットのバスインターフェース３０
は、設定表示装置２２のバスインターフェース２４を介
して、又は自ユニットの前段に接続された入出力ユニッ
ト２５又は２６を経由して、送受信される１５個のバス
データ２８を中継し、両者間をバス結合する。また、入
出力ユニットのバスインターフェース３１は、自ユニッ
トの次段に接続された入出力ユニット２５又は２６と送
受信される１５個のバスデータ２８を中継する。FIG. 2 is a diagram showing a detailed configuration of the input unit 25 and the output unit 26. For example, 15 pieces of bus data 28 transmitted / received by the cable 27 via the bus interface 24 are the following 8 pieces. It is composed of input / output data 32, one status signal 33, one status signal request 34, and five address data 35. I / O unit bus interface 30
Relays 15 pieces of transmitted / received bus data 28 via the bus interface 24 of the setting display device 22 or via the input / output unit 25 or 26 connected to the preceding stage of its own unit, Bus join. The bus interface 31 of the input / output unit relays 15 pieces of bus data 28 transmitted / received to / from the input / output unit 25 or 26 connected to the next stage of the own unit.
【００１６】入出力データ３２は、上記バスデータ２８
のうちの例えば８個分のデータであり、入出力のＯＮ／
ＯＦＦ信号を双方向に送受信する。ステータス信号３３
は、上記バスデータ２８のうちの１個分のデータであ
り、入出力ステータス情報を、入力ユニット２５であれ
ば下記の入力ステータスゲート４３から、また出力ユニ
ット２６であれば下記出力ステータスゲート４７から貰
い受け、バスインターフェース３０を介し設定表示装置
２２へ送信される。ステータス信号要求３４は、上記ス
テータス信号３３を貰い受けるために、入力ステータス
ゲート４３又は出力ステータスゲート４７と、入力ゲー
ト４０又は出力ゲート４４を開くためのものである。The input / output data 32 is the bus data 28.
For example, it is data for 8 pieces, and input / output is ON /
The OFF signal is transmitted and received bidirectionally. Status signal 33
Is the data for one of the bus data 28, and the input / output status information is output from the input status gate 43 described below for the input unit 25 or from the output status gate 47 described below for the output unit 26. Received and sent to the setting display device 22 via the bus interface 30. The status signal request 34 is for opening the input status gate 43 or the output status gate 47 and the input gate 40 or the output gate 44 to receive the status signal 33.
【００１７】アドレスデータ３５は、設定表示装置２２
と交信する入出力ユニット２５又は２６を指定するため
のデータであり、設定表示装置２２に接続する最大入出
力点数を例えば２５６点とし、１ユニット８点に１アド
レス割り付けた場合の最大アドレス３２をＢＩＮ値で表
現するに必要な５個のデータを持っている。アドレス減
算回路３６は、設定表示装置２２からバスインターフェ
ース２４及び３０を介して送信される上記アドレスデー
タ３５の現在値から１を減算して、次段に接続された入
出力ユニット２５又は２６に送信するものである。自己
アドレス検出回路３７は、設定表示装置２２からバスイ
ンターフェース２４及び３０を介して送信されるアドレ
スデータ３５を比較し、アドレスデータがＢＩＮ値で所
定値（例えば０）であれば自ユニットの指定になり、自
ユニットが入力ユニット２５のとき下記入力ゲート４０
を開け、自ユニットが出力ユニット２６のとき下記出力
ゲート４４を開ける指令をするものである。ゲート信号
３８は自己アドレス検出回路３７でアドレスデータが所
定値（例えば０）のとき入出力ゲート４０又は４４と、
ステータスゲート４３又は４７を開ける指令信号であ
り、ゲート信号３９は上記ステータス信号要求３４の反
転論理信号である。The address data 35 is stored in the setting display device 22.
This is data for designating the input / output unit 25 or 26 that communicates with, and the maximum number of input / output points connected to the setting display device 22 is 256 points, and the maximum address 32 when 1 address is assigned to 1 unit 8 points It has five pieces of data required to be expressed by a BIN value. The address subtraction circuit 36 subtracts 1 from the current value of the address data 35 transmitted from the setting display device 22 via the bus interfaces 24 and 30, and transmits it to the input / output unit 25 or 26 connected to the next stage. To do. The self-address detection circuit 37 compares the address data 35 transmitted from the setting display device 22 via the bus interfaces 24 and 30, and if the address data is a BIN value with a predetermined value (for example, 0), the self-address detection circuit 37 designates the self-unit. When the own unit is the input unit 25, the following input gate 40
When the self unit is the output unit 26, the following command is issued to open the output gate 44. The gate signal 38 is input / output gate 40 or 44 when the address data is a predetermined value (for example, 0) in the self-address detection circuit 37,
The gate signal 39 is a command signal for opening the status gate 43 or 47, and the gate signal 39 is an inverted logic signal of the status signal request 34.
【００１８】入力ゲート４０は、ゲート信号３８とゲー
ト信号３９の指令により、８点の入力信号スイッチ１６
を下記入力回路インターフェース４１を介して取り込
み、入出力データ３２のバスデータでバスインターフェ
ース３０から設定表示装置２２のバスインターフェース
２４へ送信するときのゲートの役割を果す。入力回路イ
ンターフェース４１は、８点の入力信号スイッチ１６の
ＯＮ／ＯＦＦ信号を光絶縁して取り込み、入力ゲート４
０を介し入出力データ３２で送信するための入力信号４
２を取り込む。ステータスゲート４３は、自己アドレス
検出回路３７からのゲート信号３８とステータス信号要
求３４が送られたとき、入力ユニットとしてのステータ
ス情報を送るためのゲートの役割を果す。The input gate 40 receives the commands of the gate signal 38 and the gate signal 39, and the input signal switch 16 of eight points is input.
Takes in via the input circuit interface 41 described below, and plays the role of a gate when the bus data of the input / output data 32 is transmitted from the bus interface 30 to the bus interface 24 of the setting display device 22. The input circuit interface 41 optically insulates the ON / OFF signals of the eight input signal switches 16 and fetches them.
Input signal 4 for transmission with input / output data 32 via 0
Take in 2. The status gate 43 serves as a gate for sending status information as an input unit when the gate signal 38 and the status signal request 34 from the self address detection circuit 37 are sent.
【００１９】出力ゲート４４は、ゲート信号３８とゲー
ト信号３９の指令により、設定表示装置２２からバスイ
ンターフェース２４，３０を介し送信される入出力デー
タ３２によって、下記出力ラッチメモリと出力インター
フェース４５を介し、８点の出力負荷１８を駆動する役
割を果す。出力ラッチメモリ・出力インターフェース４
５は、８点の出力負荷１８を駆動するための有接点のリ
レーや無接点のトランジスタ、トライアック出力を内蔵
している。ステータスゲート４７は、自己アドレス検出
回路３７からのゲート信号３８とステータス信号要求３
４が送られた時、出力ユニットとしてのステータス情報
を送るためのゲートの役割を果す。The output gate 44 receives the input / output data 32 transmitted from the setting display device 22 through the bus interfaces 24 and 30 in response to the commands of the gate signal 38 and the gate signal 39, and through the output latch memory and the output interface 45 described below. , And plays the role of driving the output load 18 of eight points. Output latch memory / output interface 4
Reference numeral 5 incorporates a contact relay, a non-contact transistor, and a triac output for driving the 8-point output load 18. The status gate 47 receives the gate signal 38 from the self address detection circuit 37 and the status signal request 3
When 4 is sent, it acts as a gate for sending status information as an output unit.
【００２０】［実施例１の動作］以上のとおり構成され
たものにおいて、まず図１に示す構成の動作について説
明する。多数の入力信号スイッチ１６のＯＮ／ＯＦＦ情
報は、入力ユニット２５、バスインターフェース２４及
び第２のマイクロプロセッサ１２を介して後述のバイト
シリアル通信でデバイスメモリ１５に格納される。一
方、多数の出力負荷１８は、シーケンスプログラムメモ
リ１４の内容とデバイスメモリ１５の内容に基づいて第
２のマイクロプロセッサ１２により制御され、バスイン
ターフェース２４、ケーブル２７及び出力ユニット２６
を介してＯＮ／ＯＦＦ動作する。なお、このデバイスメ
モリ１５は、タイマ，カウンタ，データレジスタとして
の役割をもち、例えばある入力のＯＮ／ＯＦＦ回数を計
数した値を記憶したり、他の入力がＯＮしてからの時間
を測定するために内部のクロックパルスを計数するタイ
マの現在値を記憶したりする目的で使用される。操作キ
ー６は、キーインターフェース７を介してシステムメモ
リ３ａのプログラムに基づき、第１のマイクロプロセッ
サ２によって画面プログラムメモリ４の画面データを画
面コントローラ９を介して表示器８に表示する。このと
き、画面データと同じく操作キー６の操作によって表示
器８にモニタされるデータは、第２のマイクロプロセッ
サ１２と共用するデバイスメモリ１５に格納されたデー
タであり、第１のマイクロプロセッサ２とバス結合され
たデバイスメモリ１５より画面コントローラ９を介して
表示器８にモニタされる。また、操作キー６の操作によ
ってデータ変更された内容は、上記と同じくキーインタ
ーフェース７を介して第１のマイクロプロセッサ２より
デバイスメモリ１５へ格納される。このようにデバイス
メモリ１５を共有し、これを介して第１のマイクロプロ
セッサ２と第２のマイクロプロセッサ１２とを結合する
ことで第１のマイクロプロセッサ２と第２のマイクロプ
ロセッサ１２との間のデータ交換が直接行え、両者間の
応答性が格段に向上される。[Operation of Embodiment 1] The operation of the configuration as shown in FIG. The ON / OFF information of the large number of input signal switches 16 is stored in the device memory 15 via the input unit 25, the bus interface 24 and the second microprocessor 12 by byte serial communication described later. On the other hand, the multiple output loads 18 are controlled by the second microprocessor 12 based on the contents of the sequence program memory 14 and the contents of the device memory 15, and the bus interface 24, the cable 27 and the output unit 26 are controlled.
ON / OFF operation via. The device memory 15 functions as a timer, a counter, and a data register, and stores, for example, a value obtained by counting the number of times an input is turned on or off, or measures the time after another input is turned on. Therefore, it is used for the purpose of storing the current value of the timer that counts the internal clock pulse. The operation key 6 causes the first microprocessor 2 to display the screen data of the screen program memory 4 on the display 8 via the screen controller 9 based on the program of the system memory 3a via the key interface 7. At this time, like the screen data, the data monitored on the display 8 by the operation of the operation keys 6 is the data stored in the device memory 15 shared with the second microprocessor 12, and is the same as that of the first microprocessor 2. The device memory 15 connected to the bus is monitored by the display 8 via the screen controller 9. Further, the contents whose data has been changed by the operation of the operation keys 6 are stored in the device memory 15 from the first microprocessor 2 via the key interface 7 as described above. In this way, the device memory 15 is shared, and the first microprocessor 2 and the second microprocessor 12 are coupled to each other via the device memory 15, so that the first microprocessor 2 and the second microprocessor 12 are connected to each other. Data can be exchanged directly, and the responsiveness between the two can be significantly improved.
【００２１】次に、入出力ユニットの構成を示す図２に
ついて説明する。バスインターフェース３０から入力さ
れたアドレスデータ３５は、アドレス減算回路３６によ
って論理的に１を減算して、直ちに後段のバスインター
フェース３１へ送られる。従って、多数の入力ユニット
２５又は出力ユニット２６は、設定表示装置２２から遠
ざかるにつれて一つずつ減算されたアドレスデータを受
取ることになる。一方、自己アドレス検出回路３７は受
信したアドレスデータ３５を全入出力ユニットに共通の
所定値（例えば０）と比較し、これが一致した入出力ユ
ニットのみがゲート信号３８を発生する。このとき、ス
テータス信号要求３４が論理１の時は、ステータスゲー
ト４３又は４７が開き、入力ユニット２５であれば論理
０、出力ユニット２６であれば論理１をステータス信号
３３として設定表示装置２２へ送信する。また、ステー
タス信号要求３４が論理０の時は、入力ゲート４０又は
出力ゲート４４が動作し、入出力データ３２に対して８
点の入力又は出力の信号の受け渡しが行なわれる。この
ためには設定表示装置２２は、各入出力ユニットの入出
力区分を知っておく必要があるが、その処理手順を図３
に基づいて説明する。Next, FIG. 2 showing the structure of the input / output unit will be described. The address data 35 input from the bus interface 30 is logically subtracted by 1 by the address subtraction circuit 36 and immediately sent to the bus interface 31 in the subsequent stage. Therefore, a large number of input units 25 or output units 26 will receive the address data subtracted one by one as they move away from the setting display device 22. On the other hand, the self-address detection circuit 37 compares the received address data 35 with a predetermined value (for example, 0) common to all the input / output units, and only the input / output unit with which this coincides generates the gate signal 38. At this time, when the status signal request 34 is a logic 1, the status gate 43 or 47 is opened, and a logic 0 for the input unit 25 and a logic 1 for the output unit 26 are transmitted to the setting display device 22 as the status signal 33. To do. Further, when the status signal request 34 is logic 0, the input gate 40 or the output gate 44 operates and the input / output data 32 becomes 8
Signals for inputting or outputting points are passed. For this purpose, the setting display device 22 needs to know the input / output section of each input / output unit.
It will be described based on.
【００２２】図３において、まずステップ５０におい
て、設定表示装置２２、入力ユニット２５及び出力ユニ
ット２６に電源を投入する。ステップ５１では、電源投
入直後にアドレスデータ３５を０として送信すると共に
ステータス信号要求３４を論理１として送信する。ステ
ップ５２では、送信アドレスに対応した入出力ユニット
から送られたステータス信号３３を読み取り記憶する。
ステップ５３では、全アドレスの送信が完了したかどう
かを判定する。ステップ５４では、全アドレスの送信未
完了の時に送信アドレスに１を加算する。ステップ５５
では、全アドレスの送信完了時に入出力構成マップを作
成する。ステップ５６では、入出力構成マップを基にし
て入出力番号の割付けテーブルを作成する。ステップ５
７は、上記一連の動作終了を示す。In FIG. 3, first, in step 50, the setting display device 22, the input unit 25 and the output unit 26 are powered on. In step 51, the address data 35 is transmitted as 0 and the status signal request 34 is transmitted as logic 1 immediately after the power is turned on. In step 52, the status signal 33 sent from the input / output unit corresponding to the sending address is read and stored.
In step 53, it is determined whether the transmission of all addresses is completed. In step 54, 1 is added to the transmission address when the transmission of all addresses is incomplete. Step 55
Then, when the transmission of all addresses is completed, the input / output configuration map is created. In step 56, an input / output number allocation table is created based on the input / output configuration map. Step 5
7 indicates the end of the above series of operations.
【００２３】次に、図３の具体的動作について説明す
る。まず、アドレスデータ３５として０が送信される
と、設定表示装置２２に最も近い入力ユニット２５又は
出力ユニット２６（図１の例では入力ユニット２５）が
対象となり、ステータス信号要求３４（論理１）に応じ
てステータス信号３３は論理０（入力ユニットの場合）
又は論理１（出力ユニットの場合）を発生し、第２のマ
イクロプロセッサ１２はこれを読み取り現対象ユニット
が入力ユニットか出力ユニットかをアドレスデータメモ
リ２３に記憶する。同様にして順次、送信アドレスに１
を加えて次段に配列されたユニットの入力又は出力の区
分を読み取り記憶する。このように、第２のマイクロプ
ロセッサ１２は入出力ユニットの多寡にかかわらず最大
システムに対応したアドレスまで順次送信することがで
きる。その結果として作成された入出力番号テーブル５
６の一例を図４に示す。Next, the specific operation of FIG. 3 will be described. First, when 0 is transmitted as the address data 35, the input unit 25 or the output unit 26 (the input unit 25 in the example of FIG. 1) closest to the setting display device 22 is targeted, and the status signal request 34 (logic 1) is sent. Accordingly, status signal 33 is logic 0 (in the case of input unit)
Alternatively, a logic 1 (in the case of an output unit) is generated, and the second microprocessor 12 reads this and stores in the address data memory 23 whether the current target unit is an input unit or an output unit. In the same manner, sequentially set the sending address to 1
In addition, the input or output section of the unit arranged in the next stage is read and stored. In this way, the second microprocessor 12 can sequentially transmit up to the address corresponding to the maximum system regardless of the number of input / output units. I / O number table 5 created as a result
An example of No. 6 is shown in FIG.
【００２４】図４において、設定表示装置２２から近い
接続順にアドレスは００、０１、０２、０３、０４とな
っており、ステータス信号３３による入出力区分によっ
て入力又は出力が確定する。一方、入力に対しては例え
ば符号Ｘを伴う８進番号、出力に対しては例えば符号Ｙ
を伴う８進番号を付ける場合、アドレス００は入力Ｘ０
〜Ｘ７、アドレス０３はこれに続く入力Ｘ１０〜Ｘ１７
となる。このようにして各ユニットには、入力又は出力
別の連番割付けが行われる。ところで、設定表示装置２
２内のシーケンスプログラムメモリ１４では、入力、出
力に対してはそれぞれＸ００〜、Ｙ００〜等の番号で扱
われており、例えばＸ１０〜Ｘ１７の入力信号が必要な
ときはアドレス０３を送信して４番目のユニットの入出
力データ３２を受信すれば良い。なお、図４の入力ユニ
ット２５、出力ユニット２６には入出力番号（Ｘ００〜
Ｘ０７，Ｙ００〜Ｙ０７等）を示す番号ラベル６１を添
付し、ユーザーが識別できるようにしている。In FIG. 4, the addresses are 00, 01, 02, 03, 04 in the order of connection closer to the setting display device 22, and the input or output is determined by the input / output classification by the status signal 33. On the other hand, for input, for example, an octal number with code X, for output, for example, code Y
When adding an octal number accompanied by, enter the address X0
~ X7, address 03 is the following input X10 ~ X17
Becomes In this way, serial numbers are assigned to the respective units by input or output. By the way, the setting display device 2
In the sequence program memory 14 in 2, the input and the output are handled by numbers such as X00 to Y00, and when the input signals of X10 to X17 are required, the address 03 is transmitted to The input / output data 32 of the second unit may be received. The input unit 25 and the output unit 26 shown in FIG.
A number label 61 indicating X07, Y00 to Y07, etc.) is attached so that the user can identify it.
【００２５】実施例２．上記実施例では、すべての入出
力ユニットを設定表示装置２２とは別体の箱体に収めた
ものを示したが、設定表示装置２２と同一の箱体に最低
限度必要な入出力インターフェースを設けて、プログラ
マブルコントローラの一部の入力又は出力が直接的に接
続できるようにしても良い。Embodiment 2 FIG. In the above-described embodiment, all the input / output units are housed in a box separate from the setting display device 22, but the same box as the setting display device 22 is provided with a minimum required input / output interface. Thus, some inputs or outputs of the programmable controller may be directly connected.
【００２６】実施例３．上記実施例では、入出力ユニッ
ト２５又は２６はそれぞれ８点のユニットとしたが、１
６点や３２点などの点数にしても良い。また上記実施例
では入出力ユニットをそれぞれ別体の構成としたが、入
力と出力を一体化したユニットを使用しても良い。Example 3. In the above embodiment, each of the input / output units 25 and 26 is a unit of 8 points.
Scores such as 6 points and 32 points may be used. Further, although the input and output units are separately configured in the above embodiment, a unit in which the input and the output are integrated may be used.
【００２７】[0027]
【発明の効果】以上のように、この発明によればプログ
ラマブルコントローラのマイクロプロセッサとデータ設
定表示装置のマイクロプロセッサとがデバイスメモリを
共有することで、プログラマブルコントローラとデータ
設定表示装置との通信の応答性を向上すると共に、重量
等の問題から発生する入出力点数の制限に対しては入出
力ユニットを外部に設けることで解消し、更に、入出力
ユニットをアドレス減算方式によるバス結合にすること
と、プログラマブルコントローラにアドレスデータメモ
リを設けることで応答性の良い入出力処理が行え、複雑
な組み合わせの入出力局番設定が不必要な入出力自動連
番割当を行える効果がある。As described above, according to the present invention, since the microprocessor of the programmable controller and the microprocessor of the data setting display device share the device memory, the response of the communication between the programmable controller and the data setting display device can be achieved. In addition to improving the portability, the limitation of the number of I / O points caused by problems such as weight is solved by providing an I / O unit outside, and further, the I / O unit is connected to the bus by the address subtraction method. By providing an address data memory in the programmable controller, it is possible to perform input / output processing with good responsiveness, and to perform automatic input / output serial number assignment that does not require complicated combination of input / output station number setting.
【図１】 この発明の実施例に係る設定表示装置の構成
を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a setting display device according to an embodiment of the present invention.
【図２】 上記実施例の入出力ユニットの構成を示すブ
ロック図である。FIG. 2 is a block diagram showing a configuration of an input / output unit of the above embodiment.
【図３】 上記実施例の入出力ユニットの配列を検出す
るフローチャートである。FIG. 3 is a flow chart for detecting the arrangement of the input / output units of the above embodiment.
【図４】 上記実施例の入出力ユニットの配列を示すテ
ーブル図である。FIG. 4 is a table diagram showing an arrangement of input / output units of the above embodiment.
【図５】 従来のデータ表示器とプログラマブルコント
ローラの構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of a conventional data display and a programmable controller.
２ 第１のマイクロプロセッサ、３ａ,１３ａ システ
ムメモリ、４ 画面プログラムメモリ、５ デバイスメ
モリ、６ 操作キー、８ 表示器、１２ 第２のマイク
ロプロセッサ、１４ シーケンスプログラムメモリ、１
６ 入力信号スイッチ、１８ 出力負荷、２３ アドレ
スデータメモリ、２４,３０,３１ バスインターフェー
ス、２５ 入力ユニット、２６ 出力ユニット、３６
アドレス減算回路、３７ 自己アドレス検出回路、４１
入力回路インターフェース、４５ 出力ラッチメモリ
・出力インターフェース、４３,４７ ステータスゲー
ト。2 first microprocessor, 3a, 13a system memory, 4 screen program memory, 5 device memory, 6 operation keys, 8 display, 12 second microprocessor, 14 sequence program memory, 1
6 input signal switch, 18 output load, 23 address data memory, 24, 30, 31 bus interface, 25 input unit, 26 output unit, 36
Address subtraction circuit, 37 Self address detection circuit, 41
Input circuit interface, 45 output latch memory / output interface, 43, 47 status gate.
Claims (2)
定の画面表示を行う第１のマイクロプロセッサと、多数
の入力のＯＮ／ＯＦＦ状態に応じてプログラマブルな電
子的手段により多数の出力のＯＮ／ＯＦＦ制御を行うプ
ログラマブルコントローラ用の第２のマイクロプロセッ
サと、上記第１及び第２のマイクロプロセッサが共有し
各種デバイスのＯＮ／ＯＦＦ状態や数値データを格納し
たデバイスメモリと、上記第２のマイクロプロセッサが
上記多数の入力信号及び出力信号との交信を行うバスイ
ンターフェースとを一体的に結合し、この結合体とは離
した位置に上記バスインターフェースを介して順次直列
にバス接続された複数の入力ユニット又は出力ユニット
を設置し、当該入出力ユニットの入出力信号を上記第２
のマイクロプロセッサの入出力とすると共に、上記第２
のマイクロプロセッサは上記各入出力ユニットの順番と
各入出力の配列を検出記憶するアドレスデータメモリに
より、上記プログラマブルコントローラ用のシーケンス
プログラムで使用された一連の入力番号又は一連の出力
番号に対応して、上記入力ユニット又は出力ユニットに
対して所定のアドレスを送信し、上記入力ユニット又は
出力ユニットはアドレス減算回路により受信アドレスか
ら一定値を減じた送信アドレスを発生して、これを次段
の入出力ユニットの受信アドレスとし、受信アドレスが
所定値となった入力ユニット又は出力ユニットが上記第
２のマイクロプロセッサとの間でＯＮ／ＯＦＦ情報の交
信を行なうことを特徴とする設定表示装置。1. A first microprocessor for displaying a predetermined screen on a display according to the operation content of an operation key, and a large number of outputs by programmable electronic means according to ON / OFF states of a large number of inputs. A second microprocessor for a programmable controller that performs ON / OFF control, a device memory that stores ON / OFF states of various devices and numerical data shared by the first and second microprocessors, and the second microprocessor. A microprocessor integrally couples a bus interface for communicating with the large number of input signals and output signals, and a plurality of buses serially connected to each other at a position apart from the combined body via the bus interface. An input unit or output unit is installed, and the input / output signal of the input / output unit is set to the second
And the second input and output of the microprocessor
Of the input / output unit and the address data memory for detecting and storing the arrangement of each input / output, corresponding to a series of input numbers or a series of output numbers used in the sequence program for the programmable controller. , A predetermined address is transmitted to the input unit or the output unit, and the input unit or the output unit generates a transmission address by subtracting a certain value from the reception address by the address subtraction circuit, and outputs this to the input / output of the next stage. A setting display device, characterized in that an input unit or an output unit whose reception address is a predetermined value communicates ON / OFF information with the second microprocessor.
入出力インターフェースが設けられ、プログラマブルコ
ントローラの一部の入力又は出力が直接的に接続できる
ことを特徴とする請求項１記載の設定表示装置。2. The setting display device according to claim 1, wherein the setting display device is provided with an input / output interface having a limited number of points, and a part of inputs or outputs of the programmable controller can be directly connected. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17276095A JPH096418A (en) | 1995-06-14 | 1995-06-14 | Setting display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17276095A JPH096418A (en) | 1995-06-14 | 1995-06-14 | Setting display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH096418A true JPH096418A (en) | 1997-01-10 |
Family
ID=15947831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17276095A Pending JPH096418A (en) | 1995-06-14 | 1995-06-14 | Setting display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH096418A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6725283B2 (en) | 2001-11-30 | 2004-04-20 | Mitsubishi Denki Kabushiki Kaisha | Programmable controller |
| US7062422B2 (en) | 2000-10-02 | 2006-06-13 | Keyence Corporation | PLC system construction support tool and PLC system program development support tool including the same |
-
1995
- 1995-06-14 JP JP17276095A patent/JPH096418A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7062422B2 (en) | 2000-10-02 | 2006-06-13 | Keyence Corporation | PLC system construction support tool and PLC system program development support tool including the same |
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| DE10229887B4 (en) * | 2001-11-30 | 2014-09-18 | Mitsubishi Denki K.K. | Programmable control device |
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