JPH0964042A - Manufacture of semiconductor device - Google Patents
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- JPH0964042A JPH0964042A JP23611995A JP23611995A JPH0964042A JP H0964042 A JPH0964042 A JP H0964042A JP 23611995 A JP23611995 A JP 23611995A JP 23611995 A JP23611995 A JP 23611995A JP H0964042 A JPH0964042 A JP H0964042A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に層間絶縁膜の表面を平坦化するために
用いて好適である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and is particularly suitable for flattening the surface of an interlayer insulating film.
【０００２】[0002]
【従来の技術】近年、半導体装置における素子の高集積
化及び微細化に伴い、装置のさらなる高速動作や電気的
特性の高性能化を達成するために例えばアルミニウム配
線や多結晶シリコン配線などの多層化が進められてい
る。このように配線の多層化が進行すると、下層配線上
に形成されて表面に凹凸のあるシリコン酸化膜などの層
間絶縁膜の上に形成される上層配線が、その凹凸による
段差のために断線したり、段差部でのフォトリソグラフ
ィの解像不良のために配線間ショートを起こしたりする
といった不良が生じてしまう。このような事態を回避し
て配線の多層化を実現するためには、下層配線上に形成
された層間絶縁膜の表面を平坦化することが必要にな
る。2. Description of the Related Art In recent years, with higher integration and miniaturization of elements in a semiconductor device, in order to achieve higher speed operation of the device and higher performance of electrical characteristics, for example, a multi-layer structure such as aluminum wiring or polycrystalline silicon wiring is used. Is being promoted. As the wiring becomes multi-layered in this way, the upper layer wiring formed on the lower layer wiring and on the interlayer insulating film such as a silicon oxide film having unevenness on the surface is disconnected due to the step due to the unevenness. Alternatively, a defect such as a short circuit between wirings due to a poor resolution of photolithography at the step portion may occur. In order to avoid such a situation and realize multi-layer wiring, it is necessary to flatten the surface of the interlayer insulating film formed on the lower wiring.
【０００３】この平坦化技術の一つとして、下層配線間
にダミー配線パターンを形成する方法がある。この方法
について、図６を参照して簡単に説明する。As one of the flattening techniques, there is a method of forming a dummy wiring pattern between lower layer wirings. This method will be briefly described with reference to FIG.
【０００４】まず、図６（ａ）に示すように、シリコン
基板１０１上にシリコン酸化膜１０２を形成し、このシ
リコン酸化膜１０２上に下層配線１０３のパターンを形
成する。First, as shown in FIG. 6A, a silicon oxide film 102 is formed on a silicon substrate 101, and a pattern of a lower wiring 103 is formed on the silicon oxide film 102.
【０００５】この段階で上下配線を絶縁分離する層間絶
縁膜１０４を形成すると、図６（ｂ）に示すように、下
層配線１０３が疎または密に形成された部分は平坦にな
るが、下層配線１０３の疎密の境界領域では層間絶縁膜
１０４の表面に下層配線１０３に起因した段差が形成さ
れてしまい、層間絶縁膜１０４表面の全体を平坦化する
ことができない。When the interlayer insulating film 104 for insulating the upper and lower wirings is formed at this stage, as shown in FIG. 6B, the portion where the lower layer wiring 103 is sparsely or densely formed becomes flat, but the lower layer wiring is formed. In the dense / dense boundary region of 103, a step due to the lower layer wiring 103 is formed on the surface of the interlayer insulating film 104, and the entire surface of the interlayer insulating film 104 cannot be flattened.
【０００６】そこで、図６（ｃ）に示すように、下層配
線１０３間に、この下層配線１０３と同じ程度の膜厚を
有するダミー配線１０５のパターンを均等間隔で形成す
る。これによって、下層配線１０３とダミー配線１０５
とからなるパターンが密に形成されることになって、こ
のパターン上に形成される層間絶縁膜１０６の表面には
急峻な段差が形成されず、層間絶縁膜１０４表面の全体
を平坦化することができる。この結果、層間絶縁膜１０
６上に形成される上層配線（図示せず）の断線やデフォ
ーカスなどが生じることがなくなる。Therefore, as shown in FIG. 6C, a pattern of dummy wirings 105 having the same thickness as the lower layer wiring 103 is formed between the lower layer wirings 103 at equal intervals. Thereby, the lower layer wiring 103 and the dummy wiring 105
Since a pattern consisting of and is formed densely, a steep step is not formed on the surface of the interlayer insulating film 106 formed on this pattern, and the entire surface of the interlayer insulating film 104 is flattened. You can As a result, the interlayer insulating film 10
The upper layer wiring (not shown) formed on 6 will not be disconnected or defocused.
【０００７】また、別の平坦化技術として、いわゆるエ
ッチバック法が知られている。このエッチバック法は、
下層配線上に形成されて表面に凹凸のあるシリコン酸化
膜などの層間絶縁膜上の全面にフォトレジストを塗布
し、このフォトレジストと層間絶縁膜とのエッチングレ
ートが同じになる条件でドライエッチングを行い、層間
絶縁膜の表面を平坦にする技術である。As another flattening technique, a so-called etch back method is known. This etch back method is
A photoresist is applied to the entire surface of an interlayer insulating film such as a silicon oxide film formed on the lower layer wiring and having irregularities on the surface, and dry etching is performed under the condition that the etching rate of this photoresist and that of the interlayer insulating film are the same. This is a technique for flattening the surface of the interlayer insulating film.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上述の
ダミー配線を形成する方法によると、このダミー配線１
０５と下層配線１０３や図示しない上層配線との間で寄
生容量が生じて、素子の動作スピードが低下することに
なってしまう。However, according to the method for forming the dummy wiring described above, the dummy wiring 1
05 and the lower layer wiring 103 or an upper layer wiring (not shown), a parasitic capacitance is generated and the operation speed of the element is reduced.
【０００９】また、エッチバック法によると、エッチン
グが進行するにつれてフォトレジストから露出する層間
絶縁膜の面積が増加するために、ドライエッチングのマ
ッチング点を一定に維持することができず、エッチング
の共鳴点がずれてしまう。このような共鳴点のずれは、
エッチングパワーやガス流量比などを調節することによ
り制御可能であるが、エッチングの進行につれて層間絶
縁膜の露出面積が増えていくので、これに合わせてエッ
チングパワーなどを調節するのは煩雑である。Further, according to the etch back method, since the area of the interlayer insulating film exposed from the photoresist increases as the etching progresses, the matching point of the dry etching cannot be kept constant, and the resonance of the etching occurs. The points are out of alignment. Such a shift of the resonance point is
It can be controlled by adjusting the etching power or the gas flow rate ratio, but the exposed area of the interlayer insulating film increases as the etching progresses, and it is complicated to adjust the etching power or the like accordingly.
【００１０】この結果、エッチバック法では、層間絶縁
膜のエッチング速度が場所によって不均一になり、層間
絶縁膜を十分に平坦化することが困難であった。As a result, in the etch back method, the etching rate of the interlayer insulating film becomes uneven depending on the location, and it is difficult to sufficiently flatten the interlayer insulating film.
【００１１】そこで、本発明の目的は、素子の動作スピ
ードを低下させることなく、比較的簡単な方法によって
層間絶縁膜を十分に平坦化することのできる半導体装置
の製造方法を提供することである。Therefore, an object of the present invention is to provide a method of manufacturing a semiconductor device in which the interlayer insulating film can be sufficiently planarized by a relatively simple method without lowering the operation speed of the element. .
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、表面の高さが互
いに異なる少なくとも３つの領域を有する第１の絶縁膜
上に、前記第１の絶縁膜の表面の高さに応じた被覆率の
レジストパターンを領域ごとに形成する工程と、前記レ
ジストパターンをマスクとして、総ての領域において前
記第１の絶縁膜をエッチングする工程と、前記レジスト
パターンを除去する工程と、しかる後、前記第１の絶縁
膜上の全面に第２の絶縁膜を形成する工程とを有する。In order to achieve the above-mentioned object, a method of manufacturing a semiconductor device according to the present invention comprises: a first insulating film having at least three regions having different surface heights; A step of forming a resist pattern having a coverage ratio according to the height of the surface of the first insulating film for each area; a step of etching the first insulating film in all areas using the resist pattern as a mask; The method includes the steps of removing the resist pattern and thereafter forming a second insulating film on the entire surface of the first insulating film.
【００１３】本発明の一態様においては、前記第１の絶
縁膜の表面の高さが最も高い領域には前記レジストパタ
ーンを形成しないようにするとともに、その他の領域の
前記レジストパターンの被覆率を、前記最も高い領域と
の前記第１の絶縁膜の表面の高さの差に基づいて定める
ようにした。In one aspect of the present invention, the resist pattern is not formed in a region where the height of the surface of the first insulating film is the highest, and the coverage of the resist pattern in other regions is reduced. , And is determined based on the difference in height of the surface of the first insulating film from the highest region.
【００１４】本発明の一態様においては、前記第１の絶
縁膜をエッチングする工程において、前記第１の絶縁膜
のエッチング量が、いずれか２つの領域間の前記第１の
絶縁膜の表面の高さの差と実質的に同じになるようにし
た。In one aspect of the present invention, in the step of etching the first insulating film, the etching amount of the first insulating film is the surface of the first insulating film between any two regions. It was made to be substantially the same as the height difference.
【００１５】[0015]
【発明の実施の形態】以下、本発明を一実施形態につき
図面を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
【００１６】図１〜３は、本実施形態によりＤＲＡＭ表
面の絶縁膜の平坦化を行う方法を工程順に示した断面図
である。図１（ａ）に示すように、シリコン基板１上に
は、層間絶縁膜１０表面の高さが互いに異なる３つの領
域Ａ、Ｂ、Ｃが存在する。領域ＡはＤＲＡＭのメモリセ
ル領域であり、領域Ｂ、Ｃは周辺回路領域である。1 to 3 are sectional views showing a method of planarizing an insulating film on the surface of a DRAM according to this embodiment in the order of steps. As shown in FIG. 1A, on the silicon substrate 1, there are three regions A, B, and C having different heights on the surface of the interlayer insulating film 10. Area A is a memory cell area of the DRAM, and areas B and C are peripheral circuit areas.
【００１７】領域Ａには、シリコン基板１上に膜厚２０
ｎｍ程度のゲート酸化膜２を介して、メモリセルを構成
するＭＯＳトランジスタのゲート電極３が膜厚１５０ｎ
ｍ程度で形成されている。また、ゲート電極３の側面は
サイドウォール酸化膜５で覆われている。また、これら
ゲート電極３及びサイドウォール酸化膜５を覆うように
膜厚１５０ｎｍ程度のシリコン酸化膜６が形成されてい
る。In the region A, a film thickness of 20 is formed on the silicon substrate 1.
The gate electrode 3 of the MOS transistor forming the memory cell has a film thickness of 150 n via the gate oxide film 2 of about nm.
It is formed in about m. The side surface of the gate electrode 3 is covered with the sidewall oxide film 5. A silicon oxide film 6 having a film thickness of about 150 nm is formed so as to cover the gate electrode 3 and the sidewall oxide film 5.
【００１８】さらに、領域Ａのシリコン酸化膜６上に
は、メモリセルキャパシタの下部電極となる膜厚１５０
ｎｍ程度の多結晶シリコン膜８が形成されている。この
多結晶シリコン膜８は、図示省略したＭＯＳトランジス
タのソース・ドレインと接続されている。また、領域Ａ
には、全面に形成された膜厚３０ｎｍ程度の容量絶縁膜
７を介して多結晶シリコン膜８と対向するとともに、メ
モリセルキャパシタの上部電極となる膜厚２００ｎｍ程
度の多結晶シリコン膜９が形成されている。さらに、多
結晶シリコン膜９上の全面には、膜厚７００ｎｍ程度の
層間絶縁膜１０が形成されている。領域Ａにおいて、こ
の層間絶縁膜１０表面のシリコン基板１表面からの高さ
（Ｈ0 ）は、１４００ｎｍ程度である。Further, on the silicon oxide film 6 in the region A, a film thickness 150 to be a lower electrode of the memory cell capacitor.
A polycrystalline silicon film 8 having a thickness of about nm is formed. The polycrystalline silicon film 8 is connected to the source / drain of a MOS transistor (not shown). In addition, area A
A polycrystalline silicon film 9 having a thickness of about 200 nm, which faces the polycrystalline silicon film 8 with a capacitive insulating film 7 having a thickness of about 30 nm formed on the entire surface, and which serves as an upper electrode of the memory cell capacitor. Has been done. Further, an interlayer insulating film 10 having a film thickness of about 700 nm is formed on the entire surface of the polycrystalline silicon film 9. In the region A, the height (H 0 ) of the surface of the interlayer insulating film 10 from the surface of the silicon substrate 1 is about 1400 nm.
【００１９】領域Ｂには、シリコン基板１上に膜厚２０
ｎｍ程度のゲート酸化膜２を介してＭＯＳトランジスタ
のゲート電極３が膜厚１５０ｎｍ程度で形成されてい
る。また、ゲート電極３の側面はサイドウォール酸化膜
５で覆われている。また、これらゲート電極３及びサイ
ドウォール酸化膜５を覆うように膜厚１５０ｎｍ程度の
シリコン酸化膜６が形成されている。In the region B, a film thickness of 20 is formed on the silicon substrate 1.
A gate electrode 3 of a MOS transistor is formed with a film thickness of about 150 nm through a gate oxide film 2 of about nm. The side surface of the gate electrode 3 is covered with the sidewall oxide film 5. A silicon oxide film 6 having a film thickness of about 150 nm is formed so as to cover the gate electrode 3 and the sidewall oxide film 5.
【００２０】さらに、領域Ｂのシリコン酸化膜６上に
は、膜厚３０ｎｍ程度の容量絶縁膜７が全面に形成され
ている。さらに、容量絶縁膜７上の全面には、膜厚７０
０ｎｍ程度の層間絶縁膜１０が形成されている。領域Ｂ
において、層間絶縁膜１０表面のシリコン基板１表面か
らの高さ（Ｈ1 ）は、１０５０ｎｍ程度である。Further, on the silicon oxide film 6 in the region B, a capacitive insulating film 7 having a film thickness of about 30 nm is formed on the entire surface. Furthermore, a film thickness of 70 is formed on the entire surface of the capacitive insulating film 7.
The interlayer insulating film 10 having a thickness of about 0 nm is formed. Area B
In, the height (H 1 ) of the surface of the interlayer insulating film 10 from the surface of the silicon substrate 1 is about 1050 nm.
【００２１】領域Ｃには、シリコン基板１上に、膜厚２
０ｎｍ程度のゲート酸化膜２、膜厚１５０ｎｍ程度のシ
リコン酸化膜６、膜厚３０ｎｍ程度の容量絶縁膜７、及
び、膜厚７００ｎｍ程度の層間絶縁膜１０が順次形成さ
れている。領域Ｃにおいて、層間絶縁膜１０表面のシリ
コン基板１表面からの高さ（Ｈ2 ）は、９００ｎｍ程度
である。In the region C, the film thickness 2 is formed on the silicon substrate 1.
A gate oxide film 2 having a thickness of about 0 nm, a silicon oxide film 6 having a thickness of about 150 nm, a capacitor insulating film 7 having a thickness of about 30 nm, and an interlayer insulating film 10 having a thickness of about 700 nm are sequentially formed. In the region C, the height (H 2 ) of the surface of the interlayer insulating film 10 from the surface of the silicon substrate 1 is about 900 nm.
【００２２】本実施形態において、上記３つの領域Ａ、
Ｂ、Ｃの表面を平坦化するには、まず、図１（ｂ）に示
すように、領域Ｂに被覆率４４％（開孔率５６％）のレ
ジストパターン１１ａを形成するとともに、領域Ｃに被
覆率６２％（開孔率３８％）のレジストパターン１１ｂ
を形成する。なお、各レジストパターン１１ａ、１１ｂ
の高さは１．２〜２．０μｍ程度である。In the present embodiment, the three areas A,
In order to flatten the surfaces of B and C, first, as shown in FIG. 1B, a resist pattern 11a having a coverage rate of 44% (aperture ratio of 56%) is formed in the area B, and the area C is formed. Resist pattern 11b with a coverage of 62% (aperture rate of 38%)
To form In addition, each resist pattern 11a, 11b
Has a height of about 1.2 to 2.0 μm.
【００２３】図４は、図１（ｂ）を上から見た平面図で
ある。この図４から明らかなように、レジストパターン
１１ａ、１１ｂはともに領域の境界に平行なライン＆ス
ペースのパターンに加工されている。領域Ｂのレジスト
パターン１１ａでは、線幅０．８μｍ程度の各レジスト
が、１．０μｍ程度の等間隔に配置されている。領域Ｃ
のレジストパターン１１ｂでは、線幅０．８μｍ程度の
各レジストが、０．５μｍ程度の等間隔に配置されてい
る。FIG. 4 is a plan view of FIG. 1B viewed from above. As is clear from FIG. 4, both resist patterns 11a and 11b are processed into a line & space pattern parallel to the boundary of the regions. In the resist pattern 11a in the region B, each resist having a line width of about 0.8 μm is arranged at equal intervals of about 1.0 μm. Area C
In the resist pattern 11b, resists having a line width of about 0.8 μm are arranged at equal intervals of about 0.5 μm.
【００２４】本実施形態では、層間絶縁膜１０の表面の
高さに応じて、この高さと負の相関関係にある被覆率の
レジストパターン１１ａ、１１ｂを形成する。より具体
的には、領域Ｂ、Ｃのレジストパターン１１ａ、１１ｂ
の被覆率を、領域Ａとの層間絶縁膜１０の表面の高さの
差（段差）に基づいて定めるようにしている。これにつ
いて、図５を参照して説明する。図５は、本実施形態に
おいて、各領域間の段差とレジスト被覆率との関係を示
すグラフであり、領域Ｂ、Ｃに形成されるレジストパタ
ーンのレジスト被覆率（％）を縦軸に、領域Ａと領域
Ｂ、Ｃとの層間絶縁膜１０表面の高さの差（ｎｍ）を横
軸にとったものである。In this embodiment, according to the height of the surface of the interlayer insulating film 10, the resist patterns 11a and 11b having a coverage ratio having a negative correlation with this height are formed. More specifically, the resist patterns 11a and 11b in the regions B and C, respectively.
The coverage is determined based on the difference in height (step) between the surface of the interlayer insulating film 10 and the area A. This will be described with reference to FIG. FIG. 5 is a graph showing the relationship between the level difference between the regions and the resist coverage in the present embodiment. The resist coverage (%) of the resist pattern formed in the regions B and C is plotted on the vertical axis. The horizontal axis represents the difference (nm) in the height of the surface of the interlayer insulating film 10 between A and the regions B and C.
【００２５】図５から明らかなように、本実施形態で
は、段差に略比例したレジスト被覆率で、領域Ｂ、Ｃに
レジストパターン１１ａ、１１ｂを形成する。つまり、
領域Ａと領域Ｂとでは層間絶縁膜１０表面の高さの差
（図１（ａ）のＬ1 ）が３５０ｎｍ程度であるので、領
域Ｂに形成するレジストパターン１１ａの被覆率を４４
％とした。また、領域Ａと領域Ｃとでは層間絶縁膜１０
表面の高さの差（図１（ａ）のＬ2 ）が５００ｎｍ程度
であるので、領域Ｃに形成するレジストパターン１１ｂ
の被覆率を６２％とした。As is clear from FIG. 5, in the present embodiment, the resist patterns 11a and 11b are formed in the regions B and C with the resist coverage ratio substantially proportional to the step. That is,
Since the difference in height of the surface of the interlayer insulating film 10 (L 1 in FIG. 1A) between the regions A and B is about 350 nm, the coverage of the resist pattern 11a formed in the region B is 44.
%. In the area A and the area C, the interlayer insulating film 10 is formed.
Since the difference in surface height (L 2 in FIG. 1A) is about 500 nm, the resist pattern 11b formed in the region C
The coating rate was 62%.
【００２６】このように、段差に略比例した被覆率で領
域Ｂ、Ｃにレジストパターン１１ａ、１１ｂを形成する
ことにより、平坦化を行った後の各領域間の段差を効率
的に減少させることができる。なお、レジストパターン
１１ａ、１１ｂは、各領域の層間絶縁膜１０のシリコン
基板１表面からの高さと略比例した被覆率で形成するよ
うにしてもよい。この場合、領域Ａにも、層間絶縁膜１
０表面の高さに応じた被覆率でレジストパターンを形成
してもよい。As described above, the resist patterns 11a and 11b are formed in the regions B and C at a coverage ratio substantially proportional to the step, so that the step between the regions after the planarization is efficiently reduced. You can The resist patterns 11a and 11b may be formed with a coverage substantially proportional to the height of the interlayer insulating film 10 in each region from the surface of the silicon substrate 1. In this case, the interlayer insulating film 1 is also formed in the region A.
0 The resist pattern may be formed with a coverage ratio according to the height of the surface.
【００２７】次に、図２（ａ）に示すように、レジスト
パターン１１ａ、１１ｂをマスクとして層間絶縁膜１０
に異方性エッチングを施し、全面を３５０ｎｍ程度エッ
チバックする。しかる後、アッシングによりレジストパ
ターン１１ａ、１１ｂを除去する。これにより、領域Ａ
の層間絶縁膜１０表面までの高さは１０５０ｎｍ程度と
なり、領域Ｂの層間絶縁膜１０表面にはレジストパター
ン１１ａと同じパターンで凹凸が形成される。また、領
域Ｃの層間絶縁膜１０表面にはレジストパターン１１ｂ
と同じパターンで凹凸が形成される。Next, as shown in FIG. 2A, the interlayer insulating film 10 is formed using the resist patterns 11a and 11b as masks.
Is anisotropically etched, and the entire surface is etched back by about 350 nm. Then, the resist patterns 11a and 11b are removed by ashing. As a result, the area A
The height to the surface of the interlayer insulating film 10 is about 1050 nm, and unevenness is formed on the surface of the interlayer insulating film 10 in the region B in the same pattern as the resist pattern 11a. Further, the resist pattern 11b is formed on the surface of the interlayer insulating film 10 in the region C.
The unevenness is formed in the same pattern as.
【００２８】このとき、層間絶縁膜１０のエッチバック
量を、領域Ａ、Ｂ間の段差である３５０ｎｍ程度とした
ので、領域Ａの層間絶縁膜１０の表面の高さと、領域Ｂ
のレジストパターン１１ａで被覆されていた部分の層間
絶縁膜１０の表面の高さは略等しくなっている。また、
領域Ｃについては、被覆率の高いレジストパターン１１
ｂで覆われていたため、層間絶縁膜１０の表面の高さは
９００ｎｍ程度のままで実質的にほとんど変化していな
い。At this time, the etching back amount of the interlayer insulating film 10 is set to about 350 nm which is the step between the regions A and B, so that the height of the surface of the interlayer insulating film 10 in the region A and the region B.
The heights of the surfaces of the interlayer insulating film 10 covered with the resist pattern 11a are substantially the same. Also,
In the area C, the resist pattern 11 having a high coverage rate is used.
Since it was covered with b, the height of the surface of the interlayer insulating film 10 remained at about 900 nm and substantially remained unchanged.
【００２９】次に、図２（ｂ）に示すように、層間絶縁
膜１０上の全面に、減圧ＣＶＤ法、常圧ＣＶＤ法あるい
はプラズマＣＶＤ法、またはこれらの組み合わせによ
り、膜厚７００ｎｍ程度の層間絶縁膜１２を形成する。
この層間絶縁膜１２は層間絶縁膜１０表面の凹凸を埋め
込んで成長していくため、層間絶縁膜１２の表面は、領
域Ａだけでなく領域Ｃにおいても略水平に平坦化され
る。また、領域Ｂにおいては、層間絶縁膜１０表面の凹
凸がかなり軽減される。Next, as shown in FIG. 2B, an interlayer having a film thickness of about 700 nm is formed on the entire surface of the interlayer insulating film 10 by a low pressure CVD method, an atmospheric pressure CVD method, a plasma CVD method, or a combination thereof. The insulating film 12 is formed.
Since the interlayer insulating film 12 grows by filling the irregularities on the surface of the interlayer insulating film 10, the surface of the interlayer insulating film 12 is planarized substantially horizontally not only in the region A but also in the region C. Further, in the region B, the unevenness on the surface of the interlayer insulating film 10 is considerably reduced.
【００３０】この結果、層間絶縁膜１０の表面で最初３
５０ｎｍ程度で急峻であった領域Ａ、Ｂ間の段差を、非
常に緩やかにすることができる。また、層間絶縁膜１０
の表面で最初１５０ｎｍ程度あった領域Ｂ、Ｃ間の急峻
な段差についても同様である。さらに、層間絶縁膜１０
の表面で最初５００ｎｍ程度あった領域Ａ、Ｃ間の段差
を、１５０ｎｍ程度に低減することができる。このよう
に、層間絶縁膜１２の表面については、層間絶縁膜１０
の表面に比べてより優れた平坦度を得ることができる。As a result, the first 3
The level difference between the regions A and B, which was steep at about 50 nm, can be made very gentle. In addition, the interlayer insulating film 10
The same applies to the steep step between regions B and C, which was initially about 150 nm on the surface of. Further, the interlayer insulating film 10
It is possible to reduce the level difference between the regions A and C, which was initially about 500 nm on the surface of the above, to about 150 nm. Thus, regarding the surface of the interlayer insulating film 12, the interlayer insulating film 10
It is possible to obtain better flatness than that of the surface.
【００３１】次に、図３に示すように、層間絶縁膜１２
上に、上層配線として、ＭＯＳトランジスタのビット線
などのアルミ配線１３をパターン形成する。このアルミ
配線１３を形成するに当たっては、領域Ａ、Ｂ間および
領域Ｂ、Ｃ間の段差が緩やかで且つ全体が十分に平坦化
されているので、たとえこのアルミ配線１３が領域Ａ〜
Ｃに跨がって形成されたとしても、層間絶縁膜１２表面
の段差のために、アルミ配線１３が断線したり、露光時
にデフォーカスを起こしたり、反射によりアルミ配線１
３が細くなるなどの不良が生じることがない。Next, as shown in FIG. 3, the interlayer insulating film 12 is formed.
An aluminum wiring 13 such as a bit line of a MOS transistor is patterned on the upper layer as an upper layer wiring. In forming the aluminum wiring 13, the steps between the regions A and B and between the regions B and C are gentle and the entire surface is sufficiently flattened.
Even if it is formed over C, the aluminum wiring 13 is broken due to the step on the surface of the interlayer insulating film 12, defocusing occurs during exposure, or the aluminum wiring 1 is caused by reflection.
No defect such as thinning of 3 occurs.
【００３２】本実施形態では、レジストパターン１１
ａ、１１ｂを領域の境界に平行なライン＆スペースのパ
ターンに形成したが、本発明はこれに限られるものでは
なく、レジストパターンは格子状などの任意のパターン
で形成してよい。In this embodiment, the resist pattern 11
Although a and 11b are formed in a line and space pattern parallel to the boundary of the regions, the present invention is not limited to this, and the resist pattern may be formed in any pattern such as a grid pattern.
【００３３】また、本実施形態では、領域Ａ、Ｂ、Ｃの
３つの領域を平坦化するようにしたが、本発明は４つ以
上の領域を平坦化するのに適用することも可能である。In this embodiment, the three areas A, B and C are flattened, but the present invention can be applied to flatten four or more areas. .
【００３４】また、本実施形態では、領域Ａと領域Ｂと
の層間絶縁膜１０表面の高さの差の分だけエッチングを
行うようにしたが、どのような位置にアルミ配線１３を
形成するかに応じて、領域Ａと領域Ｃとの層間絶縁膜１
０表面の高さの差の分だけエッチングを行うようにして
もよい。これにより、層間絶縁膜１２表面の領域Ａと領
域Ｃとの高さの差をほとんどなくすことができる。Further, in the present embodiment, the etching is performed by the difference in height of the surface of the interlayer insulating film 10 between the region A and the region B, but at what position the aluminum wiring 13 is formed. Insulating layer 1 between region A and region C according to
The etching may be performed by the difference in the height of the 0 surface. This makes it possible to almost eliminate the difference in height between the region A and the region C on the surface of the interlayer insulating film 12.
【００３５】[0035]
【発明の効果】以上説明したように、本発明によると、
表面の高さが互いに異なる少なくとも３つの領域を有す
る第１の絶縁膜上に、第１の絶縁膜の表面の高さに応じ
た被覆率のレジストパターンを領域ごとに形成し、この
レジストパターンをマスクとして総ての領域において第
１の絶縁膜をエッチングしてから、全面に第２の絶縁膜
を形成するようにしたので、総ての領域において第２の
絶縁膜の表面を十分に平坦化することができる。また、
下層配線間にダミー配線パターンを形成しないため、上
層配線との間で寄生容量が生じて、素子の動作スピード
が低下することがない。また、エッチバック法のよう
に、エッチングの進行につれて層間絶縁膜の露出面積が
変化するということがないので、エッチングパワーなど
を調節するというような煩雑な作業を必要とすることな
く、簡単な方法で十分な平坦化を実現することができ
る。従って、層間絶縁膜表面の段差に起因する上層配線
の断線などの不良が生じることがなくなるので、信頼性
の高い半導体装置を得ることが可能となる。As described above, according to the present invention,
A resist pattern having a coverage ratio corresponding to the height of the surface of the first insulating film is formed for each region on the first insulating film having at least three regions whose surface heights are different from each other. Since the first insulating film is etched in all regions as a mask and then the second insulating film is formed on the entire surface, the surface of the second insulating film is sufficiently flattened in all regions. can do. Also,
Since the dummy wiring pattern is not formed between the lower layer wirings, parasitic capacitance is not generated between the lower layer wirings and the upper layer wirings, and the operation speed of the element does not decrease. Also, unlike the etch back method, the exposed area of the interlayer insulating film does not change as the etching progresses, so a simple method without the need for complicated operations such as adjusting the etching power. Can achieve sufficient flatness. Therefore, a defect such as disconnection of the upper layer wiring due to the step on the surface of the interlayer insulating film does not occur, so that a highly reliable semiconductor device can be obtained.
【００３６】また、第１の絶縁膜の表面の高さが最も高
い領域にはレジストパターンを形成しないようにすると
ともに、その他の領域のレジストパターンの被覆率を、
最も高い領域との第１の絶縁膜の表面の高さの差に基づ
いて定めるようにした場合には、平坦化を行った後の各
領域間の段差を効率的に減少させることができ、より一
層の平坦化を実現することができる。Further, the resist pattern is not formed in the region where the height of the surface of the first insulating film is the highest, and the coverage of the resist pattern in other regions is
When it is determined based on the difference in height of the surface of the first insulating film from the highest region, the step difference between the respective regions after the flattening can be efficiently reduced, Further flattening can be realized.
【００３７】また、第１の絶縁膜をエッチングする工程
において、第１の絶縁膜のエッチング量が、いずれか２
つの領域間の第１の絶縁膜の表面の高さの差と実質的に
同じになるようにした場合には、エッチング後におい
て、これら２つの領域間の高さの差を著しく小さくする
ことができて、さらなる平坦化を実現することができ
る。In the step of etching the first insulating film, the etching amount of the first insulating film is 2
If the height difference of the surface of the first insulating film between the two regions is made substantially the same, the height difference between these two regions can be made extremely small after etching. As a result, further flattening can be realized.
【図１】本発明の一実施形態の半導体装置の製造方法を
工程順に示す断面図である。FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
【図２】本発明の一実施形態の半導体装置の製造方法を
工程順に示す断面図である。2A to 2D are cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
【図３】本発明の一実施形態の半導体装置の製造方法を
工程順に示す断面図である。FIG. 3 is a cross-sectional view showing the method of manufacturing the semiconductor device of the embodiment of the present invention in the order of steps.
【図４】図１（ｂ）を上から見た平面図である。FIG. 4 is a plan view of FIG. 1 (b) viewed from above.
【図５】図１〜３に示された各領域Ａ、Ｂ、Ｃ間の段差
とレジスト被覆率との関係を示すグラフである。FIG. 5 is a graph showing the relationship between the level difference between the areas A, B, and C shown in FIGS. 1 to 3 and the resist coverage.
【図６】下層配線間にダミー配線パターンを形成する平
坦化方法を説明するための図である。FIG. 6 is a diagram for explaining a flattening method for forming a dummy wiring pattern between lower layer wirings.
Ａ、Ｂ、Ｃ 領域 １ シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ５ サイドウォール酸化膜 ６ シリコン酸化膜 ７ 容量絶縁膜 ８、９ 多結晶シリコン膜 １０ 層間絶縁膜 １２ 層間絶縁膜 １１ａ、１１ｂ レジストパターン １３ アルミ配線 A, B, C regions 1 Silicon substrate 2 Gate oxide film 3 Gate electrode 5 Side wall oxide film 6 Silicon oxide film 7 Capacitive insulating film 8, 9 Polycrystalline silicon film 10 Interlayer insulating film 12 Interlayer insulating film 11a, 11b Resist pattern 13 Aluminum wiring
Claims (3)
つの領域を有する第１の絶縁膜上に、前記第１の絶縁膜
の表面の高さに応じた被覆率のレジストパターンを領域
ごとに形成する工程と、 前記レジストパターンをマスクとして、総ての領域にお
いて前記第１の絶縁膜をエッチングする工程と、 前記レジストパターンを除去する工程と、 しかる後、前記第１の絶縁膜上の全面に第２の絶縁膜を
形成する工程とを有することを特徴とする半導体装置の
製造方法。1. At least 3 surfaces having different heights
Forming a resist pattern for each region on the first insulating film having two regions with a coverage corresponding to the height of the surface of the first insulating film, and using the resist pattern as a mask A step of etching the first insulating film in the region, a step of removing the resist pattern, and a step of forming a second insulating film over the entire surface of the first insulating film. A method for manufacturing a characteristic semiconductor device.
い領域には前記レジストパターンを形成しないようにす
るとともに、その他の領域の前記レジストパターンの被
覆率を、前記最も高い領域との前記第１の絶縁膜の表面
の高さの差に基づいて定めるようにしたことを特徴とす
る請求項１に記載の半導体装置の製造方法。2. The resist pattern is not formed in the region where the height of the surface of the first insulating film is the highest, and the coverage of the resist pattern in the other regions is the same as that of the highest region. 2. The method for manufacturing a semiconductor device according to claim 1, wherein the determination is made based on a difference in height of the surface of the first insulating film.
において、前記第１の絶縁膜のエッチング量が、いずれ
か２つの領域間の前記第１の絶縁膜の表面の高さの差と
実質的に同じになるようにしたことを特徴とする請求項
１または２に記載の半導体装置の製造方法。3. In the step of etching the first insulating film, the etching amount of the first insulating film is substantially equal to the difference in height of the surface of the first insulating film between any two regions. 3. The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor devices are made the same.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23611995A JPH0964042A (en) | 1995-08-22 | 1995-08-22 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23611995A JPH0964042A (en) | 1995-08-22 | 1995-08-22 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964042A true JPH0964042A (en) | 1997-03-07 |
Family
ID=16996032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23611995A Withdrawn JPH0964042A (en) | 1995-08-22 | 1995-08-22 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964042A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153488A (en) * | 1995-09-02 | 1997-06-10 | Lg Semicon Co Ltd | Insulation film structure of semiconductor element and its flattening method |
-
1995
- 1995-08-22 JP JP23611995A patent/JPH0964042A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153488A (en) * | 1995-09-02 | 1997-06-10 | Lg Semicon Co Ltd | Insulation film structure of semiconductor element and its flattening method |
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