JPH0962716A - 回路設計方法及び回路設計装置 - Google Patents
回路設計方法及び回路設計装置Info
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- JPH0962716A JPH0962716A JP7233526A JP23352695A JPH0962716A JP H0962716 A JPH0962716 A JP H0962716A JP 7233526 A JP7233526 A JP 7233526A JP 23352695 A JP23352695 A JP 23352695A JP H0962716 A JPH0962716 A JP H0962716A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】自動設計の際、遅延バツフアの無駄な挿入やク
リテイカルパスの遅延時間の増大を防止できなかつた。 【解決手段】回路上のある二点間に論理素子を挿入する
場合、その挿入位置を経由する他の経路の置換を考慮
し、最終的に論理素子を挿入する場所を決定する。
リテイカルパスの遅延時間の増大を防止できなかつた。 【解決手段】回路上のある二点間に論理素子を挿入する
場合、その挿入位置を経由する他の経路の置換を考慮
し、最終的に論理素子を挿入する場所を決定する。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 発明の属する技術分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 発明の実施の形態 （１）回路設計装置の構成 （２）各種情報の形式 （２−１）定義 （２−２）ホールド時間違反経路情報 （２−３）バツフア挿入位置結果 （３）挿入位置の決定手順 （３−１）手順の概略 （３−２）ステツプＳＰ７の詳細な処理内容 （４）他の実施例 発明の効果
【０００２】
【発明の属する技術分野】本発明は半導体集積回路の論
理設計に用いる設計方法及びこの方法を用いる設計装置
に関するものである。
理設計に用いる設計方法及びこの方法を用いる設計装置
に関するものである。
【０００３】
【従来の技術】一般に、同期信号（以下「クロツク」と
いう）の変化点で入力信号を取り込み信号値を保持する
記憶素子（以下「フリツプフロツプ」という）において
は、変化点の前後の期間で入力信号が変化すると誤動作
が生じる可能性がある。従つてフリツプフロツプには、
図８に示すように、クロツク変化点の前後の期間に入力
信号の変化を禁止する期間が規定されている。クロツク
変化点の直前の期間はセツトアツプ時間と呼ばれ、クロ
ツク変化点の直後の期間はホールド時間と呼ばれる。
いう）の変化点で入力信号を取り込み信号値を保持する
記憶素子（以下「フリツプフロツプ」という）において
は、変化点の前後の期間で入力信号が変化すると誤動作
が生じる可能性がある。従つてフリツプフロツプには、
図８に示すように、クロツク変化点の前後の期間に入力
信号の変化を禁止する期間が規定されている。クロツク
変化点の直前の期間はセツトアツプ時間と呼ばれ、クロ
ツク変化点の直後の期間はホールド時間と呼ばれる。
【０００４】ここでは図９の回路を例に、２つの記憶素
子間でデータを受渡しする場合を考える。なお図中、レ
ジスタＲＯ、Ｒ１はそれぞれＤフリツプフロツプを示
す。またＤ、ＣＫ及びＱはそれぞれＤフリツプフロツプ
のデータ入力ピン、クロツク入力ピン及びデータ出力ピ
ンを示す。さらにＴpdは、クロツクＣＫの変化後にレジ
スタＲ０のデータ入力ピンに入力されたデータがレジス
タＲ０内に保持された後、データ出力ピンＱに出力され
るまでの時間を示している。またＴdataは、レジスタＲ
０のデータ出力ピンＱが所定の処理（operation ）を受
けた後、レジスタＲ１のデータ入力ピンＤに達するまで
の時間を示している。
子間でデータを受渡しする場合を考える。なお図中、レ
ジスタＲＯ、Ｒ１はそれぞれＤフリツプフロツプを示
す。またＤ、ＣＫ及びＱはそれぞれＤフリツプフロツプ
のデータ入力ピン、クロツク入力ピン及びデータ出力ピ
ンを示す。さらにＴpdは、クロツクＣＫの変化後にレジ
スタＲ０のデータ入力ピンに入力されたデータがレジス
タＲ０内に保持された後、データ出力ピンＱに出力され
るまでの時間を示している。またＴdataは、レジスタＲ
０のデータ出力ピンＱが所定の処理（operation ）を受
けた後、レジスタＲ１のデータ入力ピンＤに達するまで
の時間を示している。
【０００５】さて理想的な動作環境下におけるクロツク
は全て同じタイミングで変化するため、レジスタＲ１側
で正しい値を保持するためには、次式
は全て同じタイミングで変化するため、レジスタＲ１側
で正しい値を保持するためには、次式
【数１】 を満たさなければならない。しかし実際上のクロツク網
には配線やバツフアリングの影響による遅延が存在し、
各フリツプフロツプでその遅延量が異なるためクロツク
到達時間の差が生じる。これを「クロツクスキユー」と
いう。
には配線やバツフアリングの影響による遅延が存在し、
各フリツプフロツプでその遅延量が異なるためクロツク
到達時間の差が生じる。これを「クロツクスキユー」と
いう。
【０００６】図９ではレジスタＲ０とレジスタＲ１のク
ロツクスキユーを三角形（delay ）の記号で表してい
る。この時間をＴckで表す。このクロツクスキユーを考
慮すると、上記（１）式は、次式
ロツクスキユーを三角形（delay ）の記号で表してい
る。この時間をＴckで表す。このクロツクスキユーを考
慮すると、上記（１）式は、次式
【数２】 のように書き換えることができる。この（２）式は、ク
ロツクスキユーがある場合、データのホールド時間Ｔho
ldをそれだけ長く取らなければいけないことを表してい
る。
ロツクスキユーがある場合、データのホールド時間Ｔho
ldをそれだけ長く取らなければいけないことを表してい
る。
【０００７】
【発明が解決しようとする課題】このようにフリツプフ
ロツプ間で正しくデータを受け渡すためには、（２）式
を満たす必要がある。そのためには幾つかの「クロツク
スキユー対策」がある。まず１つは、ホールド時間Ｔho
ldを小さくすること。また１つは、Ｔpdを大きくするこ
と。１つは、Ｔckを小さくすること。１つは、Ｔdataを
大きくすることである。ここで１つ目と２つ目の対策
は、フリツプフロツプ固有の特性であり、回路設計者が
それ自体制御することは難しい。しかし例えば半導体設
計者側でこれらの特性の違うフリツプフロツプを幾つか
用意しておけば、回路設計者側でそれらを選択的に利用
することにより、これらの特性を疑似的に制御すること
は可能である。
ロツプ間で正しくデータを受け渡すためには、（２）式
を満たす必要がある。そのためには幾つかの「クロツク
スキユー対策」がある。まず１つは、ホールド時間Ｔho
ldを小さくすること。また１つは、Ｔpdを大きくするこ
と。１つは、Ｔckを小さくすること。１つは、Ｔdataを
大きくすることである。ここで１つ目と２つ目の対策
は、フリツプフロツプ固有の特性であり、回路設計者が
それ自体制御することは難しい。しかし例えば半導体設
計者側でこれらの特性の違うフリツプフロツプを幾つか
用意しておけば、回路設計者側でそれらを選択的に利用
することにより、これらの特性を疑似的に制御すること
は可能である。
【０００８】また３つ目の対策、すなわちクロツクスキ
ユーを少なくするという対策は、フリツプフロツプ素子
数が多くなるとクロツクを全て均等に分配することが非
常に困難になる。３つ目の対策を達成する一つの方策と
しては、多ビツト構成のフリツプフロツプを利用して自
己ループ的に接続するという方法がある。ただし多ビツ
トフリツプフロツプのビツト構成は種類が限られている
ため、その最適な組合せ（どのフリツプフロツプ群を一
つの多ビツトフリツプフロツプに割り当てるか）の選択
は一般に難しい。４つ目の対策は、フリツプフロツプ間
を論理を変えずに遅延量を大きくすることである。最も
簡単なのは非反転バツフアを挿入することである。一般
にこの方法は他の方法と比べて容易に行うことができる
ため良く用いられる。
ユーを少なくするという対策は、フリツプフロツプ素子
数が多くなるとクロツクを全て均等に分配することが非
常に困難になる。３つ目の対策を達成する一つの方策と
しては、多ビツト構成のフリツプフロツプを利用して自
己ループ的に接続するという方法がある。ただし多ビツ
トフリツプフロツプのビツト構成は種類が限られている
ため、その最適な組合せ（どのフリツプフロツプ群を一
つの多ビツトフリツプフロツプに割り当てるか）の選択
は一般に難しい。４つ目の対策は、フリツプフロツプ間
を論理を変えずに遅延量を大きくすることである。最も
簡単なのは非反転バツフアを挿入することである。一般
にこの方法は他の方法と比べて容易に行うことができる
ため良く用いられる。
【０００９】しかしながらこの４つ目の対策のようにフ
リツプフロツプ間にバツフアを挿入する方法は、その挿
入位置が問題になることがある。効率的な挿入位置を図
１０の回路例を用いて考える。ここで図１０（Ａ）は遅
延バツフアを挿入する前の原回路であり、レジスタＲ０
とＲ１の出力がそれぞれ論理素子Ｕ０を経由してフリツ
プフロツプＲ２の入力に接続されている。ここで論理素
子Ｕ０は遅延量が小さいため、Ｒ０及びＲ１のどちらの
フリツプフロツプからの入力に対してもフリツプフロツ
プＲ２においてホールド時間違反が起きると仮定する。
リツプフロツプ間にバツフアを挿入する方法は、その挿
入位置が問題になることがある。効率的な挿入位置を図
１０の回路例を用いて考える。ここで図１０（Ａ）は遅
延バツフアを挿入する前の原回路であり、レジスタＲ０
とＲ１の出力がそれぞれ論理素子Ｕ０を経由してフリツ
プフロツプＲ２の入力に接続されている。ここで論理素
子Ｕ０は遅延量が小さいため、Ｒ０及びＲ１のどちらの
フリツプフロツプからの入力に対してもフリツプフロツ
プＲ２においてホールド時間違反が起きると仮定する。
【００１０】この場合、ホールド時間を確保するために
遅延補償用のバツフアを挿入する際に２通りの方法があ
る。１つの方法は、図１０（Ｂ）に示すように、フリツ
プフロツプＲ０及びＲ１の出力の直後に遅延バツフアを
挿入する方法である。これにより双方の経路のホールド
時間を確保することができる。このとき必要なバツフア
数は２つである。もう１つの方法は、図１０（Ｃ）に示
すように、フリツプフロツプＲ２の入力の直前に遅延バ
ツフアを挿入する方法である。この方法によつても双方
の経路についてホールド時間を確保することができる
が、必要なバツフア数は１つで済む。
遅延補償用のバツフアを挿入する際に２通りの方法があ
る。１つの方法は、図１０（Ｂ）に示すように、フリツ
プフロツプＲ０及びＲ１の出力の直後に遅延バツフアを
挿入する方法である。これにより双方の経路のホールド
時間を確保することができる。このとき必要なバツフア
数は２つである。もう１つの方法は、図１０（Ｃ）に示
すように、フリツプフロツプＲ２の入力の直前に遅延バ
ツフアを挿入する方法である。この方法によつても双方
の経路についてホールド時間を確保することができる
が、必要なバツフア数は１つで済む。
【００１１】この結果だけからすると、遅延バツフアは
フリツプフロツプの直前に挿入すれば良いとも考えられ
るが、必ずしもこのような接続が良いとは限らない。例
えば図１１の回路例の場合には、むしろフリツプフロツ
プＲ０の出力直後の方が効率的である。つまり遅延バツ
フアの挿入によりホールド時間を補償する場合、同じ効
果を得るのにも幾つかの挿入位置があり、その挿入位置
によつて必要とするバツフアの数が異なるということで
ある。実際の設計では、上記の例で挙げた問題が組み合
わされて起こるため、人手で最適な挿入位置を見つける
のは一般に難しい。
フリツプフロツプの直前に挿入すれば良いとも考えられ
るが、必ずしもこのような接続が良いとは限らない。例
えば図１１の回路例の場合には、むしろフリツプフロツ
プＲ０の出力直後の方が効率的である。つまり遅延バツ
フアの挿入によりホールド時間を補償する場合、同じ効
果を得るのにも幾つかの挿入位置があり、その挿入位置
によつて必要とするバツフアの数が異なるということで
ある。実際の設計では、上記の例で挙げた問題が組み合
わされて起こるため、人手で最適な挿入位置を見つける
のは一般に難しい。
【００１２】例えばある経路に遅延バツフアを挿入する
ことによる他の経路に与える影響を図１２の回路例を用
いて考える。図１２（Ａ）は遅延バツフアを挿入する前
の原回路である。ここでフリツプフロツプＲ０の出力は
図中斜線で示した部分回路を通つた後、論理素子Ｕ０を
経由してフリツプフロツプＲ２の入力へ接続されてい
る。なおこの部分回路の遅延量はホールド時間を満たす
ほど十分大きいものとする。またフリツプフロツプＲ１
の出力は論理素子Ｕ０のみを経由してフリツプフロツプ
Ｒ２の入力へ接続されている。
ことによる他の経路に与える影響を図１２の回路例を用
いて考える。図１２（Ａ）は遅延バツフアを挿入する前
の原回路である。ここでフリツプフロツプＲ０の出力は
図中斜線で示した部分回路を通つた後、論理素子Ｕ０を
経由してフリツプフロツプＲ２の入力へ接続されてい
る。なおこの部分回路の遅延量はホールド時間を満たす
ほど十分大きいものとする。またフリツプフロツプＲ１
の出力は論理素子Ｕ０のみを経由してフリツプフロツプ
Ｒ２の入力へ接続されている。
【００１３】そしてこの例では、フリツプフロツプＲ２
においてフリツプフロツプＲ１からの入力に対してホー
ルド時間違反が起きると仮定する。ここでホールド時間
を確保するために遅延補償用の遅延バツフアを挿入する
ことを考える。まず図１２（Ｂ）のようにフリツプフロ
ツプＲ２の入力の直前に挿入する場合を考える。
においてフリツプフロツプＲ１からの入力に対してホー
ルド時間違反が起きると仮定する。ここでホールド時間
を確保するために遅延補償用の遅延バツフアを挿入する
ことを考える。まず図１２（Ｂ）のようにフリツプフロ
ツプＲ２の入力の直前に挿入する場合を考える。
【００１４】このように接続すると、フリツプフロツプ
Ｒ１からＲ２にデータを伝達するのに必要なホールド時
間は確保されるのだが、これと同時にフリツプフロツプ
Ｒ０から斜線で示す部分回路、論理素子Ｕ０を経由して
フリツプフロツプＲ２に至る経路も遅延時間が長くなつ
てしまう。もしこの経路がクリテイカルパス（すなわち
回路の中で最も遅延の長い経路）であつた場合には、逆
にセツトアツプ時間違反を起こす可能性がでてくる。こ
のクリテイカルパスの遅延時間の増大は回路動作速度の
低下を意味するので、これは深刻な問題である。
Ｒ１からＲ２にデータを伝達するのに必要なホールド時
間は確保されるのだが、これと同時にフリツプフロツプ
Ｒ０から斜線で示す部分回路、論理素子Ｕ０を経由して
フリツプフロツプＲ２に至る経路も遅延時間が長くなつ
てしまう。もしこの経路がクリテイカルパス（すなわち
回路の中で最も遅延の長い経路）であつた場合には、逆
にセツトアツプ時間違反を起こす可能性がでてくる。こ
のクリテイカルパスの遅延時間の増大は回路動作速度の
低下を意味するので、これは深刻な問題である。
【００１５】この例の場合には、図１２（Ｃ）に示すよ
うに、フリツプフロツプＲ１の出力の直後に挿入するの
が最も望ましい接続になる。さらに図１３で示した例で
は、図１１の例に加えて、フリツプフロツプＲ１の出力
から分岐して十分に遅い回路を経由した後にフリツプフ
ロツプＲ３へ到達する経路がある。よつてフリツプフロ
ツプＲ１の出力の直後に遅延バツフアを挿入するとフリ
ツプフロツプＲ１からフリツプフロツプＲ３に至る経路
の遅延を増加させることになる。
うに、フリツプフロツプＲ１の出力の直後に挿入するの
が最も望ましい接続になる。さらに図１３で示した例で
は、図１１の例に加えて、フリツプフロツプＲ１の出力
から分岐して十分に遅い回路を経由した後にフリツプフ
ロツプＲ３へ到達する経路がある。よつてフリツプフロ
ツプＲ１の出力の直後に遅延バツフアを挿入するとフリ
ツプフロツプＲ１からフリツプフロツプＲ３に至る経路
の遅延を増加させることになる。
【００１６】従つてこの回路例の場合、最も望ましい挿
入位置は分岐点Ｊ０と論理回路Ｕ０との間である。以上
述べたように、ホールド時間違反を補償するために挿入
する遅延バツフアの挿入位置を決定することは非常に難
しい。現在ではこの作業を人手に頼つているが、近年に
おける回路規模の急激な増大に伴い、それも不可能にな
つてきている。
入位置は分岐点Ｊ０と論理回路Ｕ０との間である。以上
述べたように、ホールド時間違反を補償するために挿入
する遅延バツフアの挿入位置を決定することは非常に難
しい。現在ではこの作業を人手に頼つているが、近年に
おける回路規模の急激な増大に伴い、それも不可能にな
つてきている。
【００１７】本発明は以上の点を考慮してなされたもの
で、遅延バツフアを無駄なく挿入でき、かつクリテイカ
ルパスの遅延時間を増大させずに済む挿入位置を自動的
に実行することができる回路設計方法及び回路設計装置
を提案しようとするものである。
で、遅延バツフアを無駄なく挿入でき、かつクリテイカ
ルパスの遅延時間を増大させずに済む挿入位置を自動的
に実行することができる回路設計方法及び回路設計装置
を提案しようとするものである。
【００１８】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、回路上のある二点間に論理素子を
挿入する場合、その挿入位置を経由する他の経路の遅延
を考慮して論理素子の挿入位置を決定するようにする。
め本発明においては、回路上のある二点間に論理素子を
挿入する場合、その挿入位置を経由する他の経路の遅延
を考慮して論理素子の挿入位置を決定するようにする。
【００１９】
【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。
施例を詳述する。
【００２０】（１）回路設計装置の構成 図１に回路設計装置の全体構成を示す。この回路設計装
置１はホールド時間違反を起こしている経路に関する情
報と、文字によつて表現された回路記述とを記録媒体等
から入力し、これら情報に基づいてホールド時間違反を
補償する遅延バツフアの挿入位置を決定する。ただし設
計対象である回路で使用するクロツクは単相であると仮
定する。また設計対象である回路中に含まれる記憶素子
は１ビツト構成のフリツプフロツプだけであると仮定す
る。さらに単純化のため、挿入する遅延バツフアは非反
転バツフアの１種類だけを用いるものとする。
置１はホールド時間違反を起こしている経路に関する情
報と、文字によつて表現された回路記述とを記録媒体等
から入力し、これら情報に基づいてホールド時間違反を
補償する遅延バツフアの挿入位置を決定する。ただし設
計対象である回路で使用するクロツクは単相であると仮
定する。また設計対象である回路中に含まれる記憶素子
は１ビツト構成のフリツプフロツプだけであると仮定す
る。さらに単純化のため、挿入する遅延バツフアは非反
転バツフアの１種類だけを用いるものとする。
【００２１】さてこの回路設計装置１は、ホールド時間
違反を起こしている経路のリストであるホールド時間違
反経路情報Ｓ１と、文字によつて表現された回路記述Ｓ
２とを挿入位置決定部２に入力し、これら違反経路リス
ト及び回路記述に基づいてホールド時間を補償する遅延
バツフアの挿入位置を決定する。なお処理結果は、挿入
位置決定部２よりバツフア挿入位置情報Ｓ３として出力
される。
違反を起こしている経路のリストであるホールド時間違
反経路情報Ｓ１と、文字によつて表現された回路記述Ｓ
２とを挿入位置決定部２に入力し、これら違反経路リス
ト及び回路記述に基づいてホールド時間を補償する遅延
バツフアの挿入位置を決定する。なお処理結果は、挿入
位置決定部２よりバツフア挿入位置情報Ｓ３として出力
される。
【００２２】（２）各種情報の形式 （２−１）定義 続いてホールド時間違反経路情報Ｓ１及びバツフア挿入
位置情報Ｓ３等、回路設計装置１が取り扱う情報の形式
を示す。なおここで示した情報の形式は単なる一例であ
り、記憶容量や処理時間の効率化のために別の形式を取
ることも可能である。以下、情報の形式に関する語句を
図２に示すように定義する。まずフイールドは１つの情
報を格納する領域をいうものとし、レコードはこのよう
なフイールドを要素とする集合をいうものとする。また
リストはレコードを要素とする集合をいうものとする。
位置情報Ｓ３等、回路設計装置１が取り扱う情報の形式
を示す。なおここで示した情報の形式は単なる一例であ
り、記憶容量や処理時間の効率化のために別の形式を取
ることも可能である。以下、情報の形式に関する語句を
図２に示すように定義する。まずフイールドは１つの情
報を格納する領域をいうものとし、レコードはこのよう
なフイールドを要素とする集合をいうものとする。また
リストはレコードを要素とする集合をいうものとする。
【００２３】さらに集合の要素数を表すのに「Ｎ（集合
名）」という表記を用いるものとし、集合のｎ番目の要
素を参照するために「集合名（ｎ）」という表記を用い
るものとする。またレコード中のフイールドを参照する
ため「レコード名．フイールド名」という表記を用いる
ものとする。
名）」という表記を用いるものとし、集合のｎ番目の要
素を参照するために「集合名（ｎ）」という表記を用い
るものとする。またレコード中のフイールドを参照する
ため「レコード名．フイールド名」という表記を用いる
ものとする。
【００２４】（２−２）ホールド時間違反経路情報 まず図３にホールド時間違反経路情報の形式を示す。こ
のホールド時間違反経路情報は、ホールド時間違反を起
こしている経路の両端に位置する２つのフリツプフロツ
プ名によつて表される。この「ホールド時間違反経路情
報」のレコードは、図３に示すように、「送ＦＦ」フイ
ールドと「受ＦＦ」フイールドとの２つのフイールドか
らなる。
のホールド時間違反経路情報は、ホールド時間違反を起
こしている経路の両端に位置する２つのフリツプフロツ
プ名によつて表される。この「ホールド時間違反経路情
報」のレコードは、図３に示すように、「送ＦＦ」フイ
ールドと「受ＦＦ」フイールドとの２つのフイールドか
らなる。
【００２５】（２−３）バツフア挿入位置結果 続いて図４にバツフア挿入位置結果の形式を示す。この
バツフア挿入位置結果は遅延バツフアを挿入する位置を
示すリストである。この「バツフア挿入位置結果」レコ
ードは、図４に示すように、「セル」フイールドと「ピ
ン」フイールドとの２つのフイールドからなる。この形
式によつて、回路中のどの「セル」のどの「ピン」の直
前にバツフアを挿入すれば良いかを表している。
バツフア挿入位置結果は遅延バツフアを挿入する位置を
示すリストである。この「バツフア挿入位置結果」レコ
ードは、図４に示すように、「セル」フイールドと「ピ
ン」フイールドとの２つのフイールドからなる。この形
式によつて、回路中のどの「セル」のどの「ピン」の直
前にバツフアを挿入すれば良いかを表している。
【００２６】（３）挿入位置の決定手順 （３−１）手順の概略 図５に、挿入位置決定部２による挿入位置の決定処理手
順を示す。まず回路設計装置１は、ステツプＳＰ２に示
すように、挿入位置決定部２にホールド時間違反経路情
報を読み込み、この集合をＲとして記憶する。続いてス
テツプＳＰ３に移り、文字で表現された回路記述を読み
込み、各経路の遅延量を解析して最大遅延時間ｄmax を
得る。
順を示す。まず回路設計装置１は、ステツプＳＰ２に示
すように、挿入位置決定部２にホールド時間違反経路情
報を読み込み、この集合をＲとして記憶する。続いてス
テツプＳＰ３に移り、文字で表現された回路記述を読み
込み、各経路の遅延量を解析して最大遅延時間ｄmax を
得る。
【００２７】次のステツプＳＰ４ではパラメータｉを１
に設定し、続くステツプＳＰ５においてパラメータｉが
ホールド時間違反経路の要素数ＮR に対して大きいか否
か判定する。因に肯定結果が得られた場合、挿入位置決
定部２はステツプＳＰ６の処理に移り、全経路を対象に
生成された「バツフア挿入位置結果」レコードを出力し
て挿入位置決定処理を終了する。
に設定し、続くステツプＳＰ５においてパラメータｉが
ホールド時間違反経路の要素数ＮR に対して大きいか否
か判定する。因に肯定結果が得られた場合、挿入位置決
定部２はステツプＳＰ６の処理に移り、全経路を対象に
生成された「バツフア挿入位置結果」レコードを出力し
て挿入位置決定処理を終了する。
【００２８】これに対して否定結果が得られた場合、挿
入位置決定部２はステツプＳＰ７に移る。ここで挿入位
置決定部２はパラメータｉに対応する各経路Ｒi につい
てホールド時間違反の有無を確認し、違反があつた場合
には経路上に存在する全セルの全入力ピンを対象として
遅延バツフアの挿入による効果と影響を求め、ホールド
時間違反の改善に最も効果的な位置を求める。なお挿入
位置決定部２はこれらの処理により効果的な遅延バツフ
アの挿入位置が特定されると、これらの情報に基づいて
「バツフア挿入位置結果」レコードを作成する。
入位置決定部２はステツプＳＰ７に移る。ここで挿入位
置決定部２はパラメータｉに対応する各経路Ｒi につい
てホールド時間違反の有無を確認し、違反があつた場合
には経路上に存在する全セルの全入力ピンを対象として
遅延バツフアの挿入による効果と影響を求め、ホールド
時間違反の改善に最も効果的な位置を求める。なお挿入
位置決定部２はこれらの処理により効果的な遅延バツフ
アの挿入位置が特定されると、これらの情報に基づいて
「バツフア挿入位置結果」レコードを作成する。
【００２９】この処理の終了後、挿入位置決定部２はス
テツプＳＰ８に進み、パラメータｉの値を更新してステ
ツプＳＰ５の判定処理に戻り、ホールド時間違反のあつ
た全経路についての作成処理が終了するまでステツプＳ
Ｐ５−ステツプＳＰ７−ステツプＳＰ８−ステツプＳＰ
５の処理を繰り返すようになされている。
テツプＳＰ８に進み、パラメータｉの値を更新してステ
ツプＳＰ５の判定処理に戻り、ホールド時間違反のあつ
た全経路についての作成処理が終了するまでステツプＳ
Ｐ５−ステツプＳＰ７−ステツプＳＰ８−ステツプＳＰ
５の処理を繰り返すようになされている。
【００３０】（３−２）ステツプＳＰ７の詳細な処理内
容 さてステツプＳＰ７の具体的な処理手順を図６及び図７
に示す。まず挿入位置決定部２はステツプＳＰ５からス
テツプＳＰ７に移るとステツプＳＰ１１に入り、Ｒi の
経路について遅延量を計算し、ホールド時間違反がある
か否か確認する。ここで経路にホールド時間違反がない
と判別された場合には否定結果を得、挿入位置決定部２
はそのままステツプＳＰ８に進む。
容 さてステツプＳＰ７の具体的な処理手順を図６及び図７
に示す。まず挿入位置決定部２はステツプＳＰ５からス
テツプＳＰ７に移るとステツプＳＰ１１に入り、Ｒi の
経路について遅延量を計算し、ホールド時間違反がある
か否か確認する。ここで経路にホールド時間違反がない
と判別された場合には否定結果を得、挿入位置決定部２
はそのままステツプＳＰ８に進む。
【００３１】一方、経路にホールド時間違反があると判
別された場合には肯定結果を得、続くステツプＳＰ１２
に移り、「ホールド時間違反経路情報（Ｒi ）」レコー
ドの「送ＦＦ」フイールドから「ホールド時間違反経路
情報（Ｒi ）」レコードの「受ＦＦ」フイールドに至る
経路上に存在する「セル」の集合Ｃを求める。この後、
挿入位置決定部２はステツプＳＰ１３に移り、パラメー
タｊに１を代入する一方、パラメータｎに０を代入して
ステツプＳＰ１４に移る。ここでパラメータｊはステツ
プＳＰ１４〜ステツプＳＰ２６で与えられる繰り返し処
理ルーチンの処理回数を表し、具体的には集合Ｃに属す
る各セルの通し番号に相当する。
別された場合には肯定結果を得、続くステツプＳＰ１２
に移り、「ホールド時間違反経路情報（Ｒi ）」レコー
ドの「送ＦＦ」フイールドから「ホールド時間違反経路
情報（Ｒi ）」レコードの「受ＦＦ」フイールドに至る
経路上に存在する「セル」の集合Ｃを求める。この後、
挿入位置決定部２はステツプＳＰ１３に移り、パラメー
タｊに１を代入する一方、パラメータｎに０を代入して
ステツプＳＰ１４に移る。ここでパラメータｊはステツ
プＳＰ１４〜ステツプＳＰ２６で与えられる繰り返し処
理ルーチンの処理回数を表し、具体的には集合Ｃに属す
る各セルの通し番号に相当する。
【００３２】ステツプＳＰ１４では、パラメータｊの値
がセルの要素数ＮＣより大きいか否か判定する。ここで
肯定結果が得られた場合、挿入位置決定部２は後述する
ステツプＳＰ１５〜ステツプＳＰ２６の処理によつて経
路Ｒi 上に存在する全てのセルについて挿入位置の決定
処理が終了したと判断してステツプＳＰ２７に移り、バ
ツフア挿入位置結果レコードを作成するようになされて
いる。なおこのステツプＳＰ２７において、挿入位置決
定部２は「バツフア挿入位置結果」レコードが作成し、
「セル」フイールドにcellを書き込み、「ピン」フイー
ルドにｐinをそれぞれ書き込む。その後、挿入位置決定
部２は挿入位置に適していると判定されたピンの直前に
遅延バツフアを挿入して前述のステツプＳＰ８に移る。
がセルの要素数ＮＣより大きいか否か判定する。ここで
肯定結果が得られた場合、挿入位置決定部２は後述する
ステツプＳＰ１５〜ステツプＳＰ２６の処理によつて経
路Ｒi 上に存在する全てのセルについて挿入位置の決定
処理が終了したと判断してステツプＳＰ２７に移り、バ
ツフア挿入位置結果レコードを作成するようになされて
いる。なおこのステツプＳＰ２７において、挿入位置決
定部２は「バツフア挿入位置結果」レコードが作成し、
「セル」フイールドにcellを書き込み、「ピン」フイー
ルドにｐinをそれぞれ書き込む。その後、挿入位置決定
部２は挿入位置に適していると判定されたピンの直前に
遅延バツフアを挿入して前述のステツプＳＰ８に移る。
【００３３】これに対してステツプＳＰ１４で否定結果
が得られた場合、挿入位置決定部２はステツプＳＰ１５
に進み、パラメータｊで特定されるセルＣｊに対応する
入力ピンの集合Ｐを求める。このようにセルＣｊについ
て入力ピンの集合Ｐが求められると、挿入位置決定部２
はステツプＳＰ１６に移つてパラメータｋの値を１に設
定し、次のステツプＳＰ１７においてパラメータｋの値
が先に求めた入力ピンの数ＮＰより大きいか否か判定す
る処理に移る。ここでパラメータｋはステツプＳＰ１７
〜ステツプＳＰ２５で与えられる繰り返し処理ルーチン
の繰り返し回数を表し、具体的には入力ピンの通し番号
に相当する。
が得られた場合、挿入位置決定部２はステツプＳＰ１５
に進み、パラメータｊで特定されるセルＣｊに対応する
入力ピンの集合Ｐを求める。このようにセルＣｊについ
て入力ピンの集合Ｐが求められると、挿入位置決定部２
はステツプＳＰ１６に移つてパラメータｋの値を１に設
定し、次のステツプＳＰ１７においてパラメータｋの値
が先に求めた入力ピンの数ＮＰより大きいか否か判定す
る処理に移る。ここでパラメータｋはステツプＳＰ１７
〜ステツプＳＰ２５で与えられる繰り返し処理ルーチン
の繰り返し回数を表し、具体的には入力ピンの通し番号
に相当する。
【００３４】ここでステツプＳＰ１７で肯定結果が得ら
れ、セルＣｊに対応する全入力ピンについて挿入位置の
検討が終了すると、挿入位置決定部２はステツプＳＰ２
６に移り、処理対象を次のセルＣｊ＋１に移す。なおこ
のステツプＳＰ２６の処理終了後、挿入位置決定部２は
ステツプＳＰ１４に戻る。一方、ステツプＳＰ１７で否
定結果が得られた場合、挿入位置決定部２は繰り返し処
理ルーチンを構成するステツプＳＰ１８〜ステツプＳＰ
２５の処理へ移る。
れ、セルＣｊに対応する全入力ピンについて挿入位置の
検討が終了すると、挿入位置決定部２はステツプＳＰ２
６に移り、処理対象を次のセルＣｊ＋１に移す。なおこ
のステツプＳＰ２６の処理終了後、挿入位置決定部２は
ステツプＳＰ１４に戻る。一方、ステツプＳＰ１７で否
定結果が得られた場合、挿入位置決定部２は繰り返し処
理ルーチンを構成するステツプＳＰ１８〜ステツプＳＰ
２５の処理へ移る。
【００３５】まず挿入位置決定部２はステツプＳＰ１８
において、第ｋ番目の入力ピンＰｋの直前に遅延バツフ
アを挿入し、次のステツプＳＰ１９で当該遅延バツフア
の影響を受ける全てのフリツプフロツプ間の経路の遅延
値を調査するよう動作する。先のステツプＳＰ１９にお
ける調査が全ての経路について終了すると、挿入位置決
定部２はこれら全ての経路について得られた遅延時間の
最大値が予め回路について求められている最大遅延時間
ｄmax 以上であるか否かステツプＳＰ２０で判定する。
ここで肯定結果が得られた場合には、この遅延バツフア
の挿入が新たなクリテイカルパスを発生させてしまうた
め、挿入位置決定部２はこれに関する情報を記憶せずス
テツプＳＰ２４の処理に移つて挿入した遅延バツフアを
外すように動作する。
において、第ｋ番目の入力ピンＰｋの直前に遅延バツフ
アを挿入し、次のステツプＳＰ１９で当該遅延バツフア
の影響を受ける全てのフリツプフロツプ間の経路の遅延
値を調査するよう動作する。先のステツプＳＰ１９にお
ける調査が全ての経路について終了すると、挿入位置決
定部２はこれら全ての経路について得られた遅延時間の
最大値が予め回路について求められている最大遅延時間
ｄmax 以上であるか否かステツプＳＰ２０で判定する。
ここで肯定結果が得られた場合には、この遅延バツフア
の挿入が新たなクリテイカルパスを発生させてしまうた
め、挿入位置決定部２はこれに関する情報を記憶せずス
テツプＳＰ２４の処理に移つて挿入した遅延バツフアを
外すように動作する。
【００３６】これに対し、ステツプＳＰ２０で否定結果
が得られた場合、挿入位置決定部２はステツプＳＰ２１
に移り、挿入によりホールド時間違反が解消されたフリ
ツプフロツプ間の数ｘを調べ、次のステツプＳＰ２２で
その数ｘがパラメータｎ（この前までに実行された処理
ルーチンによつてホールド時間違反が解消されたフリツ
プフロツプの数の最大値を表している）より大きいか否
か判定する。ここで否定結果が得られた場合、すなわち
ホールド時間違反が解消されたフリツプフロツプが前回
以上に改善されない場合、挿入位置決定部２はこのよう
な遅延バツフアの挿入は無駄な挿入であると判断し、ス
テツプＳＰ２４の処理に移る。そして挿入した遅延バツ
フアを外すように動作する。
が得られた場合、挿入位置決定部２はステツプＳＰ２１
に移り、挿入によりホールド時間違反が解消されたフリ
ツプフロツプ間の数ｘを調べ、次のステツプＳＰ２２で
その数ｘがパラメータｎ（この前までに実行された処理
ルーチンによつてホールド時間違反が解消されたフリツ
プフロツプの数の最大値を表している）より大きいか否
か判定する。ここで否定結果が得られた場合、すなわち
ホールド時間違反が解消されたフリツプフロツプが前回
以上に改善されない場合、挿入位置決定部２はこのよう
な遅延バツフアの挿入は無駄な挿入であると判断し、ス
テツプＳＰ２４の処理に移る。そして挿入した遅延バツ
フアを外すように動作する。
【００３７】これに対して肯定結果が得られた場合、す
なわちホールド時間違反が解消されたフリツプフロツプ
が前回以上ある場合、挿入位置決定部２はステツプＳＰ
２３においてパラメータｎに今回得られた値ｘを挿入す
ると共に、cellにこのときのセルＣｊを代入する。また
ｐinに今回遅延バツフアを挿入したピン番号Ｐｋを書き
込む。この後、挿入位置決定部２はステツプＳＰ２５に
移り、次のピン番号ｋ＋１に処理を移すように動作す
る。以上が各処理ステツプ及び処理ルーチンで実行され
る処理内容である。
なわちホールド時間違反が解消されたフリツプフロツプ
が前回以上ある場合、挿入位置決定部２はステツプＳＰ
２３においてパラメータｎに今回得られた値ｘを挿入す
ると共に、cellにこのときのセルＣｊを代入する。また
ｐinに今回遅延バツフアを挿入したピン番号Ｐｋを書き
込む。この後、挿入位置決定部２はステツプＳＰ２５に
移り、次のピン番号ｋ＋１に処理を移すように動作す
る。以上が各処理ステツプ及び処理ルーチンで実行され
る処理内容である。
【００３８】以上の構成によれば、ステツプＳＰ５−ス
テツプＳＰ７−ステツプＳＰ８−ステツプＳＰ５の繰り
返し処理ルーチンにより、ホールド時間違反が生じてい
る全ての経路に対し、各経路上に存在するどのセルのど
の入力ピンの直前に遅延バツフアを挿入すればホールド
時間違反をなくす上で最も効果が得られるかを検討で
き、この検討結果を用いて「バツフア挿入位置結果」レ
コードを作成するようにしたことにより、大規模な回路
であつても適切な回路設計が可能となる遅延素子挿入位
置決定方法及び回路設計装置を実現することができる。
テツプＳＰ７−ステツプＳＰ８−ステツプＳＰ５の繰り
返し処理ルーチンにより、ホールド時間違反が生じてい
る全ての経路に対し、各経路上に存在するどのセルのど
の入力ピンの直前に遅延バツフアを挿入すればホールド
時間違反をなくす上で最も効果が得られるかを検討で
き、この検討結果を用いて「バツフア挿入位置結果」レ
コードを作成するようにしたことにより、大規模な回路
であつても適切な回路設計が可能となる遅延素子挿入位
置決定方法及び回路設計装置を実現することができる。
【００３９】なおバツフア挿入位置の決定の際、回路設
計装置１の挿入位置決定部２は挿入によつて影響を受け
る全経路について挿入時における遅延時間の様子を改め
て求め、その最大値が原回路の最大遅延時間ｄmax 以下
になつているか確認する処理ステツプ（ステツプＳＰ２
０）を設け、これを越える場合には遅延バツフアの挿入
位置対象から除外するようにしたことにより、従来問題
とされていたクリテイカルパスの遅延時間の増大も有効
に回避することができる。
計装置１の挿入位置決定部２は挿入によつて影響を受け
る全経路について挿入時における遅延時間の様子を改め
て求め、その最大値が原回路の最大遅延時間ｄmax 以下
になつているか確認する処理ステツプ（ステツプＳＰ２
０）を設け、これを越える場合には遅延バツフアの挿入
位置対象から除外するようにしたことにより、従来問題
とされていたクリテイカルパスの遅延時間の増大も有効
に回避することができる。
【００４０】また経路上に存在するあるセルの入力ピン
の直前に遅延バツフアを挿入する場合にはホールド時間
違反の解消に最も効果のある入力ピンを各セルごとに調
べてこれを遅延バツフアの挿入位置に決定する処理ステ
ツプ（ステツプＳＰ２２）を設けたことにより、従来問
題とされていた遅延バツフアの無駄な挿入をなくすこと
ができる。
の直前に遅延バツフアを挿入する場合にはホールド時間
違反の解消に最も効果のある入力ピンを各セルごとに調
べてこれを遅延バツフアの挿入位置に決定する処理ステ
ツプ（ステツプＳＰ２２）を設けたことにより、従来問
題とされていた遅延バツフアの無駄な挿入をなくすこと
ができる。
【００４１】（４）他の実施例 なお上述の実施例においては、各経路に１種類の遅延バ
ツフアのみを挿入する場合について述べたが、本発明は
これに限らず、複数種類の遅延バツフアを挿入するよう
にしても良い。また上述の実施例においては、遅延バツ
フアとして非反転バツフアを挿入する場合について述べ
たが、本発明はこれに限らず、これ以外の論理素子を挿
入する場合にも適用し得る。
ツフアのみを挿入する場合について述べたが、本発明は
これに限らず、複数種類の遅延バツフアを挿入するよう
にしても良い。また上述の実施例においては、遅延バツ
フアとして非反転バツフアを挿入する場合について述べ
たが、本発明はこれに限らず、これ以外の論理素子を挿
入する場合にも適用し得る。
【００４２】さらに上述の実施例においては、処理対象
の回路がフリツプフロツプのみから構成される場合につ
いて述べたが、本発明はこれに限らず、フリツプフロツ
プ以外の記憶素子を含む回路についても適用し得る。ま
た上述の実施例においては、処理対象の回路が１ビツト
構成のフリツプフロツプのみで構成される場合について
述べたが、本発明はこれに限らず、多ビツト構成のフリ
ツプフロツプを含む回路に広く適用し得る。
の回路がフリツプフロツプのみから構成される場合につ
いて述べたが、本発明はこれに限らず、フリツプフロツ
プ以外の記憶素子を含む回路についても適用し得る。ま
た上述の実施例においては、処理対象の回路が１ビツト
構成のフリツプフロツプのみで構成される場合について
述べたが、本発明はこれに限らず、多ビツト構成のフリ
ツプフロツプを含む回路に広く適用し得る。
【００４３】さらに上述の実施例においては、同期信号
が単相である場合について述べたが、本発明はこれに限
らず、同期信号が多相である場合にも容易に適用でき
る。また上述の実施例においては、回路設計装置１とし
て挿入位置決定部２が決定した挿入位置をそのまま出力
する構成のものについて述べたが、本発明はこれに限ら
ず、挿入位置決定部２の決定した挿入位置に実際にバツ
フアを挿入して回路を書き換える機能を持たせても良
い。さらに上述の実施例においては、入力ピンの直前に
遅延バツフアを挿入する場合について述べたが、本発明
はこれに限らず、出力ピンの直後に遅延バツフアを挿入
できるようにする機能を持たせることもでき、これによ
り図１０（Ｂ）に示したような冗長な挿入を回避するこ
ともできる。
が単相である場合について述べたが、本発明はこれに限
らず、同期信号が多相である場合にも容易に適用でき
る。また上述の実施例においては、回路設計装置１とし
て挿入位置決定部２が決定した挿入位置をそのまま出力
する構成のものについて述べたが、本発明はこれに限ら
ず、挿入位置決定部２の決定した挿入位置に実際にバツ
フアを挿入して回路を書き換える機能を持たせても良
い。さらに上述の実施例においては、入力ピンの直前に
遅延バツフアを挿入する場合について述べたが、本発明
はこれに限らず、出力ピンの直後に遅延バツフアを挿入
できるようにする機能を持たせることもでき、これによ
り図１０（Ｂ）に示したような冗長な挿入を回避するこ
ともできる。
【００４４】
【発明の効果】上述のように本発明によれば、回路上の
ある二点間に論理素子を挿入する場合、その挿入位置を
経由する他の経路の遅延を考慮して上記論理素子の挿入
位置を決定することにより、従来人手による作業のため
非常に時間のかかつていた論理素子の挿入位置決定作業
を自動化できる。処理に要する時間を短縮することがで
きる。
ある二点間に論理素子を挿入する場合、その挿入位置を
経由する他の経路の遅延を考慮して上記論理素子の挿入
位置を決定することにより、従来人手による作業のため
非常に時間のかかつていた論理素子の挿入位置決定作業
を自動化できる。処理に要する時間を短縮することがで
きる。
【図１】本発明による回路設計装置の一実施例を示すブ
ロツク図である。
ロツク図である。
【図２】回路設計装置で扱う情報形式の説明に供する図
表である。
表である。
【図３】ホールド時間違反経路情報の形式を示す図表で
ある
ある
【図４】バツフア挿入位置結果の形式を示す図表であ
る。
る。
【図５】遅延バツフアの挿入位置決定処理手順が概略を
示すフローチヤートである。
示すフローチヤートである。
【図６】特定ステツプのより詳細な説明に供するフロー
チヤートである。
チヤートである。
【図７】特定ステツプのより詳細な説明に供するフロー
チヤートである。
チヤートである。
【図８】Ｄフリツプフロツプのセツトアツプ時間とホー
ルド時間との説明に供する信号波形図である。
ルド時間との説明に供する信号波形図である。
【図９】フリツプフロツプ間におけるデータの受け渡し
の説明に供するブロツク図である。
の説明に供するブロツク図である。
【図１０】遅延バツフアの効果的な挿入位置を示すブロ
ツク図である。
ツク図である。
【図１１】遅延バツフアの効果的な挿入位置を示すブロ
ツク図である。
ツク図である。
【図１２】遅延バツフアの挿入による他の経路に与える
影響の説明に供するブロツク図である。
影響の説明に供するブロツク図である。
【図１３】遅延バツフアの挿入による他の経路に与える
影響の説明に供するブロツク図である。
影響の説明に供するブロツク図である。
１……回路設計装置、２……挿入位置決定部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 笹野 満 東京都品川区北品川６丁目７番35号ソニー 株式会社内
Claims (19)
- 【請求項１】回路上のある二点間に論理素子を挿入する
場合、その挿入位置を経由する他の経路の遅延を考慮し
て上記論理素子の挿入位置を決定することを特徴とする
回路設計方法。 - 【請求項２】上記挿入位置を経由する他の経路は、記憶
素子間の経路であることを特徴とする請求項１に記載の
回路設計方法。 - 【請求項３】上記論理素子はその出力がその入力と論理
的に変わらない素子であることを特徴とする請求項１に
記載の回路設計方法。 - 【請求項４】上記論理素子はその出力がその入力と論理
的に変わらない素子であることを特徴とする請求項２に
記載の回路設計方法。 - 【請求項５】上記論理素子は非反転バツフアであること
を特徴とする請求項３に記載の回路設計方法。 - 【請求項６】上記論理素子は非反転バツフアであること
を特徴とする請求項４に記載の回路設計方法。 - 【請求項７】挿入する上記論理素子として偶数個の反転
バツフアを用いることを特徴とする請求項３に記載の回
路設計方法。 - 【請求項８】挿入する上記論理素子として偶数個の反転
バツフアを用いることを特徴とする請求項４に記載の回
路設計方法。 - 【請求項９】上記回路は文字で表現されていることを特
徴とする請求項１に記載の回路設計方法。 - 【請求項１０】上記回路は図で表現されていることを特
徴とする請求項１に記載の回路設計方法。 - 【請求項１１】上記回路は単相同期信号で動作するもの
であることを特徴とする請求項１に記載の回路設計方
法。 - 【請求項１２】上記回路は多相同期信号で動作するもの
であることを特徴とする請求項１に記載の回路設計方
法。 - 【請求項１３】設計対象である回路に関する情報と、上
記回路上の経路に関する情報とを入力し、上記回路上の
ある二点間に論理素子を挿入する場合、上記情報に基づ
いて上記論理素子を挿入する位置を経由する他の経路の
遅延を考慮して上記論理素子の挿入位置を決定する挿入
位置決定部を具えることを特徴とする回路設計装置。 - 【請求項１４】上記挿入位置を経由する他の経路は、記
憶素子間の経路であることを特徴とする請求項１３に記
載の回路設計装置。 - 【請求項１５】上記論理素子はその出力がその入力と論
理的に変わらない素子であることを特徴とする請求項１
３に記載の回路設計装置。 - 【請求項１６】上記回路に関する情報は文字で表現され
ていることを特徴とする請求項１３に記載の回路設計装
置。 - 【請求項１７】上記回路に関する情報は図で表現されて
いることを特徴とする請求項１３に記載の回路設計装
置。 - 【請求項１８】上記回路は単相同期信号で動作するもの
であることを特徴とする請求項１３に記載の回路設計装
置。 - 【請求項１９】上記回路は多相同期信号で動作するもの
であることを特徴とする請求項１３に記載の回路設計装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7233526A JPH0962716A (ja) | 1995-08-18 | 1995-08-18 | 回路設計方法及び回路設計装置 |
| US08/695,926 US5859776A (en) | 1995-08-18 | 1996-08-12 | Method and apparatus for the design of a circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7233526A JPH0962716A (ja) | 1995-08-18 | 1995-08-18 | 回路設計方法及び回路設計装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0962716A true JPH0962716A (ja) | 1997-03-07 |
Family
ID=16956428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7233526A Pending JPH0962716A (ja) | 1995-08-18 | 1995-08-18 | 回路設計方法及び回路設計装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5859776A (ja) |
| JP (1) | JPH0962716A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0905632A2 (en) * | 1997-09-24 | 1999-03-31 | Sun Microsystems, Inc. | Method for reducing circuit area by grouping compatible storage devices |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2882359B2 (ja) * | 1996-04-27 | 1999-04-12 | 日本電気株式会社 | レイアウト設計装置 |
| JP2912264B2 (ja) * | 1996-10-24 | 1999-06-28 | 日本電気アイシーマイコンシステム株式会社 | 自動配置方法 |
| US6120550A (en) | 1996-10-28 | 2000-09-19 | Altera Corporation | Design file templates for implementation of logic designs |
| JP3357813B2 (ja) * | 1997-04-01 | 2002-12-16 | 株式会社東芝 | ゲーテッドクロック設計支援方法、ゲーテッドクロック設計支援装置及びゲーテッドクロック設計支援プログラムを格納したコンピュータ読み取り可能な記録媒体 |
| TW371758B (en) * | 1997-06-04 | 1999-10-11 | Siemens Ag | Method to optimize the signal-propagation-time in a reprogrammable switching circuit and reprogrammable switching circuit with program-code optimized in said signal-propagation time |
| JP3206643B2 (ja) * | 1997-08-08 | 2001-09-10 | 日本電気株式会社 | 半導体集積回路の設計方法 |
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