JPH0961500A - Semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To stabilize the operation of a pattern generation circuit by restricting a chattering noise of a test clock signal for a dynamic burn-in test. SOLUTION: A fast logic IC circuit device or the like is provided with a scan path for diagnosis containing flip flops FF1-FFp and a pattern generation circuit PATG for a dynamic burn-in test. A test clock signal to be supplied externally to the pattern generation circuit PATG is a complementary signal comprising a set clock signal TCS and a reset clock signal TCR. A test clock buffer TCB which transmits the clock signal to the pattern generation circuit PATG as test clock signal TC is constituted of a set/reset type flip flop which receives a set clock signal TCS and a reset clock signal TCR at a set input terminal and a reset input terminal respectively.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は半導体装置に関し、例
えば、診断用のスキャンパスとダイナミックバーインテ
スト用のパターン発生回路とを備える高速論理集積回路
装置ならびにその信頼性の向上に利用して特に有効な技
術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and is particularly effective for use in a high-speed logic integrated circuit device including a scan path for diagnosis and a pattern generation circuit for dynamic burn-in test, and its reliability. Technology.

【０００２】[0002]

【従来の技術】コンピュータシステム等の構築に供され
診断用のスキャンパスを備える高速論理集積回路装置が
ある。また、高い信頼性が要求される高速論理集積回路
装置等の初期不良を早期に検出しスクリーニングするた
め、例えば電源電圧や周辺温度を通常より高くした状態
で加速試験を行ういわゆるバーイン（エージング）テス
トがある。さらに、スキャンパスを介して所定パターン
のスキャンデータ及びアドレスを与えながらバーインテ
ストを行うダイナミックバーインテストがあり、そのた
めのパターン発生回路を内蔵する高速論理集積回路装置
がある。2. Description of the Related Art There is a high-speed logic integrated circuit device which is used for constructing a computer system and has a scan path for diagnosis. Also, in order to detect and screen early failures of high-speed logic integrated circuit devices that require high reliability at an early stage, for example, a so-called burn-in (aging) test in which an acceleration test is performed with a power supply voltage and an ambient temperature higher than usual. There is. Furthermore, there is a dynamic burn-in test that performs a burn-in test while applying scan data and an address of a predetermined pattern via a scan path, and there is a high-speed logic integrated circuit device that incorporates a pattern generation circuit for that purpose.

【０００３】[0003]

【発明が解決しようとする課題】ダイナミックバーイン
テスト用のパターン発生回路を内蔵する従来の高速論理
集積回路装置等において、パターン発生に必要なテスト
クロック信号は、通常の論理ゲート等からなる入力バッ
ファを介してチップ内に入力され、このテストクロック
信号を入力するための外部端子も、診断用ということで
パッケージの比較的条件の良くない位置に配置される。
近年、高速論理集積回路装置は高速化・大規模化の一途
にあり、これにともなってテストクロック信号の波形歪
が大きくなりつつある。この結果、特にテストクロック
信号の立ち上がり又は立ち下がり時の論理スレッシホル
ド近傍においていわゆるチャタリングノイズが発生しや
すくなるため、パターン発生回路の動作が不安定となっ
てダイナミックバーインテストの精度が低下し、高速論
理集積回路装置等の信頼性が低下する。In a conventional high-speed logic integrated circuit device or the like having a built-in pattern generation circuit for a dynamic burn-in test, a test clock signal required for pattern generation is an input buffer composed of a normal logic gate or the like. The external terminal for inputting this test clock signal through the chip via the chip is also arranged at a position where the conditions are relatively unfavorable for the purpose of diagnosis.
In recent years, high-speed logic integrated circuit devices have been increasing in speed and scale, and along with this, waveform distortion of the test clock signal is increasing. As a result, so-called chattering noise is likely to occur particularly near the logic threshold when the test clock signal rises or falls, so that the operation of the pattern generation circuit becomes unstable and the accuracy of the dynamic burn-in test decreases, resulting in high-speed logic. The reliability of the integrated circuit device or the like is reduced.

【０００４】この発明の目的は、ダイナミックバーイン
テスト用のテストクロック信号のチャタリングノイズを
抑制し、パターン発生回路の動作を安定化することにあ
る。この発明の他の目的は、ダイナミックバーインテス
トの精度を高め、パターン発生回路を内蔵する高速論理
集積回路装置等の信頼性を高めることにある。An object of the present invention is to suppress chattering noise of a test clock signal for a dynamic burn-in test and stabilize the operation of a pattern generating circuit. Another object of the present invention is to improve the accuracy of the dynamic burn-in test and the reliability of a high-speed logic integrated circuit device or the like having a built-in pattern generation circuit.

【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

【０００６】[0006]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、診断用のスキャンパスとダイ
ナミックバーインテスト用のパターン発生回路とを備え
る高速論理集積回路装置等において、外部からパターン
発生回路に供給すべきテストクロック信号を、例えば非
反転信号及び反転信号からなる相補信号とするととも
に、そのセット入力端子及びリセット入力端子にテスト
クロック信号の非反転信号及び反転信号をそれぞれ受け
るセットリセット型のフリップフロップを介してパター
ン発生回路に伝達する。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application. That is, in a high-speed logic integrated circuit device or the like having a scan path for diagnosis and a pattern generation circuit for a dynamic burn-in test, a test clock signal to be supplied to the pattern generation circuit from the outside is composed of, for example, a non-inverted signal and an inverted signal. The complementary signals are transmitted to the pattern generating circuit via set / reset type flip-flops which receive the non-inverted signal and the inverted signal of the test clock signal at the set input terminal and the reset input terminal, respectively.

【０００７】[0007]

【作用】上記手段によれば、テストクロック信号の入力
用外部端子がパッケージの比較的条件の良くない位置に
配置され、テストクロック信号の波形歪みが比較的大き
くなった場合でも、パターン発生回路に伝達されるテス
トクロック信号のチャタリングノイズを抑制し、パター
ン発生回路の動作を安定化することができる。この結
果、ダイナミックバーインテストの精度を高め、パター
ン発生回路を内蔵する高速論理集積回路装置等の信頼性
を高めることができる。According to the above means, the external terminals for inputting the test clock signal are arranged at the position where the condition of the package is relatively poor, and the pattern generating circuit can be provided even if the waveform distortion of the test clock signal becomes relatively large. Chattering noise of the transmitted test clock signal can be suppressed and the operation of the pattern generation circuit can be stabilized. As a result, the accuracy of the dynamic burn-in test can be improved, and the reliability of a high-speed logic integrated circuit device or the like having a pattern generation circuit can be improved.

【０００８】[0008]

【実施例】図１には、この発明が適用された高速論理集
積回路装置（半導体装置）の一実施例のブロック図が示
されている。同図をもとに、まず高速論理集積回路装置
の構成及び動作の概要について説明する。なお、図１の
各ブロックを構成する回路素子は、公知の半導体集積回
路の製造技術により、単結晶シリコンのような１個の半
導体基板上に形成される。また、この実施例の高速論理
集積回路装置は、特に制限されないが、他の複数の高速
論理集積回路装置又はメモリ集積回路装置等とともに、
ある超高速コンピュータシステムを構成する。FIG. 1 is a block diagram showing an embodiment of a high speed logic integrated circuit device (semiconductor device) to which the present invention is applied. First, the outline of the configuration and operation of the high-speed logic integrated circuit device will be described with reference to FIG. The circuit elements forming each block of FIG. 1 are formed on a single semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique. The high-speed logic integrated circuit device of this embodiment is not particularly limited, but together with other plurality of high-speed logic integrated circuit devices or memory integrated circuit devices,
Configure an ultra-high speed computer system.

【０００９】図１において、この実施例の高速論理集積
回路装置は、多数の組合せ回路及び順序回路が結合され
てなる論理部ＬＢをその基本構成要素とする。この論理
部ＬＢには、外部端子ＤＩ１〜ＤＩｉを介してｉビット
の入力データＤＩ１〜ＤＩｉが入力され、そのｊビット
の出力データＤＯ１〜ＤＩｊは、外部端子ＤＯ１〜ＤＯ
ｊを介して高速論理集積回路装置の外部に出力される。
論理部ＬＢには、さらに外部端子ＣＫを介してシステム
クロック信号ＣＫが供給され、外部端子ＴＭを介してテ
ストモード信号ＴＭが供給される。また、スキャンパス
制御回路ＳＣＴＬから内部スキャン入力データＦＳＤＩ
ならびにｐビットのフリップフロップ選択信号ＦＳＥ１
〜ＦＳＥｐが供給され、その内部スキャン出力データＦ
ＳＤＯはスキャンパス制御回路ＳＣＴＬに供給される。In FIG. 1, the high-speed logic integrated circuit device of this embodiment has a logic unit LB, which is a combination of a large number of combinational circuits and sequential circuits, as its basic constituent element. The logic section LB is input with i-bit input data DI1 to DIi via external terminals DI1 to DIi, and its j-bit output data DO1 to DIj are external terminals DO1 to DOi.
It is output to the outside of the high-speed logic integrated circuit device via j.
The system clock signal CK is further supplied to the logic section LB through the external terminal CK, and the test mode signal TM is supplied through the external terminal TM. Also, the internal scan input data FSDI is output from the scan path control circuit SCTL.
And p-bit flip-flop selection signal FSE1
~ FSEp is supplied and its internal scan output data F
The SDO is supplied to the scan path control circuit SCTL.

【００１０】一方、スキャンパス制御回路ＳＣＴＬに
は、外部端子ＳＡ１〜ＳＡｋを介してｋビットのスキャ
ンアドレス信号ＳＡ１〜ＳＡｋが供給される。また、外
部端子ＳＤＩを介してスキャン入力データＳＤＩが供給
され、論理部ＬＢから出力される内部スキャン出力デー
タＦＳＤＯは、外部端子ＳＤＯを介して高速論理集積回
路装置の外部に出力される。スキャンパス制御回路ＳＣ
ＴＬには、さらにバーインテスト制御回路ＢＣＴＬから
バーインテスト用スキャン入力データＢＳＤＩならびに
ｋビットのバーインテスト用スキャンアドレス信号ＢＡ
１〜ＢＡｋが供給される。このバーインテスト制御回路
ＢＣＴＬには、外部端子ＢＴＭを介してバーインテスト
モード信号ＢＴＭが供給されるとともに、外部端子ＴＣ
Ｓ及びＴＣＲを介して２相のテストクロック信号つまり
セットクロック信号ＴＣＳ及びリセットクロック信号Ｔ
ＣＲがそれぞれ供給される。On the other hand, the scan path control circuit SCTL is supplied with k-bit scan address signals SA1 to SAk via external terminals SA1 to SAk. The scan input data SDI is supplied via the external terminal SDI, and the internal scan output data FSDO output from the logic unit LB is output to the outside of the high speed logic integrated circuit device via the external terminal SDO. Scan path control circuit SC
The TL further includes scan input data BSDI for burn-in test and a scan address signal BA for burn-in test of k bits from the burn-in test control circuit BCTL.
1 to BAk are supplied. The burn-in test mode signal BTM is supplied to the burn-in test control circuit BCTL via the external terminal BTM, and at the same time, the external terminal TC is supplied.
A two-phase test clock signal, that is, a set clock signal TCS and a reset clock signal T via S and TCR.
Each CR is supplied.

【００１１】ここで、論理部ＬＢは、高速論理集積回路
装置が通常の動作モードとされテストモード信号ＴＭが
ロウレベルとされるとき、システムクロック信号ＣＫに
従って同期動作し、入力データＤＩ１〜ＤＩｉに対して
所定の論理演算処理を施した後、その結果を出力データ
ＤＯ１〜ＤＯｊとして外部装置に出力する。Here, the logic unit LB operates synchronously in accordance with the system clock signal CK when the high-speed logic integrated circuit device is in the normal operation mode and the test mode signal TM is at the low level, and operates on the input data DI1 to DIi. Then, a predetermined logical operation process is performed, and the result is output to the external device as output data DO1 to DOj.

【００１２】この実施例において、論理部ＬＢの順序回
路を構成するフリップフロップは、後述するように、高
速論理集積回路装置が所定の試験診断モードとされテス
トモード信号ＴＭがハイレベルとされることで選択的に
診断用スキャンパスを構成する。このとき、各フリップ
フロップは、対応するフリップフロップ選択信号ＦＳＥ
１〜ＦＳＥｐのハイレベルを受けて選択的に指定され、
同じくスキャンパス制御回路ＳＣＴＬから供給される内
部スキャン入力データＦＳＤＩを選択的に取り込み、あ
るいはその保持データを内部スキャン出力データＦＳＤ
Ｏとして選択的にスキャンパス制御回路ＳＣＴＬに出力
する。これにより、１個のフリップフロップを単位とす
るいわゆるランダムスキャンを実施し、高速論理集積回
路装置の的確な試験・診断を実現することができる。In this embodiment, in the flip-flops forming the sequential circuit of the logic section LB, the high-speed logic integrated circuit device is set to a predetermined test diagnosis mode and the test mode signal TM is set to the high level, as described later. To selectively configure a diagnostic scan path. At this time, each flip-flop has a corresponding flip-flop selection signal FSE.
1-FSEp high level is received and selectively specified,
Similarly, the internal scan input data FSDI supplied from the scan path control circuit SCTL is selectively taken in, or the held data is stored in the internal scan output data FSD.
It is selectively output as O to the scan path control circuit SCTL. As a result, so-called random scan is performed in units of one flip-flop, and accurate testing / diagnosis of the high-speed logic integrated circuit device can be realized.

【００１３】次に、スキャンパス制御回路ＳＣＴＬは、
高速論理集積回路装置が通常の試験診断モードとされテ
ストモード信号ＴＭがハイレベルまたバーインテストモ
ード信号ＢＴＭがロウレベルとされるとき、外部の試験
装置から外部端子ＳＡ１〜ＳＡｋを介して供給されるス
キャンアドレス信号ＳＡ１〜ＳＡｋをデコードして、対
応するフリップフロップ選択信号ＦＳＥ１〜ＦＳＥｐを
択一的にハイレベルとする。また、このとき、外部の試
験装置から外部端子ＳＤＩを介して入力されるスキャン
入力データＳＤＩを内部スキャン入力データＦＳＤＩと
して論理部ＬＢに伝達し、論理部ＬＢから内部スキャン
出力データＦＳＤＯとして出力されるスキャン出力デー
タを外部端子ＳＤＯから外部の試験装置に出力する。Next, the scan path control circuit SCTL is
When the high-speed logic integrated circuit device is set to the normal test diagnosis mode and the test mode signal TM is set to the high level and the burn-in test mode signal BTM is set to the low level, the scan supplied from the external test device through the external terminals SA1 to SAk. The address signals SA1 to SAk are decoded and the corresponding flip-flop selection signals FSE1 to FSEp are alternatively set to the high level. At this time, the scan input data SDI input from the external test apparatus through the external terminal SDI is transmitted to the logic unit LB as the internal scan input data FSDI, and is output from the logic unit LB as the internal scan output data FSDO. The scan output data is output from the external terminal SDO to an external test device.

【００１４】一方、スキャンパス制御回路ＳＣＴＬは、
高速論理集積回路装置がダイナミックバーインテストモ
ードとされテストモード信号ＴＭ及びバーインテストモ
ード信号ＢＴＭがともにハイレベルとされるとき、バー
インテスト制御回路ＢＣＴＬから供給されるバーインテ
スト用スキャンアドレス信号ＢＡ１〜ＢＡｋをデコード
して、対応するフリップフロップ選択信号ＦＳＥ１〜Ｆ
ＳＥｐを択一的にハイレベルとする。また、バーインテ
スト制御回路ＢＣＴＬから供給されるバーインテスト用
スキャン入力データＢＳＤＩを、内部スキャン入力デー
タＦＳＤＩとして論理部ＬＢに伝達する。なお、ダイナ
ミックバーインテスト時、論理部ＬＢから出力される内
部スキャン出力データＦＳＤＯは無視される。On the other hand, the scan path control circuit SCTL is
When the high-speed logic integrated circuit device is set to the dynamic burn-in test mode and both the test mode signal TM and the burn-in test mode signal BTM are set to the high level, the burn-in test scan address signals BA1 to BAk supplied from the burn-in test control circuit BCTL are supplied. After decoding, the corresponding flip-flop selection signals FSE1 to FSE1 to FSE
SEp is alternatively set to the high level. Also, the scan input data BSDI for burn-in test supplied from the burn-in test control circuit BCTL is transmitted to the logic unit LB as internal scan input data FSDI. During the dynamic burn-in test, the internal scan output data FSDO output from the logic unit LB is ignored.

【００１５】バーインテスト制御回路ＢＣＴＬは、後述
するように、セットクロック信号ＴＣＳ及びリセットク
ロック信号ＴＣＲを受けるテストクロックバッファと、
このテストクロックバッファの出力信号を受けるパター
ン発生回路とを含む。このうち、テストクロックバッフ
ァは、２相のセットクロック信号ＴＣＳ及びリセットク
ロック信号ＴＣＲをもとに所定のテストクロック信号を
生成し、パターン発生回路は、テストクロック信号をも
とに所定パターンのスキャンアドレス信号ＢＡ１〜ＢＡ
ｋならびにスキャン入力データＢＳＤＩを生成する。The burn-in test control circuit BCTL has a test clock buffer that receives a set clock signal TCS and a reset clock signal TCR, as will be described later.
A pattern generating circuit for receiving the output signal of the test clock buffer. Of these, the test clock buffer generates a predetermined test clock signal based on the two-phase set clock signal TCS and the reset clock signal TCR, and the pattern generation circuit generates a predetermined pattern scan address based on the test clock signal. Signals BA1 to BA
Generate k and scan input data BSDI.

【００１６】図２には、図１の高速論理集積回路装置に
設けられるスキャンパスの一実施例の接続図が示され、
図３には、図１の高速論理集積回路装置に含まれるバー
インテスト制御回路ＢＣＴＬの一実施例の回路図が示さ
れている。また、図４には、図１の高速論理集積回路装
置のバーインテスト時における一実施例の信号波形図が
示され、図５には、そのバーインテスト時における一実
施例の拡大信号波形図が示されている。これらの図をも
とに、この実施例の高速論理集積回路装置のスキャンパ
ス及びバーインテスト制御回路ＢＣＴＬの具体的構成及
び動作とダイナミックバーインテストの概要ならびにそ
の特徴について説明する。FIG. 2 is a connection diagram of an embodiment of the scan path provided in the high speed logic integrated circuit device of FIG.
FIG. 3 is a circuit diagram of an embodiment of the burn-in test control circuit BCTL included in the high speed logic integrated circuit device of FIG. Further, FIG. 4 shows a signal waveform diagram of one embodiment at the time of burn-in test of the high-speed logic integrated circuit device of FIG. 1, and FIG. 5 shows an enlarged signal waveform diagram of one embodiment at the time of the burn-in test. It is shown. Based on these figures, the specific configuration and operation of the scan path and burn-in test control circuit BCTL of the high-speed logic integrated circuit device of this embodiment, the outline of the dynamic burn-in test, and the features thereof will be described.

【００１７】図２において、高速論理集積回路装置の論
理部ＬＢは、通常時は組合せ回路をそれぞれ構成し試験
診断時にはスキャンパスを構成するｐ個のフリップフロ
ップＦＦ１〜ＦＦｐを備える。また、スキャンパス制御
回路ＳＣＴＬは、スキャンアドレス選択回路ＳＡＳＬ，
スキャンアドレスデコーダＳＡＤＣならびにスキャン入
力データ選択回路ＳＤＳＬを備え、バーインテスト制御
回路ＢＣＴＬは、テストクロックバッファＴＣＢ及びパ
ターン発生回路ＰＡＴＧを備える。In FIG. 2, the logic unit LB of the high-speed logic integrated circuit device is provided with p flip-flops FF1 to FFp which normally form a combination circuit and which form a scan path during test diagnosis. Further, the scan path control circuit SCTL includes scan address selection circuits SASL,
The scan address decoder SADC and the scan input data selection circuit SDSL are provided, and the burn-in test control circuit BCTL is provided with a test clock buffer TCB and a pattern generation circuit PATG.

【００１８】このうち、論理部ＬＢのフリップフロップ
ＦＦ１〜ＦＦｐのテストモード入力端子ＴＭには、外部
端子ＴＭを介してテストモード信号ＴＭが共通に供給さ
れ、そのクロック入力端子ＣＫには、外部端子ＣＫを介
してシステムクロック信号ＣＫが共通に供給される。ま
た、各フリップフロップのデータ入力端子Ｄには、図示
されない前段の組合せ回路から対応する入力データＦＤ
１〜ＦＤｐがそれぞれ供給され、そのデータイネーブル
入力端子ＤＥには、図示されない制御回路から対応する
データイネーブル信号ＤＥ１〜ＤＥｐがそれぞれ供給さ
れる。さらに、各フリップフロップのスキャン入力端子
ＳＩには、スキャンパス制御回路ＳＣＴＬから内部スキ
ャン入力データＦＳＤＩが共通に供給され、そのスキャ
ンイネーブル入力端子ＳＥには、対応するフリップフロ
ップ選択信号ＦＳＥ１〜ＦＳＥｐがそれぞれ供給され
る。一方、フリップフロップＦＦ１〜ＦＦｐの非反転出
力信号Ｑは、出力データＦＱ１〜ＦＱｐとして図示され
ない後段の組合せ回路にそれぞれ供給され、そのスキャ
ン出力信号ＳＯは、結線論理和（ワイヤドＯＲ）回路を
経て内部スキャン出力データＦＳＤＯとなる。Of these, the test mode signal TM is commonly supplied to the test mode input terminals TM of the flip-flops FF1 to FFp of the logic section LB via the external terminal TM, and the clock input terminal CK thereof has an external terminal. The system clock signal CK is commonly supplied via CK. Further, the data input terminal D of each flip-flop is connected to the corresponding input data FD from the combinational circuit of the preceding stage (not shown).
1 to FDp are respectively supplied, and corresponding data enable signals DE1 to DEp are respectively supplied to the data enable input terminals DE from a control circuit (not shown). Further, the scan input terminal SI of each flip-flop is commonly supplied with the internal scan input data FSDI from the scan path control circuit SCTL, and the corresponding scan enable input terminal SE receives the corresponding flip-flop selection signals FSE1 to FSEp. Supplied. On the other hand, the non-inverted output signals Q of the flip-flops FF1 to FFp are respectively supplied as output data FQ1 to FQp to a combinational circuit in the subsequent stage (not shown), and the scan output signal SO passes through a connection logical sum (wired OR) circuit and is internally supplied. It becomes the scan output data FSDO.

【００１９】高速論理集積回路装置が通常の動作モード
とされテストモード信号ＴＭがロウレベルとされると
き、論理部ＬＢのフリップフロップＦＦ１〜ＦＦｐは、
対応するデータイネーブル信号ＤＥ１〜ＤＥｐのハイレ
ベルを受けて対応する入力データＦＤ１〜ＦＤｐをそれ
ぞれ取り込み、その非反転出力信号Ｑつまり出力データ
ＦＱ１〜ＦＱｐを選択的にハイレベル又はロウレベルと
する。また、高速論理集積回路装置が所定の試験診断モ
ードとされテストモード信号ＴＭがロウレベルとされる
ときには、対応するスキャンイネーブル信号つまりフリ
ップフロップ選択信号ＦＳＥ１〜ＦＳＥｐのハイレベル
を受けて内部スキャン入力データＦＳＤＩを選択的に取
り込み、その非反転出力信号Ｑを内部スキャン出力デー
タＦＳＤＯとして選択的に出力する。これにより、フリ
ップフロップＦＦ１〜ＦＦｐは、通常の動作モード時は
対応する組合せ回路の出力信号を受けて順序回路として
機能し、所定の試験診断モード時は診断用スキャンパス
を構成する。When the high-speed logic integrated circuit device is set to the normal operation mode and the test mode signal TM is set to the low level, the flip-flops FF1 to FFp of the logic section LB are
Receiving the high level of the corresponding data enable signals DE1 to DEp, the corresponding input data FD1 to FDp are respectively taken in, and the non-inverted output signal Q, that is, the output data FQ1 to FQp is selectively set to the high level or the low level. When the high-speed logic integrated circuit device is set to the predetermined test diagnostic mode and the test mode signal TM is set to the low level, the internal scan input data FSDI is received in response to the high level of the corresponding scan enable signal, that is, the flip-flop selection signals FSE1 to FSEp. Are selectively captured, and the non-inverted output signal Q is selectively output as the internal scan output data FSDO. As a result, the flip-flops FF1 to FFp function as a sequential circuit by receiving the output signal of the corresponding combinational circuit in the normal operation mode, and configure a diagnostic scan path in the predetermined test diagnostic mode.

【００２０】次に、スキャンパス制御回路ＳＣＴＬのス
キャンアドレス選択回路ＳＡＳＬの一方の入力端子に
は、外部端子ＳＡ１〜ＳＡｋを介してｋビットのスキャ
ンアドレス信号ＳＡ１〜ＳＡｋが供給され、その他方の
入力端子には、バーインテスト制御回路ＢＣＴＬのパタ
ーン発生回路ＰＡＴＧからｋビットのバーインテスト用
スキャンアドレス信号ＢＡ１〜ＢＡｋが供給される。ま
た、スキャン入力データ選択回路ＳＤＳＬの一方の入力
端子には、外部端子ＳＤＩを介してスキャン入力データ
ＳＤＩが供給され、その他方の入力端子には、パターン
発生回路ＰＡＴＧからバーインテスト用スキャン入力デ
ータＢＳＤＩが供給される。これらのスキャンアドレス
選択回路ＳＡＳＬ及びスキャン入力データ選択回路ＳＤ
ＳＬの制御端子には、外部端子ＢＴＭからバーインテス
ト制御回路ＢＣＴＬを介してバーインテストモード信号
ＢＴＭが共通に供給される。Next, k-bit scan address signals SA1 to SAk are supplied to one input terminal of the scan address selection circuit SASL of the scan path control circuit SCTL via the external terminals SA1 to SAk, and the other input is supplied. The k-bit burn-in test scan address signals BA1 to BAk are supplied to the terminals from the pattern generation circuit PATG of the burn-in test control circuit BCTL. Further, scan input data SDI is supplied to one input terminal of the scan input data selection circuit SDSL via the external terminal SDI, and the other input terminal is supplied from the pattern generation circuit PATG to the scan input data BSDI for burn-in test. Is supplied. These scan address selection circuit SASL and scan input data selection circuit SD
The burn-in test mode signal BTM is commonly supplied to the control terminal of SL from the external terminal BTM via the burn-in test control circuit BCTL.

【００２１】スキャンアドレス選択回路ＳＡＳＬは、高
速論理集積回路装置が通常の試験診断モードとされバー
インテストモード信号ＢＴＭがロウレベルとされると
き、外部端子ＳＡ１〜ＳＡｋを介して入力されるスキャ
ンアドレス信号ＳＡ１〜ＳＡｋを選択し、スキャンアド
レスデコーダＳＡＤＣに伝達する。また、高速論理集積
回路装置がダイナミックバーインテストモードとされバ
ーインテストモード信号ＢＴＭがハイレベルとされると
きには、バーインテスト制御回路ＢＣＴＬから供給され
るバーインテスト用スキャンアドレス信号ＢＡ１〜ＢＡ
ｋを選択し、スキャンアドレスデコーダＳＡＤＣに伝達
する。スキャンアドレスデコーダＳＡＤＣは、スキャン
アドレス選択回路ＳＡＳＬを介して選択的に伝達される
スキャンアドレス信号ＳＡ１〜ＳＡｋあるいはＢＡ１〜
ＢＡｋをデコードして、対応するフリップフロップ選択
信号ＦＳＥ１〜ＦＳＥｐを択一的にハイレベルとし、論
理部ＬＢのフリップフロップＦＦ１〜ＦＦｐを択一的に
指定する。The scan address selection circuit SASL receives the scan address signal SA1 input through the external terminals SA1 to SAk when the high-speed logic integrated circuit device is in the normal test diagnostic mode and the burn-in test mode signal BTM is at the low level. To SAk are selected and transmitted to the scan address decoder SADC. When the high-speed logic integrated circuit device is set to the dynamic burn-in test mode and the burn-in test mode signal BTM is set to the high level, the burn-in test scan address signals BA1 to BA supplied from the burn-in test control circuit BCTL.
k is selected and transmitted to the scan address decoder SADC. The scan address decoder SADC includes scan address signals SA1 to SAk or BA1 to BA1 selectively transmitted through the scan address selection circuit SASL.
BAk is decoded and the corresponding flip-flop selection signals FSE1 to FSEp are alternatively set to the high level, and the flip-flops FF1 to FFp of the logic unit LB are designated alternatively.

【００２２】一方、スキャン入力データ選択回路ＳＤＳ
Ｌは、高速論理集積回路装置が通常の試験診断モードと
されバーインテストモード信号ＢＴＭがロウレベルとさ
れるとき、外部端子ＳＤＩを介して入力されるスキャン
入力データＳＤＩを選択し、内部スキャン入力データＦ
ＳＤＩとして論理部ＬＢのフリップフロップＦＦ１〜Ｆ
Ｆｐに伝達する。また、高速論理集積回路装置がダイナ
ミックバーインテストモードとされバーインテストモー
ド信号ＢＴＭがハイレベルとされるときには、バーイン
テスト制御回路ＢＣＴＬから供給されるバーインテスト
用スキャン入力データＢＳＤＩを選択し、内部スキャン
入力データＦＳＤＩとして論理部ＬＢのフリップフロッ
プＦＦ１〜ＦＦｐに伝達する。これらのフリップフロッ
プに伝達された内部スキャン入力データＦＳＤＩは、前
述のように、フリップフロップ選択信号ＦＳＥ１〜ＦＳ
Ｅｐに従って択一的に取り込まれ、その非反転出力信号
Ｑも、これらのフリップフロップ選択信号に従って択一
的に内部スキャン出力データＦＳＤＯとして選択され、
外部端子ＳＤＯから出力される。On the other hand, the scan input data selection circuit SDS
The L selects the scan input data SDI input via the external terminal SDI when the high-speed logic integrated circuit device is set to the normal test diagnostic mode and the burn-in test mode signal BTM is set to the low level, and the internal scan input data F is selected.
Flip-flops FF1 to F of the logic unit LB as SDI
Transmit to Fp. When the high-speed logic integrated circuit device is set to the dynamic burn-in test mode and the burn-in test mode signal BTM is set to the high level, the burn-in test scan input data BSDI supplied from the burn-in test control circuit BCTL is selected and the internal scan input is selected. The data FSDI is transmitted to the flip-flops FF1 to FFp of the logic unit LB. The internal scan input data FSDI transmitted to these flip-flops is, as described above, the flip-flop selection signals FSE1 to FS.
In accordance with these flip-flop selection signals, the non-inverted output signal Q thereof is alternatively selected as the internal scan output data FSDO.
It is output from the external terminal SDO.

【００２３】この実施例において、バーインテスト制御
回路ＢＣＴＬのテストクロックバッファＴＣＢは、図３
に示されるように、そのセット入力端子Ｓにセットクロ
ック信号ＴＣＳを受けリセット入力端子Ｒにリセットク
ロック信号ＴＣＲを受けるセットリセット型フリップフ
ロップからなり、これらのセットクロック信号ＴＣＳ及
びリセットクロック信号ＴＣＲは、図４に示されるよう
に、互いに約１８０度の位相差を有するいわゆる相補信
号とされる。また、パターン発生回路ＰＡＴＧは、その
タイミング入力端子Ｔ及び非反転出力信号Ｑが順次直列
結合されたｋ＋１個のフリップフロップＢＦ１〜ＢＦｋ
ならびにＢＦＩＤからなり、これらのフリップフロップ
のリセット入力端子Ｒには、外部端子ＢＴＭを介してバ
ーインテストモード信号ＢＴＭが共通に供給される。テ
ストクロックバッファＴＣＢの非反転出力信号Ｑは、テ
ストクロック信号ＴＣとしてパターン発生回路ＰＡＴＧ
を構成する先頭のフリップフロップＢＦ１のタイミング
入力端子Ｔに供給され、パターン発生回路ＰＡＴＧの各
フリップフロップの非反転出力信号Ｑは、バーインテス
ト用スキャンアドレス信号ＢＡ１〜ＢＡｋあるいはスキ
ャン入力データＢＳＤＩとしてスキャンパス制御回路Ｓ
ＣＴＬに供給される。In this embodiment, the test clock buffer TCB of the burn-in test control circuit BCTL is shown in FIG.
, A set-reset type flip-flop receives the set clock signal TCS at its set input terminal S and the reset clock signal TCR at its reset input terminal R, and these set clock signal TCS and reset clock signal TCR are As shown in FIG. 4, the signals are so-called complementary signals having a phase difference of about 180 degrees from each other. Further, the pattern generation circuit PATG has k + 1 flip-flops BF1 to BFk in which the timing input terminal T and the non-inverted output signal Q are serially coupled in series.
Also, the burn-in test mode signal BTM is commonly supplied to the reset input terminals R of these flip-flops via the external terminals BTM. The non-inverted output signal Q of the test clock buffer TCB is used as the test clock signal TC for the pattern generation circuit PATG.
Which is supplied to the timing input terminal T of the first flip-flop BF1 that forms the non-inverted output signal Q of each flip-flop of the pattern generation circuit PATG as the scan address signals BA1 to BAk for burn-in test or the scan input data BSDI. Control circuit S
Supplied to CTL.

【００２４】バーインテスト制御回路ＢＣＴＬのテスト
クロックバッファＴＣＢは、そのセット入力端子Ｓのセ
ットクロック信号ＴＣＳの立ち上がりを受けて非反転出
力信号Ｑつまりテストクロック信号ＴＣをハイレベルと
するセット状態とされ、そのリセット入力端子Ｒのリセ
ットクロック信号ＴＣＲの立ち上がりを受けてテストク
ロック信号ＴＣをロウレベルとするリセット状態とされ
る。The test clock buffer TCB of the burn-in test control circuit BCTL is set to the non-inverted output signal Q, that is, the test clock signal TC at the high level in response to the rising of the set clock signal TCS of its set input terminal S, Upon receiving the rising edge of the reset clock signal TCR at the reset input terminal R, the test clock signal TC is brought to a low level to be in a reset state.

【００２５】一方、パターン発生回路ＰＡＴＧを構成す
るフリップフロップＢＦ１〜ＢＦｋならびにＢＦＩＤ
は、高速論理集積回路装置がダイナミックバーインテス
トモードとされバーインテストモード信号ＢＴＭがハイ
レベルとされることでテストクロック信号ＴＣに従った
歩進動作を行い、バーインテスト用スキャンアドレス信
号ＢＡ１〜ＢＡｋならびにスキャン入力データＢＳＤＩ
を所定パターンで生成する。このとき、スキャンアドレ
ス信号ＢＡ１〜ＢＡｋならびにスキャン入力データＢＳ
ＤＩは、図４に例示されるように、テストクロック信号
ＴＣの立ち下がりエッジに同期して遷移し、これらのス
キャンアドレス信号ならびにスキャン入力データのレベ
ル変化を受けてフリップフロップ選択信号ＦＳＥ１〜Ｆ
ＳＥｐならびに内部スキャン入力データＦＳＤＩの論理
レベルが遷移する。On the other hand, flip-flops BF1 to BFk and BFID forming the pattern generation circuit PATG.
Of the high-speed logic integrated circuit device is set to the dynamic burn-in test mode and the burn-in test mode signal BTM is set to a high level to perform a stepping operation according to the test clock signal TC, and burn-in test scan address signals BA1 to BAk and Scan input data BSDI
Is generated in a predetermined pattern. At this time, scan address signals BA1 to BAk and scan input data BS
As illustrated in FIG. 4, the DI shifts in synchronization with the falling edge of the test clock signal TC, and the flip-flop selection signals FSE1 to FSE1 to FSE are received in response to the level changes of these scan address signals and scan input data.
The logic level of SEp and the internal scan input data FSDI transits.

【００２６】ところで、高速論理集積回路装置に設けら
れる外部端子の数は、その大規模化にともなって増大の
一途にあり、この外部端子数の増大を受けて高速論理集
積回路装置のパッケージも大型化する傾向にある。この
ため、例えば高速論理集積回路装置の動作サイクルを左
右するような重要な信号であるシステムクロックＣＫが
入力される外部端子ＣＫ等については、関連配線の長さ
が出来るだけ短くなるべくパッケージの良好な位置に配
置され、システムクロック信号ＣＫの波形歪みも抑制さ
れるが、テストクロック信号つまりセットクロック信号
ＴＣＳ及びリセットクロック信号ＴＣＲが入力される外
部端子ＴＣＳ及びＴＣＲ等については、それが試験診断
用であることもあってパッケージの比較的良くない位置
に配置されるため、図５に拡大して示されるように、そ
の波形歪みが大きくなる。したがって、入力バッファと
して通常の論理ゲートを用いる従来の高速論理集積回路
装置では、テストクロック信号ＴＣに点線で示されるよ
うなチャタリングノイズが発生し、これを受けてパター
ン発生回路の動作が不安定となる。By the way, the number of external terminals provided in the high-speed logic integrated circuit device is increasing along with the increase in the size thereof, and the package of the high-speed logic integrated circuit device is large due to the increase in the number of external terminals. Tend to change. Therefore, for example, for the external terminal CK or the like to which the system clock CK, which is an important signal that influences the operation cycle of the high-speed logic integrated circuit device, is input, the length of related wiring should be as short as possible and the package should be as good as possible. Although the waveform distortion of the system clock signal CK is suppressed, the external terminals TCS and TCR to which the test clock signal, that is, the set clock signal TCS and the reset clock signal TCR are input are used for the test diagnosis. As a result, the package is arranged at a relatively bad position, so that its waveform distortion becomes large as shown in an enlarged view in FIG. Therefore, in the conventional high-speed logic integrated circuit device using the normal logic gate as the input buffer, chattering noise as indicated by the dotted line is generated in the test clock signal TC, and the operation of the pattern generation circuit is unstable due to the chattering noise. Become.

【００２７】これに対処するため、本実施例の高速論理
集積回路装置では、前述のように、外部供給されるテス
トクロック信号が、セットクロック信号ＴＣＳ及びリセ
ットクロック信号ＴＣＲからなる相補信号とされ、テス
トクロック信号を伝達するテストクロックバッファＴＣ
Ｂも、そのセット入力端子及びリセット入力端子にそれ
ぞれセットクロック信号ＴＣＳ及びリセットクロック信
号ＴＣＲを受けるセットリセット型のフリップフロップ
により構成される。このテストクロックバッファＴＣＢ
は、図５に示されるように、セットクロック信号ＴＣＳ
が論理スレッシホルドレベルＶＴＬを最初に超えた時点
でその出力信号つまりテストクロック信号ＴＣをハイレ
ベルとすべくセット状態とされ、リセットクロック信号
ＴＣＲが論理スレッシホルドレベルＶＴＬを最初に超え
た時点でテストクロック信号ＴＣをロウレベルとすべく
リセット状態とされる。この結果、パターン発生回路Ｐ
ＡＴＧに伝達されるテストクロック信号ＴＣのチャタリ
ングノイズを抑制し、その動作を安定化できるため、ダ
イナミックバーインテストの精度を高め、高速論理集積
回路装置等の信頼性を高めることができるものである。To deal with this, in the high-speed logic integrated circuit device of this embodiment, as described above, the externally supplied test clock signal is a complementary signal consisting of the set clock signal TCS and the reset clock signal TCR, Test clock buffer TC for transmitting a test clock signal
B is also composed of a set-reset type flip-flop which receives the set clock signal TCS and the reset clock signal TCR at its set input terminal and reset input terminal, respectively. This test clock buffer TCB
Is set clock signal TCS, as shown in FIG.
Is set to set its output signal, that is, the test clock signal TC to a high level, when the logic threshold level VTL is first exceeded, and the reset clock signal TCR first exceeds the logic threshold level VTL. Then, the test clock signal TC is reset to bring it to a low level. As a result, the pattern generation circuit P
Since chattering noise of the test clock signal TC transmitted to the ATG can be suppressed and its operation can be stabilized, the accuracy of the dynamic burn-in test can be improved and the reliability of the high-speed logic integrated circuit device or the like can be improved.

【００２８】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）診断用のスキャンパスとダイナミックバーインテ
スト用のパターン発生回路とを備える高速論理集積回路
装置等において、外部からパターン発生回路に供給すべ
きテストクロック信号を、例えば非反転信号及び反転信
号からなる相補信号とし、そのセット入力端子及びリセ
ット入力端子にテストクロック信号の非反転信号及び反
転信号をそれぞれ受けるセットリセット型のフリップフ
ロップを介してパターン発生回路に伝達することで、テ
ストクロック信号の入力用外部端子がパッケージの比較
的条件の良くない位置に配置され、テストクロック信号
の波形歪みが比較的大きくなった場合でも、パターン発
生回路に伝達されるテストクロック信号のチャタリング
ノイズを抑制できるという効果が得られる。 （２）上記（１）項により、高速論理集積回路装置等の
パターン発生回路の動作を安定化することができるとい
う効果が得られる。 （３）上記（１）項及び（２）項により、ダイナミック
バーインテストの精度を高め、パターン発生回路を内蔵
する高速論理集積回路装置等の信頼性を高めることがで
きるという効果が得られる。The operational effects obtained from the above embodiments are as follows. That is, (1) In a high-speed logic integrated circuit device or the like having a diagnostic scan path and a dynamic burn-in test pattern generation circuit, a test clock signal to be externally supplied to the pattern generation circuit is, for example, a non-inverted signal or an inverted signal. Signal to the pattern generation circuit through a set-reset type flip-flop that receives a non-inverted signal and an inverted signal of the test clock signal at its set input terminal and reset input terminal, respectively, Even if the input external terminals are placed in a position where the conditions of the package are relatively poor and the waveform distortion of the test clock signal becomes relatively large, chattering noise of the test clock signal transmitted to the pattern generation circuit can be suppressed. The effect is obtained. (2) According to the above item (1), it is possible to stabilize the operation of the pattern generating circuit such as the high speed logic integrated circuit device. (3) According to the above items (1) and (2), it is possible to improve the accuracy of the dynamic burn-in test and improve the reliability of a high-speed logic integrated circuit device or the like having a pattern generation circuit.

【００２９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、高速論理集積回路装置の論理部ＬＢ
は、複数の論理部に分割できるし、スキャンパス制御回
路ＳＣＴＬ及びバーインテスト制御回路ＢＣＴＬも特に
独立したブロックである必要はない。高速論理集積回路
装置は、各種のメモリモジュール等を内蔵できるし、そ
のブロック構成や設置される外部端子の数及び名称も種
々の実施形態を採りうる。図２において、高速論理集積
回路装置は、複数ビットのスキャンデータを同時に入力
し又は出力するいわゆるパラレルスキャン機能を持つこ
とができるし、論理部ＬＢを構成するフリップフロップ
ＦＦ１〜ＦＦｐも、これらのスキャンデータに対応して
グループ分割することができる。また、フリップフロッ
プＦＦ１〜ＦＦｐのスキャン出力信号ＳＯは、例えば複
数段のオア（ＯＲ）ゲートを介して論理集約してもよい
し、論理ゲートと結線論理和回路を組み合わせることに
よって集約してもよい。高速論理集積回路装置は、試験
診断モード又はバーインテストモードにおいてテストク
ロック信号ＴＣをシステムクロック信号ＣＫとして使用
するためのクロック選択回路を備えることができる。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, in FIG. 1, the logic unit LB of the high-speed logic integrated circuit device
Can be divided into a plurality of logic parts, and the scan path control circuit SCTL and the burn-in test control circuit BCTL need not be independent blocks. The high-speed logic integrated circuit device can incorporate various memory modules and the like, and its block configuration and the number and names of external terminals to be installed can adopt various embodiments. In FIG. 2, the high-speed logic integrated circuit device can have a so-called parallel scan function of simultaneously inputting or outputting a plurality of bits of scan data, and the flip-flops FF1 to FFp forming the logic unit LB also scan these. It can be divided into groups according to the data. Further, the scan output signals SO of the flip-flops FF1 to FFp may be logically aggregated via, for example, a plurality of stages of OR gates, or may be aggregated by combining a logical gate and a connection OR circuit. . The high-speed logic integrated circuit device can include a clock selection circuit for using the test clock signal TC as the system clock signal CK in the test diagnosis mode or the burn-in test mode.

【００３０】図４において、テストクロックバッファＴ
ＣＢとなるフリップフロップは、特にセットリセット型
フリップフロップであることを必須条件としない。ま
た、パターン発生回路ＰＡＴＧを構成するフリップフロ
ップＢＦ１〜ＢＦｋならびにＢＦＩＤの結合順序はこの
実施例による制約を受けないし、パターン発生回路ＰＡ
ＴＧの具体的構成も任意である。図４及び図５におい
て、セットクロック信号ＴＣＳ及びリセットクロック信
号ＴＣＲは、特に相補信号である必要はなく、その位相
差も任意に設定できる。テストモード信号ＴＭ及びバー
インテストモード信号ＢＴＭの有効レベルは、特にハイ
レベルに限定されない。In FIG. 4, the test clock buffer T
The flip-flop that becomes the CB is not particularly required to be a set-reset flip-flop. Further, the connection order of the flip-flops BF1 to BFk and BFID which form the pattern generation circuit PATG is not restricted by this embodiment, and the pattern generation circuit PA is not limited.
The specific configuration of the TG is also arbitrary. In FIG. 4 and FIG. 5, the set clock signal TCS and the reset clock signal TCR do not have to be complementary signals in particular, and their phase difference can be set arbitrarily. The effective levels of the test mode signal TM and the burn-in test mode signal BTM are not particularly limited to the high level.

【００３１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるコン
ピュータシステムを構成する高速論理集積回路装置に適
用した場合について説明したが、それに限定されるもの
ではなく、例えば、各種のデジタルシステムを構成する
同様な高速論理集積回路装置や各種用途に供されるパタ
ーン発生回路を内蔵する各種デジタル集積回路装置にも
適用できる。この発明は、少なくとも外部供給されるク
ロック信号をもとに所定パターンの内部信号を生成する
ためのパターン発生回路を内蔵する半導体装置ならびに
このような半導体装置を含む装置及びシステムに広く適
用できる。In the above description, the case where the invention made by the present inventor is mainly applied to a high-speed logic integrated circuit device constituting a computer system, which is the field of application of the background, has been described, but the invention is not limited thereto. Instead, for example, the present invention can be applied to a similar high-speed logic integrated circuit device forming various digital systems and various digital integrated circuit devices including a pattern generation circuit used for various purposes. INDUSTRIAL APPLICABILITY The present invention can be widely applied to a semiconductor device including a pattern generation circuit for generating an internal signal of a predetermined pattern based on at least an externally supplied clock signal, and a device and a system including such a semiconductor device.

【００３２】[0032]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、診断用のスキャンパスとダ
イナミックバーインテスト用のパターン発生回路とを備
える高速論理集積回路装置等において、外部からパター
ン発生回路に供給すべきテストクロック信号を、例えば
非反転信号及び反転信号からなる相補信号とするととも
に、そのセット入力端子及びリセット入力端子にテスト
クロック信号の非反転信号及び反転信号をそれぞれ受け
るセットリセット型のフリップフロップを介してパター
ン発生回路に伝達することで、テストクロック信号の入
力用外部端子がパッケージの比較的条件の良くない位置
に配置され、テストクロック信号の波形歪みが比較的大
きくなった場合でも、パターン発生回路に伝達されるテ
ストクロック信号のチャタリングノイズを抑制し、パタ
ーン発生回路の動作を安定化することができる。この結
果、ダイナミックバーインテストの精度を高め、パター
ン発生回路を内蔵する高速論理集積回路装置等の信頼性
を高めることができる。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, in a high-speed logic integrated circuit device or the like having a scan path for diagnosis and a pattern generation circuit for a dynamic burn-in test, a test clock signal to be supplied to the pattern generation circuit from the outside is composed of, for example, a non-inverted signal and an inverted signal. The complementary clock signal is transmitted to the pattern generation circuit through a set-reset type flip-flop that receives the non-inverted signal and the inverted signal of the test clock signal at its set input terminal and reset input terminal, respectively. Even if the external terminal for input is arranged in a position where the condition of the package is relatively poor and the waveform distortion of the test clock signal becomes relatively large, the chattering noise of the test clock signal transmitted to the pattern generation circuit is suppressed, Stabilize the operation of the pattern generation circuit. Can. As a result, the accuracy of the dynamic burn-in test can be improved, and the reliability of a high-speed logic integrated circuit device or the like having a pattern generation circuit can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明が適用された高速論理集積回路装置の
一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a high speed logic integrated circuit device to which the present invention is applied.

【図２】図１の高速論理集積回路装置に設けられるスキ
ャンパスの一実施例を示す接続図である。2 is a connection diagram showing an embodiment of a scan path provided in the high-speed logic integrated circuit device of FIG.

【図３】図１の高速論理集積回路装置に含まれるバーイ
ンテスト制御回路の一実施例を示す回路図である。3 is a circuit diagram showing an embodiment of a burn-in test control circuit included in the high-speed logic integrated circuit device of FIG.

【図４】図１の高速論理集積回路装置のバーインテスト
時における一実施例を示す信号波形図である。FIG. 4 is a signal waveform diagram showing an embodiment of the high speed logic integrated circuit device of FIG. 1 during a burn-in test.

【図５】図１の高速論理集積回路装置のバーインテスト
時における一実施例を示す拡大信号波形図である。5 is an enlarged signal waveform diagram showing an embodiment of the high speed logic integrated circuit device of FIG. 1 during a burn-in test.

【符号の説明】[Explanation of symbols]

ＬＢ……論理部、ＳＣＴＬ……スキャンパス制御回路、
ＢＣＴＬ……バーインテスト制御回路、ＴＭ……テスト
モード信号、ＤＩ１〜ＤＩｉ……入力データ、ＤＯ１〜
ＤＯｊ……出力データ、ＣＫ……システムクロック信
号、ＦＳＥ１〜ＦＳＥｐ……フリップフロップ選択信
号、ＦＳＤＩ……内部スキャン入力データ、ＦＳＤＯ…
…内部スキャン出力データ、ＳＤＯ……スキャン出力デ
ータ、ＳＤＩ……スキャン入力データ、ＳＡ１〜ＳＡｋ
……スキャンアドレス信号、ＢＡ１〜ＢＡｋ……バーイ
ンテスト用スキャンアドレス信号、ＢＳＤＩ……バーイ
ンテスト用スキャン入力データ、ＴＣＳ……セットクロ
ック信号、ＴＣＲ……リセットクロック信号、ＢＴＭ…
…バーインテストモード信号。ＦＦ１〜ＦＦｐ，ＢＦ１
〜ＢＦｋ，ＢＦＩＤ……フリップフロップ、ＳＡＳＬ…
…スキャンアドレス選択回路、ＳＡＤＣ……スキャンア
ドレスデコーダ、ＳＤＳＬ……スキャン入力データ選択
回路、ＴＣＢ……テストクロックバッファ（フリップフ
ロップ）、ＰＡＴＧ……パターン発生回路。LB: logic unit, SCTL: scan path control circuit,
BCTL ... Burn-in test control circuit, TM ... Test mode signal, DI1-DIi ... Input data, DO1-
DOj ... Output data, CK ... System clock signal, FSE1 to FSEp ... Flip-flop selection signal, FSDI ... Internal scan input data, FSDO ...
... Internal scan output data, SDO ... Scan output data, SDI ... Scan input data, SA1 to SAk
... scan address signal, BA1 to BAk ... scan address signal for burn-in test, BSDI ... scan input data for burn-in test, TCS ... set clock signal, TCR ... reset clock signal, BTM ...
… Burn-in test mode signal. FF1 to FFp, BF1
~ BFk, BFID ... Flip-flop, SASL ...
... scan address selection circuit, SADC ... scan address decoder, SDSL ... scan input data selection circuit, TCB ... test clock buffer (flip-flop), PATG ... pattern generation circuit.

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 所定の外部端子を介して入力されるクロ
ック信号を受けるフリップフロップと、上記フリップフ
ロップの出力信号を受けるパターン発生回路とを具備す
ることを特徴とする半導体装置。1. A semiconductor device comprising: a flip-flop for receiving a clock signal input through a predetermined external terminal; and a pattern generation circuit for receiving an output signal of the flip-flop. 【請求項２】 上記フリップフロップは、セット入力端
子及びリセット入力端子を備えるセットリセット型のフ
リップフロップであって、上記クロック信号は、上記フ
リップフロップのセット入力端子に供給されるセットク
ロック信号とそのリセット入力端子に供給されるリセッ
トクロック信号とからなるテストクロック信号であるこ
とを特徴とする請求項１の半導体装置。2. The flip-flop is a set-reset type flip-flop having a set input terminal and a reset input terminal, and the clock signal is a set clock signal supplied to the set input terminal of the flip-flop and its set clock signal. 2. The semiconductor device according to claim 1, wherein the semiconductor device is a test clock signal including a reset clock signal supplied to a reset input terminal. 【請求項３】 上記半導体装置は、診断用のスキャンパ
スを備えダイナミックバーインテスト機能を有する高速
論理集積回路装置であって、上記パターン発生回路は、
ダイナミックバーインテスト時、スキャンパスを構成す
るフリップフロップに供給すべきスキャンアドレス及び
スキャンデータを生成するためのものであることを特徴
とする請求項１又は請求項２の半導体装置。3. The semiconductor device is a high-speed logic integrated circuit device having a scan path for diagnosis and having a dynamic burn-in test function, wherein the pattern generation circuit comprises:
3. The semiconductor device according to claim 1, wherein the semiconductor device is for generating a scan address and scan data to be supplied to a flip-flop forming a scan path during a dynamic burn-in test.