JPH0961478A - 電荷検出回路 - Google Patents
電荷検出回路Info
- Publication number
- JPH0961478A JPH0961478A JP21176295A JP21176295A JPH0961478A JP H0961478 A JPH0961478 A JP H0961478A JP 21176295 A JP21176295 A JP 21176295A JP 21176295 A JP21176295 A JP 21176295A JP H0961478 A JPH0961478 A JP H0961478A
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- JP
- Japan
- Prior art keywords
- differential amplifier
- capacitance
- electric charge
- switching element
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】 高感度な電荷検出回路を提供する。
【解決手段】 信号電荷を蓄積する第一の容量を、第一
のスイッチング素子を介して第一の差動増幅器のマイナ
ス端子と接続し、第一の差動増幅器の出力端子と第一の
差動増幅器のマイナス端子を第一の抵抗で接続し、第一
の差動増幅器の出力端子と第一の差動増幅器のプラス端
子とを第二の抵抗で接続し、第一の差動増幅器のプラス
端子と第二の差動増幅器のマイナス端子とを接続し、第
二の差動増幅器のプラス端子を実質的に一定電位に保
ち、第二の差動増幅器のマイナス端子と一定電位の間を
第二の容量で接続し、第二の差動増幅器の出力端子と第
二の差動増幅器のマイナス端子を第三の容量で接続し、
第二の差動増幅器の出力端子と第二の差動増幅器のマイ
ナス端子を第三の抵抗又は第二のスイッチング素子で接
続する。
のスイッチング素子を介して第一の差動増幅器のマイナ
ス端子と接続し、第一の差動増幅器の出力端子と第一の
差動増幅器のマイナス端子を第一の抵抗で接続し、第一
の差動増幅器の出力端子と第一の差動増幅器のプラス端
子とを第二の抵抗で接続し、第一の差動増幅器のプラス
端子と第二の差動増幅器のマイナス端子とを接続し、第
二の差動増幅器のプラス端子を実質的に一定電位に保
ち、第二の差動増幅器のマイナス端子と一定電位の間を
第二の容量で接続し、第二の差動増幅器の出力端子と第
二の差動増幅器のマイナス端子を第三の容量で接続し、
第二の差動増幅器の出力端子と第二の差動増幅器のマイ
ナス端子を第三の抵抗又は第二のスイッチング素子で接
続する。
Description
【０００１】
【発明の属する技術分野】本発明は信号電荷の検出を行
う電荷検出回路に関するものである。
う電荷検出回路に関するものである。
【０００２】
【従来の技術】光センサは光強度の計測に、またロボッ
ト、各種オートメーションシステムにおける位置センサ
として、また情報通信、情報処理における画像情報の読
み取りなどに広く用いられている。特に画像情報処理の
技術、能力の進歩した今日、高性能な画像情報の入力装
置としてのイメージセンサの進歩が強く望まれている。
ファクシミリ、ワードプロセッサ、電子ファイルシステ
ムなどは画像入力装置を必要とする代表的な装置であ
る。
ト、各種オートメーションシステムにおける位置センサ
として、また情報通信、情報処理における画像情報の読
み取りなどに広く用いられている。特に画像情報処理の
技術、能力の進歩した今日、高性能な画像情報の入力装
置としてのイメージセンサの進歩が強く望まれている。
ファクシミリ、ワードプロセッサ、電子ファイルシステ
ムなどは画像入力装置を必要とする代表的な装置であ
る。
【０００３】このような入力装置としては、ビデオカメ
ラのような二次元情報を取り出すものと、ラインセンサ
を利用して画像をスキャンして読み出すイメージスキャ
ナーが考えられるが、通常十分な解像力（画素数）を得
るためにラインセンサを使用したイメージスキャナが使
用されている。ラインセンサとしては、結晶シリコンを
使用した電荷結合素子（ＣＣＤ）が代表的であるが、素
子の大きさに限界があって、大きな面積の画像を読み取
るには縮小光学系を使用するか、素子を多数高精度に並
べる必要がある。それに対して硫化カドミウム、アモル
ファスシリコンを光導電面としたセンサは比較的大きな
面積が可能であり、ロッドレンズアレイを併用した等倍
密着型のラインセンサが一部実用化されている。
ラのような二次元情報を取り出すものと、ラインセンサ
を利用して画像をスキャンして読み出すイメージスキャ
ナーが考えられるが、通常十分な解像力（画素数）を得
るためにラインセンサを使用したイメージスキャナが使
用されている。ラインセンサとしては、結晶シリコンを
使用した電荷結合素子（ＣＣＤ）が代表的であるが、素
子の大きさに限界があって、大きな面積の画像を読み取
るには縮小光学系を使用するか、素子を多数高精度に並
べる必要がある。それに対して硫化カドミウム、アモル
ファスシリコンを光導電面としたセンサは比較的大きな
面積が可能であり、ロッドレンズアレイを併用した等倍
密着型のラインセンサが一部実用化されている。
【０００４】このような画像読み取り装置において、各
画素の出力電流は一定時間、容量に蓄積し、蓄積された
電荷を電荷検出回路で検出する方法が一般的である。図
３は従来用いられている電荷検出回路の一例である。ス
イッチング素子Ｓ１がＯＦＦ状態の間、Ｃ１に蓄積され
た信号電荷Ｑは、Ｓ１をＯＮ状態にすることによって検
出回路に流れ、差動増幅器３（通常、オペアンプが使用
される。）の出力端子に次式（１）で表わされる電圧Ｖ
ｏｕｔｌが発生する。この後、出力端子の電圧は式
（２）で表わされる時定数ｔ１で減少する。
画素の出力電流は一定時間、容量に蓄積し、蓄積された
電荷を電荷検出回路で検出する方法が一般的である。図
３は従来用いられている電荷検出回路の一例である。ス
イッチング素子Ｓ１がＯＦＦ状態の間、Ｃ１に蓄積され
た信号電荷Ｑは、Ｓ１をＯＮ状態にすることによって検
出回路に流れ、差動増幅器３（通常、オペアンプが使用
される。）の出力端子に次式（１）で表わされる電圧Ｖ
ｏｕｔｌが発生する。この後、出力端子の電圧は式
（２）で表わされる時定数ｔ１で減少する。
【０００５】
【数１】Ｖｏｕｔ１＝Ｑ／Ｃ３ （１） ｔ１＝Ｒ３×Ｃ３ （２）
【０００６】
【発明が解決しようとする課題】しかしながら、スイッ
チング素子（Ｓ１）の出力容量や配線容量によって差動
増幅器のマイナス端子と一定電位の間に容量（Ｃ４）が
存在するため、出力波形の立ち上がりが遅くなり信号電
荷に対する感度が低下する、出力波形が発振する、など
の問題があった。
チング素子（Ｓ１）の出力容量や配線容量によって差動
増幅器のマイナス端子と一定電位の間に容量（Ｃ４）が
存在するため、出力波形の立ち上がりが遅くなり信号電
荷に対する感度が低下する、出力波形が発振する、など
の問題があった。
【０００７】
【課題を解決するための手段】本発明者らは上記課題に
ついて鋭意検討した結果、電荷検出回路を特定の構成に
することによって、容量Ｃ４の影響を除き、信号電荷に
対する感度を上げ、Ｓ／Ｎ比を向上させることができる
ことを見いだし本発明を完成した。
ついて鋭意検討した結果、電荷検出回路を特定の構成に
することによって、容量Ｃ４の影響を除き、信号電荷に
対する感度を上げ、Ｓ／Ｎ比を向上させることができる
ことを見いだし本発明を完成した。
【０００８】即ち、本発明の要旨は、信号電荷を蓄積す
る第一の容量を、第一のスイッチング素子を介して第一
の差動増幅器のマイナス端子と接続し、第一の差動増幅
器の出力端子と第一の差動増幅器のマイナス端子を第一
の抵抗で接続し、第一の差動増幅器の出力端子と第一の
差動増幅器のプラス端子とを第二の抵抗で接続し、第一
の差動増幅器のプラス端子と第二の差動増幅器のマイナ
ス端子とを接続し、第二の差動増幅器のプラス端子を実
質的に一定電位に保ち、第二の差動増幅器のマイナス端
子と一定電位の間を第二の容量で接続し、第二の差動増
幅器の出力端子と第二の差動増幅器のマイナス端子を第
三の容量で接続し、第二の差動増幅器の出力端子と第二
の差動増幅器のマイナス端子を第三の抵抗又は第二のス
イッチング素子で接続したことを特徴とした電荷検出回
路に存する。
る第一の容量を、第一のスイッチング素子を介して第一
の差動増幅器のマイナス端子と接続し、第一の差動増幅
器の出力端子と第一の差動増幅器のマイナス端子を第一
の抵抗で接続し、第一の差動増幅器の出力端子と第一の
差動増幅器のプラス端子とを第二の抵抗で接続し、第一
の差動増幅器のプラス端子と第二の差動増幅器のマイナ
ス端子とを接続し、第二の差動増幅器のプラス端子を実
質的に一定電位に保ち、第二の差動増幅器のマイナス端
子と一定電位の間を第二の容量で接続し、第二の差動増
幅器の出力端子と第二の差動増幅器のマイナス端子を第
三の容量で接続し、第二の差動増幅器の出力端子と第二
の差動増幅器のマイナス端子を第三の抵抗又は第二のス
イッチング素子で接続したことを特徴とした電荷検出回
路に存する。
【０００９】
【発明の実施の態様】この発明の電荷検出回路では、第
一のスイッチング素子をＯＮ状態にした時に流れる電流
を、第一の差動増幅器、第四の容量、第一の抵抗、第二
の抵抗、第二の容量で構成される電流−電流変換回路を
介して、第二の差動増幅器、第三の容量、第三の抵抗又
は第二のスイッチング素子で構成される電流−電圧変換
回路に入力しているため、第四の容量の電流−電圧変換
回路への影響を除くことができる。
一のスイッチング素子をＯＮ状態にした時に流れる電流
を、第一の差動増幅器、第四の容量、第一の抵抗、第二
の抵抗、第二の容量で構成される電流−電流変換回路を
介して、第二の差動増幅器、第三の容量、第三の抵抗又
は第二のスイッチング素子で構成される電流−電圧変換
回路に入力しているため、第四の容量の電流−電圧変換
回路への影響を除くことができる。
【００１０】
【実施例】本発明の電荷検出回路の実施例を図１に示
す。Ｃ４はスイッチング素子Ｓ１の出力容量である。信
号電荷は容量Ｃ１にスイッチング素子Ｓ１がＯＦＦ状態
の間、蓄積される。この電荷Ｑはスイッチング素子 Ｓ
１をＯＮ状態にすることによって電荷検出回路に流れ、
第二の差動増幅器２の出力端子に電圧Ｖｏｕｔ２が発生
する。
す。Ｃ４はスイッチング素子Ｓ１の出力容量である。信
号電荷は容量Ｃ１にスイッチング素子Ｓ１がＯＦＦ状態
の間、蓄積される。この電荷Ｑはスイッチング素子 Ｓ
１をＯＮ状態にすることによって電荷検出回路に流れ、
第二の差動増幅器２の出力端子に電圧Ｖｏｕｔ２が発生
する。
【００１１】
【数２】 Ｖｏｕｔ２＝（Ｑ／Ｃ３）×（Ｒ１／Ｒ２） （３）
【００１２】Ｖｏｕｔ２はＱに比例する。またＲ１をＲ
２よりも大きな値にすることが好ましく、このことによ
って回路出力のＱに対する感度を上げることが可能であ
る。この後、差動増幅器２の出力端子の電圧は時定数ｔ
２で減少する。
２よりも大きな値にすることが好ましく、このことによ
って回路出力のＱに対する感度を上げることが可能であ
る。この後、差動増幅器２の出力端子の電圧は時定数ｔ
２で減少する。
【００１３】
【数３】ｔ２＝Ｒ３×Ｃ３ （４）
【００１４】ここで、Ｒ１，Ｃ４，Ｒ２，Ｃ２の値は下
式を満足することが望ましい。
式を満足することが望ましい。
【００１５】
【数４】 （Ｒ２×Ｃ２）×０．８≦Ｒ１×Ｃ４≦（Ｒ２×Ｃ２）×１．２ （５）
【００１６】また図２に示すように図１におけるＲ３の
代わりにスイッチング素子Ｓ２を用いてもよい。この場
合、差動増幅器２の出力端子の電圧はＳ２がＯＦＦ状態
の間Ｖｏｕｔ２に保たれ、Ｓ２をＯＮ状態にすることに
よってリセットされる。本発明において、さらには第
一、第二の差動増幅器１、２それぞれについてオフセッ
トを調整する回路等を付加してもよい。
代わりにスイッチング素子Ｓ２を用いてもよい。この場
合、差動増幅器２の出力端子の電圧はＳ２がＯＦＦ状態
の間Ｖｏｕｔ２に保たれ、Ｓ２をＯＮ状態にすることに
よってリセットされる。本発明において、さらには第
一、第二の差動増幅器１、２それぞれについてオフセッ
トを調整する回路等を付加してもよい。
【００１７】
【発明の効果】以上の本発明の構成によって、スイッチ
ング素子の出力容量や配線容量の影響を受けない高感度
な電荷検出回路を提供することができる。
ング素子の出力容量や配線容量の影響を受けない高感度
な電荷検出回路を提供することができる。
【図面の簡単な説明】
【図１】本発明による電荷検出回路である。
【図２】本発明による電荷検出回路である。
【図３】従来使用されていた電荷検出回路の一例であ
る。
る。
１ 第一の差動増幅器 ２ 第二の差動増幅器 ３ 従来例における差動増幅器 Ｓ１，Ｓ２ スイッチング素子 Ｃ１〜Ｃ４ 容量 Ｒ１〜Ｒ３ 抵抗
フロントページの続き (72)発明者 松田 潔 神奈川県横浜市青葉区鴨志田町1000番地 三菱化学株式会社横浜総合研究所内
Claims (3)
- 【請求項１】 信号電荷を蓄積する第一の容量を、第一
のスイッチング素子を介して第一の差動増幅器のマイナ
ス端子と接続し、第一の差動増幅器の出力端子と第一の
差動増幅器のマイナス端子を第一の抵抗で接続し、第一
の差動増幅器の出力端子と第一の差動増幅器のプラス端
子とを第二の抵抗で接続し、第一の差動増幅器のプラス
端子と第二の差動増幅器のマイナス端子とを接続し、第
二の差動増幅器のプラス端子を実質的に一定電位に保
ち、第二の差動増幅器のマイナス端子と一定電位の間を
第二の容量で接続し、第二の差動増幅器の出力端子と第
二の差動増幅器のマイナス端子を第三の容量で接続し、
第二の差動増幅器の出力端子と第二の差動増幅器のマイ
ナス端子を第三の抵抗又は第二のスイッチング素子で接
続したことを特徴とした電荷検出回路。 - 【請求項２】 （第一の差動増幅器のマイナス端子と一
定電位の間に存在する第四の容量と第一の抵抗の積）／
（第二の抵抗と第二の容量の積）が０．８から１．２の
間であることを特徴とする請求項１記載の電荷検出回
路。 - 【請求項３】 第一の抵抗が第二の抵抗よりも抵抗値が
大きいことを特徴とする請求項１又は２記載の電荷検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21176295A JPH0961478A (ja) | 1995-08-21 | 1995-08-21 | 電荷検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21176295A JPH0961478A (ja) | 1995-08-21 | 1995-08-21 | 電荷検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0961478A true JPH0961478A (ja) | 1997-03-07 |
Family
ID=16611166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21176295A Pending JPH0961478A (ja) | 1995-08-21 | 1995-08-21 | 電荷検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0961478A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014162952A1 (ja) * | 2013-04-02 | 2014-10-09 | 株式会社村田製作所 | 擬似抵抗回路及び電荷検出回路 |
| CN113219275A (zh) * | 2021-04-13 | 2021-08-06 | 西安子国微科技有限公司 | 一种刹车余压检测*** |
-
1995
- 1995-08-21 JP JP21176295A patent/JPH0961478A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014162952A1 (ja) * | 2013-04-02 | 2014-10-09 | 株式会社村田製作所 | 擬似抵抗回路及び電荷検出回路 |
| JP5930252B2 (ja) * | 2013-04-02 | 2016-06-08 | 株式会社村田製作所 | 擬似抵抗回路及び電荷検出回路 |
| US9660592B2 (en) | 2013-04-02 | 2017-05-23 | Murata Manufacturing Co., Ltd. | Psuedo resistor circuit and charge amplifier |
| CN113219275A (zh) * | 2021-04-13 | 2021-08-06 | 西安子国微科技有限公司 | 一种刹车余压检测*** |
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