JPH0955771A - Digitally sent signal demodulation system - Google Patents
Digitally sent signal demodulation systemInfo
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- JPH0955771A JPH0955771A JP20625695A JP20625695A JPH0955771A JP H0955771 A JPH0955771 A JP H0955771A JP 20625695 A JP20625695 A JP 20625695A JP 20625695 A JP20625695 A JP 20625695A JP H0955771 A JPH0955771 A JP H0955771A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はディジタル伝送信号
復調システムに関し、ディジタル伝送信号を復調して出
力するシステムに関する。中継間隔が長く受信電力が小
さいディジタル伝送システムでは、所定の回線符号誤り
率を得るために、信号電力対雑音電力（Ｃ／Ｎ比）を小
さくするよう誤り訂正符号が用いられる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital transmission signal demodulation system, and more particularly to a system for demodulating and outputting a digital transmission signal. In a digital transmission system having a long relay interval and a small reception power, an error correction code is used to reduce the signal power to noise power (C / N ratio) in order to obtain a predetermined line code error rate.
【０００２】誤り訂正方式としては、例えば、畳込み符
号化／ビタビ復号化が用いられる。ビタビ復号化では軟
判定復号を比較的容易に実現できる。As an error correction method, for example, convolutional coding / Viterbi decoding is used. With the Viterbi decoding, soft-decision decoding can be realized relatively easily.
【０００３】[0003]
【従来の技術】図６は従来システムの一例のブロック図
を示す。同図中、アンテナ１０で受信された所定周波数
のディジタル伝送信号は受信回路１１で中間周波信号と
される。この中間周波信号はハイブリッド１２に供給さ
れ、ＩチャンネルとＱチャンネルに分離される。Ｉチャ
ンネル，Ｑチャンネル夫々の信号は混合器１３Ａ，１３
Ｂ夫々でＶＣＯ（電圧制御型発振器）１４よりの再生キ
ャリアを混合されて復調された後、Ａ／Ｄコンバータ１
５Ａ，１５Ｂ夫々で例えば６ビットの再生データとされ
る。このＩチャンネル，Ｑチャンネル夫々の６ビットの
再生データは上位３ビットが主信号、下位３ビットがエ
ラー信号である。2. Description of the Related Art FIG. 6 shows a block diagram of an example of a conventional system. In the figure, a digital transmission signal of a predetermined frequency received by the antenna 10 is converted into an intermediate frequency signal by the receiving circuit 11. This intermediate frequency signal is supplied to the hybrid 12 and separated into an I channel and a Q channel. The signals of the I channel and the Q channel are mixed by the mixers 13A and 13A.
The reproduction carriers from the VCO (Voltage Controlled Oscillator) 14 are mixed by each B and demodulated, and then the A / D converter 1
For example, 6-bit reproduction data is formed in each of 5A and 15B. In the 6-bit reproduction data for each of the I channel and Q channel, the upper 3 bits are the main signal and the lower 3 bits are the error signal.
【０００４】Ｉチャンネル，Ｑチャンネル夫々の再生デ
ータはＡＧＣ（自動利得制御）回路１６、ＡＤＣ（自動
ドリフト制御）回路１７、ＥＱＬ（等化器）１８夫々で
復調のための制御を行われた後、復号器２０に供給され
る。復号器２０では例えばビタビ復号を行って、誤り訂
正を行いＩチャンネル，Ｑチャンネル夫々３ビットの復
号データを得て端子２１ａ，２１ｂより出力する。The reproduced data of the I channel and the Q channel are demodulated by the AGC (automatic gain control) circuit 16, the ADC (automatic drift control) circuit 17, and the EQL (equalizer) 18, respectively. , To the decoder 20. The decoder 20 performs, for example, Viterbi decoding, performs error correction, obtains 3-bit decoded data for each of the I channel and the Q channel, and outputs the decoded data from the terminals 21a and 21b.
【０００５】また、積分器２３はＥＱＬ１８出力のＩチ
ャンネル，Ｑチャンネル夫々のエラー信号を積分してＶ
ＣＯ１４に供給する位相制御信号を生成する。積分器２
４はＥＱＬ１８出力のＩチャンネル，Ｑチャンネルの主
信号及びエラー信号を積分してＡＧＣ回路１６に供給す
る利得制御信号を生成する。積分器２５はＥＱＬ１８出
力のＩチャンネル，Ｑチャンネルのエラー信号を積分し
てＡＤＣ回路１７に供給するドリフト制御信号を生成す
る。積分器２６はＥＱＬ１８出力のＩチャンネル，Ｑチ
ャンネルの主信号及びエラー信号を積分してＥＱＬ１８
を構成するトランスバーサルフィルタの係数値を生成し
てＥＱＬ１８に供給する。Further, the integrator 23 integrates the error signals of the I channel and Q channel of the EQL 18 output to obtain V
The phase control signal supplied to the CO 14 is generated. Integrator 2
Reference numeral 4 integrates the I channel and Q channel main signals and the error signal output from the EQL 18 to generate a gain control signal to be supplied to the AGC circuit 16. The integrator 25 integrates the I channel and Q channel error signals output from the EQL 18 to generate a drift control signal to be supplied to the ADC circuit 17. The integrator 26 integrates the I channel and Q channel main signals and the error signal of the EQL 18 output to integrate the EQL 18
The coefficient value of the transversal filter that composes is generated and supplied to the EQL 18.
【０００６】[0006]
【発明が解決しようとする課題】受信信号の復調制御
は、積分器２３〜２６夫々においてＥＱＬ１８の出力す
るＩチャンネル，Ｑチャンネルの主信号とエラー信号と
に基づいて制御信号を生成し、これらの制御信号を用い
て再生キャリアの位相制御、利得制御、ドリフト制御、
等化制御夫々を行っている。In the demodulation control of the received signal, a control signal is generated in each of the integrators 23 to 26 based on the main signals of the I and Q channels output by the EQL 18 and the error signal. Phase control, gain control, drift control of regenerated carrier using control signal,
Each equalization control is performed.
【０００７】ＥＱＬ１８の出力するエラー信号は図７
（Ａ）に示す如く、受信信号点位置ＸのＩチャンネル成
分が１．７５で、Ｑチャンネル成分が１．７５であり、
信号点Ａ（１，１）と信号点Ｂ（１，３）がある場合に
は受信信号点位置Ｘ（１．７５，１．７５）からのユー
クリッド距離（図上での直線距離）が最も近い信号点Ａ
（１，１）を主信号とし、受信信号点位置Ｘ（１．７
５，１．７５）と信号点Ａ（１，１）との差ＥI ＝＋，
０．７５，ＥQ ＝＋０．７５をエラー信号としている。The error signal output from the EQL 18 is shown in FIG.
As shown in (A), the I channel component at the reception signal point position X is 1.75 and the Q channel component is 1.75,
When there is a signal point A (1,1) and a signal point B (1,3), the Euclidean distance (straight line distance in the figure) from the received signal point position X (1.75, 1.75) is the most. Near signal point A
Using (1,1) as the main signal, the received signal point position X (1.7
5, 1.75) and the signal point A (1,1) difference E I = +,
The error signals are 0.75 and E Q = + 0.75.
【０００８】このため、復号器２０で誤り訂正が行わ
れ、受信信号点位置Ｘの主信号が同図（Ｂ）に示す如く
信号点Ｂ（１，３）であった場合には、エラー信号ＥI
＝＋０．７５，ＥQ ＝−１．２５となる。つまり、誤り
があった場合は、受信信号の復調制御を誤ったことにな
り、この誤った復調制御を行うことにより受信性能が劣
化するおそれがあるという問題があった。Therefore, if error correction is performed in the decoder 20 and the main signal at the received signal point position X is the signal point B (1,3) as shown in FIG. E I
= + 0.75, and E Q = -1.25. That is, if there is an error, it means that the demodulation control of the received signal is erroneous, and the erroneous demodulation control may deteriorate the reception performance.
【０００９】本発明は上記の点に鑑みなされたもので、
ディジタル伝送信号に誤りがあった場合に誤った復調制
御を行うことを防止して受信性能の劣化を防止できるデ
ィジタル伝送信号復調システムを提供することを目的と
する。The present invention has been made in view of the above points,
An object of the present invention is to provide a digital transmission signal demodulation system capable of preventing erroneous demodulation control when a digital transmission signal has an error and preventing deterioration of reception performance.
【００１０】[0010]
【課題を解決するための手段】請求項１に記載の発明
は、誤り訂正符号で符号化されディジタル変調されたデ
ィジタル伝送信号を復調データの主信号及びエラー信号
に基づいて復調制御を行ってディジタル復調し、得られ
た復調データの主信号及びエラー信号を用いて復号化し
て誤り訂正した主信号を出力するディジタル伝送信号復
調システムにおいて、上記誤り訂正した主信号と復調デ
ータの主信号及びエラー信号とから誤り訂正した主信号
に対するエラー信号を得るエラー信号補正部と、復調デ
ータの主信号及びエラー信号と、誤り訂正した主信号及
びそれに対するエラー信号とのいずれか一方を選択して
復調制御を行う回路部に供給する信号選択部とを有す
る。According to a first aspect of the present invention, a digital transmission signal encoded by an error correction code and digitally modulated is subjected to demodulation control based on a main signal of demodulation data and an error signal to perform digital control. In a digital transmission signal demodulation system that demodulates and outputs an error-corrected main signal by decoding using the obtained main signal and error signal of the demodulated data, the main signal and error signal of the error-corrected main signal and demodulated data Error signal correction section for obtaining an error signal for the error-corrected main signal from, the main signal and error signal of the demodulated data, and the error-corrected main signal and the error signal for the error signal are selected to perform demodulation control. And a signal selection unit that supplies the circuit unit to perform.
【００１１】このため、信号選択部で誤り訂正した主信
号とそれに対するエラー信号を選択して復調制御を行う
回路部に供給することにより、復調制御を誤ることがな
くなり、受信性能の劣化を防止できる。請求項２に記載
の発明では、前記誤り訂正符号は、マルチレベルコーデ
ィングモジュレーションである。Therefore, the main signal error-corrected by the signal selection unit and the error signal corresponding to the main signal are selected and supplied to the circuit unit which performs demodulation control, whereby the demodulation control is prevented from becoming erroneous, and deterioration of the reception performance is prevented. it can. In the invention described in claim 2, the error correction code is multilevel coding modulation.
【００１２】このため、強力な誤り訂正を行うことがで
きる。請求項３に記載の発明では、前記復調制御を行う
回路部は、自動利得制御、自動ドリフト制御、等化、キ
ャリア再生のうち少なくともいずれか１つである。この
ため、自動利得制御、自動ドリフト制御、等化、キャリ
ア再生を誤りなく行うことができる。Therefore, strong error correction can be performed. According to the third aspect of the present invention, the circuit unit that performs the demodulation control is at least one of automatic gain control, automatic drift control, equalization, and carrier reproduction. Therefore, automatic gain control, automatic drift control, equalization, and carrier reproduction can be performed without error.
【００１３】請求項４に記載の発明では、前記信号選択
部は、同期引き込み時に復調データの主信号及びエラー
信号を選択し、同期引き込み後に誤り訂正した主信号及
びそれに対するエラー信号を選択する。このため、同期
引き込み時の復調制御が遅れることを防止でき、同期引
き込み後は誤りのない復調制御を行うことができる。In the invention according to claim 4, the signal selecting section selects the main signal and the error signal of the demodulated data at the time of the synchronization pull-in, and selects the main signal and the error signal corresponding to the error-corrected main signal after the synchronization pull-in. For this reason, it is possible to prevent delay in demodulation control during synchronization pull-in, and it is possible to perform error-free demodulation control after synchronization pull-in.
【００１４】[0014]
【発明の実施の形態】図１は本発明システムの一実施例
のブロック図を示す。同図中、アンテナ３０で受信され
た所定周波数のディジタル伝送信号は受信回路３１で中
間周波信号とされる。この中間周波信号はハイブリッド
３２に供給され、ＩチャンネルとＱチャンネルに分離さ
れる。Ｉチャンネル，Ｑチャンネル夫々の信号は混合器
３３Ａ，３３Ｂ夫々でＶＣＯ（電圧制御型発振器）３４
よりの再生キャリアを混合されて復調された後、Ａ／Ｄ
コンバータ３５Ａ，３５Ｂ夫々で例えば６ビットの再生
データとされる。このＩチャンネル，Ｑチャンネル夫々
の６ビットの再生データは上位３ビットが主信号、下位
３ビットがエラー信号である。1 shows a block diagram of an embodiment of the system of the present invention. In the figure, the digital transmission signal of a predetermined frequency received by the antenna 30 is converted into an intermediate frequency signal by the receiving circuit 31. This intermediate frequency signal is supplied to the hybrid 32 and separated into an I channel and a Q channel. The signals of the I channel and the Q channel are supplied to the VCO (voltage controlled oscillator) 34 by the mixers 33A and 33B, respectively.
After reproducing carrier is mixed and demodulated, A / D
For example, 6-bit reproduction data is produced by each of the converters 35A and 35B. In the 6-bit reproduction data for each of the I channel and Q channel, the upper 3 bits are the main signal and the lower 3 bits are the error signal.
【００１５】Ｉチャンネル，Ｑチャンネル夫々の再生デ
ータはＡＧＣ（自動利得制御）回路３６、ＡＤＣ（自動
ドリフト制御）回路３７、ＥＱＬ（等化器）３８夫々で
復調のための制御を行われた後、復号器４０に供給され
る。復号器４０では例えばＭＬＣＭ（マルチレベルコー
ティングモジュレーション）の復号を行って誤り訂正を
行う。これによって誤りがあった場合に誤りを訂正した
Ｉチャンネル，Ｑチャンネルの主信号を端子４１ａ，４
１ｂから出力し、上記主信号とエラー信号とをセレクタ
４２に供給する。また、復号器４０はエラーレートが所
定の閾値を超えたときアラーム信号を生成して端子４１
ｃから出力する。The reproduced data of each of the I channel and the Q channel is subjected to demodulation control by an AGC (automatic gain control) circuit 36, an ADC (automatic drift control) circuit 37, and an EQL (equalizer) 38. , To the decoder 40. The decoder 40 performs error correction, for example, by decoding MLCM (Multi Level Coating Modulation). If there is an error by this, the main signals of the I channel and the Q channel for which the error is corrected are input to the terminals 41a, 4a.
1b and supplies the main signal and the error signal to the selector 42. Further, the decoder 40 generates an alarm signal when the error rate exceeds a predetermined threshold and outputs the alarm signal to the terminal 41.
Output from c.
【００１６】信号選択部であるセレクタ４２には、ＥＱ
Ｌ３８の出力するＩチャンネル，Ｑチャンネルの主信号
及びエラー信号が供給されると共に、復号器４０の出力
する誤り訂正後のＩチャンネル，Ｑチャンネルの主信号
及びエラー信号が供給されている。セレクタ４２は上位
装置から端子４２ａを介して供給される切換制御信号に
よって、同期引き込み動作時にはＥＱＬ３８の出力する
Ｉチャンネル，Ｑチャンネルの主信号及びエラー信号を
選択し、同期引き込み動作が終了した後は復号器４０の
出力する誤り訂正されたＩチャンネル，Ｑチャンネルの
主信号及びエラー信号を選択して出力する。The selector 42, which is a signal selection unit, has an EQ
The main signals and error signals of the I and Q channels output from L38 are supplied, and the main signals and error signals of the I and Q channels after error correction output from the decoder 40 are supplied. The selector 42 selects the main signal and the error signal of the I channel and Q channel output from the EQL 38 at the time of the synchronous pull-in operation by the switching control signal supplied from the higher-order device through the terminal 42a, and after the synchronous pull-in operation is completed. The error-corrected main signals and error signals of the I and Q channels output from the decoder 40 are selected and output.
【００１７】また、積分器４３はＩチャンネル，Ｑチャ
ンネル夫々のエラー信号を積分してＶＣＯ３４に供給す
る位相制御信号を生成する。積分器４４はセレクタ４２
出力のＩチャンネル，Ｑチャンネルの主信号及びエラー
信号を積分してＡＧＣ回路３６に供給する利得制御信号
を生成する。積分器４５はセレクタ４２出力のＩチャン
ネル，Ｑチャンネルのエラー信号を積分してＡＤＣ回路
３７に供給するドリフト制御信号を生成する。積分器４
６はセレクタ４２出力のＩチャンネル，Ｑチャンネルの
主信号及びエラー信号を積分してＥＱＬ３８を構成する
トランスバーサルフィルタの係数値を生成してＥＱＬ３
８に供給する。The integrator 43 integrates the error signals of the I channel and the Q channel to generate a phase control signal to be supplied to the VCO 34. The integrator 44 is the selector 42
The output I-channel and Q-channel main signals and the error signal are integrated to generate a gain control signal to be supplied to the AGC circuit 36. The integrator 45 integrates the I-channel and Q-channel error signals output from the selector 42 to generate a drift control signal to be supplied to the ADC circuit 37. Integrator 4
A reference numeral 6 integrates the I-channel and Q-channel main signals output from the selector 42 and the error signal to generate a coefficient value of a transversal filter which constitutes the EQL 38 to generate EQL3.
Supply to 8.
【００１８】図２は復号器４０のブロック図を示す。同
図中、端子５０にはＥＱＬ３８よりＩチャンネル、Ｑチ
ャンネル夫々の主信号及びエラー信号（会計１２ビッ
ト）が入来し、フレーム同期回路５１及び位相不確定除
去回路５２に供給される。フレーム同期回路５１は供給
されるＩチャンネル，Ｑチャンネルの主信号を９０度ず
つ位相回転した４状態のフレーム同期パターンと比較
し、主信号のフレーム同期ビットがどの位相回転状態か
を検出して位相不確定除去回路５２に供給する。FIG. 2 shows a block diagram of the decoder 40. In the figure, a main signal and an error signal (accounting 12 bits) of each of the I channel and the Q channel are input to the terminal 50 from the EQL 38 and are supplied to the frame synchronization circuit 51 and the phase indetermination removal circuit 52. The frame synchronization circuit 51 compares the supplied main signals of the I and Q channels with a frame synchronization pattern of four states in which the phase is rotated by 90 degrees, detects which phase rotation state the frame synchronization bit of the main signal is, and detects the phase. It is supplied to the uncertainty removal circuit 52.
【００１９】なお、上記Ｉチャンネル，Ｑチャンネルの
主信号は図３に示す如く、３５６４ビットのスーパーフ
レームが第１，第２のサブフレームから構成されてお
り、各サブフレームの先頭３６ビットが特定ビットパタ
ーンのフレーム同期ビットとされている。またＱＡＭ復
調の場合、位相が９０度ずつ回転した４つの状態のいず
れかとなっているため、その位相を０度とすることが必
要となる。As shown in FIG. 3, the main signal of the I channel and Q channel has a superframe of 3564 bits composed of first and second subframes, and the first 36 bits of each subframe are specified. It is used as a frame synchronization bit of a bit pattern. Further, in the case of QAM demodulation, since the phase is in one of four states rotated by 90 degrees, it is necessary to set the phase to 0 degree.
【００２０】位相不確定除去回路５２は位相回転状態検
出信号に基づいて、主信号の位相を回転させ、位相が０
度となるようにした後、このＩチャンネル，Ｑチャンネ
ルの主信号及びエラー信号を、ＭＬＣＭの復号を行うビ
タビ復号回路５３に供給する。The phase uncertain removal circuit 52 rotates the phase of the main signal based on the phase rotation state detection signal so that the phase becomes zero.
Then, the main signals of the I and Q channels and the error signal are supplied to the Viterbi decoding circuit 53 for decoding the MLCM.
【００２１】図４はビタビ復号回路５３のブロック図を
示す。同図中、端子６１にはＩチャンネル，Ｑチャンネ
ルの主信号及びエラー信号が入来し、遅延回路６２及び
ブランチメトリック計算部６３に供給される。ブランチ
メトリック計算部６３はレベル１のブランチメトリック
計算を行って計算結果（各ブランチのブランチメトリッ
ク値）をＡＣＳ部６４に供給する。このＡＣＳ部６４で
は全てのブランチメトリック値の加算、比較、及びパス
の選択を行ってレベル１の復号及び訂正を行う。その演
算結果は遅延回路６５に供給される。また、再符号部６
６はＡＣＳ部６４の演算結果を再び符号化して第２レベ
ルのブランチメトリック計算部６７に供給する。FIG. 4 is a block diagram of the Viterbi decoding circuit 53. In the figure, a main signal and an error signal of the I channel and the Q channel are input to the terminal 61 and are supplied to the delay circuit 62 and the branch metric calculation unit 63. The branch metric calculation unit 63 performs the level 1 branch metric calculation and supplies the calculation result (branch metric value of each branch) to the ACS unit 64. The ACS unit 64 adds, compares, and selects paths for all branch metric values to perform level 1 decoding and correction. The calculation result is supplied to the delay circuit 65. In addition, the re-encoding unit 6
6 again encodes the calculation result of the ACS unit 64 and supplies it to the second level branch metric calculation unit 67.
【００２２】ブランチメトリック計算部６７は遅延部６
２で同期を合わせたＩチャンネル，Ｑチャンネルの主信
号及びエラー信号に再符号部６６出力を加えて、レベル
２のブランチメトリック計算を行って計算結果をＡＣＳ
部６８に供給する。ＡＣＳ部６８はこれに基づいてレベ
ル２の復号及び訂正を行う。The branch metric calculation unit 67 is a delay unit 6
The re-encoding unit 66 output is added to the main signal and the error signal of the I channel and the Q channel, which are synchronized in 2, and the branch metric calculation of the level 2 is performed, and the calculation result is ACS.
Supply to the section 68. The ACS unit 68 performs level 2 decoding and correction based on this.
【００２３】このＡＣＳ部６８の演算結果は遅延回路６
９で同期を合わせた再符号部６６出力、及び遅延回路７
０で同期を合わせたＩチャンネル，Ｑチャンネルの主信
号及びエラー信号と共に信号点判定部７１に供給され、
ここでＩチャンネル，Ｑチャンネルの主信号が表わす信
号点が決定される。これによって得られたＩチャンネ
ル，Ｑチャンネルの主信号の上位ビットに遅延回路６５
を通したＡＣＳ部６４出力が下位ビットとして合成さ
れ、誤り訂正のなされたＩチャンネル，Ｑチャンネルの
主信号として端子７３から出力されると共に、比較部７
４に供給される。The calculation result of the ACS unit 68 is the delay circuit 6
9. Re-encoding unit 66 output synchronized with 9 and delay circuit 7
It is supplied to the signal point determination unit 71 together with the main signals of the I channel and the Q channel and the error signal which are synchronized with 0,
Here, the signal points represented by the main signals of the I and Q channels are determined. The delay circuit 65 is added to the upper bits of the main signals of the I and Q channels obtained by this.
The output of the ACS section 64 that has passed through is combined as a lower bit and output from the terminal 73 as an I-channel and Q-channel main signal for which error correction has been performed.
4 is supplied.
【００２４】一方、デマッピング部７５は遅延部７０出
力の誤り訂正のされてないＩチャンネル，Ｑチャンネル
の主信号のデマッピングを行って比較部７４に供給し、
比較部７４では誤り訂正された主信号と誤り訂正されて
ない主信号から訂正ビット数を算出して端子７６から出
力する。On the other hand, the demapping unit 75 demaps the I-channel and Q-channel main signals of the output of the delay unit 70, which are not error-corrected, and supplies them to the comparison unit 74.
The comparison unit 74 calculates the number of correction bits from the error-corrected main signal and the error-uncorrected main signal and outputs it from the terminal 76.
【００２５】図２に戻って説明するに、ビタビ復号回路
５３に供給する前のＩチャンネル，Ｑチャンネルの主信
号及びエラー信号と、ビタビ復号回路５３で復号及び誤
り訂正されたＩチャンネル，Ｑチャンネルの主信号とが
エラー信号補正部５４に供給される。Referring back to FIG. 2, the main signals and error signals of the I channel and Q channel before being supplied to the Viterbi decoding circuit 53, and the I channel and Q channel decoded and error-corrected by the Viterbi decoding circuit 53. And the main signal of are supplied to the error signal correction unit 54.
【００２６】エラー信号補正部５４は復号前のＩチャン
ネル，Ｑチャンネルの主信号が図５に示す信号点Ａを示
し、そのエラー信号がＥI ，ＥQ である場合に、復号後
のＩチャンネル，Ｑチャンネルの主信号が信号点Ｂに訂
正されていれば復号後のＩチャンネル，Ｑチャンネルの
エラー信号をＥI ＝ＥI ，ＥQ ＝ＥQ −２と補正する。
同様に信号点Ｃに訂正されていればＥI ＝ＥI −２，Ｅ
Q ＝ＥQ −２と補正し、信号点Ｄに訂正されていればＥ
I ＝ＥI −２，ＥQ ＝ＥQ と補正し、信号点Ｅに訂正さ
れていればＥI ＝ＥI −２，ＥQ ＝ＥQ ＋２と補正し、
信号点Ｆに訂正されていればＥI ＝ＥI ，ＥQ ＝ＥQ ＋
２と補正し、信号点Ｇに訂正されていればＥI ＝ＥI ＋
２，ＥQ ＝ＥQ ＋２と補正し、信号点Ｈに訂正されてい
ればＥI＝ＥI ＋２，ＥQ ＝ＥQ と補正し、信号点Ｉに
訂正されていればＥI ＝ＥI ＋２，ＥQ ＝ＥQ −２と補
正する。エラー信号補正部５４はこのようにして補正し
たＩチャンネル，Ｑチャンネルのエラー信号を復号及び
訂正されたＩチャンネル，Ｑチャンネルの主信号と共に
端子５６より出力する。The error signal correction unit 54 decodes the I channel after decoding when the main signals of the I channel and Q channel before decoding indicate the signal point A shown in FIG. 5 and the error signals are E I and E Q. If the main signal of the Q channel is corrected to the signal point B, the error signals of the I channel and the Q channel after decoding are corrected to E I = E I , E Q = E Q -2.
Similarly, if corrected to signal point C, E I = E I −2, E
Corrected as Q = E Q -2, and if corrected to signal point D, E
Corrected as I = E I −2, E Q = E Q, and if corrected to the signal point E, corrected as E I = E I −2, E Q = E Q +2,
If corrected to the signal point F, E I = E I , E Q = E Q +
Corrected to 2, and if corrected to the signal point G, E I = E I +
2, E Q = E Q +2 is corrected, and if corrected to the signal point H, E I = E I + 2, E Q = E Q is corrected, and if corrected to the signal point I, E I = E Correct it as I +2, EQ = EQ -2. The error signal correction unit 54 outputs the I-channel and Q-channel error signals thus corrected together with the decoded and corrected I-channel and Q-channel main signals from the terminal 56.
【００２７】また、ビタビ復号回路５３の出力する訂正
ビット数はエラーカウンタ５５に供給され、エラーカウ
ンタ５５は一定時間毎に供給される訂正ビット数を加算
カウントして、所定の閾値を超えたとき端子５７よりア
ラーム信号を出力する。このように、セレクタ４２で誤
り訂正した主信号とそれに対するエラー信号を選択して
復調制御を行う回路部に供給することにより、復調制御
を誤ることがなくなり、受信性能の劣化を防止できる。
また、ＭＬＣＭによる誤り訂正を行うため、協力な誤り
訂正が可能であり、自動利得制御、自動ドリフト制御、
等化、キャリア再生を誤りなく行うことができる。Further, the number of correction bits output from the Viterbi decoding circuit 53 is supplied to the error counter 55, and the error counter 55 counts the number of correction bits supplied at regular time intervals and counts up when a predetermined threshold value is exceeded. An alarm signal is output from the terminal 57. In this way, by selecting the main signal error-corrected by the selector 42 and the error signal corresponding to the main signal and supplying the selected main signal to the circuit section that performs demodulation control, the demodulation control is prevented from becoming erroneous, and deterioration of the reception performance can be prevented.
Further, since error correction is performed by MLCM, cooperative error correction is possible, and automatic gain control, automatic drift control,
Equalization and carrier reproduction can be performed without error.
【００２８】また、復号には多少なりとも時間を要する
ので、同期引き込み時に復調データの主信号及びエラー
信号を選択し、同期引き込み後に誤り訂正した主信号及
びそれに対するエラー信号を選択することにより、同期
引き込み時に復調制御が遅れることを防止でき、同期引
き込み後は誤りのない復調制御を行うことができる。Further, since decoding requires a little time, the main signal and the error signal of the demodulated data are selected at the time of the synchronization pull-in, and the main signal error-corrected after the synchronization pull-in and the error signal corresponding thereto are selected. It is possible to prevent delay in demodulation control during synchronization pull-in, and it is possible to perform error-free demodulation control after synchronization pull-in.
【００２９】[0029]
【発明の効果】上述の如く、請求項１に記載の発明は、
誤り訂正符号で符号化されディジタル変調されたディジ
タル伝送信号を復調データの主信号及びエラー信号に基
づいて復調制御を行ってディジタル復調し、得られた復
調データの主信号及びエラー信号を用いて復号化して誤
り訂正した主信号を出力するディジタル伝送信号復調シ
ステムにおいて、上記誤り訂正した主信号と復調データ
の主信号及びエラー信号とから誤り訂正した主信号に対
するエラー信号を得るエラー信号補正部と、復調データ
の主信号及びエラー信号と、誤り訂正した主信号及びそ
れに対するエラー信号とのいずれか一方を選択して復調
制御を行う回路部に供給する信号選択部とを有する。As described above, the invention according to claim 1 is
Digitally demodulates a digital transmission signal encoded by an error correction code and digitally modulated based on the main signal and error signal of the demodulated data, and demodulates digitally, and decodes using the main signal and error signal of the obtained demodulated data In the digital transmission signal demodulation system for converting the error-corrected main signal and outputting the error-corrected main signal, an error signal correction unit for obtaining an error signal for the error-corrected main signal from the error-corrected main signal and the main signal and error signal of demodulated data, It has a signal selection unit that selects one of a main signal and error signal of demodulated data and an error-corrected main signal and an error signal corresponding thereto and supplies the selected signal to a circuit unit that performs demodulation control.
【００３０】このため、信号選択部で誤り訂正した主信
号とそれに対するエラー信号を選択して復調制御を行う
回路部に供給することにより、復調制御を誤ることがな
くなり、受信性能の劣化を防止できる。請求項２に記載
の発明では、前記誤り訂正符号は、マルチレベルコーデ
ィングモジュレーションである。Therefore, the main signal error-corrected by the signal selection unit and the error signal corresponding to the main signal are selected and supplied to the circuit unit which performs demodulation control, whereby the demodulation control is prevented from becoming erroneous, and deterioration of the reception performance is prevented. it can. In the invention described in claim 2, the error correction code is multilevel coding modulation.
【００３１】このため、強力な誤り訂正を行うことがで
きる。請求項３に記載の発明では、前記復調制御を行う
回路部は、自動利得制御、自動ドリフト制御、等化、キ
ャリア再生のうち少なくともいずれか１つである。この
ため、自動利得制御、自動ドリフト制御、等化、キャリ
ア再生を誤りなく行うことができる。Therefore, strong error correction can be performed. According to the third aspect of the present invention, the circuit unit that performs the demodulation control is at least one of automatic gain control, automatic drift control, equalization, and carrier reproduction. Therefore, automatic gain control, automatic drift control, equalization, and carrier reproduction can be performed without error.
【００３２】請求項４に記載の発明では、前記信号選択
部は、同期引き込み時に復調データの主信号及びエラー
信号を選択し、同期引き込み後に誤り訂正した主信号及
びそれに対するエラー信号を選択する。このため、同期
引き込み時の復調制御が遅れることを防止でき、同期引
き込み後は誤りのない復調制御を行うことができ、実用
上きわめて有用である。According to the invention described in claim 4, the signal selecting section selects the main signal and the error signal of the demodulated data at the time of the synchronization pull-in, and selects the main signal which is error-corrected after the synchronization pull-in and the error signal corresponding thereto. Therefore, it is possible to prevent delay in the demodulation control at the time of synchronization pull-in, and to perform error-free demodulation control after the synchronization pull-in, which is extremely useful in practice.
【図１】本発明システムのブロック図である。FIG. 1 is a block diagram of the system of the present invention.
【図２】復号器のブロック図である。FIG. 2 is a block diagram of a decoder.
【図３】信号フォーマットを示す図である。FIG. 3 is a diagram showing a signal format.
【図４】ビタビ復号回路のブロック図である。FIG. 4 is a block diagram of a Viterbi decoding circuit.
【図５】エラー信号補正を説明するための図である。FIG. 5 is a diagram for explaining error signal correction.
【図６】従来システムのブロック図である。FIG. 6 is a block diagram of a conventional system.
【図７】誤り訂正によるエラー信号の変化を説明するた
めの図である。FIG. 7 is a diagram for explaining a change in an error signal due to error correction.
３３Ａ，３３Ｂ 混合器 ３４ ＶＣＯ ３５Ａ，３５Ｂ Ａ／Ｄコンバータ ３６ ＡＧＣ回路 ３７ ＡＤＣ回路 ３８ 等化器 ４０ 復号器 ４２ セレクタ ５３ ビタビ復号器 ５４ エラー信号補正部 ５５ エラーカウンタ 33A, 33B Mixer 34 VCO 35A, 35B A / D Converter 36 AGC Circuit 37 ADC Circuit 38 Equalizer 40 Decoder 42 Selector 53 Viterbi Decoder 54 Error Signal Corrector 55 Error Counter
フロントページの続き (72)発明者 鈴木 昇 宮城県仙台市青葉区一番町１丁目２番25号 富士通東北ディジタル・テクノロジ株式 会社内 (72)発明者 滝 慶彦 宮城県仙台市青葉区一番町１丁目２番25号 富士通東北ディジタル・テクノロジ株式 会社内 (72)発明者 佐々木 徹 宮城県仙台市青葉区一番町１丁目２番25号 富士通東北ディジタル・テクノロジ株式 会社内Front page continued (72) Inventor Noboru Suzuki No. 2-25 Ichibancho, Aoba-ku, Sendai-shi, Miyagi Prefecture Fujitsu Tohoku Digital Technology Co., Ltd. (72) Inventor Yoshihiko Taki Ichibancho, Aoba-ku, Sendai-shi, Miyagi Prefecture 1-225 Fujitsu Tohoku Digital Technology Co., Ltd. (72) Inventor Toru Sasaki 1-2-25 Ichibancho, Aoba-ku, Sendai City, Miyagi Fujitsu Tohoku Digital Technology Co., Ltd.
Claims (4)
調されたディジタル伝送信号を復調データの主信号及び
エラー信号に基づいて復調制御を行ってディジタル復調
し、得られた復調データの主信号及びエラー信号を用い
て復号化して誤り訂正した主信号を出力するディジタル
伝送信号復調システムにおいて、 上記誤り訂正した主信号と復調データの主信号及びエラ
ー信号とから誤り訂正した主信号に対するエラー信号を
得るエラー信号補正部と、 復調データの主信号及びエラー信号と、誤り訂正した主
信号及びそれに対するエラー信号とのいずれか一方を選
択して復調制御を行う回路部に供給する信号選択部とを
有することを特徴とするディジタル伝送信号復調システ
ム。1. A main signal and an error of the demodulated data obtained by digitally demodulating a digital transmission signal encoded by an error correction code and digitally modulated based on the main signal and the error signal of the demodulated data. In a digital transmission signal demodulation system for decoding a signal and outputting an error-corrected main signal, an error for obtaining an error signal for the error-corrected main signal from the error-corrected main signal and the demodulated data main signal and error signal A signal correction unit, and a signal selection unit that selects one of a main signal and error signal of demodulated data, an error-corrected main signal, and an error signal corresponding to the main signal and supplies the signal to a circuit unit that performs demodulation control. A digital transmission signal demodulation system characterized by.
ディングモジュレーションであることを特徴とする請求
項１記載のディジタル伝送信号復調システム。2. The digital transmission signal demodulation system according to claim 1, wherein the error correction code is a multi-level coding modulation.
制御、自動ドリフト制御、等化、キャリア再生のうち少
なくともいずれか１つであることを特徴とする請求項１
記載のディジタル伝送信号復調システム。3. The circuit unit for performing the demodulation control is at least one of automatic gain control, automatic drift control, equalization, and carrier reproduction.
The digital transmission signal demodulation system described.
調データの主信号及びエラー信号を選択し、同期引き込
み後に誤り訂正した主信号及びそれに対するエラー信号
を選択することを特徴とする請求項１記載のディジタル
伝送信号復調システム。4. The signal selecting unit selects a main signal and an error signal of demodulated data at the time of synchronization pull-in, and selects a main signal and an error signal corresponding to the main signal that have been error-corrected after the synchronization pull-in. The digital transmission signal demodulation system described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20625695A JPH0955771A (en) | 1995-08-11 | 1995-08-11 | Digitally sent signal demodulation system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20625695A JPH0955771A (en) | 1995-08-11 | 1995-08-11 | Digitally sent signal demodulation system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955771A true JPH0955771A (en) | 1997-02-25 |
Family
ID=16520328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20625695A Withdrawn JPH0955771A (en) | 1995-08-11 | 1995-08-11 | Digitally sent signal demodulation system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955771A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002077769A (en) * | 2000-06-13 | 2002-03-15 | Matsushita Electric Ind Co Ltd | Digital broadcast receiver |
| JP2003087680A (en) * | 2001-09-06 | 2003-03-20 | Matsushita Electric Ind Co Ltd | Receiving device |
| KR100441616B1 (en) * | 2001-12-14 | 2004-07-23 | 한국전자통신연구원 | Method for detecting and correcting applitude and phase imbalances between in-phase and quadrature-phase components of a receiving signal in demodulators, and quadrature demodulator using the same method |
-
1995
- 1995-08-11 JP JP20625695A patent/JPH0955771A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002077769A (en) * | 2000-06-13 | 2002-03-15 | Matsushita Electric Ind Co Ltd | Digital broadcast receiver |
| JP2003087680A (en) * | 2001-09-06 | 2003-03-20 | Matsushita Electric Ind Co Ltd | Receiving device |
| KR100441616B1 (en) * | 2001-12-14 | 2004-07-23 | 한국전자통신연구원 | Method for detecting and correcting applitude and phase imbalances between in-phase and quadrature-phase components of a receiving signal in demodulators, and quadrature demodulator using the same method |
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