JPH0955434A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH0955434A JPH0955434A JP20455595A JP20455595A JPH0955434A JP H0955434 A JPH0955434 A JP H0955434A JP 20455595 A JP20455595 A JP 20455595A JP 20455595 A JP20455595 A JP 20455595A JP H0955434 A JPH0955434 A JP H0955434A
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、ゲートアレイ等
の半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit such as a gate array.
【０００２】[0002]
【従来の技術】図３は従来のゲートアレイのチップレイ
アウトを示すものである。この図に示すように、ゲート
アレイのチップ１００は、その中央部が内部コアエリア
１となっており、各々所定個数のトランジスタを有する
セル２，２，…からなるセル列が複数行に亙って規則的
に配置されている。また、チップ１００の最も外側のエ
リアには、内部コアエリア１を取り囲むように多数のボ
ンディングパッド３，３，…が配置されている。2. Description of the Related Art FIG. 3 shows a chip layout of a conventional gate array. As shown in this figure, a gate array chip 100 has an internal core area 1 at the center thereof, and a plurality of cell columns each including a predetermined number of transistors 2, 2 ,. Are arranged regularly. Further, in the outermost area of the chip 100, a large number of bonding pads 3, 3, ... Are arranged so as to surround the inner core area 1.
【０００３】さて、内部コアエリア１に電子回路を構成
するためには、このエリア内の各セル２，２，…に電源
を供給する必要がある。このための電源供給路は以下の
ように構成されている。まず、チップ１００の上辺およ
び下辺のほぼ中央にある２個ボンディングパッド（Ｖｃ
ｃと表記）３，３が電源端子用のボンディングパッドと
なっており、これらの間を接続する幅の広い電源配線４
が形成されている。また、これらの電源供給用ボンディ
ングパッドの隣の２個のボンディングパッド（Ｇｎｄと
表記）３，３が接地端子用ボンディングパッドとなって
おり、これらの間を接続する幅の広い接地配線５が形成
されている。これらの電源配線４および接地配線５は、
内部コアエリア１内の複数行のセル列を横断している。
ここで、各セル列には、各々を縦断するように電源配線
６および接地配線７が形成されている。これらの電源配
線６および接地配線７は、各々が交差する電源配線４ま
たは接地配線５とスルーホール８を介して接続されてい
る。以上の構成により、内部コアエリア１内の全セルに
対する電源供給を可能にしている。In order to configure an electronic circuit in the inner core area 1, it is necessary to supply power to each cell 2, 2, ... In this area. The power supply path for this purpose is configured as follows. First, two bonding pads (Vc
(noted as c) 3 and 3 are bonding pads for power supply terminals, and wide power supply wiring 4 for connecting between them.
Are formed. Further, two bonding pads (denoted as Gnd) 3 and 3 adjacent to the power supply bonding pads are ground terminal bonding pads, and a wide ground wiring 5 is formed to connect these bonding pads. Has been done. These power supply wiring 4 and ground wiring 5 are
It crosses a plurality of rows of cell columns in the inner core area 1.
Here, in each cell column, a power supply wiring 6 and a ground wiring 7 are formed so as to cross each other. The power supply wiring 6 and the ground wiring 7 are connected to the power supply wiring 4 or the ground wiring 5 which intersect with each other through a through hole 8. With the above configuration, power can be supplied to all cells in the internal core area 1.
【０００４】[0004]
【発明が解決しようとする課題】ところで、上述した従
来のゲートアレイの場合、セル列を縦断する電源配線６
および接地配線７は幅を広くすることが困難であるた
め、配線抵抗が高くなってしまう。このため、各セル列
の端の方にあるセルに対して十分な電源供給を行うのが
困難であるという問題があった。また、従来のゲートア
レイの場合、電源端子用ボンディングパッドおよび接地
端子用ボンディングパッドが固定されているため、ピン
コネクションの選択に関して柔軟性に欠けるという問題
があった。By the way, in the case of the above-mentioned conventional gate array, the power supply wiring 6 for longitudinally cutting the cell row is used.
Since it is difficult to widen the width of the ground wiring 7, the wiring resistance becomes high. Therefore, there is a problem that it is difficult to supply sufficient power to the cells at the ends of each cell row. Further, in the case of the conventional gate array, since the bonding pad for the power supply terminal and the bonding pad for the ground terminal are fixed, there is a problem that the selection of the pin connection lacks flexibility.
【０００５】この発明は以上説明した事情に鑑みてなさ
れたものであり、チップ内のトランジスタに対して安定
した電源供給を行うことができ、かつ、電源端子、接地
端子の配置に関して柔軟性に優れた半導体集積回路を提
供することを目的とする。The present invention has been made in view of the above-described circumstances, and it is possible to supply power stably to the transistors in the chip and is excellent in flexibility regarding the arrangement of the power supply terminal and the ground terminal. Another object of the present invention is to provide a semiconductor integrated circuit.
【０００６】[0006]
【課題を解決するための手段】請求項１に係る発明は、
半導体チップ上の回路形成エリアを取り囲むように配置
された複数のボンディングパッドと、前記複数のボンデ
ィングパッドと前記回路形成エリアとの間のエリアに形
成された環状の電源配線および接地配線と、前記複数の
ボンディングパッドのうち電源端子および接地端子とす
るものを前記電源配線および接地配線に各々接続し、前
記電源配線および接地配線を介して前記回路形成エリア
に電源を供給するようにしたことを特徴とする半導体集
積回路を要旨とする。The invention according to claim 1 is
A plurality of bonding pads arranged so as to surround a circuit formation area on a semiconductor chip; an annular power supply wiring and a ground wiring formed in an area between the plurality of bonding pads and the circuit formation area; Among the bonding pads, the ones serving as a power supply terminal and a ground terminal are connected to the power supply wiring and the ground wiring, respectively, and power is supplied to the circuit forming area via the power supply wiring and the ground wiring. The gist is a semiconductor integrated circuit.
【０００７】請求項２に係る発明は、外部との間で信号
の授受を行うための入出力回路が前記回路形成エリアに
形成され、前記ボンディングパッドと前記入出力回路と
が前記電源配線および接地配線と層の異なった配線によ
って接続されてなることを特徴とする請求項１記載の半
導体集積回路を要旨とする。According to a second aspect of the present invention, an input / output circuit for transmitting / receiving a signal to / from the outside is formed in the circuit formation area, and the bonding pad and the input / output circuit are connected to the power supply wiring and the ground. The gist of a semiconductor integrated circuit according to claim 1 is that the wiring is connected to the wiring by a wiring having a different layer.
【０００８】請求項１に係る発明によれば、環状の電源
配線および接地配線を介して回路形成エリア内に電源供
給が行われるので、回路形成エリア内の場所によらず安
定した電源供給を行うことができる。また、電源端子お
よび接地端子とするボンディングパッドを任意に選択す
ることが可能であるため、ピンコネクションに関する多
様なニーズに応えることができる。According to the first aspect of the invention, since power is supplied to the circuit forming area via the ring-shaped power supply wiring and the ground wiring, stable power supply is performed regardless of the location in the circuit forming area. be able to. Further, since it is possible to arbitrarily select the bonding pads for the power supply terminal and the ground terminal, it is possible to meet various needs regarding the pin connection.
【０００９】請求項２に係る配線によれば、環状の電源
配線および接地配線からその内側にある入出力回路に対
して電源供給を行う方式であるため、入出力回路に対す
る電源供給のための配線のレイアウトが容易となる。According to the wiring of the second aspect, since the power is supplied from the ring-shaped power supply wiring and the ground wiring to the input / output circuit inside thereof, the wiring for supplying power to the input / output circuit is provided. Layout becomes easy.
【００１０】[0010]
【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施形
態は、本発明の一態様を示すものであり、この発明を限
定するものではなく、本発明の範囲で任意に変更可能で
ある。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments will be described below in order to make the present invention easier to understand. Such an embodiment represents one aspect of the present invention, does not limit the present invention, and can be arbitrarily modified within the scope of the present invention.
【００１１】図１はこの発明の一実施形態によるゲート
アレイのチップ１００ａのレイアウトを示すものであ
る。なお、この図において前述した図３と対応する部分
には共通の符号が付されている。FIG. 1 shows a layout of a gate array chip 100a according to an embodiment of the present invention. In this figure, parts corresponding to those in FIG. 3 described above are designated by common reference numerals.
【００１２】前述した図３の構成と同様、チップ１００
ａの中央は内部コアエリア１となっている。この内部コ
アエリア１は、チップ外部との信号の授受を行う入出力
回路を構成するための入出力回路エリア１０によって取
り囲まれている。これらの内部コアエリア１および入出
力回路エリア１０が、ゲートアレイの個別製品に対応し
た回路を構成するための回路形成エリアをなしている。
チップ１００ａの最も外側のエリアにはボンディングパ
ッド３，３，…が多数配置されている。そして、本実施
形態においては、これらのボンディングパッド３，３，
…と入出力回路エリア１０との間の領域に各々環状の電
源配線２１および接地配線２２が形成されている。Similar to the configuration of FIG. 3 described above, the chip 100
The center of a is the inner core area 1. The internal core area 1 is surrounded by an input / output circuit area 10 for forming an input / output circuit for exchanging signals with the outside of the chip. The internal core area 1 and the input / output circuit area 10 form a circuit forming area for forming a circuit corresponding to an individual gate array product.
A large number of bonding pads 3, 3, ... Are arranged in the outermost area of the chip 100a. In the present embodiment, these bonding pads 3, 3,
An annular power supply wiring 21 and a ground wiring 22 are formed in a region between the input / output circuit area 10 and the.
【００１３】内部コアエリア１を縦方向に横切る電源配
線４および接地配線５はスルーホール８，８により環状
電源配線２１および環状接地配線２２に各々接続されて
いる。また、内部コアエリア１内の各セル列を縦断する
電源配線６および接地配線７も、配線１６、１７および
スルーホール８により、環状電源配線２１および環状接
地配線２２に接続されている。入出力回路エリア１０に
構成される各入出力回路に対する電源供給も環状電源配
線２１および環状接地配線２２から行われる。The power supply wiring 4 and the ground wiring 5 which cross the inner core area 1 in the vertical direction are connected to the annular power supply wiring 21 and the annular ground wiring 22 by through holes 8 and 8, respectively. Further, the power supply wiring 6 and the ground wiring 7 which vertically cross each cell column in the internal core area 1 are also connected to the ring-shaped power wiring 21 and the ring ground wiring 22 by the wirings 16 and 17 and the through holes 8. Power is also supplied to each input / output circuit formed in the input / output circuit area 10 from the ring-shaped power supply wiring 21 and the ring-shaped ground wiring 22.
【００１４】図２は、チップ周辺部の各ボンディグパッ
ド３の近傍のレイアウトを示すものである。まず、信号
の入出力を行うために使用されるボンディングパッド３
については、（ａ）に示すように、当該ボンディングパ
ッド３から入出力回路エリア１０内の入出力回路までを
結ぶ配線３１が形成される。この配線３１は、環状電源
配線２１および環状接地配線２２とは層を異にする配線
であり、これらと接触することなく入出力回路エリア１
０に至っている。また、電源端子として使用するボンデ
ィングパッド３については、（ｂ）に示すように、当該
ボンディングパッド３から環状電源配線２１に至る配線
３２が形成される。そして、この配線３２は、スルーホ
ール８により環状電源配線２１に接続される。また、接
地端子として使用するボンディングパッド３について
は、（ｃ）に示すように、当該ボンディングパッド３か
ら環状接地配線２２に至る配線３３が形成される。そし
て、この配線３３は、スルーホール８により環状電源配
線３３に接続される。本実施形態においては、各ボイン
ディングパッド３，３，…を信号入出力端子用、電源端
子用、接地端子用のいずれに使用することも可能であ
り、その使用目的に応じて図２（ａ）〜（ｃ）のいずれ
かのレイアウトを選択すればよい。これらの各レイアウ
トは、配線およびスルーホールのパターンが異なるのみ
であるので、各個別製品に対応して任意に選択可能であ
る。FIG. 2 shows a layout in the vicinity of each bonding pad 3 in the peripheral portion of the chip. First, the bonding pad 3 used to input and output signals
For (1), as shown in (a), the wiring 31 connecting the bonding pad 3 to the input / output circuit in the input / output circuit area 10 is formed. The wiring 31 has a different layer from that of the ring-shaped power supply wiring 21 and the ring-shaped ground wiring 22, and the input / output circuit area 1 does not come into contact with these layers.
It has reached 0. As for the bonding pad 3 used as the power supply terminal, as shown in (b), the wiring 32 extending from the bonding pad 3 to the annular power supply wiring 21 is formed. The wiring 32 is connected to the annular power supply wiring 21 by the through hole 8. As for the bonding pad 3 used as the ground terminal, as shown in (c), the wiring 33 extending from the bonding pad 3 to the annular ground wiring 22 is formed. The wiring 33 is connected to the ring-shaped power supply wiring 33 by the through hole 8. In the present embodiment, each of the bonding pads 3, 3, ... Can be used for any of the signal input / output terminal, the power supply terminal, and the ground terminal, and FIG. ) To (c) may be selected. Each of these layouts is different only in the pattern of the wiring and the through hole, and can be arbitrarily selected corresponding to each individual product.
【００１５】以上のように本実施形態においては、環状
電源配線２１および環状接地配線２２を介して内部コア
エリア１内の全セルに対する電源供給を行うようにして
いるので、場所によってセルに対する電源供給能力に差
が生じるといった事態が回避され、全セルに対して安定
した電源供給を行うことができる。また、図２に示した
ように、任意のボンディングパッド３を電源端子用ボン
ディングパッドまたは接地端子用ボンディングパッドと
し、環状電源配線２１または環状接地配線２２との接続
を行うことが可能であるため、ピンコネクションに関し
て柔軟な対応をとることが可能である。環状電源配線２
１または環状接地配線２２については、入出力回路エリ
ア１０の内側に形成する構成も考えられるが、本実施形
態においては入出力回路エリア１０の外側に形成してい
る。かかる構成を選択したため、環状電源配線２１また
は環状接地配線２２から入出力回路に電源を供給するた
めの配線のレイアウトが容易となる。As described above, in this embodiment, since power is supplied to all cells in the internal core area 1 via the ring-shaped power supply wiring 21 and the ring-shaped ground wiring 22, power supply to the cells is performed depending on the location. A situation in which there is a difference in performance is avoided, and stable power supply can be performed to all cells. Further, as shown in FIG. 2, since any bonding pad 3 can be used as a bonding pad for a power supply terminal or a bonding pad for a grounding terminal, connection with the ring-shaped power supply wiring 21 or the ring-shaped ground wiring 22 can be performed. It is possible to flexibly deal with pin connections. Ring power supply wiring 2
Although the 1 or annular ground wiring 22 may be formed inside the input / output circuit area 10, it may be formed outside the input / output circuit area 10 in the present embodiment. Since such a configuration is selected, the layout of the wiring for supplying power to the input / output circuit from the ring-shaped power supply wiring 21 or the ring-shaped ground wiring 22 becomes easy.
【００１６】なお、電源供給の安定化に関する問題は、
ゲートアレイに限らず、大規模な半導体集積回路を構成
しようとする際に生じる共通の問題であると言える。本
発明は、ゲートアレイに適用範囲が限定されるものでは
なく、かかる問題を有する大規模な半導体集積回路全般
に適用可能である。The problem regarding the stabilization of the power supply is as follows.
It can be said that this is a common problem that occurs when attempting to construct a large-scale semiconductor integrated circuit, not limited to the gate array. The scope of application of the present invention is not limited to the gate array, and is applicable to general large-scale semiconductor integrated circuits having such a problem.
【００１７】[0017]
【発明の効果】以上説明したように、本発明によれば、
チップ内の場所によらず全トランジスタについて安定し
た電源供給を行うことができ、電源端子および接地端子
とするボンディングパッドを任意に選択することが可能
であるため、ピンコネクションに関する多様なニーズに
応えることができるという効果がある。As described above, according to the present invention,
Stable power supply to all transistors can be performed regardless of the location in the chip, and it is possible to arbitrarily select the bonding pads for the power supply terminal and the ground terminal, thus meeting various pin connection needs. There is an effect that can be.
【図１】 この発明の一実施形態によるゲートアレイの
チップレイアウトを示す図である。FIG. 1 is a diagram showing a chip layout of a gate array according to an embodiment of the present invention.
【図２】 同実施形態におけるボンディングパッド周辺
のレイアウトを示す図である。FIG. 2 is a diagram showing a layout around a bonding pad in the same embodiment.
【図３】 従来のゲートアレイのチップレイアウトを示
す図である。FIG. 3 is a diagram showing a chip layout of a conventional gate array.
１……内部コアエリア、１０……入出力回路エリア、２
……セル、３……ボンディングパッド、２１……環状電
源配線、２２……環状接地配線。1 ... Internal core area, 10 ... I / O circuit area, 2
...... Cell, 3 ...... bonding pad, 21 ...... ring power supply wiring, 22 ...... ring grounding wiring.
Claims (2)
囲むように配置された複数のボンディングパッドと、 前記複数のボンディングパッドと前記回路形成エリアと
の間のエリアに形成された環状の電源配線および接地配
線と、 前記複数のボンディングパッドのうち電源端子および接
地端子とするものを前記電源配線および接地配線に各々
接続し、前記電源配線および接地配線を介して前記回路
形成エリアに電源を供給するようにしたことを特徴とす
る半導体集積回路。1. A plurality of bonding pads arranged so as to surround a circuit formation area on a semiconductor chip, and an annular power supply wiring and a ground formed in an area between the plurality of bonding pads and the circuit formation area. A wiring and one of the plurality of bonding pads serving as a power supply terminal and a ground terminal are respectively connected to the power supply wiring and the ground wiring, and power is supplied to the circuit forming area through the power supply wiring and the ground wiring. A semiconductor integrated circuit characterized by the above.
出力回路が前記回路形成エリアに形成され、前記ボンデ
ィングパッドと前記入出力回路とが前記電源配線および
接地配線と層の異なった配線によって接続されてなるこ
とを特徴とする請求項１記載の半導体集積回路。2. An input / output circuit for transmitting / receiving a signal to / from the outside is formed in the circuit forming area, and the bonding pad and the input / output circuit have different layers from the power supply wiring and the ground wiring. The semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuits are connected by wiring.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20455595A JPH0955434A (en) | 1995-08-10 | 1995-08-10 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20455595A JPH0955434A (en) | 1995-08-10 | 1995-08-10 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955434A true JPH0955434A (en) | 1997-02-25 |
Family
ID=16492428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20455595A Pending JPH0955434A (en) | 1995-08-10 | 1995-08-10 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955434A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001011688A1 (en) * | 1999-08-10 | 2001-02-15 | Koninklijke Philips Electronics N.V. | Integrated circuit power and ground routing |
| JP2002040961A (en) * | 2000-07-28 | 2002-02-08 | Nec Corp | Display device |
| US6617620B1 (en) | 1999-09-29 | 2003-09-09 | Oki Electric Industry Co., Ltd. | Gate array with border element |
-
1995
- 1995-08-10 JP JP20455595A patent/JPH0955434A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001011688A1 (en) * | 1999-08-10 | 2001-02-15 | Koninklijke Philips Electronics N.V. | Integrated circuit power and ground routing |
| US6617620B1 (en) | 1999-09-29 | 2003-09-09 | Oki Electric Industry Co., Ltd. | Gate array with border element |
| JP2002040961A (en) * | 2000-07-28 | 2002-02-08 | Nec Corp | Display device |
| JP4593740B2 (en) * | 2000-07-28 | 2010-12-08 | ルネサスエレクトロニクス株式会社 | Display device |
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