JPH09512399A - パラメータ・サンプリング装置 - Google Patents

Abstract

(57)【要約】 複数のデータ信号の信号パラメータをサンプリングする装置が開示され、本装置は複数のデータ信号ソース（５）を含んでいる。データ信号のすべてにおける各データ・グループは同一の一定の、あらかじめ決められた持続時間をもち、シーケンスに並んだデータ・ブロックを含んでいる。複数のパラメータ決定回路（１６）の各々はデータ信号のそれぞれ１つに応答して、データ信号内のシーケンス・データ・ブロックの各々の信号パラメータを表している値をもつシーケンスの信号(COMPLEXITY)を出力する。複数のアキュムレータ（３１）の各々はパラメータを表す信号のそれぞれ１つに応答して、データ信号の累積パラメータ値を表している信号を出力する。データ・サンプラ（３１）は複数のアキュムレータに応答して、アキュムレータのすべてからの累積パラメータを表す信号を、一定のあらかじめ決められた持続時間に等しい時間インターバルでほぼ同時にサンプリングして、アキュムレータのすべてをゼロにリセットし、複数の累積パラメータを表す信号の値に基づいて制御信号(CONTROL)を出力する。

Description

【発明の詳細な説明】 パラメータ・サンプリング装置 本発明は、複数のデータ信号の各々の信号のパラメータを表している信号をサ ンプリングする装置に関する。 発明の背景 複数のデータ信号の各々の信号の信号パラメータ（例えば、符号化複雑度）を サンプリングすることが必要なことがある。すべてのデータ信号が相互に同期し ている場合には、これは、測定装置により、データ信号に応答してデータ信号の 信号パラメータを表すそれぞれの信号を生成し、これらのパラメータを表す信号 を適切な時刻にサンプリングすることによって行われるだけである。しかるに、 データ信号が相互に同期していないが、データ信号のすべての処理を、それぞれ の信号パラメータの相対値に基づいて制御することが望ましい場合には、信号パ ラメータをデータ信号のすべてで実質的に同時にサンプリングすることが必要で ある。その場合、信号パラメータのサンプリングが問題となっている。 あるシステム例では、それぞれのチャネル（これらはテレビジョン・ネットワ ーク供給(television network feed)やテレビジョン・ステーション、その他の ビデオ・ソースである場合がある）からの複数のビデオ（映像）信号は衛星リン クを経由して伝送され、消費者の家庭のそれぞれのテレビジョン受信装置にブロ ードキャストされている。各ビデオ信号は、シーケンスに並んだデータ・グルー プからなる信号に符号化され、各グループは一定数の連続ビデオ・ピクチャまた はフレームを表すデータを含んでおり、ピクチャ・グループ（group of picture s -ＧＯＰ）と呼ばれている。データ信号のすべてにおける各グループは、同じ 一定の、あらかじめ決められた持続時間（グループ内のビデオ・ピクチャまたは フレームの個数の持続時間に等しい）をもっているが、異なるビデオ信号内のグ ループのタイミングは同期していない。 上記のようなシステムでは、異なるチャネルからのデータは、ヘッドエンド・ ステーション(head end station)で単一のデータ・ストリームに結合、つまり、 多重化されている。多重化データ・ストリームは、ワイヤや光ファイバ、無線リ ンクなどの伝送リンクを経由してバックエンド・ステーション(back end statio n)に伝送され、そこで多重化データ・ストリームからのデータのチャネルが分離 、つまり、デマルチプレクスされ、目的の受信人へ供給されている。衛星リンク の例としては、毎秒２４メガビット（Ｍｂｐｓ）の伝送能力をもつディジタル伝 送経路がある。この種のリンクの効率と利用効率を最大限にするためには、複数 のビデオ信号がリンクを共有する必要がある。例えば、上記の衛星伝送リンクを 少なくとも６つのビデオ信号チャネル間で共有することが望ましい場合がある。 発明の概要 衛星リンク経由で搬送される多重化信号の総ビットレートを、チャネルで伝送 されるイメージ（画像など）の現在の符号化複雑度(coding complexity)に基づ いて、異なるチャネルに動的に割り当てることが提案されている。すべてのチャ ネル用に現在伝送されているイメージの符号化複雑度はＧＯＰ単位で計算され、 実質的に同時にサンプリングされている。伝送リンクの総ビットレートの割当分 は、各チャネルの符号化複雑度とすべてのチャネルの総符号化複雑度との関係に 基づいて、各チャネルに割り当てられている。各チャネルの次のＧＯＰの符号化 はそのチャネルに動的に割り当てられたビットレートに基づいて行われる。 本願の発明者は、各ＧＯＰが複数のシーケンスのデータ・ブロックを含み、各 ブロックが伝送イメージの１つのフレームまたはピクチャを表していること、お よび複雑度を表す信号が各ブロックごとに生成できることを認識した。さらに、 発明者は、ＧＯＰの複雑度を表している信号は、ＧＯＰ内の各ブロック（つまり 、フレームまたはピクチャ）の複雑度を表す値を累算することによって生成でき ることを認識した。また、発明者は、ＧＯＰ複雑度値を生成するとき、各ビデオ 信号内の同数のブロック（つまり、フレームまたはピクチャ）の複雑度値が累 算され、アキュムレータが各サンプリングのあとでリセットされる限り、これら のブロックがすべて同一ＧＯＰ内に属していなければ、ＧＯＰ複雑度値に不利に 影響しないことも認識した。この同一原理は、一般的に、これらの特性をもつど のデータ・パラメータ・サンプリング・システムにも応用可能である。 本発明の原理によれば、複数のデータ信号の中の信号パラメータをサンプリン グする装置は複数のデータ信号ソース（発生源）を含んでおり、各データ信号は シーメンスに並んだデータ・グループを含み、各データ信号内の各データ・グル ープは同じ一定の、あらかじめ決められた持続時間をもち、シーケンスに並んだ データ・ブロックを含んでいる。複数のパラメータ決定回路(parameter determi ning circuit)の各々は、データ信号のそれぞれ１つに応答し、それぞれのデー タ信号内のシーケンス・データ・ブロックの各々の信号パラメータを表す値をも つシーケンスに並んだ信号を出力する。複数のアキュムレータの各々は、パラメ ータを表す信号のそれぞれ１つに応答し、データ信号の累積パラメータ値を表す 信号を出力する。データ・サンプラ(data sampler)は、複数のアキュムレータに 応答して、アキュムレータのすべてからの累積パラメータを表す信号を、一定の あらかじめ決められた持続時間に等しい時間インターバルで実質的に同時にサン プリングする。 本発明によるシステムは、複数のデータ信号からの信号パラメータを実質的に 同時にサンプリングすることができ、しかも、データ信号が同期していることを 必要とせず、単に一定のあらかじめ決められた持続時間をもつデータ・グループ だけからなることを必要としている。上述の例では、本発明によるサンプリング 装置を使用することにより、瞬間の符号化複雑度(coding complexity)に基づい た複数のビデオ信号中の多重化データ・ストリームにおけるビットレートのダイ ナミック割当てが可能となる。 図面の簡単な説明 図１は、本発明によるマルチプレクサ・システムを示すブロック図である。 図２は、図１に示すマルチプレクサ・システムで使用できるチャネル・プロ セッサを示すブロック図である。 図３は、図２に示すチャネル・プロセッサで使用できるＭＰＥＧエンコーダ（ 符号器）の一部を示すブロック図である。 図４は、図１に示すマルチプレクサ・システムで使用できるビットレート・ア ロケータを示すブロック図である。 図５は、図２に示すチャネル・プロセッサで使用できる複雑度アナライザを示 す詳細ブロック図である。 図６、図７、および図８は複雑度情報のサンプリングを示すタイミング図であ る。 好ましい実施例の詳細な説明 図１は、本発明に従ったマルチプレクサ・システムを示すブロック図である。 図１において、すべての信号経路は単一の信号ラインで示されている。しかし、 この分野の精通者ならば理解されるように、図示の信号経路はマルチビット・デ ィジタル信号をパラレル（並列）で伝達することも、シリアル（直列）で伝達す ることも可能である。パラレルで伝達する場合は、信号経路は複数の信号ライン で構成されることになり、シリアルで伝達する場合は、信号経路は単一データ・ ラインにすることも、および／またはデータ・クロック信号ラインを含めること も可能である。本発明を理解することと密接な関係のない他の制御信号経路とク ロック信号経路は、図を簡略化するために図には示されていない。 図１に示すように、複数の入力端子５はビデオ信号(CHANNEL 1 - CHANNEL K) のソース（図示せず）に結合され、これらの信号はデータ・リンクを経由して一 緒に伝送されるものである。複数の入力端子５は、対応する複数のチャネル・プ ロセッサ１０のそれぞれのデータ入力端子に結合されている。複数のチャネル・ プロセッサ１０のそれぞれのデータ出力端子はマルチプレクサ（ＭＵＸ）２０の 対応するデータ入力端子１−Ｋに結合されている。マルチプレクサ２０のデータ 出力端子はマルチプレクサ・システムの出力端子１５に結合されている。出力端 子１５は、多重化されたデータ・ストリーム(MUX'ED DATA)を伝送リンク経由で 伝送するために利用回路（図示せず）に結合されている。 複数のチャネル・プロセッサ１０の各々はさらに、複雑度出力端子と制御入力 端子も備えている。複数のチャネル・プロセッサの各々のそれぞれの複雑度出力 端子はビットレート・アロケータ(bit rate allocator)３０の対応する複雑度入 力端子に結合されており、ビットレート・アロケータ３０のそれぞれの割当量出 力端子(quota output terminal)は複数のチャネル・プロセッサ１０の対応する 制御入力端子に結合されている。 動作時には、各チャネル・プロセッサは、次の割当量周期(quota period)の間 に割り当てられたビットレートを表す信号をその制御入力端子から受信する。次 に、チャネル・プロセッサは、次の割当量周期の間に、そのデータ入力端子に現 れた信号を割り当てられたビットレートでディジタル符号化信号に符号化する。 この符号化データ信号はマルチプレクサ２０の対応する入力端子に入力される。 マルチプレクサ２０は公知のように動作し、すべてのチャネル・プロセッサから の信号を結合して多重化データ・ストリームにする。多重化データ・ストリーム は、データ・リンクを構成する回路に入力され、これも公知のように伝送される 。 符号化プロセス期間に、チャネル・プロセッサ１０は符号化される信号の符号 化複雑度を表す信号をその複雑度出力端子から発生する。ビットレート・アロケ ータ３０はチャネル・プロセッサ１０の複雑度出力端子から信号を受信し、複雑 度信号のすべてに基づいて、次の割当量周期の間のビットレート割当量を複数の チャネル・プロセッサ１０間で動的に調整する。好ましい実施例では、複雑な信 号には、複雑でない信号よりも相対的に高いビットレートが動的に割り当てられ るようになっている。ビデオ信号の複雑度を判断し、その複雑度に基づいてビッ トレートを割り当てるいくつかの方法については、以下で説明する。 図２は、図１に示すマルチプレクサ・システムで使用できるチャネル・プロセ ッサを示すブロック図である。図２において、図１に示すエレメントと類似のエ レメントは同一参照符号で示し、以下では詳しく説明することは省略する。図２ に示すように、データ入力端子５はビデオ信号ソース（図示せず）に結合されて いる。データ入力端子５は一定ビットレート・エンコーダ（constant bit rate encoder -ＣＢＲ）１４のデータ入力端子と複雑度アナライザ(complexity analyzer）１６に結合されている。ＣＢＲエンコーダ１４のデータ出力端子はマ ルチプレクサ（ＭＵＸ）２０（図１）の入力端子に結合されている。チャネル・ プロセッサ１０の制御入力端子(CONTROL)はＣＢＲエンコーダ１４の割当量入力 端子Ｑに結合されている。複雑度アナライザ１６の出力端子はチャネル・プロセ ッサ１０の複雑度出力端子(COMPLEXITY)に結合されている。 動作時には、複雑度アナライザ１６はデータ入力端子５のビデオ信号の複雑度 を分析する。複雑度アナライザ１６の出力端子に生成される信号は、入力信号の 複雑度を表している。複雑度を表す信号はビットレート・アロケータ３０（図１ ）に入力される。この複雑度信号（および他のチャネル・プロセッサ１０の複雑 度信号）に応答して、ビットレート・アロケータ３０は、そのチャネル・プロセ ッサ１０（および他のチャネル・プロセッサ１０）の制御入力端子(CONTROL)へ 信号を供給し、この信号はそのチャネル・プロセッサ１０に割り当てられたビッ トレートを表している。ＣＢＲエンコーダ１４は、そのデータ入力端子とデータ 出力端子間にデータ経路をもち、一定ビットレートで符号化された出力信号を出 力する。一定ビットレートは、ビットレート・アロケータ３０からのチャネル・ プロセッサ１０の制御入力端子(CONTROL)からの、割当量入力端子Ｑにおける信 号に応答してセットされる。 ＣＢＲエンコーダ１４内の回路は、その分析を行う際に複雑度アナライザ１６ によって利用することも可能である。そのような場合には、図２に破線で示すよ うに、データはＣＢＲエンコーダ１４内部から直接に複雑度アナライザ１６に渡 される。ＣＢＲエンコーダ１４からのこのようにデータは、入力端子５からのデ ータを補足することも、そのデータと完全に入れ替わることもできるが、後者の 場合には、複雑度アナライザとデータ入力端子５とは直接に接続されない。 好ましい実施例では、各ＣＢＲエンコーダ１４は、動画専門家グループ(Movin g Pictures Expert Group - ＭＰＥＧ)が公表した標準に従ってビデオ信号を圧 縮・符号化するエンコーダであり、ＭＰＥＧエンコーダと呼ばれている。図３は 、ＭＰＥＧエンコーダ１４の一部を示すブロック図である。ＭＰＥＧエンコーダ １４の公知コンポーネントは以下で詳しく説明することは省略する。 ＭＰＥＧエンコーダには他のエレメントもあるが、これらは本発明を理解するこ ととは無関係であるので、図面を簡略化するために図示されていない。 図３に示すように、ＭＰＥＧエンコーダ１４のデータ入力端子５(DATA IN)は 圧縮・符号化しようとするビデオ信号のソース（図示せず）に結合されている。 入力端子５はフレーム・バッファ４１の入力端子に結合されている。フレーム・ バッファ４１は複数のフレーム周期バッファまたはディレイラインと、異なって いるが時間的に隣り合うフレームまたはピクチャの部分を表す、それぞれの信号 を出力するための複数の出力端子とを備えている。フレーム・バッファ４１の複 数の出力端子は動き予測器(motion estimator)４２の対応する入力端子に結合さ れている。動き予測器の出力端子は離散コサイン変換（discrete cosine transf orm - ＤＣＴ）回路４３に結合されている。ＤＣＴ回路４３の出力端子は可変量 子化回路(variable quantizer - Ｑｕ)回路４６のデータ入力端子に結合されて いる。可変量子化回路４６の出力端子は可変長コーダ（variable length coder - ＶＬＣ）４７の入力端子に結合されている。ＶＬＣ４７の出力端子は出力バッ ファ４８の入力端子に結合されている。出力バッファ４８のデータ出力端子はＭ ＰＥＧエンコーダ１４のデータ出力端子(DATA OUT)に結合されている。ＭＰＥＧ エンコーダ１４のデータ出力端子(DATA OUT)はマルチプレクサ２０（図１の）の 対応する入力端子に結合されている。 出力バッファ４８のステータス出力端子はビットレート・レギュレータ４９の ステータス入力端子に結合されている。ビットレート・レギュレータ４９の制御 出力端子は可変量子化器(variable quantizer)４６の制御入力端子に結合されて いる。ＭＰＥＧエンコーダ１４の割当量入力端子Ｑはビットレート・アロケータ ３０の対応する割当量出力端子に結合されている。ＭＰＥＧエンコーダ１４の割 当量入力端子Ｑはレギュレータ４９の制御入力端子に結合されている。 動作時には、ＭＰＥＧエンコーダ１４は公知のように動作して、その入力端子 に現れたビデオ信号を、そのＱ入力端子に現れた信号によって決まるビットレー トで次の割当量周期の間に圧縮・符号化する。以下の例では、ＭＰＥＧエンコー ダが１２ピクチャまたはフレームからなるグループ（ＧＯＰ）に分割されたビデ オ信号を符号化する場合について説明する。なお、当然に理解されるように、 ＧＯＰにおけるピクチャまたはフレーム数は可変である。また、以下の例では、 各ＭＰＥＧエンコーダ用のビットレート割当ては各ＧＯＰごとに一度更新される ものと想定している。つまり、割当量周期がＧＯＰ期間であるものと想定してい る。なお、この場合も当然に理解されるように、割当量周期は異なる場合があり 、時間の経過と共に変化する場合もある。 フレーム・バッファ４１は、例示のＧＯＰ内の１２フレームのうち現在符号化 されている部分を表しており、動き予測を行うために必要なデータを受信し、ス トアする。その方法については、以下で説明する。このデータは動き予測器４２ に渡される。好ましい実施例では、１２フレームまたはピクチャの最初の１つは 参照フレーム（Ｉフレーム）として使用され、動き予測器を経由してＤＣＴ回路 ４３へ渡される。残りのフレームについては、各ピクチャまたはフレームに含ま れる複数の１６ピクセル×１６ライン・ブロックの各々ごとに、動きベクトル(m otion vector)が先行フレーム（Ｐフレーム）単独から、あるいは先行フレーム と後続フレーム（Ｂフレーム）の両方からインタポレートされたものから、動き 予測器４２で生成される。なお、このブロックはＭＰＥＧ標準ドキュメントでは マクロブロック(macroblock)と名づけられている。上述したように、フレーム・ バッファ４１は、動き予測器が先行フレームまたは先行フレームと後続フレーム からインタポレートしたものから予測を行うとき必要になるデータを格納してい る。特定フレームの生成された動きベクトルは、そのあと、予測しようとするフ レームに含まれる実際のデータと比較され、動き差信号(motion difference sig nal)が生成され、ＤＣＴ回路４３に渡される。 ＤＣＴ回路４３では、Ｉフレームからの空間的データの１６ピクセル×１６ラ イン・マクロブロックと、およびＰフレームとＢフレームとからの動き差信号と は、６個の８ピクセル×８ライン・ブロック（４個のルミナンス・ブロック(lum inance block)と、サブサンプリングされた２個のクロミナンス・ブロック(chro minance block)）に分割される。なお、以下の説明では、これらのブロックはＭ ＰＥＧ標準ドキュメントに従ってマクロブロックと呼ぶことにする。離散コサイ ン変換が各マクロブロックについて行われる。その結果得られたＤＣＴ係数の８ ×８ブロックは可変量子化器４６に渡される。係数の８×８ブロックは量 子化され、ジグザグ順にスキャンされ、ＶＬＣ４７に渡される。量子化されたＤ ＣＴ係数、およびＧＯＰを表す他のサイド情報（符号化ＧＯＰのパラメータに関 するもの）はＶＬＣ４７でランレングス符号化(run-Iength coding)によって符 号化され、出力バッファ４８に渡される。 ＶＬＣ４７の出力ビットレートを制御し、もってＭＰＥＧエンコーダ１４用に 割り当てられた一定ビットレートを保つ最も直接的方法は、可変量子化器４６で ＤＣＴ係数の各ブロックを量子化するとき使用される量子化レベル数（言い換え れば、量子化ステップ・サイズ）を制御することであることは知られている。ビ ットレート・レギュレータ４９から可変量子化器４６に渡された制御信号Ｑはこ の制御機能を実行する。ビットレート・アロケータ３０（図１）からの連続的ビ ットレート割当量更新信号Ｑ相互間の期間である割当量周期内に、ビットレート ・レギュレータ４９は制御信号を可変量子化器４６へ送り、この制御信号はＧＯ Ｐ内の各１６×１６マクロブロックが量子化されるレベル数を変更して、割り当 てられたビットレートをその割当量周期の間維持するようにするが、これは公知 である。 この例では、ビットレート・レギュレータ４９のビットレート割当ては、各チ ャネルにおけるビデオ信号の符号化複雑度値に応じて、各ＧＯＰ期間ごとに変化 するが、これについては以下で説明する。 好ましい実施例では、ビットレート・アロケータ３０（図１）は、複数のチャ ネル・プロセッサ１０内の種々回路コンポーネントに結合された接続個所をもつ コンピュータ・システムである。図４はビットレート・アロケータ３０を構成す るハードウェアを示すブロック図である。図４に示すように、マイクロプロセッ サ（μＰ）３１は、コンピュータ・システム・バス３５を介して読み／書きメモ リ（ＲＡＭ）３２、リードオンリメモリ（ＲＯＭ）３３および入出力（Ｉ／Ｏ） コントローラ３４に結合されている。コンピュータ・システムには、大量記憶デ バイスやユーザ端末などの他のコンポーネントもあるが、これらは図面を簡単に するために図示されていない。入出力コントローラ３４は、複数のチャネル・プ ロセッサ１０（図１）の対応する複雑度出力端子に結合された複数の入力端子(C OMPLEXITY)と、複数のチャネル・プロセッサ１０の対応する割当量入力端子に 結合された複数の出力端子(QUOTA)とをもっている。 マイクロプロセッサ３１、ＲＡＭ３２、ＲＯＭ３３および入出力コントローラ ３４は公知のようにコンピュータ・システムとして動作して、ＲＯＭ３３に格納 されたプログラムを実行し、データをＲＡＭ３３にストアし、そこからデータを 取り出し、入出力コントローラ３４に接続されたデバイスとの間でデータを送受 信する。複数のチャネル・プロセッサ１０（図１）で符号化されるビデオ信号の 現在の符号化複雑度を表しているデータは、これらのチャネル・プロセッサ３４ の対応する出力端子からCOMPLEXITY入力端子を経由して入出力コントローラ３４ で受信される。なお、これについては以下で説明する。このデータを受信したこ とは、例えば、ポーリングや割込みなどの公知の方法でマイクロプロセッサ３１ に通知される。マイクロプロセッサ３１はこれらの信号を入出力コントローラ３ ４からコンピュータ・システム・バス３５経由で取り出し、エンコーダの各々ご とに次の割当量周期の間のビット割当量を判断し、その割当量を表している信号 を、次の割当量周期の間にQUOTA 出力端子を経由して複数のチャネル・プロセッ サ１０へ渡す。 ＭＰＥＧエンコーダ１４（図３）によって符号化されるビデオ信号の符号化複 雑度を判断する好ましい方法では、各１６×１６マクロブロックの量子化スケー ル係数(quantization scale factor：Ｑ_MBと呼ぶ)とそのマクロブロックを符号 化するために使用されたビット数（Ｔ_MBと呼ぶ）が、ＧＯＰの各ピクチャまたは フレームに含まれるすべてのマクロブロックについて使用されている。図５はＭ ＰＥＧエンコーダ１４（図３）のビットレート・レギュレータ４９と、符号化複 雑度を表す信号をこの方法に従って生成する複雑度アナライザ１６（図２）とを 示すブロック図である。種々のクロック信号と制御信号は図面を簡略化するため に図６には示されていない。なお、どのような信号が必要であるか、さらに、こ れらの信号の必要なタイミングと電圧特性は自明であるので、説明は省略する。 図５に示す複雑度アナライザ１６は、図２に破線で示すようにＣＢＲエンコー ダ１４からの情報だけを利用する複雑度アナライザの例である。図５に示すよう に、ビットレート・レギュレータ４９は出力バッファ４８（図３）のステータス 出力端子に結合されたステータス入力端子Ｔ_MBをもっている。ビットレート・レ ギュレータ４９の制御出力端子Ｑ_MBは可変量子化器４６（図３）の制御出力端子 に結合されている。レギュレータ４９は、さらに、ビットレート・アロケータ３ ０（図１）の対応する割当量出力端子に結合された制御出力端子（Ｑ）をもって いる。 ビットレート・レギュレータ４９のステータス入力端子Ｔ_MBは第１加算器９２ の第１入力端子にも結合されている。第１加算器９２の出力端子は第１ラッチ９ ３の入力端子に結合されている。第１ラッチ９３の出力端子は乗算器９４の第１ 入力端子と第１加算器９２の第２入力端子に結合されている。乗算器９４の出力 端子は第２ラッチ９５の入力端子に結合されている。第２ラッチ９５の出力端子 は符号化複雑度出力端子Ｘ_picに結合されている。複雑度出力端子Ｘ_picはビット レート・アロケータ３０（図１）の対応する複雑度入力端子に結合されている。 ビットレート・レギュレータ４９の制御出力端子Ｑ_MBは第２加算器９６の第１ 入力端子にも結合されている。第２加算器９６の出力端子は第３ラッチ９７の入 力端子に結合されている。第３ラッチ９７の出力端子は除算器(divider)９８の 分子入力端子Ｎと第２加算器９６の第２入力端子に結合されている。除算器９８ の出力端子は乗算器９４の第２入力端子に結合されている。レジスタ９９は除算 器９８の分母入力端子Ｄに結合された出力端子をもっている。 動作時には、各マクロブロックごとに、ビットレート・レギュレータ４９は可 変量子化器４６の量子化スケール係数信号Ｑ_MBを、現在のビットレート割当量と 先行ピクチャを符号化するために使用されたビット数に基づいて公知のように生 成し、そのあと、そのマクロブロックを符号化するために使用されたビット数Ｔ_MB を示している信号を出力バッファ４８から受信する。可変量子化器４６（図３ ）は、各マクロブロックに含まれるＤＣＴ係数を量子化スケール係数Ｑ_MBに従っ て量子化する。量子化スケール係数Ｑ_MBは量子化ステップ・サイズ、つまり、各 量子化レベルにおいてＤＣＴ係数が全ダイナミックレンジに占めるパーセンテー ジを表している。Ｑ_MBの値が高いときは、大きな量子化ステップ・サイズが存在 し、従って、量子化レベルが少ないことを意味する。逆に、Ｑ_MBの値が低 いときは、小さな量子化ステップ・サイズが存在し、従って、量子化レベルが多 いことを意味する。好ましい実施例では、Ｑ_MBは５ビット整数（１と３１の間の 値をもつ）になっている。 次に、完全ピクチャまたはフレームに含まれるすべてのマクロブロックの平均 たはピクチャの始まりで、ラッチ９３と９７はクリア信号（図示せず）に応答し てゼロにクリアされる。第２加算器９６と第３ラッチ９７の組合せはアキュムレ ータとして動作して、ビットレート・レギュレータ４９からのマクロブロック量 子化スケール係数Ｑ_MBを連続的に加算する。これと同時に、第１加算器９２と第 １ラッチ９３の組合せはアキュムレータとして動作して、フレームまたはピクチ ャを符号化するためにそれまでに使用されたビット数を連続的に加算する。 フレームまたはピクチャ内のマクロブロックのすべて（その数はＮ_MBと呼ぶ） が処理されたとき、ラッチ９７にはビットレート・レギュレータ４９から得たマ クロブロック量子化スケール係数Ｑ_MBのすべての和が入っており、ラッチ９３に はピクチャまたはフレームを符号化するために使用されたビットの全ての和Ｔ_{pi c} が入っている。除算器９８はピクチャまたはフレームに含まれる全マクロブロ ック量子化スケール係数Ｑ_MBの総和を、ピクチャまたはフレームに含まれるマク ロブロック数Ｎ_MBで除した商を出力する。この商は、そのフレームまたはピ 積を出力し、これはそのピクチャの符号化複雑度(coding complexity：Ｘ_picと ムの終わりで、符号化複雑度信号Ｘ_picはクロック信号（図示せず）に応答して 第２ラッチ９５符ラッチされる。上述したサイクルは、符号化されるビデオ信号 内の各フレームまたはピクチャごとに繰り返される。 次に、符号化複雑度Ｘ_picはラッチ９５からビットレート・アロケータ３０（ 図４）の入出力コントローラ３４の複雑度入力端子へ送られ、そこで残余の処理 が行われて、ＧＯＰの符号化複雑度が得られる。ＧＯＰの符号化複雑度（Ｘ_GOP と呼ぶ）はそのＧＯＰに含まれる全ピクチャのＸ_picの総和である（式（１）を 参照）。μＰ３１はアキュムレータの働きをして、各Ｘ_pic値を入出力 コントローラ３４から取り出し、ＧＯＰに含まれる全フレームまたはピクチャに わたってその総和をとる。 ＧＯＰ内のフレームまたはピクチャ数（Ｎと呼ぶ）は一般に一定のままになっ ている。Ｎが一定である間に、Ｘ_GOPは、最新ピクチャの符号化複雑度値Ｘ_picを 加算し、その符号化複雑度値をＧＯＰの最古ピクチャから減算することによって 、スライディング・ウィンドウ単位で計算される。この場合には、Ｘ_GOPの更新 値は各フレームまたはピクチャのあとで得られる。なお、Ｎは変化することもあ る。Ｎが変化したときは、新たに定義されたＧＯＰのＸ_gopは、式（１）に示す ように、新たに定義されたＧＯＰ内の新しい数の先行ピクチャからの符号化複雑 度値Ｘ_picの総和をとることによって計算しなければならない。 上述したように、異なるチャネルは異なるフレームまたはピクチャ・レートで 動作することが起こり得る。例えば、標準ビデオ・フレーム・レート（米国の場 合）は毎秒２９．９７フレームであり、フィルムイメージでは毎秒２４フレーム 、カートーンでは毎秒１５フレームである。また、チャネルが異なると、ＧＯＰ に含まれるピクチャまたはフレーム数が異なることも起こり得る。従って、チャ ネルが異なると、ＧＯＰ時間周期が異なることが起こり得る。そのような条件下 でチャネルにビットを正確に割り当てるためには、そのようなことが起こったと きの複数のチャネルのＧＯＰ符号化複雑度値は、各チャネルについて式（１）で 得たＧＯＰ複雑度値を、そのチャネルのＧＯＰ時間周期（ＧＯＰ_timeと呼ぶ）で 除することにより、ビットレート・アロケータ３０で時間正規化される（式（２ ）を参照）。正規化されたＧＯＰ符号化複雑度値（Ｘｎｏｒｍ_GOPと呼ぶ）は、 ビットを異なるチャネル間で割り当てるために使用される。こうようなシステム で複雑度値をサンプリングし、割当量を生成するタイミングについては、以下で 詳しく説明する。 図５に戻って説明すると、上述したように、各マクロブロックごとに、ビット レート・レギュレータ４９は可変量子化器４６に対して量子化スケール係数信号 Ｑ_MBを生成し、そのあと、そのマクロブロックを符号化するために使用されたビ ット数Ｔ_MBを示す信号を出力バッファ４８から受信する。これらの信号は、別の 方法として、ビットレート・アロケータ３０（図４）内の入出力コントローラ３ ４へ直接に送ることも可能である。そのあと、μＰ３１は該当の符号化複雑度測 定値を内部で計算することができる（式（１）または式（１）と（２）から）。 さらに、伝送を単純化するために、各ピクチャの符号化複雑度値Ｘ_picをスケ ーリングすることが可能である。好ましい実施例では、この値は、乗算器９４の あとで８ビット数にスケーリングされている。このスケーリングされた値はビッ トレート・アロケータ３０（図４）に渡される。コンピュータ・システムは、Ｎ が変化した場合に符号化複雑度値の再計算を可能にするといった他の理由で、ピ クチャ複雑度値Ｘ_picのファイルを、例えば、大量記憶デバイス（図示せず）に 保管しておくことが望ましい場合もある。一時間の８ビットＸ_pic値をストアす るには、標準ビデオでは１０８キロバイト（ＫＢ））、フィルムでは８６ＫＢが 必要になる。 以下の説明では、Ｘⁱは、ｉ番目のチャネル・プロセッサからのＸ_GOP（すべて のチャネルが同じＧＯＰ時間周期をもつ場合）またはＸｎｏｒｍ_GOPのうち現在 利用可能であって、該当するものを表している。ビットレート・アロケータ３０ （図１）は、次の割当量周期の間の伝送リンクにおける利用可能ビット数の割当 てを表しているそれぞれの割当量（Ｑ）信号を、複数のチャネル・プロセッサ１ ０を構成するＫ個のチャネル・プロセッサのすべてからの符号化複雑度値Ｘⁱに 基づいて生成する。マルチプレクサ２０（図１）の出力端子からの、あらかじめ 決められた伝送リンク・ビットレート（Ｒと呼ぶ）は、ｉ番目のプロセッサがＲⁱ と名づけられたビットレート割当てを受け取るように、複数のチャネ ル・プロセッサ１０間で割り当てられる。 伝送リンクにおけるビットレートを異なるチャネルに割り当てる１つの方法は 、複数のチャネル・プロセッサ１０（図１）のすべてについて（上述したように 、スライディング・ウィンドウ単位で）先行ＧＯＰ周期の現在利用可能な符号化 複雑度Ｘⁱに基づいたリニア割当て(linear allocation)である。この方法では、 各プロセッサｉは、そのエンコーダの符号化複雑度Ｘⁱがすべてのエンコーダの 総符号化複雑度と係わりがあるので、総ビット容量Ｒの同一割当量Ｒⁱを受け取 る（式（３）を参照）。 なお、下限ビットレート割当て以下になると、再現イメージの品質が急激に低下 することが分かっている。さらに、図示の実施例では、次の割当量周期の間のビ ットレート割当ては、先行ＧＯＰからの複雑度測定値に依存している。従って、 シーンが単純なイメージから複雑なイメージに変化する場合は、新しいシーンの 割当てが先行の単純シーンに基づいているので、新しい複雑なシーンを符号化す るために割り当てられたビット数が不足することになる。 伝送リンクにおけるビットレートを異なるチャネルに割り当てる別の方法によ れば、各エンコーダｉへの最小限ビットレート割当てＲＧⁱが保証され、式（３ ）に示すように、残りのビットは線形的に割り当てられる（式（４）を参照）。 各チャネルに保証される最小限ビットレートは、そのチャネル経由で伝送される ビデオの予想される総複雑度および／またはビデオ信号のプロバイダに対するチ ャネルの値段に応じて異なる場合がある。 伝送リンクにおけるビットを異なるチャネルに割り当てる、さらに別の方法に よれば、各エンコーダｉに重み係数Ｐⁱを用意し、重み係数Ｐⁱで重み付けされた 符号化複雑度値Ｘⁱに応じてビットを比例的に割り当てている（式（５）を参照 ）。 式（４）の最小限保証割当て方法と同じように、重み係数Ｐⁱはチャネル経由で 伝送されるビデオ信号の予想される総複雑度および／またはビデオ信号のプロバ イダに対するチャネルの値段によって左右される場合がある。 伝送リンクにおけるビットを異なるチャネルに割り当てる好ましい方法は、式 （５）の重み付け割当て方法と式（４）の最小限保証割当て方法を組み合わせた ものである。この方法では、各チャネルには最小限割当てが保証され、残余のビ ットは重付け按分法で割り当てられる（式（６）を参照）。 上述したように、最小限保証割当てと重み係数は、チャネル経由で伝送されるビ デオ信号の予想される総複雑度および／またはビデオ信号のプロバイダに対する チャネルの値段によって左右される場合がある。 システムの他のパラメータに応じてビット割当てＲⁱをさらに改善することが 可能である。例えば、上限ビットレート割当値を越えると、再現イメージの品質 が改善しないことが分かっている。従って、この上限割当値を越えてビットを割 り当てることは、伝送リンクにおけるビットを無駄に消費することになる。また 、伝送リンクの運用者には、各チャネルごとに上記最大限ビットレート割当てＲ_max （これは上記の上限ビットレート割当値を反映する場合がある）および／ま たは最小限ビットレート割当てＲ_minが課される場合もある。 さらに、ビットレート制御が変動する可能性を最小限にし、従って、ビットレ ート制御の安定性を最大限にするためには、あるチャネルの、ある割当量周期か ら次の割当量周期までのビットレート割当ての増加αおよび／または減少βの最 大限の増分量（インクリメント）が課される場合がある。上述したように、上限 ビットレート割当値、最大限および最小限ビットレート割当て、および増減の最 大限増分量の値はチャネルが異なると、異なることがあり、そのチャネル経由で 伝送されるビデオ信号の予想される総複雑度およびビデオ信号のプロバイダに対 するチャネルの値段によって左右されることがある。さらに、増減の最大限およ び最小限増分量は、チャネルのバッファの空き度または満杯度に応じて動的に変 化することも起こり得る。 さらに、割り当てられるビットレートは、バッファ管理が行えるように、例え ば、ＣＢＲエンコーダ１０（図１）の出力バッファ４８および対応する受信側デ コーダ（図示せず）の入力バッファがオーバフローまたはアンダフローしないよ うにさらに改善することが可能である。エンコーダのバッファ・サイズＥが不等 式（７）に示すように制御される場合には、明示的なバッファ管理は不要である 。式において、Ｄはデコーダの固定バッファ・サイズである。エンコーダ側バッ ファ・サイズが不等式（７）に従って選択されていれば、ビットレート割当ては 、 エンコーダ側とデコーダ側のどちらのバッファにもオーバフローまたはアンダフ ローを引き起こさないで、Ｒ_minからＲ_maxまで変化させることが可能である。な お、この方法によると、エンコーダ側バッファのサイズが不当に制限されるので 、レート制御の柔軟性が不当に制限される。 別のバッファ管理方式は適応方式であり、固定パラメータＲ_minとＲ_maxではな く、現在の瞬時ビットレートを使用してバッファ管理を行うものである。デコー ダ側バッファ・サイズは最高レートＲ_maxで伝送されたデータを処理できるよう に選択されているので、ビットレート割当てはデコーダ側バッファにオーバ フローを引き起こすことなく、常に増加（システム最大値Ｒ_maxまで）すること が可能である。しかるに、エンコーダ側バッファにすでに存在するデータがその デコード時以前にデコーダ側バッファに伝送されることを保証するには、維持し なければならない瞬時最小限ビットレートが存在する。従って、デコーダ側バッ ファにアンダフローが起こらないことを保証する最小限ビットレートは動的に計 算しなければならない。 この最小限ビットレート割当てを動的に計算する際、ビットレート割当てを減 少するときは、新たに判断されるエンコーダ側バッファ・サイズと、ある先行時 間量の間にエンコーダ側バッファにすでに存在するデータ量の両方を考慮に入れ なければならない。フレームｎ用の新たに判断されるエンコーダ側バッファ・サ イズ（Ｅ_nと呼ぶ）は式（８）に従って判断される。 ただし、Δはシステムの遅延時間であり、これはビデオのフレームがエンコーダ に到着した時からそのフレームがデコーダ側に現れる時までの一定の時間遅延で ある。Ｒ_newは新たに提案されたビットレート割当てである。このバッファ・サ イズにすると、新ビットレート割当てで安定状態が得られるので、エンコーダ側 とデコーダ側のバッファにオーバフローまたはアンダフローが起こらないことが 保証される。 なお、上述したように、新たに提案されたビットレート割当てが減少された場 合は、システム遅延時間Δに等しい遷移期間が生じ、その期間にエンコーダ側バ ッファにすでに存在するビット数が多くなりすぎて、新しい減少レートでデコー ダに正常に伝送できないことが起こる。新たに提案されたビットレート割当てを 改善する１つの提案方法では、実際にはエンコーダ側バッファに置かれているビ ット数（ｅと呼ぶ）（バッファ満杯）を最初に調べて、システム遅延時間Δにお けるフレーム数（Γと呼ぶ）を確かめている。次に、先行フレーム数Γの最大バ ッファ満杯数（ｅ_max,Γ）は式（８）から求めた、新たに判断されたエンコーダ 側バッファ・サイズと比較される。先行フレーム数Γからのすべてのビットが受 信側デコーダに正常に伝送されることを保証する、チャネルｉの最小限減少ビッ トレート割当てＲ_reducedは式（９）で求められる。 上記のような限界値がマルチプレクサ・システムで課されている場合は、ビッ トレート割当てが式（３）、（４）、（５）または（６）に従って計算されたあ と、これらのビットレート割当てがチェックされ、そのチャネルの現在の上限と 下限の範囲内にあるかどうかが判断される。最初に、各チャネルｉの上限と下限 が判断される。任意の割当量周期ｋの間の上限ビットレート割当て（Ｒⁱ _upper[k ]と呼ぶ）は先行割当量周期ｋ−１にわたる最大許容増加割当てと、最大ビット レート割当て限界値とのうちの最小のものである（式（１０）を参照）。 任意の割当量周期ｋの間の下限ビット割当てＲⁱ _lower[k]は、最小限ビットレー ト割当てと、先行割当量周期ｋ−１にわたる最小許容減少割当てと、式（９）か ら求めた最小限バッファ管理減少ビットレート割当てとのうちの最大のものであ る（式（１１）を参照）。次に、チャネルのビットレート割当ての調整が行われ る。 いずれかのチャネル用に割り当てられたビットレートがどちらかの限界値を越 えたときは、そのチャネルのビットレート割当てはその限界値にセットされ、利 用可能な残余ビットレートは他のチャネル間で再割当てされる。例えば、チャネ ルｉに割り当てられたビットレート（式（３）、（４）、（５）または（６）で 計算したもの）がそのチャネルの上限値（式（１０）で計算したもの）より大で あれば、チャネルｉのビットレートはその上限値Ｒⁱ _upperにセットされる。逆に 、ビットレートが式（１１）で計算した下限値より小であれば、ビットレートは その下限値Ｒⁱ _lowerにセットされる（式（１２）を参照）。 ビットレート割当てのいずれかが式（１０）、（１１）および（１２）の制限 的演算によって変更されたときは、利用可能な残余ビットレートは制限を受けな いチャネル間で、式（３）、（４）、（５）または（６）に従って再割当てされ る。そのあと、これらのチャネルは、再度、式（１０）、（１１）および（１２ ）の限界値と突合わせ検査される。このサイクルは、すべてのビットレート割当 てが完了するまで繰り返される。上記実施例では、符号化複雑度周期はスライデ ィング・ウィンドウをベースとするピクチャ単位で判断されたＧＯＰ周期であり 、これは十分な持続時間になっているため、ある割当量周期から次の割当量周期 までの、チャネルにおけるビットレート割当ての変更が一般的に相対的に小さく なるようにしている。その結果、式（１０）、（１１）および（１２）はまれに しか呼び出されないようになっている。 符号化複雑度のサンプリングと符号化複雑度に基づく更新ビットレートの生成 のタイミングは、チャネルが異なるＧＯＰ時間周期で動作する場合には複雑にな っている。しかるに、そのような場合に正確な符号化複雑度サンプリングとビッ トレート割当量の割当てが得られるようにするアプローチが２つある。第１ のアプローチでは、各チャネルが各ＧＯＰの中で同数の割当量更新周期をもつよ うな形で一定の割当量更新周期が計算される。このアプローチでは、ＧＯＰ当た りのサンプルと割当量更新周期の数はチャネルとチャネルとの間で変化すること があるが、どのチャネルの場合も、ＧＯＰ内の上記サンプルと割当量更新周期は 一定になっている。第２のアプローチでは、サンプルがとられ、いずれかのチャ ネルが新しいＧＯＰを開始すると、新しい割当てが生成され、新しい割当量で割 り当てられるビット数は先行サンプルから現サンプルまでの時間の長さを考慮に 入れて計算される。 図７は、第１アプローチを使用するシステムでのサンプリングと割当量更新を 示すタイミング図である。図面を簡単にするために、図には２チャネルしか示さ れていない。図７において、チャネル１はフレームレートが毎秒約３０フレーム （米国の場合）である標準ビデオを伝送するチャネルの例である。チャネル２は フレームレートが毎秒２４フレームであるフィルムを伝送するチャネルの例であ る。これらのチャネルの各々は、ＧＯＰ当たりのフレーム数が１２であるものと 想定している。従って、チャネル１は０．４秒ごとに新しいＧＯＰを開始する。 つまり毎秒２．５個のＧＯＰを開始するのに対し、チャネル２は０．５秒ごとに 新しいＧＯＰを開始する。つまり、毎秒２個のＧＯＰを開始する。選択されたサ ンプリングレートは０．１秒ごとに１サンプルになっている。従って、チャネル １では、４つのサンプルと割当量更新が各ＧＯＰにあり、チャネル２では、５つ のサンプルと割当量更新が各ＧＯＰにある。サンプリング時刻ｔ_sは縦の破線で 示されている。サンプル間の時間周期Δｔは一定（０．１秒）であるので、上記 の式（３）〜（１２）は次のサンプル周期のビットレート割当てを計算するとき 、変更を加えないで使用することが可能である。これらのビットレート割当ては 、「トークン・リーキィバケット(token and leaky bucket)」方式と呼ばれる公 知の方式に従って、チャネル・プロセッサ（図１）で累積して使用することが可 能である。 図８は、第２アプローチを上述したように使用するシステムでの符号化複雑度 値のサンプリングと割当量更新を示すタイミング図である。図８に示すそれぞれ のチャネルは図７に示すものと同じ信号を伝送する。図８に示すように、すべて のチャネルからの現在の符号化複雑度値のサンプルは、いずれかのチャネルが新 しいＧＯＰを開始するととられる。新しい割当てはこれらのサンプルの値と、最 後のサンプル以後の時間周期Δｔに基づいて行われる。これらのサンプル時刻は 図８に縦の破線ｔ１−ｔ８で示されている。ただし、ｔ２、ｔ３、ｔ４、ｔ６お よびｔ８はチャネル１におけるＧＯＰの開始に対応し、ｔ１、ｔ３、ｔ５および ｔ７はチャネル２におけるＧＯＰの開始に対応している。ｔ３は両方のチャネル １と２におけるＧＯＰの開始に対応するサンプル時刻を示しているが、そのよう な時刻が現れることは必要条件ではない。 各サンプル時刻に、すべてのチャネルにおける現在の符号化複雑度値（先行Ｇ ＯＰからのもので、スライディング・ウィンドウをベースとするピクチャ単位で 利用可能である）がサンプリングされる。式（１）〜（１２）は、次のビットレ ート割当量の大きさを計算するために使用できるが、割当てのために利用できる 実際のビット数を求めるには、最後のサンプル以後の時間量Δｔを考慮に入れな ければならない。異なるサンプル周期を正しく補償するためには、式（３）〜（ １２）における総利用可能ビットレートＲに、割当てのために利用できるビット 数Ｃが代入されるが、これは総利用可能ビットレートＲとサンプル周期Δｔの積 である。つまりＣ＝ＲΔｔである。式（３）〜（１２）で求めたビット数はそれ ぞれのチャネル・プロセッサ１０（図１）に割り当てられたあと、チャネル・プ ロセッサは、上述したように「トークン・リーキィバケット」方式を使用して割 当てビットを累積して使用する。 上述した２アプローチによれば、どちらも、異なるチャネル５からのビデオ信 号が異なるＧＯＰ時間周期をもっているときビットレートがそれぞれのチャネル ・プロセッサ１０に正確に割り当てられる。 符号化複雑度値のサンプリングと異なるチャネル用の更新ビットレート割当量 の生成のタイミングは、チャネルのすべてが同一フレームレートで動作し、ＧＯ Ｐ内のフレーム数が同一である場合には、つまり、すべてのチャネルが同一ＧＯ Ｐ時間周期ＧＯＰ_timeをもつ場合には、単純化することが可能である。図６は、 そのようなシステムでの符号化複雑度サンプルと割当量更新のタイミングを示す タイミング図である。図６において、各水平線はそれぞれのチャネル１−ｋ に対応している。水平線から上方に延びた短い縦線は、Ｉフレームの符号化がそ のチャネルで開始される時刻を表し、これはそのチャネルのＧＯＰの開始とみな される。ＧＯＰの時間周期ＧＯＰ_timeはどのチャネルの場合も等しくなっている が、それぞれのチャネルのＧＯＰの開始時刻は異なっている。事実、それぞれの チャネルのＧＯＰの開始時刻が異なっていると、Ｉフレームの符号化がオーバラ ップしないという点で望ましいことが判明している。このようにすると、異なる チャネル間の複雑度に変化をもたせることができる。 符号化複雑度値を計算するとき考慮に入れるＩフレーム、ＰフレームおよびＢ フレームが同数であるかぎり、これらのフレームが異なるＧＯＰからのものであ ることは重要でない。従って、すべてのチャネルの時間軸を横切る実線で示すよ うに、符号化複雑度値のサンプルは、ＧＯＰ内でいつでもすべてのチャネルから 同時にとることができる。そのあと、チャネルのすべてのビットレート割当量の 更新をそのサンプルから生成して、チャネル・プロセッサ１０（図１）へ送り返 すことができる。 上述のマルチプレクサ・システムは一箇所に配置されたシステムとして説明し てきた。しかし、複数のチャネル・プロセッサ１０はビットレート・アロケータ ３０およびマルチプレクサ２０から離れたロケーションに置いておくことも可能 である。そのようなシステムでは、通信リンクはエンコーダとビットレート・ア ロケータの間で確立されることになる。その場合には、プロセッサ１０とマルチ プレクサとの間で伝送されるビットの一部を、プロセッサからの複雑度情報の伝 送に専用することが可能である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ Ｈ０４Ｎ 7/24 (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，Ｇ Ｂ，ＨＵ，ＪＰ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＵ，ＬＶ ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ， ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＫ，ＵＡ，ＵＳ，ＵＺ，Ｖ Ｎ

Claims (1)

1. 【特許請求の範囲】 １．パラメータ・サンプリング装置であって、 各データ信号がシーケンスに並んだデータ・グループを含み、前記データ信号 のすべての中の各グループは同じ一定の、あらかじめ決められた持続時間をもち 、シーケンスに並んだデータ・ブロックを含んでいる複数のデータ信号ソース（ ５）と、 各々が、該データ信号のそれぞれ１つに応答して、該データ信号のそれぞれ１ つの中の前記シーケンスのブロックの各々の信号パラメータを表す値をもつシー ケンスの信号(COMPLEXITY)を出力する複数のパラメータ決定回路（１６）と、 各々が、前記パラメータを表す信号(COMPLEXITY)のそれぞれ１つに応答して、 該データ信号の前記それぞれ１つの中の各グループの累積パラメータ値を表す信 号を保持している複数のアキュムレータ（３１）と、 前記複数のアキュムレータに結合されていて、該アキュムレータのすべてから 前記累積パラメータを表す信号を実質的に同時にサンプリングするデータ・サン プラ（３１）と を備えていることを特徴とする装置。 ２．請求項１に記載の装置において、前記複数のアキュムレータ（３１）と前記 データ・サンプラ（３１）は、それぞれのパラメータ決定回路に結合された複数 の入力端子(COMPLEXITY)をもつコンピュータ・システム（３１，３２，３３，３ ４）に構成されていることを特徴とする装置。 ３．請求項１に記載の装置において、前記複数のアキュムレータ（３１）は、 各シーケンスのパラメータを表す信号(COMPLEXITY)を加算して、前記累積パラ メータ値を出力する回路（３１）と、 前記データ・サンプラによってサンプリングされるとき、前記累積パラメータ 値を前記アキュムレータに供給する回路（３４）と、 前記供給回路がサンプリングされた直後に、該累積パラメータ値をゼロにリ セットする回路（３１）と を含んでいることを特徴とする装置。 ４．請求項１に記載の装置において、 各データ・グループは、あらかじめ決められた個数の前記シーケンスのデータ ・ブロックを含んでおり、 前記複数のアキュムレータ（３１）の各々は、 各データ・グループに含まれる前記あらかじめ決められた個数のシーケ ンスのデータ・ブロックの信号パラメータ値(COMPLEXITY)を、最新のものから最 も古いものの時間順にストアしておくメモリ（３２）と、 前記累積パラメータ値を保持している回路（３１）と、 信号パラメータを表す信号(COMPLEXITY)の値を該累積パラメータ値に加 算し、前記最も古い信号パラメータ値(COMPLEXITY)を該累積パラメータ値から減 算する回路（３１）と、 該最も古い信号パラメータ値(COMPLEXITY)を前記メモリ（３２）から破 棄し、前記信号パラメータを表す信号の値を最新の信号パラメータ値として前記 メモリにストアする回路（３１）とを含んでいる ことを特徴とする装置。 ５．請求項１に記載の装置において、 前記データ信号ソース（５）の各々はビデオ信号を発生し、前記データ・グル ープはあらかじめ決められた個数のシーケンスのビデオ・フレームからなり、前 記データ・ブロックは前記ビデオ・フレームからなり、 前記パラメータ決定回路（１６）の各々は前記ビデオ信号の前記１つの各フレ ームの符号化複雑度を決定する回路（１６）を含んでいる ことを特徴とする装置。 ６．パラメータ・サンプリング装置であって、 各データ信号がシーケンスに並んだデータ・グループを含み、前記データ信号 のすべての中の各グループは同じ一定の、あらかじめ決められた持続時間をもち 、シーケンスに並んだデータ・ブロックを含んでいる複数のデータ信号ソース（ ５）と、 前記複数のデータ信号と制御(CONTROL)信号とに応答する利用回路（１４，２ ０）と、 各々が、該データ信号のそれぞれ１つに応答して、該データ信号のそれぞれ１ １の中の前記シーケンスのブロックの各々の信号パラメータを表す値をもつシー ケンスの信号(COMPLEXITY)を出力する複数のパラメータ決定回路（１６）と、 各々が、前記パラメータを表す信号(COMPLEXITY)のそれぞれ１つに応答して、 該データ信号の前記それぞれ１つの中の各グループの累積パラメータ値を表す信 号を保持している複数のアキュムレータ（３１）と、 前記複数のアキュムレータに結合されていて、該アキュムレータのすべてから の前記累積パラメータを表す信号をサンプリングするデータ・サンプラ（３１） と、 前記サンプリングされた累積パラメータを表す信号に応答して、該累積パラメ ータを表す信号の値に基づいて前記制御信号を生成する制御信号ジェネレータ（ ３１）と を備えていることを特徴とする装置。 ７．請求項６に記載の装置において、 前記利用回路は、 複数のデータ入力端子をもつデータ・マルチプレクサ（２０）と、 それぞれのデータ信号ソースと前記データ・マルチプレクサ（２０）の 対応する入力端子（Ｉ−Ｋ）との間に結合されていて、各々が、それぞれの割当 量制御信号(COMPLEXITY)に応答して、前記それぞれのデータ信号ソース（５）か らのデータ信号を表す符号化信号を前記割当量制御信号で制御されたビットレー トで出力する複数の制御可能な一定ビットレート・エンコーダ（１４）とを備え ており、 前記制御信号ジェネレータ（３１）は、複数の割当量制御信号(CONTROL)を、 前記複数のパラメータを表す信号(COMPLEXITY)に基づいて生成する ことを特徴とする装置。 ８．請求項６に記載の装置において、前記複数のアキュムレータ、前記データ・ サンプラ（３１）および前記制御信号ジェネレータ（３１）は、それぞれのパラ メータ決定回路（１６）に結合された複数の入力端子(COMPLEXITY)と、前記利用 回路（１４，２０）に結合された複数の出力端子(QUOTA)とをもつコンピュータ ・システム（３１〜３４）に構成されていることを特徴とする装置。