JPH09512396A - 一定ビットレート・エンコーダを使用したマルチプレクサ・システム - Google Patents

Abstract

(57)【要約】 複数のデータ信号ソース（５）と、複数の入力端子（１−Ｋ）と出力端子（１５）をもつマルチプレクサ（２０）とを含んでいるマルチプレクサ・システムが開示されている。複数のチャネル・プロセッサ（１０）の各々は、データ信号ソースのそれぞれ１つに結合されたデータ入力端子（１５）と、データ入力端子に現われたデータ信号の複雑度を表している信号を出力する複雑度出力端子と、制御入力端子と、マルチプレクサ（２０）の入力端子のそれぞれ１つに結合されたデータ出力端子とを備えている。データ出力端子は、制御入力端子に現われた信号に応答してセットされた一定ビットレート・セットで符号化信号を出力する。ビットレート・アロケータ（３０）は、関連をもつ入力端子と出力端子の複数のペアをもち、各ペアはチャネル・プロセッサ（１０）のそれぞれ１つと関連づけられている。各ペアの入力端子は関連チャネル・プロセッサ（１０）の複雑度出力端子に結合されている。各ペアの出力端子は関連チャネル・プロセッサ（１０）の制御入力端子に結合され、関連チャネル・プロセッサのデータ出力端子に現われた信号のビットレートが、ペアの入力端子に現われた信号で表された複雑度とペアのすべての入力端子に現われた信号で表された結合複雑度と関係づけられるようにビットレート割当量信号を出力する。

Description

【発明の詳細な説明】 一定ビットレート・エンコーダを使用した マルチプレクサ・システム 本発明は、多重化データ・ストリームの中のビットを、それぞれの一定ビット レート符号化データ・チャネルに動的に割り当てるためのマルチプレクサ・シス テムに関する。 発明の背景 データ伝送システムにおいて、複数のデータ・ソース、つまり、チャネルから のデータをあるロケーションから別のロケーションへ伝送することが必要になる ことがある。そのような場合には、チャネルからのデータは、ヘッドエンド・ス テーション(head end station)で単一のデータ・ストリームに結合、つまり、多 重化されることがよくある。多重化データ・ストリームは、ワイヤや光ファイバ 、無線リンクなどの伝送リンクを経由してバックエンド・ステーションに伝送さ れ、そこで多重化データ・ストリームからのデータのチャネルが分離、つまり、 デマルチプレクスされ、目的の受信者へ供給されている。 例えば、それぞれのソース（これはテレビジョン・ネットワーク供給(televis ion network feeds)やテレビジョン・ステーション、その他のビデオ・ソースで ある場合がある）からの複数のビデオ信号は、衛星リンクを経由して消費者の家 庭のそれぞれのテレビジョン受信装置へブロードキャストすることが可能である 。衛星リンクの例としては、毎秒２４メガビット(Mbps)の伝送能力をもつディジ タル伝送経路がある。この種のリンクの効率と利用効率を最大限にするためには 、複数のビデオ信号がリンクを共有する必要がある。例えば、上記の衛星伝送リ ンクを少なくとも６つのビデオ信号チャネル間で共有することが望ましい場合が ある。 このようなチャネルの伝送を行う１つの公知方法では、可変ビットレート （variable bit rate - ＶＢＲ）エンコーダを使用してチャネルからのそれぞれ のビデオ信号を符号化し、その結果として得られた符号化ビデオ信号を多重化し ている。ＶＢＲエンコーダは、ディジタルに符号化されたビデオの連続フレーム を出力し、これらのフレームは、ビデオ信号で表されたイメージ（画像）の空間 的および時間的複雑度に応じて、ビット数が異なっている。空間的シーンおよび ／または動きをもつシーンが複雑化すると、符号化する必要のあるビット数は動 きが殆どない空間的に単純なシーンよりも多くなる。 統計的には、すべてのＶＢＲエンコーダからの平均結合ビットレート(avarage combined bit rate)は、どの時点においても、単一のチャネル・エンコーダが 多数のビットをバーストで出力して送信する場合であっても、伝送リンクの最大 ビットレート以下になることが想定されている。そのような理由から、かかる装 置は統計的マルチプレクサと名づけられている。しかるに、すべてのチャネルか らの瞬時結合ビットレートは、伝送リンクの最大ビットレートを越えると、バッ クエンド・ステーションでデータが失われるという有限的確率がある。いくつか の実施例では、それぞれのチャネルまたは多重化データ・ストリーム用にバッフ ァが追加されている。しかし、その場合でも、これらのバッファがオーバフロー すると、この場合も、バックエンド・ステーションでデータが失われるという有 限的確率が存在する。 多重化機能を実行するもう１つの公知方法は、ＶＢＲエンコーダの問題のいく つかを解決することを試みているが、この方法では、各チャネル用に一定ビット レート(constant bit rate: ＣＢＲ)エンコーダを使用している。この種のシス テムでは、各チャネルからのビデオ信号はＣＢＲエンコーダに入力されている。 ＣＢＲエンコーダは、そこに入力されたビデオ信号を表す、ディジタルに符号化 されたビットストリームを、あらかじめ決められた一定ビットレートで出力して いる。一定ビットレートの信号を出力するために、ＣＢＲエンコーダはビデオ信 号が符号化される量子化レベルの数を絶えず変更している。使用する量子化レベ ルを少なくすると、これらのレベルを表すために必要なビット数が少なくなるの で、ビデオ信号を表すために必要な総ビット数は減少する。逆に、使用する量子 化レベルが多くなると、これらのレベルを表すために必要なビット数が多くなる ので、イメージを表すために必要な総ビット数は増加する。 量子化レベルをいくつにするかは、現在符号化されているフレームの複雑度に よって決まる。ＣＢＲエンコーダが空間的および時間的複雑度が低いイメージを 符号化するときは、あらかじめ決められたビットレートを得るために量子化レベ ル数を多くする。逆に、空間的および／または時間的複雑度が高いイメージを、 割り当てられたビット数で符号化するときは、量子化レベルの数は減少する。 しかるに、イメージを表す符号化信号において量子化レベルを変えると、符号 化信号から再現されたイメージの品質がこれに応じて変化することになる。使用 する量子化レベルを少なくすると、使用する量子化レベルが多い場合よりも、再 現イメージの品質が低下することになる。従って、ＣＢＲエンコーダでは、空間 的および／または時間的に複雑なイメージを表すビデオ信号は、再現イメージの 品質が複雑でないイメージの品質よりも低くなるように符号化されている。 しかし、ＣＢＲエンコーダは一定ビットレートを出力するので、複数のこの種 のエンコーダからのビデオ信号の多重化制御は単純化される。各エンコーダには 、伝送リンクの総利用可能ビットレートの割当量(quota)を表すビットレートが アプリオリ(a priori)に割り当てられている。ある公知の割当て方法では、伝送 リンクの総ビットレートの等分を各エンコーダに割り当てている。しかるに、異 なるプログラム・タイプを表すビデオ信号は、内在的に複雑度(complexity)が異 なっている。例えば、バスケットボール・ゲームを伝送するビデオ・チャネルは 、パネル・ディスカッションを伝送するものよりも複雑度がはるかに大きくなっ ている。従って、バスケットボール・ゲームを表す符号化ビデオ信号から再現さ れたイメージの品質は、パネル・ディスカッションのそれよりも低くなる（大幅 に低くなることもある）。 もう１つの公知の割当て方法はこの問題を解決することを試みているが、この 方法では、符号化される信号の予想イメージ複雑度に基づいて、異なるビットレ ートを各ＣＢＲエンコーダに割り当てている。従って、バスケットボール・ゲー ムを伝送するチャネルには、パネル・ディスカッションを伝送するチャネルより も伝送リンクの総ビットレートの大きな割合が割り当てられることになる。この ような割当て方法によると、バスケットボール・ゲームとパネル・ディス カッションを表す符号化信号から再現されたイメージの品質はより等しくなる。 さらに別の公知の割当て方法では、信号のプロバイダによる支払額に基づいて 伝送リンクの総ビットレートの割合をチャネルに割り当てている。プロバイダが チャネルの伝送に支払う額が多ければ、そのチャネルに割り当てられる伝送リン クの総ビットレートの割合が大になるので、そのチャネルを利用する符号化信号 から再現されたイメージの品質は良好化することになる。 発明の概要 しかるに、本願の発明者は、ビデオ信号の複雑度が常にアプリオリ(a priori) に規定できるとは限らないことを認識した。例えば、ニュース放送は複雑度が非 常に低いシーン（例えば、デスクの背後に座ってニュースを読んでいるニュース ・リーダ）を含み、それと共に、複雑度が非常に高いシーン（例えば、バスケッ トボール・ゲームのビデオ・クリップ）が散在している。このようなビデオ・チ ャネルに、伝送リンクの総ビットレートの高い部分がアプリオリに割り当てられ たとすると、バスケットボール・ゲームのシーンは許容し得る品質で再現される ことになるが、ニュース・リーダのシーンは余りにも高品質で、言い換えれば、 必要以上に多いビットで符号化されることになる。逆に、このようなビデオ・チ ャネルに、伝送リンクの総ビットレートの低い部分が割り当てられていれば、ニ ュース・リーダのシーンは妥当なビット数を使用して許容し得る品質で再現され ることになるが、この割り当てられたビットレートはバスケットボール・ゲーム のシーンを許容し得る品質で再現するには不十分であることになる。 さらに、発明者は、各ビデオ・ソースは、平均的に、上記ニュース放送と同じ ように特徴づけることができるこを認識した。つまり、商業的に関心のある、ほ とんどすべてのビデオ信号は複雑度の高いシーンを含み、それと共に、複雑度の 低いシーンが散在している。また、発明者は、複雑度の異なるシーンは時間的に 相関関係がないことも認識した。さらに、発明者は、どのフレーム周期の期間に おいても、異なるチャネルのイメージは複雑度が異なること、これらの複雑度の 変化も時間的に相関関係がないことを知った。 異なるチャネルの現在のイメージ複雑度に基づいて、ビットレートを異なるチ ャネルに動的に割り当てることが望ましいことが判明している。すべてのチャネ ル用に現在伝送されているイメージの複雑度は評価され、伝送リンクの総ビット レートの割当分は、そのチャネルの現在のイメージの複雑度とすべてのチャネル のイメージの総複雑度との関係となんらかの方法で対応するように、各チャネル に割り当てられる。 本発明の原理によれば、マルチプレクサ・システムは複数のデータ信号ソース と、複数の入力端子と出力端子をもつマルチプレクサとを含んでいる。複数のチ ャネル・プロセッサの各々は、データ信号ソースのそれぞれ１つに結合されたデ ータ入力端子と、データ入力端子に現われたデータ信号の複雑度を表している信 号を出力する複雑度出力端子と、制御入力端子と、マルチプレクサの入力端子の それぞれ１つに結合されたデータ出力端子とを備えている。データ出力端子は、 制御入力端子に現われた信号に応答してセットされた一定ビットレート・セット で符号化信号を出力する。ビットレート・アロケータは、関連をもつ入力端子と 出力端子の複数のペアをもち、各ペアはチャネル・プロセッサのそれぞれ１つと 関連づけられている。各ペアの入力端子は関連チャネル・プロセッサの複雑度出 力端子に結合されている。各ペアの出力端子は関連チャネル・プロセッサの制御 入力端子に結合され、関連チャネル・プロセッサのデータ出力端子に現われた信 号のビットレートが、ペアの入力端子に現われた信号で表された複雑度とペアの すべての入力端子に現われた信号で表された結合複雑度と関係づけられるように ビットレート割当量信号(bit rate quota signal)を出力する。 上記のように動作するマルチプレクサ・システムは、どの時間期間の間も、す べてのチャネルの再現イメージの品質がほぼ同品質をもつように、ビットを各チ ャネルに割り当てる。さらに、総再現イメージ品質を最適化する。高複雑度のイ メージをある時間期間の間伝送するチャネルは、その時間期間の間高いビットレ ートが動的に割り当てられるが、イメージの複雑度が低下した時は、そのチャネ ルに割り当てられたビットレートは減少され、高複雑度イメージを伝送している 他のチャネルに割り当てられることになる。 図面の簡単な説明 図１は、本発明によるマルチプレクサ・システムを示すブロック図である。 図２は、図１に示すマルチプレクサ・システムで使用できるチャネル・プロセ ッサを示すブロック図である。 図３は、図２に示すチャネル・プロセッサで使用できるＭＰＥＧエンコーダ（ 符号器）の一部を示すブロック図である。 図４は、図１に示すマルチプレクサ・システムで使用できるビットレート・ア ロケータを示すブロック図である。 図５は、図２に示すチャネル・プロセッサで使用できる複雑度アナライザを示 す詳細ブロック図である。 図６、図７および図８は、複雑度情報のサンプリングを示すタイミング図であ る。 好ましい実施例の詳細な説明 図１は、本発明に従ったマルチプレクサ・システムを示すブロック図である。 図１において、すべての信号経路は単一の信号ラインで示されている。しかし、 この分野の精通者ならば理解されるように、図示の信号経路はマルチビット・デ ィジタル信号をパラレル（並列）で伝達することも、シリアル（直列）で伝達す ることも可能である。パラレルで伝達する場合は、信号経路は複数の信号ライン で構成されることになり、シリアルで伝達する場合は、信号経路は単一データ・ ラインにすることも、および／またはデータ・クロック信号ラインを含めること も可能である。本発明を理解することと密接な関係のない他の制御信号経路とク ロック信号経路は、図を簡略化するために図には示されていない。 図１に示すように、複数の入力端子５はビデオ信号(CHANNEL１ - CHANNEL K) のソース（図示せず）に結合され、これらの信号はデータ・リンクを経由して一 緒に伝送されるものである。複数の入力端子５は、対応する複数のチャネル・プ ロセッサ１０のそれぞれのデータ入力端子に結合されている。複数のチャネル・ プロセッサ１０のそれぞれのデータ出力端子はマルチプレクサ（ＭＵＸ）２０の 対応するデータ入力端子１−Ｋに結合されている。マルチプレクサ２０のデータ 出力端子はマルチプレクサ・システムの出力端子１５に結合されている。出力端 子１５は、多重化されたデータ・ストリーム(MUX'EDDATA)を伝送リンク経由で伝 送するために利用回路（図示せず）に結合されている。 複数のチャネル・プロセッサ１０の各々はさらに、複雑度出力端子と制御入力 端子も備えている。複数のチャネル・プロセッサの各々のそれぞれの複雑度出力 端子はビットレート・アロケータ(bit rate allocator)３０の対応する複雑度入 力端子に結合されており、ビットレート・アロケータ３０のそれぞれの割当量出 力端子(quota output terminal)は複数のチャネル・プロセッサ１０の対応する 制御入力端子に結合されている。 動作時には、各チャネル・プロセッサは、次の割当量周期(quota period)の間 に割り当てられたビットレートを表す信号をその制御入力端子から受信する。次 に、チャネル・プロセッサは、次の割当量周期の間に、そのデータ入力端子に現 れた信号を割り当てられたビットレートでディジタル符号化信号に符号化する。 この符号化データ信号はマルチプレクサ２０の対応する入力端子に入力される。 マルチプレクサ２０は公知のように動作し、すべてのチャネル・プロセッサから の信号を結合して多重化データ・ストリームにする。多重化データ・ストリーム は、データ・リンクを構成する回路に入力され、これも公知のように伝送される 。 符号化プロセス期間に、チャネル・プロセッサ１０は符号化される信号の符号 化複雑度を表す信号をその複雑度出力端子から発生する。ビットレート・アロケ ータ３０はチャネル・プロセッサ１０の複雑度出力端子から信号を受信し、複雑 度信号のすべてに基づいて、次の割当量周期の間のビットレート割当量を複数の チャネル・プロセッサ１０間で動的に調整する。好ましい実施例では、複雑な信 号には、複雑でない信号よりも相対的に高いビットレートが動的に割り当てられ るようになっている。ビデオ信号の複雑度を判断し、その複雑度に基づいてビッ トレートを割り当てるいくつかの方法については、以下で説明する。 図２は、図１に示すマルチプレクサ・システムで使用できるチャネル・プロ セッサを示すブロック図である。図２において、図１に示すエレメントと類似の エレメントは同一参照符号で示し、以下では詳しく説明することは省略する。図 ２に示すように、データ入力端子５はビデオ信号ソース（図示せず）に結合され ている。データ入力端子５は一定ビットレート・エンコーダ（constant bitrate encoder -ＣＢＲ）１４のデータ入力端子と複雑度アナライザ(complexity anal yzer）１６に結合されている。ＣＢＲエンコーダ１４のデータ出力端子はマルチ プレクサ（ＭＵＸ）２０（図１）の入力端子に結合されている。チャネル・プロ セッサ１０の制御入力端子(CONTROL)はＣＢＲエンコーダ１４の割当量入力端子 Ｑに結合されている。複雑度アナライザ１６の出力端子はチャネル・プロセッサ １０の複雑度出力端子(COMPLEXITY)に結合されている。 動作時には、複雑度アナライザ１６はデータ入力端子５のビデオ信号の複雑度 を分析する。複雑度アナライザ１６の出力端子に生成される信号は、入力信号の 複雑度を表している。複雑度を表す信号はビットレート・アロケータ３０（図１ ）に入力される。この複雑度信号（および他のチャネル・プロセッサ１０の複雑 度信号）に応答して、ビットレート・アロケータ３０は、そのチャネル・プロセ ッサ１０（および他のチャネル・プロセッサ１０）の制御入力端子(CONTROL)へ 信号を供給し、この信号はそのチャネル・プロセッサ１０に割り当てられたビッ トレートを表している。ＣＢＲエンコーダ１４は、そのデータ入力端子とデータ 出力端子間にデータ経路をもち、一定ビットレートで符号化された出力信号を出 力する。一定ビットレートは、ビットレート・アロケータ３０からのチャネル・ プロセッサ１０の制御入力端子(CONTROL)からの、割当量入力端子Ｑにおける信 号に応答してセットされる。 ＣＢＲエンコーダ１４内の回路は、その分析を行う際に複雑度アナライザ１６ によって利用することも可能である。そのような場合には、図２に破線で示すよ うに、データはＣＢＲエンコーダ１４内部から直接に複雑度アナライザ１６に渡 される。ＣＢＲエンコーダ１４からのこのようなデータは、入力端子５からのデ ータを補足することも、そのデータと完全に入れ替わることもできるが、後者の 場合には、複雑度アナライザとデータ入力端子５とは直接に接続されない。 好ましい実施例では、各ＣＢＲエンコーダ１４は、動画専門家グループ (Moving Pictures Expert Group - ＭＰＥＧ)が公表した標準に従ってビデオ信 号を圧縮・符号化するエンコーダであり、ＭＰＥＧエンコーダと呼ばれている。 図３は、ＭＰＥＧエンコーダ１４の一部を示すブロック図である。ＭＰＥＧエン コーダ１４の公知コンポーネントは以下で詳しく説明することは省略する。ＭＰ ＥＧエンコーダには他のエレメントもあるが、これらは本発明を理解することと は無関係であるので、図面を簡略化するために図示されていない。 図３に示すように、ＭＰＥＧエンコーダ１４のデータ入力端子５(DATA IN)は 圧縮・符号化しようとするビデオ信号のソース（図示せず）に結合されている。 入力端子５はフレーム・バッファ４１の入力端子に結合されている。フレーム・ バッファ４１は複数のフレーム周期バッファまたはディレイラインと、異なって いるが時間的に隣り合うフレームまたはピクチャの部分を表す、それぞれの信号 を出力するための複数の出力端子とを備えている。フレーム・バッファ４１の複 数の出力端子は動き予測器(motion estimator)４２の対応する入力端子に結合さ れている。動き予測器の出力端子は離散コサイン変換（discrete cosinetransfo rm - ＤＣＴ）回路４３に結合されている。ＤＣＴ回路４３の出力端子は可変量 子化回路(variable quantizer - Ｑｕ)回路４６のデータ入力端子に結合されて いる。可変量子化回路４６の出力端子は可変長コーダ（variable length coder - ＶＬＣ）４７の入力端子に結合されている。ＶＬＣ４７の出力端子は出力バッ ファ４８の入力端子に結合されている。出力バッファ４８のデータ出力端子はＭ ＰＥＧエンコーダ１４のデータ出力端子(DATA OUT)に結合されている。ＭＰＥＧ エンコーダ１４のデータ出力端子(DATA OUT)はマルチプレクサ２０（図１の）の 対応する入力端子に結合されている。 出力バッファ４８のステータス出力端子はビットレート・レギュレータ４９の ステータス入力端子に結合されている。ビットレート・レギュレータ４９の制御 出力端子は可変量子化器(variable quantizer)４６の制御入力端子に結合されて いる。ＭＰＥＧエンコーダ1４の割当量入力端子Ｑはビットレート・アロケータ ３０の対応する割当量出力端子に結合されている。ＭＰＥＧエンコーダ１４の割 当量入力端子Ｑはレギュレータ４９の制御入力端子に結合されている。 動作時には、ＭＰＥＧエンコーダ１４は公知のように動作して、その入力端子 に現れたビデオ信号を、そのＱ入力端子に現れた信号によって決まるビットレー トで次の割当量周期の間に圧縮・符号化する。以下の例では、ＭＰＥＧエンコー ダが１２ピクチャまたはフレームからなるグループ（ＧＯＰ）に分割されたビデ オ信号を符号化する場合について説明する。なお、当然に理解されるように、Ｇ ＯＰにおけるピクチャまたはフレーム数は可変である。また、以下の例では、各 ＭＰＥＧエンコーダ用のビットレート割当ては各ＧＯＰごとに一度更新されるも のと想定している。つまり、割当量周期がＧＯＰ期間であるものと想定している 。なお、この場合も当然に理解されるように、割当量周期は異なる場合があり、 時間の経過と共に変化する場合もある。 フレーム・バッファ４１は、例示のＧＯＰ内の１２フレームのうち現在符号化 されている部分を表しており、動き予測を行うために必要なデータを受信し、ス トアする。その方法については、以下で説明する。このデータは動き予測器４２ に渡される。好ましい実施例では、１２フレームまたはピクチャの最初の１つは 参照フレーム（Ｉフレーム）として使用され、動き予測器を経由してＤＣＴ回路 ４３へ渡される。残りのフレームについては、各ピクチャまたはフレームに含ま れる複数の１６ピクセル×１６ライン・ブロックの各々ごとに、動きベクトル(m otion vector)が先行フレーム（Ｐフレーム）単独から、あるいは先行フレーム と後続フレーム（Ｂフレーム）の両方からインタポレートされたものから、動き 予測器４２で生成される。なお、このブロックはＭＰＥＧ標準ドキュメントでは マクロブロック(macroblock)と名づけられている。上述したように、フレーム・ バッファ４１は、動き予測器が先行フレームまたは先行フレームと後続フレーム からインタポレートしたものから予測を行うとき必要になるデータを格納してい る。特定フレームの生成された動きベクトルは、そのあと、予測しようとするフ レームに含まれる実際のデータと比較され、動き差信号(motiondifference sign al)が生成され、ＤＣＴ回路４３に渡される。 ＤＣＴ回路４３では、Ｉフレームからの空間的データの１６ピクセル×１６ラ イン・マクロブロックと、ＰフレームおよびＢフレームからの動き差信号とは、 ６個の８ピクセル×８ライン・ブロック（４個のルミナンス・ブロック(luminan ce blocks)と、サブサンプリングされた２個のクロミナンス・ブロック (chrominance blocks)）に分割される。なお、以下の説明では、これらのブロッ クはＭＰＥＧ標準ドキュメントに従ってマクロブロックと呼ぶことにする。離散 コサイン変換が各マクロブロックについて行われる。その結果得られたＤＣＴ係 数の８×８ブロックは可変量子化器４６に渡される。係数の８×８ブロックは量 子化され、ジグザグ順にスキャンされ、ＶＬＣ４７に渡される。量子化されたＤ ＣＴ係数、およびＧＯＰを表す他のサイド情報（符号化ＧＯＰのパラメータに関 するもの）はＶＬＣ４７でランレングス符号化(run-length coding)によって符 号化され、出力バッファ４８に渡される。 ＶＬＣ４７の出力ビットレートを制御し、もってＭＰＥＧエンコーダ１４用に 割り当てられた一定ビットレートを保つ最も直接的方法は、可変量子化器４６で ＤＣＴ係数の各ブロックを量子化するとき使用される量子化レベル数（言い換え れば、量子化ステップ・サイズ）を制御することであることは知られている。ビ ットレート・レギュレータ４９から可変量子化器４６に渡された制御信号Ｑはこ の制御機能を実行する。ビットレート・アロケータ３０（図１）からの連続的ビ ットレート割当量更新信号Ｑ相互間の期間である割当量周期内に、ビットレート ・レギュレータ４９は制御信号を可変量子化器４６へ送り、この制御信号はＧＯ Ｐ内の各１６×１６マクロブロックが量子化されるレベル数を変更して、割り当 てられたビットレートをその割当量周期の間維持するようにするが、これは公知 である。 この例では、ビットレート・レギュレータ４９のビットレート割当ては、各チ ャネルにおけるビデオ信号の符号化複雑度値に応じて、各ＧＯＰ期間ごとに変化 するが、これについては以下で説明する。 好ましい実施例では、ビットレート・アロケータ３０（図１）は、複数のチャ ネル・プロセッサ１０内の種々回路コンポーネントに結合された接続個所をもつ コンピュータ・システムである。図４はビットレート・アロケータ３０を構成す るハードウェアを示すブロック図である。図４に示すように、マイクロプロセッ サ（μＰ）３１は、コンピュータ・システム・バス３５を介して読み／書きメモ リ（ＲＡＭ）３２、リードオンリメモリ（ＲＯＭ）３３および入出力（Ｉ／Ｏ） コントローラ３４に結合されている。コンンピュータ・システムには、大量記憶 デバイスやユーザ端末などの他のコンポーネントもあるが、これらは図面を簡単 にするために図示されていない。入出力コントローラ３４は、複数のチャネル・ プロセッサ１０（図１）の対応する複雑度出力端子に結合された複数の入力端子 (COMPLEXITY)と、複数のチャネル・プロセッサ１０の対応する割当量入力端子に 結合された複数の出力端子(QUOTA)とをもっている。 マイクロプロセッサ３１、ＲＡＭ３２、ＲＯＭ３３および入出力コントローラ ３４は公知のようにコンピュータ・システムとして動作して、ＲＯＭ３３に格納 されたプログラムを実行し、データをＲＡＭ３３にストアし、そこからデータを 取り出し、入出力コントローラ３４に接続されたデバイスとの間でデータを送受 信する。複数のチャネル・プロセッサ１０（図１）で符号化されるビデオ信号の 現在の符号化複雑度を表しているデータは、これらのチャネル・プロセッサ３４ の対応する出力端子からCOMPLEXITY入力端子を経由して入出力コントローラ３４ で受信される。なお、これについては以下で説明する。このデータを受信したこ とは、例えば、ポーリングや割込みなどの公知の方法でマイクロプロセッサ３１ に通知される。マイクロプロセッサ３１はこれらの信号を入出力コントローラ３ ４からコンピュータ・システム・バス３５経由で取り出し、エンコーダの各々ご とに次の割当量周期の間のビット割当量を判断し、その割当量を表している信号 を、次の割当量周期の間にQUOTA出力端子を経由して複数のチャネル・プロセッ サ１０へ渡す。 ＭＰＥＧエンコーダ１４（図３）によって符号化されるビデオ信号の符号化複 雑度を判断する好ましい方法では、各１６×１６マクロブロックの量子化スケー ル係数(quantization scale factor：Ｑ_MBと呼ぶ)とそのマクロブロックを符号 化するために使用されたビット数（Ｔ_MBと呼ぶ）が、ＧＯＰの各ピクチャまたは フレームに含まれるすべてのマクロブロックについて使用されている。図５はＭ ＰＥＧエンコーダ１４（図３）のビットレート・レギュレータ４９と、符号化複 雑度を表す信号を本発明の方法に従って生成する複雑度アナライザ１６（図２） とを示すブロック図である。種々のクロック信号と制御信号は図面を簡略化する ために図６には示されていない。なお、どのような信号が必要であるか、さらに 、これらの信号の必要なタイミングと電圧特性は自明であるので、説明は省 略する。 図５に示す複雑度アナライザ１６は、図２に破線で示すようにＣＢＲエンコー ダ１４からの情報だけを利用する複雑度アナライザの例である。図５に示すよう に、ビットレート・レギュレータ４９は出力バッファ４８（図３）のステータス 出力端子に結合されたステータス入力端子Ｔ_MBをもっている。ビットレート・レ ギュレータ４９の制御出力端子Ｑ_MBは可変量子化器４６（図３）の制御出力端子 に結合されている。レギュレータ４９は、さらに、ビットレート・アロケータ３ ０（図１）の対応する割当量出力端子に結合された制御出力端子（Ｑ）をもって いる。 ビットレート・レギュレータ４９のステータス入力端子Ｔ_MBは第１加算器９２ の第１入力端子にも結合されている。第１加算器９２の出力端子は第１ラッチ９ ３の入力端子に結合されている。第１ラッチ９３の出力端子は乗算器９４の第１ 入力端子と第１加算器９２の第２入力端子に結合されている。乗算器９４の出力 端子は第２ラッチ９５の入力端子に結合されている。第２ラッチ９５の出力端子 は符号化複雑度出力端子Ｘ_picに結合されている。複雑度出力端子Ｘ_picはビット レート・アロケータ３０（図１）の対応する複雑度入力端子に結合されている。 ビットレート・レギュレータ４９の制御出力端子Ｑ_MBは第２加算器９６の第１ 入力端子にも結合されている。第２加算器９６の出力端子は第３ラッチ９７の入 力端子に結合されている。第３ラッチ９７の出力端子は除算器(divider)９８の 分子入力端子Ｎと第２加算器９６の第２入力端子に結合されている。除算器９８ の出力端子は乗算器９４の第２入力端子に結合されている。レジスタ９９は除算 器９８の分母入力端子Ｄに結合された出力端子をもっている。 動作時には、各マクロブロックごとに、ビットレート・レギュレータ４９は可 変量子化器４６の量子化スケール係数信号Ｑ_MBを、現在のビットレート割当量と 先行ピクチャを符号化するために使用されたビット数に基づいて公知のように生 成し、そのあと、そのマクロブロックを符号化するために使用されたビット数Ｔ_MB を示している信号を出力バッファ４８から受信する。可変量子化器４６（図３ ）は各マクロブロックに含まれるＤＣＴ係数を量子化スケール係数Ｑ_MBに従っ て量子化する。量子化スケール係数Ｑ_MBは量子化ステップ・サイズ、つまり、各 量子化レベルにおいてＤＣＴ係数が全ダイナミックレンジに占めるパーセンテー ジを表している。Ｑ_MBの値が高いときは、大きな量子化ステップ・サイズが存在 し、従って、量子化レベルが少ないことを意味する。逆に、Ｑ_MBの値が低いとき は、小さな量子化ステップ・サイズが存在し、従って、量子化レベルが多いこと を意味する。好ましい実施例では、Ｑ_MBは５ビット整数（１と３１の間の値をも つ）になっている。 次に、完全ピクチャまたはフレームに含まれるすべてのマクロブロックの平均 たはピクチャの始まりで、ラッチ９３と９７はクリア信号（図示せず）に応答し てゼロにクリアされる。第２加算器９６と第３ラッチ９７の組合せはアキュムレ ータとして動作して、ビットレート・レギュレータ４９からのマクロブロック量 子化スケール係数Ｑ_MBを連続的に加算する。これと同時に、第１加算器９２と第 １ラッチ９３の組合せはアキュムレータとして動作して、フレームまたはピクチ ャを符号化するためにそれまでに使用されたビット数を連続的に加算する。 フレームまたはピクチャ内のマクロブロックのすべて（その数はＮ_MBと呼ぶ） が処理されたとき、ラッチ９７にはビットレート・レギュレータ４９から得たマ クロブロック量子化スケール係数Ｑ_MBのすべての和が入っており、ラッチ９３に はピクチャまたはフレームを符号化するために使用されたビットの全ての和Ｔ_{pi c} が入っている。除算器９８はピクチャまたはフレームに含まれる全マクロブロ ック量子化スケール係数Ｑ_MBの総和を、ピクチャまたはフレームに含まれるマク ロブロック数 N_MBで除した商を出力する。この商は、そのフレームまたはピ 積を出力し、これはそのピクチャの符号化複雑度(coding complexity: Ｘ_picと ムの終わりで、符号化複雑度信号Ｘ_picはクロック信号（図示せず）に応答して 第２ラッチ９５にラッチされる。上述したサイクルは、符号化されるビデオ信号 内の各フレームまたはピクチャごとに繰り返される。 次に、符号化複雑度Ｘ_picはラッチ９５からビットレート・アロケータ３０ （図４）の入出力コントローラ３４の複雑度入力端子へ送られ、そこで残余の処 理が行われて、ＧＯＰの符号化複雑度が得られる。ＧＯＰの符号化複雑度（Ｘ_{GO P} と呼ぶ）はそのＧＯＰに含まれる全ピクチャのＸ_picの総和である（式（１）を 参照）。 μＰ３１はアキュムレータの働きをして、各Ｘ_pic値を入出力コントローラ３４ から取り出し、ＧＯＰに含まれる全フレームまたはピクチャにわたってその総和 をとる。 ＧＯＰ内のフレームまたはピクチャ数（Ｎと呼ぶ）は一般に一定のままになっ ている。Ｎが一定である間に、Ｘ_GOPは、最新ピクチャの符号化複雑度値Ｘ_picを 加算し、その符号化複雑度値をＧＯＰの最古ピクチャから減算することによって 、スライディングウィンドウ単位で計算される。この場合には、Ｘ_GOPの更新値 は各フレームまたはピクチャのあとで得られる。なお、Ｎは変化することもある 。Ｎが変化したときは、新たに定義されたＧＯＰのＸ_gopは、式（１）に示すよ うに、新たに定義されたＧＯＰ内の新しい数の先行ピクチャからの符号化複雑度 値Ｘ_picの総和をとることによって計算しなければならない。 上述したように、異なるチャネルは異なるフレームまたはピクチャ・レートで 動作することが起こり得る。例えば、標準ビデオ・フレーム・レート（米国の場 合）は毎秒２９，９７フレームであり、フィルムイメージでは毎秒２４フレーム 、カートーンでは毎秒１５フレームである。また、チャネルが異なると、ＧＯＰ に含まれるピクチャまたはフレーム数が異なることも起こり得る。従って、チャ ネルが異なると、ＧＯＰ時間周期が異なることが起こり得る。そのような条件下 でチャネルにビットを正確に割り当てるためには、そのようなことが起こったと きの複数のチャネルのＧＯＰ符号化複雑度値は、各チャネルについて式で得たＧ ＯＰ複雑度値を、そのチャネルのＧＯＰ時間周期（ＧＯＰ_timeと呼ぶ）で除する ことにより、ビットレート・アロケータ３０で時間正規化される（式 （２）を参照）。 正規化されたＧＯＰ符号化複雑度値（Ｘｎｏｒｍ_GOPと呼ぶ）は、ビットを異な るチャネル間で割り当てるために使用される。こうようなシステムで複雑度値を サンプリングし、割当量を生成するタイミングについては、以下で詳しく説明す る。 図５に戻って説明すると、上述したように、各マクロブロックごとに、ビット レート・レギュレータ４９は可変量子化器４６に対して量子化スケール係数信号 Ｑ_MBを生成し、そのあと、そのマクロブロックを符号化するために使用されたビ ット数Ｔ_MBを示す信号を出力バッファ４８から受信する。これらの信号は、別の 方法として、ビットレート・アロケータ３０（図４）内の入出力コントローラ３ ４へ直接に送ることも可能である。そのあと、μＰ３１は該当の符号化複雑度測 定値を内部で計算することができる（式（１）または式（１）と（２）から）。 さらに、伝送を単純化するために、各ピクチャの符号化複雑度値Ｘ_picをスケ ーリングすることが可能である。好ましい実施例では、この値は、乗算器９４の あとで８ビット数にスケーリングされている。このスケーリングされた値はビッ トレート・アロケータ３０（図４）に渡される。コンピュータ・システムは、Ｎ が変化した場合に符号化複雑度値の再計算を可能にするといった他の理由で、ピ クチャ複雑度値Ｘ_picのファイルを、例えば、大量記憶デバイス（図示せず）に 保管しておくことが望ましい場合もある。一時間の８ビットＸ_pic値をストアす るには、標準ビデオでは１０８キロバイト（ＫＢ）、フィルムでは８６ＫＢが必 要になる。 以下の説明では、Ｘⁱは、ｉ番目のチャネル・プロセッサからのＸ_GOP（すべて のチャネルが同じＧＯＰ時間周期をもつ場合）またはＸｎｏｒｍ_GOPのうち現在 利用可能であって、該当するものを表している。ビットレート・アロケータ ３０（図１）は、次の割当量周期の間の伝送リンクにおける利用可能ビット数の 割当てを表しているそれぞれの割当量（Ｑ）信号を、複数のチャネル・プロセッ サ１０を構成するＫ個のチャネル・プロセッサのすべてからの符号化複雑度値Ｘⁱ に基づいて生成する。マルチプレクサ２０（図１）の出力端子からの、あらか じめ決められた伝送リンク・ビットレート（Ｒと呼ぶ）は、ｉ番目のプロセッサ がＲⁱと名づけたビットレート割当てを受け取るように、複数のチャネル・プロ セッサ１０間で割り当てられる。 伝送リンクにおけるビットレートを異なるチャネルに割り当てる１つの方法は 複数のチャネル・プロセッサ１０（図１）のすべてについて（下述するスライデ ィングウィンドウ単位で）先行ＧＯＰ周期の現在利用可能な符号化複雑度Ｘ_iに 基づいたリニア割当て(linear allocation)である。この方法では、各プロセッ サｉは、そのエンコーダの符号化複雑度Ｘⁱがすべてのエンコーダの総符号化複 雑度と係わりがあるので、総ビット容量Ｒの同一割当量を受け取る（式（３）を 参照）。 なお、下限ビットレート割当て以下になると、再現イメージの品質が急激に低下 することが分かっている。さらに、図示の実施例では、次の割当量周期の間のビ ットレート割当ては、先行ＧＯＰからの複雑度測定値に依存している。従って、 シーンが単純なイメージから複雑なイメージに変化する場合は、新しいシーンの 割当てが先行の単純シーンに基づいているので、新しい複雑なシーンを符号化す るために割り当てられたビット数が不足することになる。 伝送リンクにおけるビットレートを異なるチャネルに割り当てる別の方法によ れば、各エンコーダｉへの最小限ビットレート割当てＲＧⁱが保証され、式（３ ）に示すように、残りのビットは線形的に割り当てられる（式４を参照）。各チ ャネルに保証される最小限ビットレートは、そのチャネル経由で伝送される ビデオの予想される総複雑度および／またはビデオ信号のプロバイダに対するチ ャネルの値段に応じて異なる場合がある。 伝送リンクにおけるビットを異なるチャネルに割り当てる、さらに別の方法に よれば、各エンコーダｉに重み係数Ｐⁱを用意し、重み係数Ｐⁱで重み付けされた 符号化複雑度値Ｘⁱに応じてビットを比例的に割り当てている（式（５）を参照 ）。式の最小限保証割当て方法と同じように、重み係数Ｐⁱはチャネル経由で伝 送されるビデオ信号の予想される総複雑度および／またはビデオ信号のプロバイ ダに対するチャネルの値段によって左右される場合がある。 伝送リンクにおけるビットを異なるチャネルに割り当てる好ましい方法は、式 （５）の重み付け割当て方法と式（４）の最小限保証割当て方法を組み合わせた ものである。この方法では、各チャネルには最小限割当てが保証され、残余のビ ットは重付け按分法で割り当てられる（式（６）を参照）。上述したように、最 小限保証割当てと重み係数は、チャネル経由で伝送されるビデオ信号の予想され る総複雑度および／またはビデオ信号のプロバイダに対するチャネルの値段によ って左右される場合がある。 システムの他のパラメータに応じてビット割当てＲⁱをさらに改善することが 可能である。例えば、上限ビットレート割当値を越えると、再現イメージの品質 が改善しないことが分かっている。従って、この上限割当値を越えてビットを割 り当てることは、伝送リンクにおけるビットを無駄に消費することになる。また 、伝送リンクの運用者には、各チャネルごとに上記最大限ビットレート割当てＲ_max （これは上記の上限ビットレート割当値を反映する場合がある）および／ま たは最小限ビットレート割当てＲ_minが課される場合もある。 さらに、ビットレート制御が変動する可能性を最小限にし、従って、ビットレ ート制御の安定性を最大限にするためには、あるチャネルの、ある割当量周期か ら次の割当量周期までのビットレート割当ての増加αおよび／または減少βの最 大限の増分量（インクリメント）が課される場合がある。上述したように、上限 ビットレート割当値、最大限および最小限ビットレート割当て、および増減の最 大限増分量の値はチャネルが異なると、異なることがあり、そのチャネル経由で 伝送されるビデオ信号の予想される総複雑度およびビデオ信号のプロバイダに対 するチャネルの値段によって左右されることがある。さらに、増減の最大限およ び最小限増分量は、チャネルのバッファの空き度または満杯度に応じて動的に変 化することも起こり得る。 さらに、割り当てられるビットレートは、バッファ管理が行えるように、例え ば、ＣＢＲエンコーダ１０（図１）の出力バッファ４８および対応する受信側デ コーダ（図示せず）の入力バッファがオーバフローまたはアンダフローしないよ うにさらに改善することが可能である。エンコーダのバッファ・サイズＥが不等 式（７）に示すように制御される場合には、明示的なバッファ管理は不要である 。式において、Ｄはデコーダの固定バッファ・サイズである。 エンコーダ側バッファ・サイズが不等式（７）に従って選択されていれば、ビッ トレート割当ては、エンコーダ側とデコーダ側のどちらのバッファにもオーバフ ローまたはアンダフローを引き起こさないで、Ｒ_minからＲ_maxまで変化させるこ とが可能である。なお、この方法によると、エンコーダ側バッファのサイズが不 当に制限されるので、レート制御の柔軟性が不当に制限される。 別のバッファ管理方式は適応方式であり、固定パラメータＲ_minとＲ_maxではな く、現在の瞬時ビットレートを使用してバッファ管理を行うものである。デコー ダ側バッファ・サイズは最高レートＲ_maxで伝送されたデータを処理できるよう に選択されているので、ビットレート割当てはデコーダ側バッファにオーバフロ ーを引き起こすことなく、常に増加（システム最大値Ｒ_maxまで）することが可 能である。しかるに、エンコーダ側バッファにすでに存在するデータがそのデコ ード時以前にデコーダ側バッファに伝送されることを保証するには、維持しなけ ればならない瞬時最小限ビットレートが存在する。従って、デコーダ側バッファ にアンダフローが起こらないことを保証する最小限ビットレートは動的に計算し なければならない。 この最小限ビットレート割当てを動的に計算する際、ビットレート割当てを減 少するときは、新たに判断されるエンコーダ側バッファ・サイズと、ある先行時 間量の間にエンコーダ側バッファにすでに存在するデータ量の両方を考慮に入れ なければならない。フレームｎ用の新たに判断されるエンコーダ側バッファ・サ イズ（Ｅ_nと呼ぶ）は式（８）に従って判断される。 ただし、Δはシステムの遅延時間であり、これはビデオのフレームがエンコーダ に到着した時からそのフレームがデコーダ側に現れる時間までの一定の時間遅延 である。Ｒ_newは新たに提案されたビットレート割当てである。このバッファ・ サイズにすると、新ビットレート割当てで安定状態が得られるので、エンコーダ 側とデコーダ側のバッファにオーバフローまたはアンダフローが起こらないこと が保証される。 なお、上述したように、新たに提案されたビットレート割当てが減少された場 合は、システム遅延時間Δに等しい遷移期間が生じ、その期間にエンコーダ側バ ッファにすでに存在するビット数が多くなりすぎて、新しい減少レートでデコー ダに正常に伝送できないことが起こる。新たに提案されたビットレート割当てを 改善する１つの提案方法では、実際にはエンコーダ側バッファに置かれているビ ット数（ｅと呼ぶ）（バッファ満杯）を最初に調べて、システム遅延時間Δにお けるフレーム数（Γと呼ぶ）を確かめている。次に、先行フレーム数Γの最大バ ッファ満杯数（ｅ_{max. Γ}）は式（８）から求めた、新たに判断されたエンコーダ 側バッファ・サイズと比較される。先行フレーム数Γからのすべてのビットが受 信側デコーダに正常に伝送されることを保証する、チャネルｉの最小限減少ビッ トレート割当てＲ_reducedは式（９）で求められる。 上記のような限界値がマルチプレクサ・システムで課されている場合は、ビッ トレート割当てが式（３）、（４）、（５）または（６）に従って計算されたあ と、これらのビットレート割当てがチェックされ、そのチャネルの現在の上限と 下限の範囲内にあるかどうかが判断される。最初に、各チャネルｉの上限と下限 が判断される。任意の割当量周期ｋの間の上限ビットレート割当て（Ｒⁱ _upper[k ]と呼ぶ）は先行割当量周期 k-1にわたる最大許容増加割当てと、最大ビットレ ート割当て限界値とのうちの最小のものである（式（１０）を参照）。 任意の割当量周期ｋの間の下限ビット割当てＲⁱ _lower［ｋ］は、最小限ビットレ ート割当てと、先行割当量周期k-1にわたる最小許容減少割当てと、式（９）か ら求めた最小限バッファ管理減少ビットレート割当てとのうちの最大のものであ る（式（１１）を参照）。次に、チャネルのビットレート割当ての調整が行われ る。 いずれかのチャネル用に割り当てられたビットレートがどちらかの限界値を越 えたときは、そのチャネルのビットレート割当てはその限界値にセットされ、利 用可能な残余ビットレートは他のチャネル間で再割当てされる。例えば、チャネ ルｉに割り当てられたビットレート（式（３）、（４）、（５）または（６）で 計算したもの）がそのチャネルの上限値（式で計算したもの）より大であれば、 チャネルｉのビットレートはその上限値Ｒⁱ _upperにセットされる。逆に、ビット レートが式（１１）で計算した下限値より小であれば、ビットレートはその下限 値Ｒⁱ _lowerにセットされる（式（１２）を参照）。 ビットレート割当てのいずれかが式（１０）、（１１）および（１２）の制限 的演算によって変更されたときは、利用可能な残余ビットレートは制限を受けな いチャネル間で、式（３）、（４）、（５）または（６）に従って再割当てされ る。そのあと、これらのチャネルは、再度、式（１０）、（１１）および（１２ ）の限界値と突合わせ検査される。このサイクルは、すべてのビットレート割当 てが完了するまで繰り返される。上記実施例では、符号化複雑度周期はスライデ ィング・ウィンドウをベースとするピクチャ単位で判断されたＧＯＰ周期であり 、これは十分な持続時間になっているため、ある割当量周期から次の割当 量周期までの、チャネルにおけるビットレート割当ての変更が一般的に相対的に 小さくなるようにしている。その結果、式（１０）、（１１）および（１２）は まれにしか呼び出されないようになっている。 符号化複雑度のサンプリングと符号化複雑度に基づく更新ビットレートの生成 のタイミングは、チャネルが異なるＧＯＰ時間周期で動作する場合には複雑にな っている。しかるに、そのような場合に正確な符号化複雑度サンプリングとビッ トレート割当量の割当てが得られるようにするアプローチは２つある。第１のア プローチでは、各チャネルが各ＧＯＰの中で同数の割当量更新周期をもつような 形で一定の割当量更新周期が計算される。このアプローチでは、ＧＯＰ当たりの サンプルと割当量更新周期の数はチャネルとチャネルとの間で変化することがあ るが、どのチャネルの場合も、ＧＯＰ内の上記サンプルと割当量更新周期は一定 になっている。第２のアプローチでは、サンプルがとられ、いずれかのチャネル が新しいＧＯＰを開始すると新しい割当てが生成され、新しい割当量で割り当て られるビット数は先行サンプルから現サンプルまでの時間の長さを考慮に入れて 計算される。 図７は、第１アプローチを使用するシステムでのサンプリングと割当量更新を 示すタイミング図である。図面を簡単にするために、図には２チャネルしか示さ れていない。図７において、チャネル１はフレームレートが毎秒約３０フレーム （米国の場合）である標準ビデオを伝送するチャネルの例である。チャネル２は フレームレートが毎秒２４フレームであるフィルムを伝送するチャネルの例であ る。これらのチャネルの各々は、ＧＯＰ当たりのフレーム数が１２であるものと 想定している。従って、チャネル１は０．４秒ごとに新しいＧＯＰを開始する。 つまり毎秒２．５個のＧＯＰを開始するのに対し、チャネル２は０．５秒ごとに 新しいＧＯＰを開始する。つまり、毎秒２個のＧＯＰを開始する。選択されたサ ンプリングレートは０．１秒ごとに１サンプルになっている。従って、チャネル １では、４つのサンプルと割当量更新が各ＧＯＰにあり、チャネル２では、５つ のサンプルと割当量更新が各ＧＯＰにある。サンプリング時刻ｔ_sは縦の破線で 示されている。 サンプル間の時間周期Δｔは一定（０．１秒）であるので、上記の式（３）〜 （１２）は、次のサンプル周期の期間のレート割当てを計算するとき未変更のま まで使用することができる。これらのビットレート割当ては、「トークン・リー キィバケット(token and leaky bucket)」方式と呼ばれる公知の方式に従って、 チャネル・プロセッサ１０（図１）で累積して使用することが可能である。 図８は、第２アプローチを上述したように使用するシステムでの符号化複雑度 値のサンプリングと割当量更新を示すタイミング図である。図８に示すそれぞれ のチャネルは図７に示すものと同じ信号を伝送する。図８に示すように、すべて のチャネルからの現在の符号化複雑度値のサンプルは、いずれかのチャネルが新 しいＧＯＰを開始するととられる。新しい割当てはこれらのサンプルの値と、最 後のサンプル以後の時間周期Δｔに基づいて行われる。これらのサンプル時刻は 図８に縦の破線ｔ１−ｔ８で示されている。ただし、ｔ２、ｔ３、ｔ４、ｔ６お よびｔ８はチャネル１におけるＧＯＰの開始に対応し、ｔ１、ｔ３、ｔ５および ｔ７はチャネル２におけるＧＯＰの開始に対応している。ｔ３は両方のチャネル １と２におけるＧＯＰの開始に対応するサンプル時刻を示しているが、そのよう な時刻が現れることは必要条件ではない。 各サンプル時刻に、すべてのチャネルにおける現在の符号化複雑度値（先行Ｇ ＯＰからのもので、スライディング・ウィンドウをベースとするピクチャ単位で 利用可能である）がサンプリングされる。式（１）〜（１２）は、次のビットレ ート割当量の大きさを計算するために使用できるが、割当てのために利用できる 実際のビット数を求めるには、最後のサンプル以後の時間量Δｔを考慮に入れな ければならない。異なるサンプル周期を正しく補償するためには、式（３）〜（ １２）における総利用可能ビットレートＲに、割当てのために利用できるビット 数Ｃが代入されるが、これは総利用可能ビットレートＲとサンプル周期Δｔの積 である。つまりＣ＝ＲΔｔである。式（３）〜（１２）で求めたビット数はそれ ぞれのチャネル・プロセッサ１０（図１）に割り当てられたあと、チャネル・プ ロセッサは、上述したように「トークン・リーキィバケット」方式を使用して割 当てビットを累積して使用する。 上述した２アプローチでは、どちらも、異なるチャネル５からのビデオ信号が 異なるＧＯＰ時間周期をもっているとき、ビットレートがそれぞれのチャネル・ プロセッサ１０に正確に割り当てられる。 符号化複雑度値のサンプリングと異なるチャネル用の更新ビットレート割当量 の生成のタイミングは、チャネルのすべてが同一フレームレートで動作し、ＧＯ Ｐ内のフレーム数が同一である場合には、つまり、すべてのチャネルが同一ＧＯ Ｐ時間周期ＧＯＰ_timeをもつ場合には、単純化することが可能である。図６は、 そのようなシステムでの符号化複雑度サンプルと割当量更新のタイミングを示す タイミング図である。図６において、各水平線はそれぞれのチャネル１−ｋに対 応している。水平線から上方に延びた短い縦線は、Ｉフレームの符号化がそのチ ャネルで開始される時刻を表し、これはそのチャネルのＧＯＰの開始とみなされ る。ＧＯＰの時間周期ＧＯＰ_timeはどのチャネルの場合も等しくなっているが、 それぞれのチャネルのＧＯＰの開始時刻は異なっている。事実、それぞれのチャ ネルのＧＯＰの開始時刻が異なっていると、Ｉフレームの符号化がオーバラップ しないという点で望ましいことが判明している。このようにすると、異なるチャ ネル間の複雑度に変化をもたせることができる。 符号化複雑度値を計算するとき考慮に入れるＩフレーム、ＰフレームおよびＢ フレームが同数であるかぎり、これらのフレームが異なるＧＯＰからのものであ ることは重要でない。従って、すべてのチャネルの時間軸を横切る実線で示すよ うに、符号化複雑度値のサンプルは、ＧＯＰ内でいつでもすべてのチャネルから 同時にとることができる。そのあと、チャネルのすべてのビットレート割当量の 更新をそのサンプルから生成して、チャネル・プロセッサ１０（図１）へ送り返 すことができる。 上述のマルチプレクサ・システムは一箇所に配置されたシステムとして説明し てきた。しかし、複数のチャネル・プロセッサ１０はビットレート・アロケータ ３０およびマルチプレクサ２０から離れたロケーションに置いておくことも可能 である。そのようなシステムでは、通信リンクはエンコーダとビットレート・ア ロケータの間で確立されることになる。その場合には、プロセッサ１０とマルチ プレクサとの間で伝送されるビットの一部を、プロセッサからの複雑度情報の伝 送に専用することが可能である。

【手続補正書】特許法第１８４条の８ 【提出日】１９９６年６月１１日 【補正内容】 請求の範囲 １．データ多重化システムであって、 複数の入力と出力をもつマルチプレクサ（２０）と、 各々が制御入力と、異なるソースからのピクチャを表している入力データ信号 を受信する入力と、関連の入力データ信号のピクチャの複雑度を表している信号 を出力する出力と、前記マルチプレクサの関連入力へ一定ビットレートのデータ 信号を供給する出力とをもつ複数のチャネル・プロセッサ（１）と、 前記複雑度を表す信号に応答して、チャネル・プロセッサからの出力データ信 号のビットレートが関連入力データ信号の複雑度と該入力データ信号の結合複雑 度の関数となるように、該複雑度を表す信号の関数としてビットレート制御信号 を前記チャネル・プロセッサの関連制御入力へ供給するビットレート・アロケー タ（３）と を備えていることを特徴とするデータ多重化システム。 ２．多重化システムであって、 各々が異なるピクチャを表している複数のデータ信号ソース（５）と、 複数の入力端子（１−Ｋ）と出力端子（１５）をもつマルチプレクサ（２０） と、 各々が、データ信号ソース（５）のそれぞれ１つに結合されたデータ入力端子 と、データ入力端子に現れたデータ信号のピクチャの複雑度を表している信号を 出力する複雑度出力端子と、制御入力端子と、マルチプレクサ（２０）の入力端 子（１−Ｋ）のそれぞれ１つに結合され、制御入力端子に現れた信号に応答して セットされた一定ビットレートで符号化信号を出力するデータ出力端子とをもつ 複数のチャネル・プロセッサ（１０）と、 関連をもつ入力端子と出力端子の複数のペアをもち、各ペアはチャネル・プロ セッサのそれぞれ１つと関連づけられ、各ペアの入力端子は関連チャネル・プロ セッサの複雑度出力端子に結合され、各ペアの出力端子は関連チャネル・プロセ ッサの制御入力端子に結合されていて、関連チャネル・プロセッサ（１０）の データ出力端子に現れた信号のビットレートが、関連入力端子に現れた信号で表 されたピクチャ複雑度および複数のペアのすべての入力端子に現れた信号で表さ れた結合ピクチャ複雑度と関係づけられる、ビットレート割当量を生成するよう にしたビットレート・アロケータ（３０）と を備えていることを特徴とする多重化システム。 ３．請求項２に記載の多重化システムにおいて、ビットレート・アロケータ（２ ０）は、関連をもつ入力端子と出力端子の各ペアの出力端子からそれぞれのビッ トレート割当量信号を生成し、その入力端子に現れた信号の複雑度が相対的に高 くなっているチャネル・プロセッサ（１０）は、複雑度が相対的に低くなってい るチャネル・プロセッサ（１０）よりも相対的に高いビットレート割当量信号を 受け取るようにしたことを特徴とする多重化システム。 ４．請求項３に記載の多重化システムにおいて、 マルチプレクサ（２０）は、あらかじめ決められた一定ビットレートをもつ信 号をその出力端子（１５）から出力し、 ビットレート・アロケータ（２０）は、関連をもつ入力端子と出力端子の各ペ アの出力端子からそれぞれのビットレート割当量信号を生成し、各チャネル・プ ロセッサ（１０）には、あらかじめ決められた一定ビットレートのうち、各ペア の関連入力端子に現れた信号で表された複雑度と複数のペアのすべての入力端子 に現れた信号で表された結合複雑度との比率に等しい割合が割り当てられるよう にした ことを特徴とする多重化システム。 ５．請求項３に記載の多重化システムにおいて、 マルチプレクサ（２０）は、あらかじめ決められた一定ビットレートをもつ信 号をその出力端子から出力し、 各チャネル・プロセッサ（１０）は、それぞれのあらかじめ決められた最小限 ビットレートが割り当てられ、 ビットレート・アロケータ（３０）は、関連をもつ入力端子と出力端子の各ペ アの出力端子からそれぞれのビットレート割当量信号を出力し、各チャネル・プ ロセッサ（１０）には、割り当てられたあらかじめ決められた最小限ビットレー トが割り当てられると共に、さらに残余ビットレートの割当分が割り当てられ、 残余ビットレートはあらかじめ決められた一定ビットレートから、以前に割り当 てられていた、あらかじめ決められた最小限ビットレートを差し引いたものに等 しく、前記さらに割り当てられた割当分はペアの関連入力端子に現れた信号で表 された複雑度と、複数のペアのすべての入力端子に現れた信号で表された結合複 雑度との比率に等しい ことを特徴とする多重化システム。 ６．請求項３に記載の多重化システムにおいて、 マルチプレクサ（２０）は、あらかじめ決められた一定ビットレートをもつ信 号をその出力端子（１５）から出力し、 各チャネル・プロセッサ（１０）は、それぞれのあらかじめ決められた重み係 数が割り当てられ、 ビットレート・アロケータ（３０）は、関連をもつ入力端子と出力端子の各ペ アの出力端子からそれぞれのビットレート割当量信号を出力し、各チャネル・プ ロセッサ（１０）には、あらかじめ決められた一定ビットレートのうち、ペアの 関連入力端子に現れた信号で表された複雑度と複数のペアのすべての入力端子に 現れた信号で表された結合複雑度との比率に等しく、関連チャネル・プロセッサ に割り当てられた、あらかじめ決められた重み係数で重み付けされた割合が割り 当てられるようにした ことを特徴とする多重化システム。 ７．請求項３に記載の多重化システムにおいて、 マルチプレクサ（２０）はあらかじめ決められた一定ビットレートをもつ信号 をその出力端子（１５）から出力し、 各チャネル・プロセッサ（１０）はそれぞれのあらかじめ決められた最小限 ビットレートとあらかじめ決められた重み係数が割り当てられ、 ビットレート・アロケータ（３０）は関連をもつ入力端子と出力端子の各ペア の出力端子からそれぞれのビットレート割当量信号を出力し、各チャネル・プロ セッサには、前記で割り当てられた、あらかじめ決められた最小限ビットレート が割り当てられると共に、さらに、残余ビットレートの割当分が割り当てられ、 残余ビットレートはあらかじめ決められた一定ビットレートから、以前に割り当 てられた、あらかじめ決められた最小限ビットレートを差し引いたものに等しく 、前記さらに割り当てられた割合分は、ペアの関連入力端子に現れた信号で表さ れた複雑度と、複数のペアのすべての入力端子に現れた信号で表された結合複雑 度のと比率に等しく、関連チャネル・プロセッサに割り当てられた、あらかじめ 決められた重み係数で重み付けされた割合である ことを特徴とする多重化システム。 ８．請求項３に記載の多重化システムにおいて、 各チャネル・プロセッサ（１０）は、それぞれのあらかじめ決められたレート 割当制限量が割り当てられ、 ビットレート・アロケータ（３０）は、ビットレートをそれぞれのチャネル・ プロセッサ（１０）に割り当てているそれぞれのビットレート割当量信号を生成 したあと、それぞれのビットレート割当てをそれぞれのあらかじめ決められたビ ットレート割当制限量と比較し、ビットレート割当てが割り当てられた、あらか じめ決められた割当制限量を越えていれば、関連チャネル・プロセッサに対して 以前に生成されたビットレート割当ではなく、あらかじめ決められたビットレー ト割当制限量を表しているビットレート割当量信号を生成する ことを特徴とする多重化システム。 ９．請求項８に記載の多重化システムにおいて、あらかじめ決められたビットレ ート割当制限量は最大限ビットレート割当てであることを特徴とする多重化シス テム。 １０．請求項８に記載の多重化システムにおいて、あらかじめ決められたビット レート割当制限量は最小限ビットレート割当てであることを特徴とする多重化シ ステム。 １１．請求項８に記載の多重化システムにおいて、 各チャネル・プロセッサ（１０）は、それぞれのあらかじめ決められたビット レート割当増分制限量が割当てられ、 ビットレート・アロケータ（３０）は、関連チャネル・プロセッサに対して割 当てられたビットレートを表しているそれぞれのビットレート割当量信号を生成 したあと、それぞれのビットレート割当てを、直前のそれぞれのビットレート割 当量信号で表された対応するビットレート割当てと比較して、それぞれのビット レート割当増分を判断し、ビットレート割当増分が割り当てられた、あらかじめ 決められたビットレート割当増分制限量を越えていれば、関連チャネル・プロセ ッサに対して以前に生成されたビットレート割当てではなく、直前のそれぞれの ビットレート割当量信号で表されたビットレート割当てであって、あらかじめ決 められたビットレート増分制限量で変更されたものを表しているビットレート割 当量信号を生成する ことを特徴とする多重化システム。 １２．請求項１１に記載の多重化システムにおいて、あらかじめ決められたビッ トレート割当増分制限量はビットレートの増加の最大増分であることを特徴とす る多重化システム。 １３．請求項１１に記載の多重化システムにおいて、あらかじめ決められたビッ トレート割当増分制限量はビットレートの減少の最大増分であることを特徴とす る多重化システム。 １４．請求項３に記載の多重化システムにおいて、 各チャネル・プロセッサ（１０）は、マルチプレクサ（２０）に供給される データをあらかじめ決められた時間期間内に一時的にストアしておくための、バ ッファ容量をもつ出力バッファ（４８）を含んでおり、 ビットレート・アロケータ（３０）は、関連チャネル・プロセッサ（１０）に 対して割り当てられたビットレートを表しているそれぞれのビットレート割当量 信号を生成したあと、それぞれのビットレート割当てを直前のそれぞれのビット レト割当量信号で表された対応するビットレート割当てと比較して、ビットレー ト割当てが増加していれば、関連チャネル・プロセッサの出力バッファに一時的 にストアされたデータを、あらかじめ決められた時間期間内に、減少したビット レート割当てでマルチプレクサ（２０）に供給するかどうかを判断し、そうでな ければ、関連チャネル・プロセッサに対して以前に生成されたビットレート割当 てではなく、関連チャネル・プロセッサの出力バッファに一時的にストアされた データを、あらかじめ決められた時間期間内にマルチプレクサ（２０）に供給す ることを可能にする、新しいビットレート割当てを表しているビットレート割当 量信号を生成する ことを特徴とする多重化システム。 １５．請求項２に記載の多重化システムにおいて、複数のチャネル・プロセッサ （１０）の各々は、 チャネル・プロセッサ（１０）のデータ入力端子（５）とデータ出力端子の間 に結合されたデータ通路と、チャネル・プロセッサ（１０）の制御入力端子（CO NTROL）に結合された割当量入力端子（Ｑ）とをもち、符号化信号を生成する一 定ビットレート・エンコーダ（１４）と、 チャネル・プロセッサ（１０）のデータ入力端子（５）と複雑度出力端子(COM PLEXITY)の間に結合されていて、データ入力端子（５）に現れた信号の複雑度を 分析して、複雑度を表す信号を生成する複雑度アナライザ（１６）と を備えていることを特徴とする多重化システム。 １６．請求項１５に記載の多重化システムにおいて、 一定ビットレート・エンコーダ（１４）は、 一定ビットレート・エンコーダ（１４）のデータ通路内に結合されてい て、制御入力端子（Ｑ_MB）をもち、制御入力端子（Ｑ_MB）に現れた信号に応答し て定義された量子化ステップ・サイズをもつ量子化信号を出力する可変量子化器 （４６）と、 チャネル・プロセッサ（１０）のデータ出力端子（ＴMB）と可変量子化 器（４６）の制御入力端子（Ｑ_MB）の間に結合されていて、一定ビットレート・ エンコーダ（１４）の出力端子(DATA OUT)に現れた符号化信号と一定ビットレー ト・エンコーダ（１４）の割当量入力端子（Ｑ）に現れた信号のビットレートに 応じて量子化ステップ・サイズを変化させるビットレート・レギュレータ（４９ ）とを備えており、 複雑度アナライザ（１４）は、 可変量子化器（４６）の制御入力端子（Ｑ_MB）と一定ビットレート・エ ンコーダの出力端子(COMPLEXITY)に結合されたそれぞれの入力端子をもち、平均 量子化ステップ・サイズおよび一定ビットレート・エンコーダの出力端子(DATA OUT)に現れた符号化信号のビットレートと関係づけられた、複雑度を表す信号（ Ｘ_pic）を出力する複雑度判断回路（９２〜９９）を備えている ことを特徴とする多重化システム。 １７．請求項１６に記載の多重化システムにおいて、複雑度判断回路（９２〜 コーダの出力端子(DATA OUT)に現れた符号化信号のビットレート（Ｔ_MB）と正比 例する、複雑度を表す信号（Ｘ_pic）を生成することを特徴とする多重化システ ム。 １８．請求項１７に記載の多重化システムにおいて、複雑度判断回路（９２〜 ダの出力端子(DATA OUT)に現れた符号化信号のビットレート（Ｔ_MB）の積である 、複雑度を表す信号（Ｘ_pic）を生成することを特徴とする多重化システ ム。 １９．請求項２に記載の多重化システムにおいて、 各データ信号ソース（５）は、シーケンスに並んだピクチャ・グループを構成 するビデオ信号であって、各ピクチャ・グループはあらかじめ決められた数のフ レームを含んでいるデータ信号を出力し、 各チャネル・プロセッサ（１０）は、シーケンスに並んだ各ピクチャ・グルー プ期間に少なくとも一回複雑度を表す信号を生成し、 ビットレート・アロケータ（３０）は複雑度を表す信号に応答して、シーケン スに並んだ各ピクチャ・グループ期間に少なくとも一回ビットレート割当量信号 を生成する ことを特徴とする多重化システム。 ２０．請求項１９に記載の多重化システムにおいて、複数のチャネル・プロセッ サ（１０）の各々は、 チャネル・プロセッサのデータ入力端子（５）とデータ出力端子との間に結合 されたデータ通路と、チャネル・プロセッサ（１０）の制御入力端子(CONTROL) に結合された割当量入力端子（Ｑ）とをもち、符号化信号を生成する一定ビット レート・エンコーダ（１４）と、 チャネル・プロセッサ（１０）のデータ入力端子（５）と複雑度出力端子(COM PLEXITY)との間に結合されていて、データ入力端子（５）に現れた信号の複雑度 を分析して、複雑度を表す信号を生成する複雑度アナライザ（１６）と を備えていることを特徴とする多重化システム。 ２１．請求項２０に記載の多重化システムにおいて、 一定ビットレート・エンコーダ（１４）は、 一定ビットレート・エンコーダ（１４）のデータ通路内に結合されてい て、制御入力端子（Ｑ_MB）をもち、制御入力端子に現れた量子化ステップ・サイ ズに応じて定義された量子化ステップ・サイズをもつ量子化信号 を出力する可変量子化器（４６）と、 チャネル・プロセッサ（１０）のデータ出力端子(DATA OUT)と可変量子 化器（４６）の制御入力端子（Ｑ_MB）との間に結合されていて、ビットレート・ アロケータ（３０）からの関連をもつ入力端子と出力端子のペアの出力端子に結 合されたビットレート制御入力端子（Ｑ）をもち、一定ビットレート・エンコー ダの出力端子(DATA OUT)に現れた符号化信号とビットレート制御入力端子（Ｑ） に現れた信号のビットレートに応じて量子化ステップ・サイズを制御するための 量子化ステップ・サイズ信号を可変量子化器（４６）の制御出力端子（Ｑ_MB）か ら生成するビットレート・レギュレータ（４９）とを備えており、 複雑度アナライザ（１６）は、 可変量子化器（４６）の制御入力端子（Ｑ_MB）と一定ビットレート・エ ンコーダの出力端子(DATA OUT)に結合されたそれぞれの入力端子をもち、平均量 子化ステップ・サイズおよび一定ビットレート・エンコーダ（１４）の出力端子 (DATA OUT)に現れた符号化信号のビットレートと関係づけられた複雑度を表す信 号（Ｘ_pic）を生成する複雑度判断回路（９２〜９９）を備えている ことを特徴とする多重化システム。 ２２．請求項２１に記載の多重化システムにおいて、 一定ビットレート・エンコーダ（１４）は、動画専門家グループ（ＭＰＥＧ） 標準に従って動作し、そのデータ入力端子（５）に現れたビデオ信号内のシーケ ンスに並んだ各ピクチャをあらかじめ決められた数（Ｎ_MB）のマクロブロックに 分割し、あらかじめ決められた数（Ｎ_MB）のマクロブロックの各々を順次にそれ ぞれのビット数（Ｔ_MB）に符号化して、符号化ピクチャのシーケンスをそのデー タ出力端子(DATA OUT)から出力し、 ビットレート・レギュレータ（４９）は、あらかじめ決められた数（Ｎ_MB）の マクロブロックの各々に対する、それぞれの量子化ステップ・サイズ制御信号（ Ｑ_MB）を出力し、 複雑度判断回路（９２〜９９）は、 一定ビットレート・エンコーダのデータ出力端子(DATA OUT)に結合され ていて、各符号化マクロブロックごとに一定ビットレート・エンコーダ（１４） のデータ出力端子(DATA OUT)から出力されたそれぞれのビット数（Ｔ_MB）を総和 して、符号化シーケンス・ピクチャの各々の中の総ビット数（T_pic）を出力する 第１アキュムレータ（９２，９３）と、 ビットレート・レギュレータ（４９）に結合されていて、シーケンス・ ピクチャの各々の中の各マクロブロックのそれぞれの量子化ステップ・サイズ信 号（Ｑ_MB）を総和する第２アキュムレータ（９６，９７）と、 第２アキュムレータ（９６，９７）に結合されていて、シーケンス・ピ クチャの各々の中の、あらかじめ決められた数（Ｎ_MB）のマクロブロックの平均 量子化ステップ・サイズを計算して、シーケンス・ピクチャの （９８，９９）と、 第１アキュムレータ（９２，９３）と平均化回路（９８，９９）に結合 されていて、総ビット数（Ｔ_pic）に前記平均量子化ステップ・サイズ信号（Ｑ_{M B} ）をかける乗算を行なって、シーケンス・ピクチャの各々のピクチャ複雑度信 号（Ｘ_pic）を出力する乗算器（９４）と、 ピクチャ・グループ内のピクチャの各々のそれぞれのピクチャ複雑度信 号を総和して、複雑度を表す信号を出力する第３アキュムレータ（３０）とを含 んでいる ことを特徴とする多重化システム。 ２３．データ多重化システムであって、 複数の入力と１つの出力をもつマルチプレクサ（２０）と、 各々が、制御入力と、入力データ信号を受信する入力と、関連入力データ信号 の複雑度を表す信号を出力する出力と、一定ビットレート・データ信号を前記マ ルチプレクサの関連入力へ供給する出力とをもつ複数のチャネル・プロセッサ（ １）と、 前記複雑度を表す信号に応答して、ビットレート制御信号を前記複雑度を表す 信号の関数として前記チャネル・プロセッサの関連制御入力へ供給し、チャネル ・プロセッサからの出力データ信号のビットレートが、関連入力データ信号の複 雑度と該入力データ信号の結合複雑度の関数となるようにするビットレート・ア ロケータ（３）とを備えていて、 各々の前記データ信号は、ＭＰＥＧピクチャ・グループ（ＧＯＰ）におけるピ クチャ・フレームを表している ことを特徴とするデータ多重化システム。 ２４．請求項２３に記載のシステムにおいて、 各々の前記データ信号は、異なるソースからのＭＰＥＧピクチャ・グループを 表し、 前記複雑度を表す信号は、量子化スケール係数（Ｑ_sic）とピクチャ・フレー ムを符号化するために使用されたビット数の和との積に比例する ことを特徴とするシステム。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，Ｇ Ｂ，ＨＵ，ＪＰ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＵ，ＬＶ ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ， ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＫ，ＵＡ，ＵＳ，ＵＺ，Ｖ Ｎ (72)発明者 ベイアーズ，ビリー，ウェスレー アメリカ合衆国 46140 インデイアナ州 グリーンフィールド ウッドクレスト ドライブ 6920 (72)発明者 ライニンガー，ダニエル，ジョージ アメリカ合衆国 08536 ニュージャージ ー州 プレインズボロー ハンターズ グ レン ドライブ 30−16 (72)発明者 ジョーゼフ，クリアコス アメリカ合衆国 08536 ニュージャージ ー州 プレインズボロー ラベンス クレ スト ドライブ 818 【要約の続き】 ットレートが、ペアの入力端子に現われた信号で表され た複雑度とペアのすべての入力端子に現われた信号で表 された結合複雑度と関係づけられるようにビットレート 割当量信号を出力する。

Claims (1)

1. 【特許請求の範囲】 １．データ多重化システムであって、 複数の入力と出力をもつマルチプレクサ（２０）と、 各々が制御入力と、入力データ信号を受信する入力と、関連の入力データ信号 複雑度を表している信号を出力する出力と、前記マルチプレクサの関連入力へ一 定ビットレートのデータ信号を供給する出力とをもつ複数のチャネル・プロセッ サ（１）と、 前記複雑度を表す信号に応答して、チャネル・プロセッサからの出力データ信 号のビットレートが関連入力データ信号の複雑度と該入力データ信号の結合複雑 度の関数となるように、該複雑度を表す信号の関数としてビットレート制御信号 を前記チャネル・プロセッサの関連制御入力へ供給するビットレート・アロケー タ（３）と を備えていることを特徴とするデータ多重化システム。 ２．多重化システムであって、 複数のデータ信号ソース（５）と、 複数の入力端子（１−ｋ）と出力端子（１５）をもつマルチプレクサ（２０） と、 各々が、データ信号ソース（５）のそれぞれ１つに結合されたデータ入力端子 と、データ入力端子に現れたデータ信号の複雑度を表している信号を出力する複 雑度出力端子と、制御入力端子と、マルチプレクサ（２０）の入力端子（１−Ｋ ）のそれぞれ１つに結合され、制御入力端子に現れた信号に応答してセットされ た一定ビットレートで符号化信号を出力するデータ出力端子とをもつ複数のチャ ネル・プロセッサ（１０）と、 関連をもつ入力端子と出力端子の複数のペアをもち、各ペアはチャネル・プロ セッサのそれぞれ１つと関連づけられ、各ペアの入力端子は関連チャネル・プロ セッサの複雑度出力端子に結合され、各ペアの出力端子は関連チャネル・プロセ ッサの制御入力端子に結合されていて、関連チャネル・プロセッサ（１０）の データ出力端子に現れた信号のビットレートが、関連入力端子に現れた信号で表 された複雑度および複数のペアのすべての入力端子に現れた信号で表された結合 複雑度と関係づけられる、ビットレート割当量を生成するようにしたビットレー ト・アロケータ（３０）と を備えていることを特徴とする多重化システム。 ３．請求項２に記載の多重化システムにおいて、ビットレート・アロケータ（２ ０）は、関連をもつ入力端子と出力端子の各ペアの出力端子からそれぞれのビッ トレート割当量信号を生成し、その入力端子に現れた信号の複雑度が相対的に高 くなっているチャネル・プロセッサ（１０）は、複雑度が相対的に低くなってい るチャネル・プロセッサ（１０）よりも相対的に高いビットレート割当量信号を 受け取るようにしたことを特徴とする多重化システム。 ４．請求項３に記載の多重化システムにおいて、 マルチプレクサ（２０）は、あらかじめ決められた一定ビットレートをもつ信 号をその出力端子（１５）から出力し、 ビットレート・アロケータ（２０）は、関連をもつ入力端子と出力端子の各ペ アの出力端子からそれぞれのビットレート割当量信号を生成し、各チャネル・プ ロセッサ（１０）には、あらかじめ決められた一定ビットレートのうち、各ペア の関連入力端子に現れた信号で表された複雑度と複数のペアのすべての入力端子 に現れた信号で表された結合複雑度との比率に等しい割合が割り当てられるよう にした ことを特徴とする多重化システム。 ５．請求項３に記載の多重化システムにおいて、 マルチプレクサ（２０）は、あらかじめ決められた一定ビットレートをもつ信 号をその出力端子から出力し、 各チャネル・プロセッサ（１０）は、それぞれのあらかじめ決められた最小限 ビットレートが割り当てられ、 ビットレート・アロケータ（３０）は、関連をもつ入力端子と出力端子の各ペ アの出力端子からそれぞれのビットレート割当量信号を出力し、各チャネル・プ ロセッサ（１０）には、割り当てられたあらかじめ決められた最小限ビットレー トが割り当てられると共に、さらに残余ビットレートの割当分が割り当てられ、 残余ビットレートはあらかじめ決められた一定ビットレートから、以前に割り当 てられていた、あらかじめ決められた最小限ビットレートを差し引いたものに等 しく、前記さらに割り当てられた割当分はペアの関連入力端子に現れた信号で表 された複雑度と、複数のペアのすべての入力端子に現れた信号で表された結合複 雑度との比率に等しい ことを特徴とする多重化システム。 ６．請求項３に記載の多重化システムにおいて、 マルチプレクサ（２０）は、あらかじめ決められた一定ビットレートをもつ信 号をその出力端子（１５）から出力し、 各チャネル・プロセッサ（１０）は、それぞれのあらかじめ決められた重み係 数が割り当てられ、 ビットレート・アロケータ（３０）は、関連をもつ入力端子と出力端子の各ペ アの出力端子からそれぞれのビットレート割当量信号を出力し、各チャネル・プ ロセッサ（１０）には、あらかじめ決められた一定ビットレートのうち、ペアの 関連入力端子に現れた信号で表された複雑度と複数のペアのすべての入力端子に 現れた信号で表された結合複雑度との比率に等しく、関連チャネル・プロセッサ に割り当てられた、あらかじめ決められた重み係数で重み付けされた割合が割り 当てられるようにした ことを特徴とする多重化システム。 ７．請求項３に記載の多重化システムにおいて、 マルチプレクサ（２０）は、あらかじめ決められた一定ビットレートをもつ信 号をその出力端子（１５）から出力し、 各チャネル・プロセッサ（１０）は、それぞれのあらかじめ決められた最小限 ビットレートとあらかじめ決められた重み係数が割り当てられ、 ビットレート・アロケータ（３０）は、関連をもつ入力端子と出力端子の各ペ アの出力端子からそれぞれのビットレート割当量信号を出力し、各チャネル・プ ロセッサには、割り当てられたあらかじめ決められた最小限ビットレートが割り 当てられると共に、さらに、残余ビットレートの割当分が割り当てられ、残余ビ ットレートはあらかじめ決められた一定ビットレートから、以前に割り当てられ た、あらかじめ決められた最小限ビットレートを差し引いたものに等しく、前記 さらに割り当てられた割合分は、ペアの関連入力端子に現れた信号で表された複 雑度と、複数のペアのすべての入力端子に現れた信号で表された結合複雑度のと 比率に等しく、関連チャネル・プロセッサに割り当てられた、あらかじめ決めら れた重み係数で重み付けされた割合である ことを特徴とする多重化システム。 ８．請求項３に記載の多重化システムにおいて、 各チャネル・プロセッサ（１０）は、それぞれのあらかじめ決められたレート 割当制限量が割り当てられ、 ビットレート・アロケータ（３０）は、ビットレートをそれぞれのチャネル・ プロセッサ（１０）に割り当てているそれぞれのビットレート割当量信号を生成 したあと、それぞれのビットレート割当てをそれぞれのあらかじめ決められたビ ットレート割当制限量と比較し、ビットレート割当てが割り当てられた、あらか じめ決められた割当制限量を越えていれば、関連チャネル・プロセッサに対して 以前に生成されたビットレート割当ではなく、あらかじめ決められたビットレー ト割当制限量を表しているビットレート割当量信号を生成する ことを特徴とする多重化システム。 ９．請求項８に記載の多重化システムにおいて、あらかじめ決められたビットレ ート割当制限量は最大限ビットレート割当てであることを特徴とする多重化シス テム。 １０．請求項８に記載の多重化システムにおいて、あらかじめ決められたビット レート割当制限量は最小限ビットレート割当てであることを特徴とする多重化シ ステム。 １１．請求項８に記載の多重化システムにおいて、 各チャネル・プロセッサ（１０）はそれぞれのあらかじめ決められたビットレ ート割当増分制限量が割当てられ、 ビットレート・アロケータ（３０）は、関連チャネル・プロセッサに対して割 当てられたビットレートを表しているそれぞれのビットレート割当量信号を生成 したあと、それぞれのビットレート割当てを、直前のそれぞれのビットレート割 当量信号で表された対応するビットレート割当てと比較して、それぞれのビット レート割当増分を判断し、ビットレート割当増分が割り当てられた、あらかじめ 決められたビットレート割当増分制限量を越えていれば、関連チャネル・プロセ ッサに対して以前に生成されたビットレート割当てではなく、直前のそれぞれの ビットレート割当量信号で表されたビットレート割当てであって、あらかじめ決 められたビットレート増分制限量で変更されたものを表しているビットレート割 当量信号を生成する ことを特徴とする多重化システム。 １２．請求項１１に記載の多重化システムにおいて、あらかじめ決められたビッ トレート割当増分制限量はビットレートの増加の最大増分であることを特徴とす る多重化システム。 １３．請求項１１に記載の多重化システムにおいて、あらかじめ決められたビッ トレート割当増分制限量はビットレートの減少の最大増分であることを特徴とす る多重化システム。 １４．請求項３に記載の多重化システムにおいて、 各チャネル・プロセッサ（１０）は、マルチプレクサ（２０）に供給される データをあらかじめ決められた時間期間内に一時的にストアしておくための、バ ッファ容量をもつ出力バッファ（４８）を含んでおり、 ビットレート・アロケータ（３０）は、関連チャネル・プロセッサ（１０）に 対して割り当てられたビットレートを表しているそれぞれのビットレート割当量 信号を生成したあと、それぞれのビットレート割当てを直前のそれぞれのビット レト割当量信号で表された対応するビットレート割当てと比較して、ビットレー ト割当てが増加していれば、関連チャネル・プロセッサの出力バッファに一時的 にストアされたデータを、あらかじめ決められた時間期間内に、減少したビット レート割当てでマルチプレクサ（２０）に供給するかどうかを判断し、そうでな ければ、関連チャネル・プロセッサに対して以前に生成されたビットレート割当 てではなく、関連チャネル・プロセッサの出力バッファに一時的にストアされた データを、あらかじめ決められた時間期間内にマルチプレクサ（２０）に供給す ることを可能にする、新しいビットレート割当てを表しているビットレート割当 量信号を生成する ことを特徴とする多重化システム。 １５．請求項２に記載の多重化システムにおいて、複数のチャネル・プロセッサ （１０）の各々は、 チャネル・プロセッサ（１０）のデータ入力端子（５）とデータ出力端子の間 に結合されたデータ通路と、チャネル・プロセッサ（１０）の制御入力端子（CO NTROL）に結合された割当量入力端子（Ｑ）とをもち、符号化信号を生成する一 定ビットレート・エンコーダ（１４）と、 チャネル・プロセッサ（１０）のデータ入力端子（５）と複雑度出力端子(COM PLEXITY)の間に結合されていて、データ入力端子（５）に現れた信号の複雑度を 分析して、複雑度を表す信号を生成する複雑度アナライザ（１６）と を備えていることを特徴とする多重化システム。 １６．請求項１５に記載の多重化システムにおいて、 一定ビットレート・エンコーダ（１４）は、 一定ビットレート・エンコーダ（１４）のデータ通路内に結合されてい て、制御入力端子(Q_MB)をもち、制御入力端子(Q_MB)に現れた信号に応答して定義 された量子化ステップ・サイズをもつ量子化信号を出力する可変量子化器（４６ ）と、 チャネル・プロセッサ（１０）のデータ出力端子（Ｔ_MB）と可変量子化 器（４６）の制御入力端子（Ｑ_MB）の間に結合されていて、一定ビットレート・ エンコーダ（１４）の出力端子(DATA OUT)に現れた符号化信号と一定ビットレー ト・エンコーダ（１４）の割当量入力端子（Ｑ）に現れた信号のビットレートに 応じて量子化ステップ・サイズを変化させるビットレート・レギュレータ（４９ ）とを備えており、 複雑度アナライザ（１４）は、 可変量子化器（４６）の制御入力端子（Ｑ_MB）と一定ビットレート・エ ンコーダの出力端子(COMPLEXITY)に結合されたそれぞれの入力端子をもち、平均 量子化ステップ・サイズおよび一定ビットレート・エンコーダの出力端子(DATA OUT)に現れた符号化信号のビットレートと関係づけられた、複雑度を表す信号（ Ｘ_pic）を出力する複雑度判断回路（９２〜９９）を備えている ことを特徴とする多重化システム。 １７．請求項１６に記載の多重化システムにおいて、複雑度判断回路（９２〜 コーダの出力端子(DATA OUT)に現れた符号化信号のビットレート（Ｔ_MB）と正比 例する、複雑度を表す信号（Ｘ_pic）を生成することを特徴とする多重化システ ム。 １８．請求項１７に記載の多重化システムにおいて、複雑度判断回路（９２〜 ダの出力端子(DATA OUT)に現れた符号化信号のビットレート（Ｔ_MB）の積である 、複雑度を表す信号（Ｘ_pic）を生成することを特徴とする多重化システ ム。 １９．請求項２に記載の多重化システムにおいて、 各データ信号ソース（５）は、シーケンスに並んだピクチャ・グループを構成 するビデオ信号であって、各ピクチャ・グループはあらかじめ決められた数のフ レームを含んでいるデータ信号を出力し、 各チャネル・プロセッサ（１０）は、シーケンスに並んだ各ピクチャ・グルー プ期間に少なくとも一回複雑度を表す信号を生成し、 ビットレート・アロケータ（３０）は、複雑度を表す信号に応答して、シーケ ンスに並んだ各ピクチャ・グループ期間に少なくとも一回ビットレート割当量信 号を生成する ことを特徴とする多重化システム。 ２０．請求項１９に記載の多重化システムにおいて、複数のチャネル・プロセッ サ（１０）の各々は、 チャネル・プロセッサのデータ入力端子（５）とデータ出力端子との間に結合 されたデータ通路と、チャネル・プロセッサ（１０）の制御入力端子(CONTROL) に結合された割当量入力端子（Ｑ）とをもち、符号化信号を生成する一定ビット レート・エンコーダ（１４）と、 チャネル・プロセッサ（１０）のデータ入力端子（５）と複雑度出力端子(COM PLEXITY)との間に結合されていて、データ入力端子（５）に現れた信号の複雑度 を分析して、複雑度を表す信号を生成する複雑度アナライザ（１６）と を備えていることを特徴とする多重化システム。 ２１．請求項２０に記載の多重化システムにおいて、 一定ビットレート・エンコーダ（１４）は、 一定ビットレート・エンコーダ（１４）のデータ通路内に結合されてい て、制御入力端子（Ｑ_MB）をもち、制御入力端子に現れた量子化ステップ・サイ ズに応じて定義された量子化ステップ・サイズをもつ量子化信号 を出力する可変量子化器（４６）と、 チャネル・プロセッサ（１０）のデータ出力端子(DATA OUT)と可変量子 化器（４６）の制御入力端子（Ｑ_MB）との間に結合されていて、ビットレート・ アロケータ（３０）からの関連をもつ入力端子と出力端子のペアの出力端子に結 合されたビットレート制御入力端子（Ｑ）をもち、一定ビットレート・エンコー ダの出力端子(DATA OUT)に現れた符号化信号とビットレート制御入力端子（Ｑ） に現れた信号のビットレートとに応じて量子化ステップ・サイズを制御するため の量子化ステップ・サイズ信号を可変量子化器（４６）の制御出力端子（Ｑ_MB） から生成するビットレート・レギュレータ（４９）とを備えており、 複雑度アナライザ（１６）は、 可変量子化器（４６）の制御入力端子（Ｑ_MB）と一定ビットレート・エ ンコーダの出力端子(DATA OUT)に結合されたそれぞれの入力端子をもち、平均量 子化ステップ・サイズおよび一定ビットレート・エンコーダ（１４）の出力端子 (DATA OUT)に現れた符号化信号のビットレートと関係づけられた複雑度を表す信 号（Ｘ_pic）を生成する複雑度判断回路（９２〜９９）を備えている ことを特徴とする多重化システム。 ２２．請求項２１に記載の多重化システムにおいて、 一定ビットレート・エンコーダ（１４）は、動画専門家グループ（ＭＰＥＧ） 標準に従って動作し、そのデータ入力端子（５）に現れたビデオ信号内のシーケ ンスに並んだ各ピクチャをあらかじめ決められた数（Ｎ_MB）のマクロブロックに 分割し、あらかじめ決められた数（Ｎ_MB）のマクロブロックの各々を順次にそれ ぞれのビット数（Ｔ_MB）に符号化して、符号化ピクチャのシーケンスをそのデー タ出力端子(DATA OUT)から出力し、 ビットレート・レギュレータ（４９）は、あらかじめ決められた数（Ｎ_MB）の マクロブロックの各々に対する、それぞれの量子化ステップ・サイズ制御信号（ Ｑ_MB）を出力し、 複雑度判断回路（９２〜９９）は、 一定ビットレート・エンコーダのデータ出力端子(DATA OUT)に結合され ていて、各符号化マクロブロックごとに一定ビットレート・エンコーダ（１４） のデータ出力端子(DATA OUT)から出力されたそれぞれのビット数（Ｔ_MB）を総和 して、符号化シーケンス・ピクチャの各々の中の総ビット数（Ｔ_pic）を出力す る第１アキュムレータ（９２，９３）と、 ビットレート・レギュレータ（４９）に結合されていて、シーケンス・ ピクチャの各々の中の各マクロブロックのそれぞれの量子化ステップ・サイズ信 号（Ｑ_MB）を総和する第２アキュムレータ（９６，９７）と、 第２アキュムレータ（９６，９７）に結合されていて、シーケンス・ピ クチャの各々の中の、あらかじめ決められた数（Ｎ_MB）のマクロブロックの平均 量子化ステップ・サイズを計算して、シーケンス・ピクチャの （９８，９９）と、 第１アキュムレータ（９２，９３）と平均化回路（９８，９９）に結合 されていて、総ビット数（Ｔ_pic）に前記平均量子化ステップ・サイズ信 チャ複雑度信号（Ｘ_pic）を出力する乗算器（９４）と、 ピクチャ・グループ内のピクチャの各々のそれぞれのピクチャ複雑度信 号を総和して、複雑度を表す信号を出力する第３アキュムレータ（３０）とを含 んでいる ことを特徴とする多重化システム。