【発明の詳細な説明】
アナログ信号を記録する反復方法
発明の背景
1.発明の分野:
本発明は、アナログ信号が記憶セルに直接格納され、記憶セルから読み戻され
る、不揮発性集積回路アナログ信号記録再生装置に関する。
2.従来の技術:
出願番号第07/588949号では、高密度集積回路アナログ信号記録再生
システムを開示しているが、このシステムでは、アナログ入力信号が複数回サン
プリングされ、次に、追加のサンプルが取られて一時的に保持されると、前の1
組のアナログ信号サンプルが同数の記憶場所またはメモリ・セル、好ましくはE
EPROMセルに同時にロードされる。このシステムの読取りプロセスおよび回
路は、それぞれの電気的に変更可能なMOS記憶素子をソース・フォロワー構成
で接続しており、この構成は浮遊ゲート記憶電荷(電圧)の変動と出力電圧の変
動との間の1対1の関係をもたらし、負荷特性には反応しない。このシステムの
書込みプロセスおよび回路はマルチ反復プログラミング技法を提供し、一連の粗
いパルスはセルを所望の近似値にプログラミングし、最後の粗いパルスに関連す
る一連の精細パルスは所望の最終プログラミング・レベルまで精細増分単位でそ
れぞれのセルをプログラミングするのに使用される。この反復書込みプロセスは
、出願番号第07/636879号にも詳しく開示されており、全般的にこれら
の開示による製品は、そのISD1016装置として、本発明の譲受人であるI
nformation Storage Devices社より販売されている
。
発明の簡単な概要
後での再生のためにオンチップ・トリミング技法によりアナログ信号を記録す
るための反復方法の調整および制御のための方法および装置である。本発明によ
り、より厳密な制御を可能にし、その結果、所与のまたは最小限の時間内により
高解像度のアナログ信号サンプル記憶を可能にするように、チップ製作後のマル
チ反復プログラミング技法用に様々なパラメータの設定が可能になる。このよう
なパラメータとしては、以下のものを含むが、以下のものに限定されない。
1)粗いプログラミング・サイクルから精細プログラミング・サイクルへの降
圧電圧。これは、第1の精細パルスによってプログラミングが発生しないことを
保証するため、すなわち、それが平衡状態に達したときに精細プログラミング・
サイクルの中心にある各精細パルスごとの予想量より大きい電荷増分を浮遊ゲー
ト・セルに加えるために必要なものである。特に、サイクルの中心にある各精細
パルスにより、ほぼ同量の電荷増分がEEPROMセルの浮遊ゲートに発生する
。
2)各精細パルス間の増分電圧増加。
3)各精細パルスのパルス幅。
4)精細パルスの数。
5)各粗いパルス間の増分電圧増加。
6)各粗いパルスのパルス幅。
7)粗いパルスの数。
8)追加の粗いパルスを停止し、最後の粗いレベルを次の精細サイクル用の基
準として保持するためのオフセットであるVOS。
図面の簡単な説明
第1図は、本発明によるアナログ記憶装置のメモリ・アレイと関連回路の一部
の概略回路図である。
第2図は、本発明の代替かつ好ましい実施形態によるアナログ記憶装置のメモ
リ・アレイと関連回路の一部の概略ブロック図である。
第3図は、第2図に関する詳細概略図である。
第4図は、マルチ反復プログラミング技法パラメータを調整するためのブロッ
クを制御する典型的なEEPROMセルのブロック図を示している。
第5図は、精細サイクルの開始時に電圧FVが2vから0vに切り替えられ、
精細サイクルの終了時までに電圧が2vのレベルに戻されるという従来の技術を
示している。
第6図は、スイッチSW2に印加される固定電圧(FVSTEP)を示す回路
図であり、このスイッチは粗いサイクル中に閉じられ、第3図のC1の底板を励
起するFVまでFVSTEPを通す。
第7図は、FVSTEPの値を制御するための回路を示す回路図である。
第8図は、信号FVRCTLを励起する回路を示す回路図である。
第9図は、各粗いパルス間の増分電圧増加を調整するように変更可能な回路を
示す回路図である。
第10図は、信号VOSを発生するための回路を示す回路図である。
発明の詳細な説明
本発明の好ましい実施形態では、1991年1月2日に出願された関連米国特
許出願第07/636879号に開示された集積回路アナログ記録および後続再
生のためにMOS記憶セルに信号サンプルを反復書込みするための方法および装
置の大幅ま改良を説明する。この改良の特徴と、好ましい実施形態が動作する予
定の環境を理解するための基礎となるように、上記の特許出願の開示内容の大部
分を本明細書で繰り返し説明する。
まず、第1図を参照すると、同発明の基本実施態様が分かる。この図は、比較
器COMPと、ラッチと、高電圧(HV)スイッチと、列負荷とから構成される
1列ドライバと、スイッチCM1〜CMmを含む列マルチプレクサと、n行×m
列のトランジスタ対SnmおよびFnmから構成されるメモリ・アレイとを備え
た、典型的なメモリ・アレイの一部分を表している。当然のことながら、この図
は、1つの具体的な実施形態を示すものであり、たとえば、複数の列ドライバを
アレイに多重化する(または多重化しない)ことも可能なので、それぞれの列ド
ライバを複数レベルでアレイに多重化することなども可能である。また、この図
は単一共通ノードVCCAを示しているが、これは各種ノードに同じように分離
することも可能である。同発明の第1の実施形態を説明するため、高電圧スイッ
チが単純なスイッチとして示されているが、本明細書で開示する他の実施形態で
は、同じスイッチが2つのスイッチから構成され、そのために使用可能な典型的
な時間内に記憶セルをより正確にプログラミングするために精細調整電圧を粗い
電圧に重ねる手段も伴う。
記録は次の手順で行われる。まず、書き込むべき(プログラミングすべき)セ
ルが消去(クリア)される。これは、そのセルのドレインを低電圧に維持しなが
ら、クリア・ゲートCGnに高電圧を印加することによって行われる。この実施
形態の回路では、メモリの他の部分に記録されたアナログ・サンプルを妨害せず
に各行の個別クリアを容易にするために、各行が独立した接続部を備えている。
低ドレイン電圧は、VCCAに低電圧を印加することによって達成される。クリ
ア・ゲートの高電圧により浮遊ゲート・トランジスタが導電状態になるので、低
電圧がドレインに転置される。また、列および選択ゲートによりドレイン電圧を
印加することも可能なはずである。
書き込むべき電圧はANALOG INに印加され、ラッチをセットしてHV
スイッチをオンにするためにセット信号が印加され、CLがローになり、すべて
のCG線がローになり、所望の列多重化線(CMm)と選択ゲート線(SGn)
がハイになる。未選択の列と行ではそれぞれのCM線とSG線がローになる。次
に、第1の高電圧パルスがHVに印加され、CMmおよびSGnトランジスタを
介してアドレス指定されたセルのドレインに印加される。CMmおよびSGnで
のレベルは、セル・ドレインまで所望のレベルを通過させるのに十分なレベルで
なければならない。同発明の好ましい実施形態では、CMとSGがHVより高い
ので、調整済み信号であるHVは電圧の損失なしにドレインに接続される。また
、ドレインまで所望のレベルを通過させるために、CMまたはSGあるいはその
両方を調整することも可能なはずである。HVがドレインに印加されるので、V
CCAも正になる。同発明の好ましい実施形態では、手順のこの時点でのVCC
Aレベルが約7ボルトになるが、これはFnmトランジスタが本来、フォロワー
・アクションによってVCCAを引き上げる最大レベルより高いものである。(
ただし、CGnはVSSになっているが、強力にクリアすることが可能でも、浮
遊ゲートへの静電結合によりそのトランジスタが導電することに留意されたい。
)その目的は、VCCAへの電流経路のために列電圧が抑圧されたものにならな
いようにすることである。VCCAの非抑圧はVCCAが浮遊できるようにする
こ
とによって達成されるはずであるが、これは、キャパシタンス値が小さいVCC
Aノードと、ソース・インピーダンス値が低い高電圧ソースにとって十分なもの
であると思われる。一般にこのような値は実際に発生しないものである。セルが
このような書込み状態になると、浮遊ゲートからドレインへの電子のトンネル現
象が発生し、その結果、浮遊ゲートに存在する正の電荷が最終的に増加する可能
性がある。好ましい実施形態では所与の期間後にHV(およびVCCA)がロー
になり、他のノードへの不要な摂動を回避するように放電率が制御される。
次にセルは読取りモードに構成される。CLがハイになり(現行負荷を列に接
続する)、同じセルをアドレス指定された状態に維持するためにCMmとSGn
がハイのままになり(必ずしも、以前と同じ高電圧になっているわけではない)
、VCCAが正の電圧になる。ただし、この構成は、VCCAノードが接地され
るディジタル・メモリからの反転であることに留意されたい。Snmトランジス
タと列多重化トランジスタ(複数も可)の全抵抗は、負荷の有効抵抗に比べて小
さいはずである。クリア・ゲートCGn電圧は、電圧蓄積範囲を最適化するよう
に選択された固定レベルになり、同発明の好ましい実施形態の場合、VCCAと
CGnはどちらも4Vに接続されている。次にその列上で出力される電圧がΛN
ALOG INと比較される。ENはハイになり、ANALOG OUTがAN
ALOG INより大きい場合、比較器の出力がハイになり、ラッチをリセット
する。その結果、HVスイッチが開き、後続のHVパルスはセルに接続されなく
なる。(通常、このような高電圧パルスの振幅は連続して増加する)。しかし、
ANALOG OUTがANALOG INより小さい場合、ラッチがセットさ
れたままになり、次のHVパルスがセルに印加され、セルは追加増分量のトンネ
ル電流を得る。比較に達するか、最大数のサイクルに達成するまで、セルは書込
みモードとその後の読取りモードで交互に構成される。
記録を再生するために、回路は連続して読取りモードに構成される。この構成
とセル動作条件は書込み比較時とまったく同じであり、その結果、正確な複製が
行われる。
各高電圧反復の結果発生するEEPROM浮遊ゲートの電圧増分が可能な限り
小さいと、アナログ記録の解像度が改善される。市販の音声記録装置の場合、解
像度は同等のディジタル解像度の6ビットから16ビットの範囲になる。ここで
使用する記録方法では、浮遊ゲート上の電圧が各高電圧パルス中に増分される。
達成される解像度は、高電圧書込みパルスの幅と、各連続パルス間の電圧増分の
量とに依存する。パルス幅が狭いか、高電圧パルスの電圧増分が小さくなるか、
あるいはその両方により、解像度の改善(すなわち、電圧増分の減少)が達成さ
れる。しかし、これは、同じ範囲の浮遊ゲート電圧(すなわち、同じ動的範囲)
をカバーするには、印加する高電圧パルスの数を増加する必要があることを意味
する。所与の記録アーキテクチャでは、次の行の書込みを開始する前に1行分の
書込みを実行するための所与の時間が用意されている。これにより、印加可能な
パルスの数が制限され、その結果、達成可能な解像度が制限される。範囲全体に
わたって高電圧パルスが直線的に増加する場合、増分するたびにほぼ等しい増分
が浮遊ゲートにもたらされるはずである。第1の数パルス(一般に消去サイクル
に続くものと思われる)により、おそらく後続パルスより増分が大きくなるはず
であるが、これは重大な例外である。
第2図に示す同発明の好ましい回路で使用する技法では、2回のバースト分の
電圧パルスを使用する(この方法はより多くのバーストに拡張することも可能で
ある)。第1のバースト分のパルスは単調に増加する電圧レベルを有する(弱い
プログラミングのセルを生成するレベルから始まり、強いプログラミングのセル
を生成するレベルで終わる、すなわち、8ボルトから18ボルトまで)。これら
を粗いパルスと呼ぶことにする。セルが追加パルスによって所望のレベルを超え
るレベルにプログラミングされるような点に達するまで、粗いパルスがセルに印
加される。次に、隣接パルス間の電圧増分が低減された第2のバースト分のパル
スが印加される。これらは精細パルスと呼ぶ。精細バースト内の第1のパルスの
電圧レベルは、セルに印加される最後の粗いパルスのレベルに関連する。これは
同一レベルであるが、わずかに高くなるか、またはわずかに低くなる可能性があ
るが、重要なのは、それが最後の粗いパルス波高の関数である点である。セルが
所望のレベルにプログラミングされるまで、精細パルスがセルに印加される。ま
た、精細パルスの電圧レベルも単調に増加する値を有する可能性があるが、電圧
増分は粗いサイクル中の増分よりかなり小さい。精細パルスは、粗いパルスより
幅も狭いものになる可能性がある。
この方式では、浮遊ゲート電圧の解像度は、精細サイクル中に達成される電圧
増分によって決定される。しかし、電圧範囲は粗いサイクルによって決定される
。
以下の場合の理想的な状況について検討する。
Vr=動的電圧範囲
Vc=粗いパルス中の浮遊ゲート電圧増分
Vf=精細パルス中の浮遊ゲート電圧増分
NC=粗いパルスの数
Nf=精細パルスの数
この場合
Nc=Vr/Vc
Nf=Vc/Vf
であって
Ntotal=NC+Nf
である。
しかし、回路がこの2重(またはマルチ)増分技法を使用せず、同じ解像度を
必要とする場合、範囲をカバーするのに必要なパルスの総数は次のようになると
思われる。
Ntotal=Vr/Vf=Vr/(Vc/Nf)=Nc*Nf
一例として、範囲が1Vであり、粗い増分が0.1Vであり、精細増分が10
mVであると想定する。この2重増分技法を使用すると合計20通りの高電圧が
必要になるのに対し、規模が均一に増加するパルスでは100パルスが必要にな
るはずである。
実際には、必要なパルスの数は上記の理想的な場合より多くなる。その理由は
次の通りである。1)印加した高電圧信号とその結果発生する浮遊ゲート上の電
圧との関係(たとえば、トンネルしきい値の変動)を変化させるような製造許容
誤差に対処するために、より低いレベルの粗い高電圧パルスを開始し、理想の高
レベル以上まで継続しなければならない。いずれの技法を使用する場合でも、こ
れは必要なことである。2)単一の粗いステップの電圧範囲全体をカバーするの
に十分な数の精細パルスが存在しなければならない。上端ではこれは1)の問題
と同様であるが、下端ではその技法を実施するのに使用する回路での実用性によ
ることになる。
2重増分(粗い/精細)技法を使用する回路のブロック図を第2図に示す。第
1図の構成要素に加え、余分なスイッチSW2と、トランジスタT1、T2、T
3と、キャパシタC1と、電圧総和接合部とが存在する。回路を初期設定するた
め、CLセットにパルスを印加してラッチをセットし、CENをハイに設定して
SW2を閉じ、RCAPENにパルスを印加してC1を放電する。次に、粗いパ
ルスのバーストをCHVに印加し、その結果、セルにも印加する。ただし、前述
のように、ラッチはセットしたままになり、SW1は閉じるものとする。基本回
路と比較した場合、この実施態様での重要な違いの1つは、CHVからCOLN
への接続がトランジスタT1によることである。T1はそのゲート上に電圧を必
要とするが、これはSW2とT2によって供給されるものである。セル電圧が読
み取られ、ANALOG INと比較される間に、COLN上の電圧に電圧Vo
sが加えられる。Vosの値は、単一粗いパルスから得られる浮遊ゲート電圧増
分と等しいか、またはそれよりわずかに大きくなる。ANALOG INとの比
較を行う前にVosを加えると、本来の発生時期より粗いパルス1つ分早く、ラ
ッチが確実にリセットされる。この時点では、ラッチがリセットされ、その結果
、セルは、所望のレベルよりわずか粗い増分1つ分低いレベルにプログラミング
される。また、比較前の最後の粗いパルスに対応するT1上のゲート電圧はC1
に蓄積される。
次に、CLセットにパルスを印加することによってもう一度ラッチがセットさ
れ、CENがローになってSW2を開き、第2のバースト分の高電圧(精細)パ
ルスがCHVに印加される。これらのパルスはすべて最大振幅のものであるが、
T1によりCOLN上に転送される電圧は、C1上の蓄積レベルとT1のフォロ
ワー・アクションとに依存する。C1上の蓄積レベルは信号FVによって変調さ
れるが、この信号は、好ましい実施形態では、精細サイクルの開始時にロー・レ
ベル(VSS)から始まり、精細サイクルの終了時により高いレベル(2V)ま
で上昇する傾斜である。したがって、精細サイクル中にセルに接続される高電圧
パルスの規模は、粗いサイクル中に達する最高値に依存し、FVによって決まる
ように振幅が増加する。粗いサイクルの場合、それぞれの高電圧パルス後にセル
電圧が読み取られ、ANALOG INと比較される。しかし、精細サイクル中
にVosはVSSに保持され、セル電圧は比較が行われるまで精細増分単位で増
分される。
第3図は、回路の詳細概略図を示している。T2、T3、T4、T6、T8は
C1およびC2とともにオフセット取消し比較器を形成し、T5、T7、T9、
T10、T11、T12、T13、T14は追加利得ステージおよびラッチを形
成し、T15、T16、T17、T18、T23、C3は高電圧スイッチを形成
し、T19、T20、T21、T22、T24、C4はもう1つの高電圧スイッ
チを形成し、C5は保持キャパシタであり、T29はソース・フォロワーとして
動作する。
書込み手順は消去サイクルから始まる。以下の説明では、アドレス指定したセ
ルがすでに完全に消去されているものと想定する。読取り時にセルは、前述のよ
うにソース・フォロワー・モードで構成される。信号VCLは、T30、T31
、T32がVSSへの負荷として機能するようにT32にバイアスをかける。(
T30は、COLNノードでの電圧降伏を増加するために含まれている。)この
技法は、メモリ・アレイにとってより伝統的な配置でセルを構成する場合にも使
用可能であるが、逆転(たとえば、セルとCOLNとの間)が必要であると思わ
れる。
加され、正のパルスがRCAPENに印加される。これにより、ラッチがセット
され(HVENがハイになる)、C5が0Vに放電される。VCOMPは、T4
とT5が高インピーダンス負荷装置として機能するようにバイアスを加える。同
様に、VCOLHVにより、T18とT22が付加装置、この場合はVSSとし
最初はローに保持される。CLは、書込み時はローになり、読取り時はハイにな
る。EEPROMセルに書き込む必要がある電圧がASAMPNに印加される。
粗いサイクルの第1の高電圧パルスはCHVに印加される。通常、これは、約1
がローなので、T17はオフになり、T23のゲート上の電圧はC3上のCHV
傾斜の結果として上昇する。T23のゲート上のその他のキャパシタンスはC3
と比較すると小さく、その結果、容量または電圧分割がほとんど発生しない。ま
た、T23自体の自己ブートストラップ効果もあるので、T23のゲートの電圧
はCHVにほぼ匹敵する量だけ増加する。T23のゲート上の開始電圧は(VC
C−Vt)すなわち約4Vだったので、通常通りVtが約1Vの場合、トランジ
スタT23は完全にオンになり、CHVはC4まで導電される。構成要素T15
、
T16、T17、T18、T23とC3は、HVENによって使用可能になった
高電圧スイッチのように動作する(このスイッチの他の実施態様も可能である)
。同様に、T24を使用するもう1つのスイッチも導電し、C5が(CHV−V
t)まで充電される。すなわち、Vtの降下はT25による。次に、T29が導
電し、COLNが(CHV−Vt−Vtn)まで上昇可能になる。Vtは(T2
5の)強化しきい値であり、Vtnは固有トランジスタT29のしきい値である
。この場合、T28のVtはT25未満またはそれと等しいと想定する。このた
め、CHVパルスがCOLNに印加され、続いてセルに印加され、しきい値によ
り少量の電圧降下が発生する。CHVがそのロー・レベルに戻った後、セルから
読み取
をかけ、オフセットを取り消す。T7ゲートは(一致する)T8と同じ電圧を有
し、そのソースはVSSになっているので、インバータT5、T7、T9も線形
取りモードで構成されているので、セル電圧はC1に結合されている。C1のL
HS上の電圧の変化はT8のゲートに結合されている。(T6による電荷損失が
重要である。)同時に、正の信号がVosに印加され(好ましい実施形態では、
これは1.5Vであり、接地されたアナログ信号から得られる)、追加の電荷を
T8に結合する。キャパシタC2の値は、各粗いパルス中に浮遊ゲート上に発生
する電圧増分よりわずかに大きい電圧と同等の電荷を結合するように選択される
。インバータはその線形領域内にあるので、T8のゲートでの変化により、それ
に対応してT8のドレインで変化が発生し、インバータの利得が掛けられる。T
6
さいサイズに保たれている。この結合は、大きさが等しく向きが反対の位相の信
号の範囲内で、同等のキャパシタをT8のゲートに接続することによってさらに
低減することができる。これはT6と同様の「ダミー」トランジスタにすること
ができ、あるいはしばしば行われるように、T6と並列で反対信号によって励起
されるPチャネル・トランジスタにすることもできる。しかし、このようなステ
ップは行われていない。というのは、ここでもたらされるオフセットは、基準回
路を含むすべての同様の回路で等しくなる体系的オフセットであり、したがって
、取り消されるものである。トランジスタの差動入力対によるものなど、他の技
法のいずれかで比較器が実現されている場合、最終的にランダム・オフセットは
記録されたセル電圧の上に重ねられる。したがって、比較器回路は少数の構成要
素で実現される。インバータ(および後続ステージT7)の利得は、高インピー
ダンス負荷装置を使用することによって増加することができる。この実施態様の
場合、その飽和領域内で電流ミラー装置T4およびT5を使用することによって
、高インピーダンスが達成される。
0によってローに保持されていたが、この時点では増幅非反転差異レベルをもた
らし、追加利得ステージとして機能できるようになる。トランジスタT11〜T
14は、最後の利得ステージを備えた相互結合ラッチ配置に接続されたCMOS
NANDゲートを形成する。トランジスタT5、T7、T9、T10は、利得
ステージとラッチという2重機能を果たす。セル電圧にVosによって発生した
0.2Vのオフセットを加えたものがASAMPNより小さい場合、ラッチはセ
ットしたままになり(HVENはハイになる)、セル電圧に0.2Vを加えたも
ラッチがリセットされる。比較器は、1mV程度の入力差に対して敏感である。
T6結合による体系的オフセットは約17mVであり、これはチップ全体にわた
って2mVの範囲内で一貫しているものと予想される。3mVの過励振の場合、
ラッチは1マイクロ秒で最終論理状態に落ち着く。
する。ラッチがセットされている限り、スイッチは使用可能になっており、規模
が連続して増加するCHVパルスがセルに印加される。ラッチがリセットされた
後、スイッチは使用禁止になる。CHVパルスは供給され続ける可能性があるが
、このパルスはスイッチ・トランジスタT23を通過せず、追加の粗いパルスは
一
3がオープン状態のままになると、T25のダイオード・アクションにより、達
成した最高値が保持される(RCAPENがローに保持される)。
CHVパルスは、その電圧レベル(およびパルス数)がセルを強力にプログラ
ミングするのに十分なものになるまで継続する。この好ましい設計およびプロセ
スでは、最大CHVレベルは21Vである。最後の粗いCHVパルス後、列ドラ
イバ回路内のすべてのラッチがセットされているはずである(ただし、すべての
ASAMPN電圧レベルが動的信号範囲内にあるものとする)。
れ、ラッチをリセットし、第1のスイッチを使用可能にする。もう1つのバース
ト分のCHVパルスが供給されるが、今回は規模が等しい(21V)が反復期間
は粗いパルスの半分である。パルス持続時間が短くなっているので、各高電圧パ
ルス中にトンネルによってより少量の電荷を浮遊ゲート上まで通過させることが
できると同時に、より小さい電圧増分のパルスを増加させることができる。回路
に入力されるCHVパルスは最大振幅のものであるが、COLNに印加される電
圧はT29のゲートと高電圧蓄積キャパシタ上の蓄積電圧によって決まる。CH
VにつれてCOLNが上昇すると、ゲート上への結合アクションにより、ゲート
電圧が最後の粗いパルス中に存在したものとまったく同じレベルに戻り、その結
果、COLNに印加されたレベルが最後の粗いパルス中に印加されたものと同じ
レベルになる。しかし、回路内には、COLN電圧に対する調整を行うための備
えが用意されている。C5の底板はもう1つの外部信号FVによって励起される
。書込み動作全体にわたってFVが固定電圧に維持されている場合、回路は機能
するはずであるが、FVを操作することによって強化パフォーマンスが達成され
る。回路およびそのサポート回路の好ましい実施態様では、FVに傾斜部を応用
する。粗いサイクル中、FVは約2Vという固定レベルに保持され、精細サイク
ルの開始時に0Vになる。FVは、精細サイクルの開始時の0Vから精細サイク
ルの終了時の2Vまで直線的に傾斜上昇する。この傾斜は、C5上に蓄積された
電圧に重ねられ、その結果、COLNに印加された高電圧パルスの電圧振幅に重
ねられる。
精細サイクル中、粗いサイクル中の場合のように、Vosは固定電圧に保持さ
れ、発振されない。したがって、セル浮遊ゲートは、読取り電圧がASAMPN
より大きくなるまで精細電圧増加単位で増加し続け、その時点でラッチがセット
され、スイッチT23がオープン状態のままになり、セルは追加のパルスを一切
受け入れなくなる。
同発明の好ましい実施形態の粗いおよび精細プログラミング特性は次の通りで
ある。
粗いパルスの数 45
精細パルスの数 90
最小粗いCHV電圧 11V
最大粗いCHV電圧 21V
最小粗いCOLN電圧 9V
最大粗いCOLN電圧 18V
粗いCHV立上り時間 420mv/μ秒
精細CHV立上り時間 840mv/μ秒
粗いCHVパルス幅(1V時) 100μ秒
精細CHVパルス幅(1V時) 50μ秒
FV傾斜部 0〜2V
Vosパルス波高 1.5V
上記の同発明の実施形態では、両方の一連のプログラミング・パルスの場合、
読取り動作と比較動作によってその一連のパルス用の所望のプログラミング・レ
ベルに達したことが分かると、それぞれの一連のプログラミング・パルスの終了
まで読取り動作と比較動作が実際は継続していても、ラッチはその一連の追加プ
ログラミング・パルスがセルまで通過しないようにブロックする。読取り動作と
比較動作の継続は設計上の任意選択事項であるが、所望の比較が得られたときに
その一連の追加プログラミング・パルスがセルまで通過しないようにブロックす
ることは重要である。というのは、本来は結果としで発生するノイズが後続の比
較動作を妨害し、その一連のより高いパルスがセルまで通過できるようになり、
その結果、所望のプログラミング・レベルを上回るような単一だが大きいプログ
ラミング増分が発生する恐れがあるからである。
本発明については、まず第3図を参照し、マルチ反復プログラミング技法がサ
ンプリングしたアナログ信号を正確に記録できるその能力を決定するようないく
つかの重要なパラメータを備えていることに留意することによって説明すること
ができる。このようなパラメータとしては、以下のものを含むが、以下のものに
限定されない。
1)粗いプログラミング・サイクルから精細プログラミング・サイクルへの降
圧電圧。これは、第1の精細パルスによってプログラミングが発生しないことを
保証するため、すなわち、それが平衡状態に達したときに精細プログラミング・
サイクルの中心にある各精細パルスごとの予想量より大きい電荷増分を浮遊ゲー
ト・セルに加えるために必要なものである。特に、サイクルの中心にある各精細
パルスにより、ほぼ同量の電荷増分がEEPROMセルの浮遊ゲートに発生する
。
2)各精細パルス間の増分電圧増加。
3)各精細パルスのパルス幅。
4)精細パルスの数。
5)各粗いパルス間の増分電圧増加。
6)各粗いパルスのパルス幅。
7)粗いパルスの数。
8)追加の粗いパルスを停止し、最後の粗いレベルを次の精細サイクル用の基
準として保持するためのオフセットであるVOS。
これらのパラメータにより、マルチ反復プログラミング技法がサンプリングし
た信号をどのように記録するか、具体的にはどの程度正確に記録するかが決まる
。すなわち、所与のまたは最小量の時間内にどの程度の解像度で信号が記録され
るかが決まる。より多くの時間があれば、追加の解像度を示すようにこれらのパ
ラメータを調整することができる。しかし、サンプルおよび保持時間劣化、シリ
コン域、リアルタイム・サンプリング・データ転送速度など、その他の要因によ
り使用可能な時間が制限され、したがって、全記録サイクル中のパルス数が制限
される。この制限により、これらのパラメータの範囲は、不揮発性記憶セルの特
性に基づいて、最良パフォーマンス、すなわち、最大解像度、最小信号対雑音比
、アナログ信号の最も正確な格納、最小ひずみなどが得られるように設計されて
いる。実際の実施形態では、このようなセル特性は製造される各種回路間で変動
する。従来の技術では、1)いくつかのパラメータの範囲として必要以上に幅広
い範囲を設定するか、または2)検出した変動と一致するように設定したそれぞ
れの固定製作ツールによって各固定パラメータを調整することにより、このよう
な製造許容誤差または変動の調整を行っていた。
粗い増分、精細増分、パルス数などのパラメータの範囲がより広いため、解像
度が最適化されず、その後の調整が高価かつ時間のかかるものになる。したがっ
て、「シリコン上で」すなわち製作後に、好ましくはウェハ・レベルでまたはパ
ッケージ後の装置内でこれらのパラメータを再プログラミングするための改良さ
れた方法を有することが望ましい。この再プログラミングの結果、以下の利点が
達成される。
1.アルゴリズムでEEPROMセル特性の変動に対応できるようにしながら
、所与のプログラミング・サイクル時間中に許される所与の反復回数で最大解像
度が得られる。
2.精細傾斜が可能な限り浅くなり、そのアナログ・サンプリング電圧に一致
するように精細サイクルでセルをプログラミングできる解像度が増加する。
3.プロセス改良、変更、収縮などの間に格納解像度を維持するためにより強
力なアルゴリズムが作成される。
本発明は、上記のすべてのパラメータの制御および調整に対処するものである
が、それに限定されるわけではない。好ましい実施形態では、ハイまたはロー・
レベルにプログラミングされたEEPROMセルを使用し、検出回路により、一
定のハイまたはローのディジタル論理レベル出力を供給する。第4図は、マルチ
反復プログラミング技法のパラメータを調整するブロックを制御する典型的なE
EPROMセルのブロック図を示している。これらのレベルは、ウェハ・テスト
時にテスタによるなど、装置の外部で実行される方法によってEEPROMセル
にプログラミングされる。これらのプログラミング済みディジタル・レベルによ
ってパラメータがどのように調整されるかについて、以下に説明する。ただし、
ディジタル・レベルについて説明していても、セル内に格納されたアナログ・レ
ベルなど、これに限定されないその他の構成でEEPROMセルを使用すること
は当業者には明らかなはすてある。また、当業者であれは、他の様々な構成でE
EPROMセル以外の記憶装置を使用することも可能である。
本発明の好ましい実施形態は、第3図のFV信号を制御することにより、第1
の2つのパラメータの制御および調整に対処するものである。この2つのパラメ
ータは、第1には粗いサイクルから精細への降圧電圧(VSD)であり、第2に
は各精細パルス間の増分電圧増加である。従来の技術では、第5図に示すように
、電圧FVが精細サイクルの開始時に2vから0vに切り替えられ、精細サイク
ルの終了までに充電によって2vのレベルに戻されていた。この精細サイクルは
90個のパルスから構成されていた。これにより、降圧電圧(VSD)は(2v
−0v=2v)になり、傾斜率は2v/サイクル=2v/90パルス=22.2
mv/パルスに固定されていた。この2つのパラメータは互いに独立しているわ
けではなかった。すなわち、VSDが決定されると、0vからVSDまで充電す
ることにより傾斜率が固定され、またその逆も行われ、傾斜率はVSD/パルス
当たり90電圧増分であった。本発明では、以下に説明するように、これらのパ
ラメータを分離し、それを個別に制御する。
第6図では、固定電圧(FVSTEP)がスイッチSW2に印加される。この
スイッチは、粗いサイクル中は閉じられ、第3図のC1の底板を励起するFVま
でFVSTEPを通過させる。新しいFVについては第5図に示す。これは、精
細サイクルの開始時に、トランジスタT7によって一時的にVSSに切り替えら
れ、次にスイッチSW1によりFVRCTLに切り替えられる。この時点でFV
RCTL上の電圧は約1.5v(アナログ接地基準電圧VAGND)になるので
、FVはVSDまたはほぼ電圧VSD=FVSTEP−(0v+VAGND)に
よりC1の上部ノードを下方結合することになる。ただし、C1の上板ノード上
の寄生キャパシタンスにより、上板電圧の変化は底板FV電圧の変化と正確に等
しくはならないが、これは小さいものなので、結合した電圧の差はごくわずかに
すぎないことに留意されたい。
FVSTEPという電圧をシリコン上で調整し制御できる場合、必要に応じて
各回路上で降圧電圧を所望のレベルに「プログラミング」することができる。第
7図には、FVSTEPの値を制御するための手段を示す。この場合、演算増幅
器OPDRVの出力は抵抗器連鎖R1〜R16に接続されている。抵抗器連鎖の
中間ノードINM(この場合はR8とR9の間)は演算増幅器の負すなわちマイ
ナス入力に接続されている。電圧基準AGND(アナログ接地基準電圧、約1.
5v)は演算増幅器の正すなわちプラス入力に接続されている。これにより、出
力INPは、強制的にノードINMを基準電圧AGNDとほぼ等しくするような
レベルに達する。INPがAGNDより高い電圧になると、R9からR16の間
の抵抗器分割ネットワークへのすべての中間電圧もAGNDを上回ることになる
。この実施形態の場合、R10〜R16には等しい抵抗器を使用しているが、R
9はR10の単位値の7倍になっており、それが中間ノード用の電圧増分1/1
4(INP−AGND)を供給する。好ましい実施形態では、電圧INP=3.
5vであり、各中間ノードは前のものより0.143v小さくなっている。中間
抵抗器ノードと、それによるINPとAGNDとの間の様々な電圧の1つをFV
STEPに接続できるようにするため、pチャネル・トランジスタT24〜T3
7からなるネットワークが1つのスイッチング・ネットワークとして接続されて
いる。(これ以外のスイッチまたは追加スイッチも使用可能である。)信号B0
、B1、B2ならびにそれぞれの反転信号がこのスイッチを制御する。これらは
ディジタル信号であり、ディジタル蓄積レベルを備えた標準のEEPROMセル
を使用してハイまたはローにプログラミングすることができる。これにより、製
作
後に電圧FVSTEPと、それによる降圧電圧VSDを修正し制御することがで
きる。
精細サイクルの高電圧増分の傾斜率は、キャパシタ・インテグレータによって
制御することができるが、他の方法を使用して傾斜制御を実施できることは当業
者には明らかであろう。第8図には、信号FVRCTLを励起する回路を示す。
これは、第6図のスイッチSW1に入力されたものと同じ信号である。演算増幅
器OPDRVとキャパシタC3およびC4は、インテグレータの主要構成要素を
形成する。CKFVによって励起される標準の非オーバラップ・クロック発生器
は、各精細高電圧パルスごとにクロック・パルスを1つずつ供給し、P1はCK
FVと等しい位相を有し、P2は反対の位相を有する。スイッチSW12〜SW
14は、C4からC3に電荷を結合するために使用する。信号FVRESがハイ
の場合、出力INV1はローであり、スイッチSW11が閉じられるので、出力
FVRCTLはスイッチによりマイナス入力OPDRVまで短絡される。これに
より、演算増幅器が標準単一利得モードになり、出力が約1.5v(アナログ接
地基準電圧AGND)に励起され、それが演算増幅器のプラス入力に接続される
。これは、降圧電圧VSDを制御するために精細サイクル中にFVSTEPが参
照されるようにするために必要な開始点であった。FVがFVRCTLに切り替
えられると、FVRESはローになり、出力FVRCTLを解放することができ
る。この時点でC3は放電されており、そこでは0vになっている。CKFVは
ハイであり、C4では0vになっており、AGNDは閉じたスイッチSW13と
SW14によりC4の両側に励起される。
第8図の様々な信号は第5図に示されている。CKFVがロー・レベルになる
たびに、スイッチSW13とSW14が開き、スイッチSW12とSW14が閉
じる。これにより、C4の一方の側が演算増幅器のマイナス入力に接続され、も
う一方の側が信号FVSLOPEに接続される。FVSLOPEがAGND以下
の場合、これによりマイナス入力がローに結合される。その結果発生するプラス
入力とマイナス入力との電位差はOPDRVによって増幅され、出力はハイへの
励起を開始する。出力が上昇するにつれて、マイナス入力がもう一度プラス入力
またはAGNDとほぼ等しくなるまで、C3はマイナス入力をハイに結合する。
その結果発生する出力FVRCTLの増加は、FVに直接転送される。増加の量
は電荷Qに関連し、これはC3からC1に転送される。Q=CVになると、Q4
=(C4)(V4)=Q3=(C3)(V3)になる。ただし、V4はC4での
電圧の変化(AGND−FVSLOPE)であり、V3はFVRCTLの正味増
加すなわち[FVRCTLN−FVRCTL(n−1)]なので、V3=(C4
/C3)V4になる。本発明の好ましい実施形態では、C3はC4より45倍大
きくなるように選択されているが、当然のことながら、これ以外の値も使用可能
である。FVSLOPEが0.5vの場合、それぞれの増分は(1/45)(1
5−0.5v)またはパルス当たり約22mvになるはずである。パルスが90
個の場合、変化の合計は2vになり、従来の技術の従来の傾斜率と等しくなるは
ずである。ただし、増分が異なる場合、FVRCTRLの終了値がFVSTEP
とは異なる可能性があるが、次のサイクルの前に再びFVSTEPに切り替えら
れるはずであることに留意されたい。
しかし、電圧FVSLOPEがシリコン上で調整され制御された場合、FVR
CTLの増分と、それによるFVの傾斜率は必要に応じてプログラミング可能で
ある。次にもう一度第7図を参照すると、FVSTEPのプログラミングに使用
したのと同じ抵抗器連鎖を使用して、FVSLOPEをプログラミングする。(
当然のことながら、個別の回路を使用することも可能である。)この場合、抵抗
器R1〜R7は等しい値のものであり、R8はR1の単位値の7倍になるように
選択されている。前述のように、INMがAGNDとほぼ等しい場合、R1〜R
7の中間ノードは1/14(AGND−0v)という電圧増分を有する。好まし
い実施形態では、FVSLOPEの電圧が0vから0.75vになり、それぞれ
の中間ノードは前のものより約0.107v大きくなる。FVSTEPの制御と
同様、中間抵抗器ノードの1つと、それによる0vとAGNDとの間の様々な電
圧の1つをFVSLOPEに接続できるようにするため、nチャネル・トランジ
スタT40〜T53からなるネットワークが1つのスイッチング・ネットワーク
として接続されている。これ以外のスイッチまたは追加スイッチも使用可能であ
る。信号A0、A1、A2ならびにそれぞれの反転信号がこのスイッチを制御す
る。これらはディジタル信号であり、ディジタル蓄積レベルを備えた標準のE
EPROMセルを使用してハイまたはローにプログラミングすることができる。
これにより、電圧FVSLOPEと、それによるFVの傾斜率をシリコン上で修
正し制御することができる。
第3および第6のパラメータである、3)各精細パルスのパルス幅と、6)各
粗いパルスのパルス幅は、それらを制御するディジタル論理回路への直接ディジ
タル入力によって再プログラミングすることができる。
第4図の高周波クロックCPEDは、クロックの複数の除算を出力として備え
ているクロック分割器を励起する。プログラム可能信号C0およびC1は、4つ
の出力のうちの1つを選択して、CRCK信号を励起する。次に、CRCKの周
期により、各高電圧パルスに許される時間が制御され、それにより、各高電圧パ
ルスのパルス幅が制御される。この方法では、4通りの変動の1つを選択できる
はずである。各種のディジタル論理回路により、これ以外の組合せも容易に実現
でき、アナログ制御の発振器も使用可能であることは、当業者には明らかであろ
う。また、必要に応じて、粗いパルスと精細パルスの幅を別々に独立制御するよ
うな論理回路を追加できることも、明らかであろう。
第4および第7のパラメータである、4)精細パルスの数と、7)粗いパルス
の数は、それらを制御するディジタル論理回路への直接ディジタル入力によって
再プログラミングすることができる。
第4図のCRCKクロックは、使用可能な複数のカウンタ出力を備え、本質的
に高電圧パルスの数をカウントするカウンタを励起する。このカウンタの具体的
な出力は、原則として高電圧制御論理回路を直接励起するはずである。しかし、
各種のカウンタ出力を選択するために、複数のディジタル・マルチプレクサを挿
入することもできる。この場合、このような各種のカウントをHV制御論理回路
で使用して、1つのサイクル中に許される粗いパルスと精細パルスの数を求める
。第4図は、信号QCLRを励起するカウンタのQ10を示している。この実施
形態では、Q10がCRCKの10通りのカウントを示すはずである。信号QC
LRは、いずれかの書込みより先行するクリア動作のために許される時間に使用
する。また、プログラム可能信号D0は、Q55またはQ75のいずれかを選択
し、信号QCRSEを励起する。この信号は、NC=(QCRSE−QCLR)
によ
り、1つのサイクル内の粗いパルスの数NCを求めるために使用する。したがっ
て、QCRSE=Q55の場合、従来の技術のようにNC=55−10=45パ
ルスになる。Q75が選択された場合は、NC=65になり、D0のプログラミ
ング・レベルによってパルスの数が制御される。同様に、プログラム可能信号d
1は、Q145またはQ185のいずれかを選択し、信号QFを励起する。1つ
のサイクル内の精細パルスの数NFはNF=(QF−QCRSE)であるので、
QFがQ145を選択し、QCRSEがQ55を選択した場合、従来の技術のよ
うに、NF=145−55=90パルスになる。QFがQ185を選択し、QC
RSEがQ75を選択した場合は、NF=110パルスになり、D0のプログラ
ミング・レベルによってパルスの数が制御される。当然のことながら、複数のプ
ログラム可能信号によって複数のカウントを選択することもできる。また、各種
のディジタル論理回路により、これ以外の組合せも容易に実現できることは、当
業者には明らかであろう。
第5のパラメータである、5)各粗いパルス間の増分電圧増加は、第9図に示
す回路を改変することによって調整することができる。この回路では、キャパシ
タ分割器ネットワークを使用して、CHVとVSSとの間の基準を確立する。次
に、この基準は、INCOMPによってアナログ接地レベルAGNDと比較され
、それがT31を励起し、それがT30を励起し、それがCHVを調整する。C
HVレベルが低すぎる場合、この基準はAGNDより低くなり、INCOMPの
出力がより高くなり、T31をオンにする。次に、T31がT30のゲートをよ
り低いレベルに励起し、その励起強度を低減し、CHVがより高くなるようにす
る。CHVが高すぎる場合は、この逆が行われる。CRCKの各増分により、複
数のフリップフロップが1つのカウンタとして動作する。複数のフリップフロッ
プのそれぞれの出力は1組のトランジスタを励起し、そのトランジスタがVSS
またはAGNDを複数のキャパシタのそれぞれの一方の側に励起する。第9図に
示すこれらのキャパシタC1〜C6は、共通基準ノードに接続され、キャパシタ
分割器ネットワークの一部を形成する。信号CPEDは、基準ノードをAGND
にリセットし、その結果、それが既知のレベルから始まるようになる。その場合
、それぞれのカウントにより、異なる組合せのキャパシタC1〜C6がAGND
に接
続され、その結果、CHVまたはVSSには一切変化が起こらず、C10が基準
ノードを結合してほぼAGNDレベルに戻すように所定の量だけCHVが増加す
る。図示の通り、C1〜C6にはユニット・キャパシタを使用し、C2はC1の
2倍であり、C3はC2の2倍の大きさになっている。このため、CRCKのカ
ウントごとにCHVが同じだけ増加する。当然のことながら、各パルス間の各種
増分とともに各種の割合を使用することも可能である。その結果発生する増分V
Cは電荷の量Qから検出され、その量はC10からC1に転送しなければならず
、キャパシタンスの単位増加はそれぞれのパルスによってVSSに接続される。
この場合、Q10=(C10×VC)=Q1=(C1)(AGND)なので、V
C=AGND(C1/C10)になる。プログラム可能信号E0はスイッチSW
1を閉じ、そのスイッチがキャパシタC11をC10と並列に接続し、それによ
り、その値が変化する。これは、粗いパルス間の増分電圧VCを直接変更するも
のである。当然のことながら、並列な複数のキャパシタとともに複数のスイッチ
を使用することも可能である。
第8のパラメータは、電圧基準をプログラミングする回路への直接ディジタル
入力によって再プログラミングすることができる。この電圧基準は、キャパシタ
入力上で切り替わり、それにより残りのキャパシタへのその結合を改変し、その
結果、比較器の入力に結合されたVOSの量を改変することができる。第10図
の信号VOSPROは、T47のドレインに接続されたものとして示されている
。VOSENがハイになると、VOSがVSSとVOSPROの間で切り替えら
れる。VOSPROがAGNDと等しい場合、VOSは0vから1.5vに切り
替わり、第3図のキャパシタC2を励起し、このキャパシタが従来の技術で説明
したようにC1とT8のゲートに結合する。FVSTEPおよびFVSLOPE
と非常によく似た方法で、VOSPRO電圧を選択するためのプログラム可能マ
ルチプレクサにより、抵抗器ストリング基準を確立することができる。実際に、
プログラム可能信号F0〜F2によって励起された追加の1組の多重化トランジ
スタとともに、第7図と同じ抵抗器ストリングを使用することができる。
図に示していないもう1つの方法は、様々なサイズのキャパシタを第2図のC
1とC2に切り替え、それによって様々なキャパシタの割合とそれによるVOS
オフセットを変更するような、何らかのマルチプレクサ・ネットワークを使用す
る方法である。当然のことながら、オフセット技法を備えた比較器によるその他
の方法も様々な方法でプログラム可能である。たとえば、差動比較器を使用する
場合、複数のディジタル・ビットまたは1つのアナログ信号を使用して、バイア
ス電流の量を差動ステージの一方の側に切り替えることができるはずである。こ
れにより、出力が平衡状態に達するように、入力上のオフセット電圧が電流の変
化を補正するはずである。
本発明の好ましい実施形態についてここに開示し説明してきたが、本発明の精
神および範囲を逸脱せずに形式および細部の様々な変更が可能であることは、当
業者には明らかであろう。
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(81)指定国 EP(AT,BE,CH,DE,
DK,ES,FR,GB,GR,IE,IT,LU,M
C,NL,PT,SE),OA(BF,BJ,CF,CG
,CI,CM,GA,GN,ML,MR,NE,SN,
TD,TG),AP(KE,MW,SD,SZ,UG),
AM,AT,AU,BB,BG,BR,BY,CA,C
H,CN,CZ,DE,DK,EE,ES,FI,GB
,GE,HU,JP,KE,KG,KP,KR,KZ,
LK,LR,LT,LU,LV,MD,MG,MN,M
W,MX,NL,NO,NZ,PL,PT,RO,RU
,SD,SE,SG,SI,SK,TJ,TT,UA,
UZ,VN
(72)発明者 ブライス,トレバー
アメリカ合衆国 95035 カリフォルニア
州・ミルピタス・スペリアー ロード
782
(72)発明者 カーン,サカバット
アメリカ合衆国 95051 カリフォルニア
州・サンタ クララ・ハルフォード
1700・ナンバー・124
(72)発明者 エングー,ローレンス
アメリカ合衆国 94062 カリフォルニア
州・レッドウッド シティ・ハイド スト
リート・105