JPH09512380A

JPH09512380A - アナログ信号を記録する反復方法

Info

Publication number: JPH09512380A
Application number: JP8525635A
Authority: JP
Inventors: ソワーズ，デービッド; ブライス，トレバー; カーン，サカバット; エングー，ローレンス
Original assignee: インフォメーション・ストレジ・デバイシーズ・インコーポレーテッド
Priority date: 1995-02-23
Filing date: 1995-02-23
Publication date: 1997-12-09
Also published as: KR970702563A; WO1996026523A1; AU1968995A; CA2186141C; EP0757836A4; CA2186141A1; EP0757836A1

Abstract

(57)【要約】その後の再生のためにオンチップ・トリミング技法によりアナログ信号を記録するための反復方法の調整および制御のための方法および装置である。本発明により、より厳密な制御を可能にし、その結果、所与のまたは最小限の時間内により高解像度のアナログ信号サンプル記憶を可能にするように、チップ製作後のマルチ反復プログラミング技法用に様々なパラメータの設定が可能になる。このようなパラメータとしては、以下のものを含むが、以下のものに限定されない。すなわち、粗いプログラミング・サイクルから精細プログラミング・サイクルへの降圧電圧［ＶＳＤ］と、各精細パルス間の増分電圧増加と、各精細パルスのパルス幅と、精細パルスの数［Ｎｆ］と、各粗いパルス間の増分電圧増加［ＶＣ］と、各粗いパルスのパルス幅と、粗いパルスの数［ＮＣ］と、追加の粗いパルスを停止し、最後の粗いレベルを次の精細サイクル用の基準として保持するためのオフセット［ＶＯＳ］である。

Description

【発明の詳細な説明】アナログ信号を記録する反復方法発明の背景１．発明の分野：本発明は、アナログ信号が記憶セルに直接格納され、記憶セルから読み戻される、不揮発性集積回路アナログ信号記録再生装置に関する。２．従来の技術：出願番号第０７／５８８９４９号では、高密度集積回路アナログ信号記録再生システムを開示しているが、このシステムでは、アナログ入力信号が複数回サンプリングされ、次に、追加のサンプルが取られて一時的に保持されると、前の１組のアナログ信号サンプルが同数の記憶場所またはメモリ・セル、好ましくはＥＥＰＲＯＭセルに同時にロードされる。このシステムの読取りプロセスおよび回路は、それぞれの電気的に変更可能なＭＯＳ記憶素子をソース・フォロワー構成で接続しており、この構成は浮遊ゲート記憶電荷（電圧）の変動と出力電圧の変動との間の１対１の関係をもたらし、負荷特性には反応しない。このシステムの書込みプロセスおよび回路はマルチ反復プログラミング技法を提供し、一連の粗いパルスはセルを所望の近似値にプログラミングし、最後の粗いパルスに関連する一連の精細パルスは所望の最終プログラミング・レベルまで精細増分単位でそれぞれのセルをプログラミングするのに使用される。この反復書込みプロセスは、出願番号第０７／６３６８７９号にも詳しく開示されており、全般的にこれらの開示による製品は、そのＩＳＤ１０１６装置として、本発明の譲受人であるＩｎｆｏｒｍａｔｉｏｎＳｔｏｒａｇｅＤｅｖｉｃｅｓ社より販売されている。発明の簡単な概要後での再生のためにオンチップ・トリミング技法によりアナログ信号を記録するための反復方法の調整および制御のための方法および装置である。本発明により、より厳密な制御を可能にし、その結果、所与のまたは最小限の時間内により高解像度のアナログ信号サンプル記憶を可能にするように、チップ製作後のマルチ反復プログラミング技法用に様々なパラメータの設定が可能になる。このようなパラメータとしては、以下のものを含むが、以下のものに限定されない。１）粗いプログラミング・サイクルから精細プログラミング・サイクルへの降圧電圧。これは、第１の精細パルスによってプログラミングが発生しないことを保証するため、すなわち、それが平衡状態に達したときに精細プログラミング・サイクルの中心にある各精細パルスごとの予想量より大きい電荷増分を浮遊ゲート・セルに加えるために必要なものである。特に、サイクルの中心にある各精細パルスにより、ほぼ同量の電荷増分がＥＥＰＲＯＭセルの浮遊ゲートに発生する。２）各精細パルス間の増分電圧増加。３）各精細パルスのパルス幅。４）精細パルスの数。５）各粗いパルス間の増分電圧増加。６）各粗いパルスのパルス幅。７）粗いパルスの数。８）追加の粗いパルスを停止し、最後の粗いレベルを次の精細サイクル用の基準として保持するためのオフセットであるＶＯＳ。図面の簡単な説明第１図は、本発明によるアナログ記憶装置のメモリ・アレイと関連回路の一部の概略回路図である。第２図は、本発明の代替かつ好ましい実施形態によるアナログ記憶装置のメモリ・アレイと関連回路の一部の概略ブロック図である。第３図は、第２図に関する詳細概略図である。第４図は、マルチ反復プログラミング技法パラメータを調整するためのブロックを制御する典型的なＥＥＰＲＯＭセルのブロック図を示している。第５図は、精細サイクルの開始時に電圧ＦＶが２ｖから０ｖに切り替えられ、精細サイクルの終了時までに電圧が２ｖのレベルに戻されるという従来の技術を示している。第６図は、スイッチＳＷ２に印加される固定電圧（ＦＶＳＴＥＰ）を示す回路図であり、このスイッチは粗いサイクル中に閉じられ、第３図のＣ１の底板を励起するＦＶまでＦＶＳＴＥＰを通す。第７図は、ＦＶＳＴＥＰの値を制御するための回路を示す回路図である。第８図は、信号ＦＶＲＣＴＬを励起する回路を示す回路図である。第９図は、各粗いパルス間の増分電圧増加を調整するように変更可能な回路を示す回路図である。第１０図は、信号ＶＯＳを発生するための回路を示す回路図である。発明の詳細な説明本発明の好ましい実施形態では、１９９１年１月２日に出願された関連米国特許出願第０７／６３６８７９号に開示された集積回路アナログ記録および後続再生のためにＭＯＳ記憶セルに信号サンプルを反復書込みするための方法および装置の大幅ま改良を説明する。この改良の特徴と、好ましい実施形態が動作する予定の環境を理解するための基礎となるように、上記の特許出願の開示内容の大部分を本明細書で繰り返し説明する。まず、第１図を参照すると、同発明の基本実施態様が分かる。この図は、比較器ＣＯＭＰと、ラッチと、高電圧（ＨＶ）スイッチと、列負荷とから構成される１列ドライバと、スイッチＣＭ１〜ＣＭｍを含む列マルチプレクサと、ｎ行×ｍ列のトランジスタ対ＳｎｍおよびＦｎｍから構成されるメモリ・アレイとを備えた、典型的なメモリ・アレイの一部分を表している。当然のことながら、この図は、１つの具体的な実施形態を示すものであり、たとえば、複数の列ドライバをアレイに多重化する（または多重化しない）ことも可能なので、それぞれの列ドライバを複数レベルでアレイに多重化することなども可能である。また、この図は単一共通ノードＶＣＣＡを示しているが、これは各種ノードに同じように分離することも可能である。同発明の第１の実施形態を説明するため、高電圧スイッチが単純なスイッチとして示されているが、本明細書で開示する他の実施形態では、同じスイッチが２つのスイッチから構成され、そのために使用可能な典型的な時間内に記憶セルをより正確にプログラミングするために精細調整電圧を粗い電圧に重ねる手段も伴う。記録は次の手順で行われる。まず、書き込むべき（プログラミングすべき）セルが消去（クリア）される。これは、そのセルのドレインを低電圧に維持しながら、クリア・ゲートＣＧｎに高電圧を印加することによって行われる。この実施形態の回路では、メモリの他の部分に記録されたアナログ・サンプルを妨害せずに各行の個別クリアを容易にするために、各行が独立した接続部を備えている。低ドレイン電圧は、ＶＣＣＡに低電圧を印加することによって達成される。クリア・ゲートの高電圧により浮遊ゲート・トランジスタが導電状態になるので、低電圧がドレインに転置される。また、列および選択ゲートによりドレイン電圧を印加することも可能なはずである。書き込むべき電圧はＡＮＡＬＯＧＩＮに印加され、ラッチをセットしてＨＶスイッチをオンにするためにセット信号が印加され、ＣＬがローになり、すべてのＣＧ線がローになり、所望の列多重化線（ＣＭｍ）と選択ゲート線（ＳＧｎ）がハイになる。未選択の列と行ではそれぞれのＣＭ線とＳＧ線がローになる。次に、第１の高電圧パルスがＨＶに印加され、ＣＭｍおよびＳＧｎトランジスタを介してアドレス指定されたセルのドレインに印加される。ＣＭｍおよびＳＧｎでのレベルは、セル・ドレインまで所望のレベルを通過させるのに十分なレベルでなければならない。同発明の好ましい実施形態では、ＣＭとＳＧがＨＶより高いので、調整済み信号であるＨＶは電圧の損失なしにドレインに接続される。また、ドレインまで所望のレベルを通過させるために、ＣＭまたはＳＧあるいはその両方を調整することも可能なはずである。ＨＶがドレインに印加されるので、ＶＣＣＡも正になる。同発明の好ましい実施形態では、手順のこの時点でのＶＣＣＡレベルが約７ボルトになるが、これはＦｎｍトランジスタが本来、フォロワー・アクションによってＶＣＣＡを引き上げる最大レベルより高いものである。（ただし、ＣＧｎはＶＳＳになっているが、強力にクリアすることが可能でも、浮遊ゲートへの静電結合によりそのトランジスタが導電することに留意されたい。）その目的は、ＶＣＣＡへの電流経路のために列電圧が抑圧されたものにならないようにすることである。ＶＣＣＡの非抑圧はＶＣＣＡが浮遊できるようにすることによって達成されるはずであるが、これは、キャパシタンス値が小さいＶＣＣＡノードと、ソース・インピーダンス値が低い高電圧ソースにとって十分なものであると思われる。一般にこのような値は実際に発生しないものである。セルがこのような書込み状態になると、浮遊ゲートからドレインへの電子のトンネル現象が発生し、その結果、浮遊ゲートに存在する正の電荷が最終的に増加する可能性がある。好ましい実施形態では所与の期間後にＨＶ（およびＶＣＣＡ）がローになり、他のノードへの不要な摂動を回避するように放電率が制御される。次にセルは読取りモードに構成される。ＣＬがハイになり（現行負荷を列に接続する）、同じセルをアドレス指定された状態に維持するためにＣＭｍとＳＧｎがハイのままになり（必ずしも、以前と同じ高電圧になっているわけではない）、ＶＣＣＡが正の電圧になる。ただし、この構成は、ＶＣＣＡノードが接地されるディジタル・メモリからの反転であることに留意されたい。Ｓｎｍトランジスタと列多重化トランジスタ（複数も可）の全抵抗は、負荷の有効抵抗に比べて小さいはずである。クリア・ゲートＣＧｎ電圧は、電圧蓄積範囲を最適化するように選択された固定レベルになり、同発明の好ましい実施形態の場合、ＶＣＣＡとＣＧｎはどちらも４Ｖに接続されている。次にその列上で出力される電圧がΛＮＡＬＯＧＩＮと比較される。ＥＮはハイになり、ＡＮＡＬＯＧＯＵＴがＡＮＡＬＯＧＩＮより大きい場合、比較器の出力がハイになり、ラッチをリセットする。その結果、ＨＶスイッチが開き、後続のＨＶパルスはセルに接続されなくなる。（通常、このような高電圧パルスの振幅は連続して増加する）。しかし、ＡＮＡＬＯＧＯＵＴがＡＮＡＬＯＧＩＮより小さい場合、ラッチがセットされたままになり、次のＨＶパルスがセルに印加され、セルは追加増分量のトンネル電流を得る。比較に達するか、最大数のサイクルに達成するまで、セルは書込みモードとその後の読取りモードで交互に構成される。記録を再生するために、回路は連続して読取りモードに構成される。この構成とセル動作条件は書込み比較時とまったく同じであり、その結果、正確な複製が行われる。各高電圧反復の結果発生するＥＥＰＲＯＭ浮遊ゲートの電圧増分が可能な限り小さいと、アナログ記録の解像度が改善される。市販の音声記録装置の場合、解像度は同等のディジタル解像度の６ビットから１６ビットの範囲になる。ここで使用する記録方法では、浮遊ゲート上の電圧が各高電圧パルス中に増分される。達成される解像度は、高電圧書込みパルスの幅と、各連続パルス間の電圧増分の量とに依存する。パルス幅が狭いか、高電圧パルスの電圧増分が小さくなるか、あるいはその両方により、解像度の改善（すなわち、電圧増分の減少）が達成される。しかし、これは、同じ範囲の浮遊ゲート電圧（すなわち、同じ動的範囲）をカバーするには、印加する高電圧パルスの数を増加する必要があることを意味する。所与の記録アーキテクチャでは、次の行の書込みを開始する前に１行分の書込みを実行するための所与の時間が用意されている。これにより、印加可能なパルスの数が制限され、その結果、達成可能な解像度が制限される。範囲全体にわたって高電圧パルスが直線的に増加する場合、増分するたびにほぼ等しい増分が浮遊ゲートにもたらされるはずである。第１の数パルス（一般に消去サイクルに続くものと思われる）により、おそらく後続パルスより増分が大きくなるはずであるが、これは重大な例外である。第２図に示す同発明の好ましい回路で使用する技法では、２回のバースト分の電圧パルスを使用する（この方法はより多くのバーストに拡張することも可能である）。第１のバースト分のパルスは単調に増加する電圧レベルを有する（弱いプログラミングのセルを生成するレベルから始まり、強いプログラミングのセルを生成するレベルで終わる、すなわち、８ボルトから１８ボルトまで）。これらを粗いパルスと呼ぶことにする。セルが追加パルスによって所望のレベルを超えるレベルにプログラミングされるような点に達するまで、粗いパルスがセルに印加される。次に、隣接パルス間の電圧増分が低減された第２のバースト分のパルスが印加される。これらは精細パルスと呼ぶ。精細バースト内の第１のパルスの電圧レベルは、セルに印加される最後の粗いパルスのレベルに関連する。これは同一レベルであるが、わずかに高くなるか、またはわずかに低くなる可能性があるが、重要なのは、それが最後の粗いパルス波高の関数である点である。セルが所望のレベルにプログラミングされるまで、精細パルスがセルに印加される。また、精細パルスの電圧レベルも単調に増加する値を有する可能性があるが、電圧増分は粗いサイクル中の増分よりかなり小さい。精細パルスは、粗いパルスより幅も狭いものになる可能性がある。この方式では、浮遊ゲート電圧の解像度は、精細サイクル中に達成される電圧増分によって決定される。しかし、電圧範囲は粗いサイクルによって決定される。以下の場合の理想的な状況について検討する。Ｖｒ＝動的電圧範囲Ｖｃ＝粗いパルス中の浮遊ゲート電圧増分Ｖｆ＝精細パルス中の浮遊ゲート電圧増分ＮＣ＝粗いパルスの数Ｎｆ＝精細パルスの数この場合Ｎｃ＝Ｖｒ／ＶｃＮｆ＝Ｖｃ／ＶｆであってＮ_total＝ＮＣ＋Ｎｆである。しかし、回路がこの２重（またはマルチ）増分技法を使用せず、同じ解像度を必要とする場合、範囲をカバーするのに必要なパルスの総数は次のようになると思われる。Ｎ_total＝Ｖｒ／Ｖｆ＝Ｖｒ／（Ｖｃ／Ｎｆ）＝Ｎｃ*Ｎｆ一例として、範囲が１Ｖであり、粗い増分が０．１Ｖであり、精細増分が１０ｍＶであると想定する。この２重増分技法を使用すると合計２０通りの高電圧が必要になるのに対し、規模が均一に増加するパルスでは１００パルスが必要になるはずである。実際には、必要なパルスの数は上記の理想的な場合より多くなる。その理由は次の通りである。１）印加した高電圧信号とその結果発生する浮遊ゲート上の電圧との関係（たとえば、トンネルしきい値の変動）を変化させるような製造許容誤差に対処するために、より低いレベルの粗い高電圧パルスを開始し、理想の高レベル以上まで継続しなければならない。いずれの技法を使用する場合でも、これは必要なことである。２）単一の粗いステップの電圧範囲全体をカバーするのに十分な数の精細パルスが存在しなければならない。上端ではこれは１）の問題と同様であるが、下端ではその技法を実施するのに使用する回路での実用性によることになる。２重増分（粗い／精細）技法を使用する回路のブロック図を第２図に示す。第１図の構成要素に加え、余分なスイッチＳＷ２と、トランジスタＴ１、Ｔ２、Ｔ３と、キャパシタＣ１と、電圧総和接合部とが存在する。回路を初期設定するため、ＣＬセットにパルスを印加してラッチをセットし、ＣＥＮをハイに設定してＳＷ２を閉じ、ＲＣＡＰＥＮにパルスを印加してＣ１を放電する。次に、粗いパルスのバーストをＣＨＶに印加し、その結果、セルにも印加する。ただし、前述のように、ラッチはセットしたままになり、ＳＷ１は閉じるものとする。基本回路と比較した場合、この実施態様での重要な違いの１つは、ＣＨＶからＣＯＬＮへの接続がトランジスタＴ１によることである。Ｔ１はそのゲート上に電圧を必要とするが、これはＳＷ２とＴ２によって供給されるものである。セル電圧が読み取られ、ＡＮＡＬＯＧＩＮと比較される間に、ＣＯＬＮ上の電圧に電圧Ｖｏｓが加えられる。Ｖｏｓの値は、単一粗いパルスから得られる浮遊ゲート電圧増分と等しいか、またはそれよりわずかに大きくなる。ＡＮＡＬＯＧＩＮとの比較を行う前にＶｏｓを加えると、本来の発生時期より粗いパルス１つ分早く、ラッチが確実にリセットされる。この時点では、ラッチがリセットされ、その結果、セルは、所望のレベルよりわずか粗い増分１つ分低いレベルにプログラミングされる。また、比較前の最後の粗いパルスに対応するＴ１上のゲート電圧はＣ１に蓄積される。次に、ＣＬセットにパルスを印加することによってもう一度ラッチがセットされ、ＣＥＮがローになってＳＷ２を開き、第２のバースト分の高電圧（精細）パルスがＣＨＶに印加される。これらのパルスはすべて最大振幅のものであるが、Ｔ１によりＣＯＬＮ上に転送される電圧は、Ｃ１上の蓄積レベルとＴ１のフォロワー・アクションとに依存する。Ｃ１上の蓄積レベルは信号ＦＶによって変調されるが、この信号は、好ましい実施形態では、精細サイクルの開始時にロー・レベル（ＶＳＳ）から始まり、精細サイクルの終了時により高いレベル（２Ｖ）まで上昇する傾斜である。したがって、精細サイクル中にセルに接続される高電圧パルスの規模は、粗いサイクル中に達する最高値に依存し、ＦＶによって決まるように振幅が増加する。粗いサイクルの場合、それぞれの高電圧パルス後にセル電圧が読み取られ、ＡＮＡＬＯＧＩＮと比較される。しかし、精細サイクル中にＶｏｓはＶＳＳに保持され、セル電圧は比較が行われるまで精細増分単位で増分される。第３図は、回路の詳細概略図を示している。Ｔ２、Ｔ３、Ｔ４、Ｔ６、Ｔ８はＣ１およびＣ２とともにオフセット取消し比較器を形成し、Ｔ５、Ｔ７、Ｔ９、Ｔ１０、Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４は追加利得ステージおよびラッチを形成し、Ｔ１５、Ｔ１６、Ｔ１７、Ｔ１８、Ｔ２３、Ｃ３は高電圧スイッチを形成し、Ｔ１９、Ｔ２０、Ｔ２１、Ｔ２２、Ｔ２４、Ｃ４はもう１つの高電圧スイッチを形成し、Ｃ５は保持キャパシタであり、Ｔ２９はソース・フォロワーとして動作する。書込み手順は消去サイクルから始まる。以下の説明では、アドレス指定したセルがすでに完全に消去されているものと想定する。読取り時にセルは、前述のようにソース・フォロワー・モードで構成される。信号ＶＣＬは、Ｔ３０、Ｔ３１、Ｔ３２がＶＳＳへの負荷として機能するようにＴ３２にバイアスをかける。（Ｔ３０は、ＣＯＬＮノードでの電圧降伏を増加するために含まれている。）この技法は、メモリ・アレイにとってより伝統的な配置でセルを構成する場合にも使用可能であるが、逆転（たとえば、セルとＣＯＬＮとの間）が必要であると思われる。加され、正のパルスがＲＣＡＰＥＮに印加される。これにより、ラッチがセットされ（ＨＶＥＮがハイになる）、Ｃ５が０Ｖに放電される。ＶＣＯＭＰは、Ｔ４とＴ５が高インピーダンス負荷装置として機能するようにバイアスを加える。同様に、ＶＣＯＬＨＶにより、Ｔ１８とＴ２２が付加装置、この場合はＶＳＳとし最初はローに保持される。ＣＬは、書込み時はローになり、読取り時はハイになる。ＥＥＰＲＯＭセルに書き込む必要がある電圧がＡＳＡＭＰＮに印加される。粗いサイクルの第１の高電圧パルスはＣＨＶに印加される。通常、これは、約１がローなので、Ｔ１７はオフになり、Ｔ２３のゲート上の電圧はＣ３上のＣＨＶ傾斜の結果として上昇する。Ｔ２３のゲート上のその他のキャパシタンスはＣ３と比較すると小さく、その結果、容量または電圧分割がほとんど発生しない。また、Ｔ２３自体の自己ブートストラップ効果もあるので、Ｔ２３のゲートの電圧はＣＨＶにほぼ匹敵する量だけ増加する。Ｔ２３のゲート上の開始電圧は（ＶＣＣ−Ｖｔ）すなわち約４Ｖだったので、通常通りＶｔが約１Ｖの場合、トランジスタＴ２３は完全にオンになり、ＣＨＶはＣ４まで導電される。構成要素Ｔ１５、Ｔ１６、Ｔ１７、Ｔ１８、Ｔ２３とＣ３は、ＨＶＥＮによって使用可能になった高電圧スイッチのように動作する（このスイッチの他の実施態様も可能である）。同様に、Ｔ２４を使用するもう１つのスイッチも導電し、Ｃ５が（ＣＨＶ−Ｖｔ）まで充電される。すなわち、Ｖｔの降下はＴ２５による。次に、Ｔ２９が導電し、ＣＯＬＮが（ＣＨＶ−Ｖｔ−Ｖｔｎ）まで上昇可能になる。Ｖｔは（Ｔ２５の）強化しきい値であり、Ｖｔｎは固有トランジスタＴ２９のしきい値である。この場合、Ｔ２８のＶｔはＴ２５未満またはそれと等しいと想定する。このため、ＣＨＶパルスがＣＯＬＮに印加され、続いてセルに印加され、しきい値により少量の電圧降下が発生する。ＣＨＶがそのロー・レベルに戻った後、セルから読み取をかけ、オフセットを取り消す。Ｔ７ゲートは（一致する）Ｔ８と同じ電圧を有し、そのソースはＶＳＳになっているので、インバータＴ５、Ｔ７、Ｔ９も線形取りモードで構成されているので、セル電圧はＣ１に結合されている。Ｃ１のＬＨＳ上の電圧の変化はＴ８のゲートに結合されている。（Ｔ６による電荷損失が重要である。）同時に、正の信号がＶｏｓに印加され（好ましい実施形態では、これは１．５Ｖであり、接地されたアナログ信号から得られる）、追加の電荷をＴ８に結合する。キャパシタＣ２の値は、各粗いパルス中に浮遊ゲート上に発生する電圧増分よりわずかに大きい電圧と同等の電荷を結合するように選択される。インバータはその線形領域内にあるので、Ｔ８のゲートでの変化により、それに対応してＴ８のドレインで変化が発生し、インバータの利得が掛けられる。Ｔ６さいサイズに保たれている。この結合は、大きさが等しく向きが反対の位相の信号の範囲内で、同等のキャパシタをＴ８のゲートに接続することによってさらに低減することができる。これはＴ６と同様の「ダミー」トランジスタにすることができ、あるいはしばしば行われるように、Ｔ６と並列で反対信号によって励起されるＰチャネル・トランジスタにすることもできる。しかし、このようなステップは行われていない。というのは、ここでもたらされるオフセットは、基準回路を含むすべての同様の回路で等しくなる体系的オフセットであり、したがって、取り消されるものである。トランジスタの差動入力対によるものなど、他の技法のいずれかで比較器が実現されている場合、最終的にランダム・オフセットは記録されたセル電圧の上に重ねられる。したがって、比較器回路は少数の構成要素で実現される。インバータ（および後続ステージＴ７）の利得は、高インピーダンス負荷装置を使用することによって増加することができる。この実施態様の場合、その飽和領域内で電流ミラー装置Ｔ４およびＴ５を使用することによって、高インピーダンスが達成される。０によってローに保持されていたが、この時点では増幅非反転差異レベルをもたらし、追加利得ステージとして機能できるようになる。トランジスタＴ１１〜Ｔ１４は、最後の利得ステージを備えた相互結合ラッチ配置に接続されたＣＭＯＳＮＡＮＤゲートを形成する。トランジスタＴ５、Ｔ７、Ｔ９、Ｔ１０は、利得ステージとラッチという２重機能を果たす。セル電圧にＶｏｓによって発生した０．２Ｖのオフセットを加えたものがＡＳＡＭＰＮより小さい場合、ラッチはセットしたままになり（ＨＶＥＮはハイになる）、セル電圧に０．２Ｖを加えたもラッチがリセットされる。比較器は、１ｍＶ程度の入力差に対して敏感である。Ｔ６結合による体系的オフセットは約１７ｍＶであり、これはチップ全体にわたって２ｍＶの範囲内で一貫しているものと予想される。３ｍＶの過励振の場合、ラッチは１マイクロ秒で最終論理状態に落ち着く。する。ラッチがセットされている限り、スイッチは使用可能になっており、規模が連続して増加するＣＨＶパルスがセルに印加される。ラッチがリセットされた後、スイッチは使用禁止になる。ＣＨＶパルスは供給され続ける可能性があるが、このパルスはスイッチ・トランジスタＴ２３を通過せず、追加の粗いパルスは一３がオープン状態のままになると、Ｔ２５のダイオード・アクションにより、達成した最高値が保持される（ＲＣＡＰＥＮがローに保持される）。ＣＨＶパルスは、その電圧レベル（およびパルス数）がセルを強力にプログラミングするのに十分なものになるまで継続する。この好ましい設計およびプロセスでは、最大ＣＨＶレベルは２１Ｖである。最後の粗いＣＨＶパルス後、列ドライバ回路内のすべてのラッチがセットされているはずである（ただし、すべてのＡＳＡＭＰＮ電圧レベルが動的信号範囲内にあるものとする）。れ、ラッチをリセットし、第１のスイッチを使用可能にする。もう１つのバースト分のＣＨＶパルスが供給されるが、今回は規模が等しい（２１Ｖ）が反復期間は粗いパルスの半分である。パルス持続時間が短くなっているので、各高電圧パルス中にトンネルによってより少量の電荷を浮遊ゲート上まで通過させることができると同時に、より小さい電圧増分のパルスを増加させることができる。回路に入力されるＣＨＶパルスは最大振幅のものであるが、ＣＯＬＮに印加される電圧はＴ２９のゲートと高電圧蓄積キャパシタ上の蓄積電圧によって決まる。ＣＨＶにつれてＣＯＬＮが上昇すると、ゲート上への結合アクションにより、ゲート電圧が最後の粗いパルス中に存在したものとまったく同じレベルに戻り、その結果、ＣＯＬＮに印加されたレベルが最後の粗いパルス中に印加されたものと同じレベルになる。しかし、回路内には、ＣＯＬＮ電圧に対する調整を行うための備えが用意されている。Ｃ５の底板はもう１つの外部信号ＦＶによって励起される。書込み動作全体にわたってＦＶが固定電圧に維持されている場合、回路は機能するはずであるが、ＦＶを操作することによって強化パフォーマンスが達成される。回路およびそのサポート回路の好ましい実施態様では、ＦＶに傾斜部を応用する。粗いサイクル中、ＦＶは約２Ｖという固定レベルに保持され、精細サイクルの開始時に０Ｖになる。ＦＶは、精細サイクルの開始時の０Ｖから精細サイクルの終了時の２Ｖまで直線的に傾斜上昇する。この傾斜は、Ｃ５上に蓄積された電圧に重ねられ、その結果、ＣＯＬＮに印加された高電圧パルスの電圧振幅に重ねられる。精細サイクル中、粗いサイクル中の場合のように、Ｖｏｓは固定電圧に保持され、発振されない。したがって、セル浮遊ゲートは、読取り電圧がＡＳＡＭＰＮより大きくなるまで精細電圧増加単位で増加し続け、その時点でラッチがセットされ、スイッチＴ２３がオープン状態のままになり、セルは追加のパルスを一切受け入れなくなる。同発明の好ましい実施形態の粗いおよび精細プログラミング特性は次の通りである。粗いパルスの数４５精細パルスの数９０最小粗いＣＨＶ電圧１１Ｖ最大粗いＣＨＶ電圧２１Ｖ最小粗いＣＯＬＮ電圧９Ｖ最大粗いＣＯＬＮ電圧１８Ｖ粗いＣＨＶ立上り時間４２０ｍｖ／μ秒精細ＣＨＶ立上り時間８４０ｍｖ／μ秒粗いＣＨＶパルス幅（１Ｖ時）１００μ秒精細ＣＨＶパルス幅（１Ｖ時）５０μ秒ＦＶ傾斜部０〜２ＶＶｏｓパルス波高１．５Ｖ上記の同発明の実施形態では、両方の一連のプログラミング・パルスの場合、読取り動作と比較動作によってその一連のパルス用の所望のプログラミング・レベルに達したことが分かると、それぞれの一連のプログラミング・パルスの終了まで読取り動作と比較動作が実際は継続していても、ラッチはその一連の追加プログラミング・パルスがセルまで通過しないようにブロックする。読取り動作と比較動作の継続は設計上の任意選択事項であるが、所望の比較が得られたときにその一連の追加プログラミング・パルスがセルまで通過しないようにブロックすることは重要である。というのは、本来は結果としで発生するノイズが後続の比較動作を妨害し、その一連のより高いパルスがセルまで通過できるようになり、その結果、所望のプログラミング・レベルを上回るような単一だが大きいプログラミング増分が発生する恐れがあるからである。本発明については、まず第３図を参照し、マルチ反復プログラミング技法がサンプリングしたアナログ信号を正確に記録できるその能力を決定するようないくつかの重要なパラメータを備えていることに留意することによって説明することができる。このようなパラメータとしては、以下のものを含むが、以下のものに限定されない。１）粗いプログラミング・サイクルから精細プログラミング・サイクルへの降圧電圧。これは、第１の精細パルスによってプログラミングが発生しないことを保証するため、すなわち、それが平衡状態に達したときに精細プログラミング・サイクルの中心にある各精細パルスごとの予想量より大きい電荷増分を浮遊ゲート・セルに加えるために必要なものである。特に、サイクルの中心にある各精細パルスにより、ほぼ同量の電荷増分がＥＥＰＲＯＭセルの浮遊ゲートに発生する。２）各精細パルス間の増分電圧増加。３）各精細パルスのパルス幅。４）精細パルスの数。５）各粗いパルス間の増分電圧増加。６）各粗いパルスのパルス幅。７）粗いパルスの数。８）追加の粗いパルスを停止し、最後の粗いレベルを次の精細サイクル用の基準として保持するためのオフセットであるＶＯＳ。これらのパラメータにより、マルチ反復プログラミング技法がサンプリングした信号をどのように記録するか、具体的にはどの程度正確に記録するかが決まる。すなわち、所与のまたは最小量の時間内にどの程度の解像度で信号が記録されるかが決まる。より多くの時間があれば、追加の解像度を示すようにこれらのパラメータを調整することができる。しかし、サンプルおよび保持時間劣化、シリコン域、リアルタイム・サンプリング・データ転送速度など、その他の要因により使用可能な時間が制限され、したがって、全記録サイクル中のパルス数が制限される。この制限により、これらのパラメータの範囲は、不揮発性記憶セルの特性に基づいて、最良パフォーマンス、すなわち、最大解像度、最小信号対雑音比、アナログ信号の最も正確な格納、最小ひずみなどが得られるように設計されている。実際の実施形態では、このようなセル特性は製造される各種回路間で変動する。従来の技術では、１）いくつかのパラメータの範囲として必要以上に幅広い範囲を設定するか、または２）検出した変動と一致するように設定したそれぞれの固定製作ツールによって各固定パラメータを調整することにより、このような製造許容誤差または変動の調整を行っていた。粗い増分、精細増分、パルス数などのパラメータの範囲がより広いため、解像度が最適化されず、その後の調整が高価かつ時間のかかるものになる。したがって、「シリコン上で」すなわち製作後に、好ましくはウェハ・レベルでまたはパッケージ後の装置内でこれらのパラメータを再プログラミングするための改良された方法を有することが望ましい。この再プログラミングの結果、以下の利点が達成される。１．アルゴリズムでＥＥＰＲＯＭセル特性の変動に対応できるようにしながら、所与のプログラミング・サイクル時間中に許される所与の反復回数で最大解像度が得られる。２．精細傾斜が可能な限り浅くなり、そのアナログ・サンプリング電圧に一致するように精細サイクルでセルをプログラミングできる解像度が増加する。３．プロセス改良、変更、収縮などの間に格納解像度を維持するためにより強力なアルゴリズムが作成される。本発明は、上記のすべてのパラメータの制御および調整に対処するものであるが、それに限定されるわけではない。好ましい実施形態では、ハイまたはロー・レベルにプログラミングされたＥＥＰＲＯＭセルを使用し、検出回路により、一定のハイまたはローのディジタル論理レベル出力を供給する。第４図は、マルチ反復プログラミング技法のパラメータを調整するブロックを制御する典型的なＥＥＰＲＯＭセルのブロック図を示している。これらのレベルは、ウェハ・テスト時にテスタによるなど、装置の外部で実行される方法によってＥＥＰＲＯＭセルにプログラミングされる。これらのプログラミング済みディジタル・レベルによってパラメータがどのように調整されるかについて、以下に説明する。ただし、ディジタル・レベルについて説明していても、セル内に格納されたアナログ・レベルなど、これに限定されないその他の構成でＥＥＰＲＯＭセルを使用することは当業者には明らかなはすてある。また、当業者であれは、他の様々な構成でＥＥＰＲＯＭセル以外の記憶装置を使用することも可能である。本発明の好ましい実施形態は、第３図のＦＶ信号を制御することにより、第１の２つのパラメータの制御および調整に対処するものである。この２つのパラメータは、第１には粗いサイクルから精細への降圧電圧（ＶＳＤ）であり、第２には各精細パルス間の増分電圧増加である。従来の技術では、第５図に示すように、電圧ＦＶが精細サイクルの開始時に２ｖから０ｖに切り替えられ、精細サイクルの終了までに充電によって２ｖのレベルに戻されていた。この精細サイクルは９０個のパルスから構成されていた。これにより、降圧電圧（ＶＳＤ）は（２ｖ −０ｖ＝２ｖ）になり、傾斜率は２ｖ／サイクル＝２ｖ／９０パルス＝２２．２ｍｖ／パルスに固定されていた。この２つのパラメータは互いに独立しているわけではなかった。すなわち、ＶＳＤが決定されると、０ｖからＶＳＤまで充電することにより傾斜率が固定され、またその逆も行われ、傾斜率はＶＳＤ／パルス当たり９０電圧増分であった。本発明では、以下に説明するように、これらのパラメータを分離し、それを個別に制御する。第６図では、固定電圧（ＦＶＳＴＥＰ）がスイッチＳＷ２に印加される。このスイッチは、粗いサイクル中は閉じられ、第３図のＣ１の底板を励起するＦＶまでＦＶＳＴＥＰを通過させる。新しいＦＶについては第５図に示す。これは、精細サイクルの開始時に、トランジスタＴ７によって一時的にＶＳＳに切り替えられ、次にスイッチＳＷ１によりＦＶＲＣＴＬに切り替えられる。この時点でＦＶＲＣＴＬ上の電圧は約１．５ｖ（アナログ接地基準電圧ＶＡＧＮＤ）になるので、ＦＶはＶＳＤまたはほぼ電圧ＶＳＤ＝ＦＶＳＴＥＰ−（０ｖ＋ＶＡＧＮＤ）によりＣ１の上部ノードを下方結合することになる。ただし、Ｃ１の上板ノード上の寄生キャパシタンスにより、上板電圧の変化は底板ＦＶ電圧の変化と正確に等しくはならないが、これは小さいものなので、結合した電圧の差はごくわずかにすぎないことに留意されたい。ＦＶＳＴＥＰという電圧をシリコン上で調整し制御できる場合、必要に応じて各回路上で降圧電圧を所望のレベルに「プログラミング」することができる。第７図には、ＦＶＳＴＥＰの値を制御するための手段を示す。この場合、演算増幅器ＯＰＤＲＶの出力は抵抗器連鎖Ｒ１〜Ｒ１６に接続されている。抵抗器連鎖の中間ノードＩＮＭ（この場合はＲ８とＲ９の間）は演算増幅器の負すなわちマイナス入力に接続されている。電圧基準ＡＧＮＤ（アナログ接地基準電圧、約１．５ｖ）は演算増幅器の正すなわちプラス入力に接続されている。これにより、出力ＩＮＰは、強制的にノードＩＮＭを基準電圧ＡＧＮＤとほぼ等しくするようなレベルに達する。ＩＮＰがＡＧＮＤより高い電圧になると、Ｒ９からＲ１６の間の抵抗器分割ネットワークへのすべての中間電圧もＡＧＮＤを上回ることになる。この実施形態の場合、Ｒ１０〜Ｒ１６には等しい抵抗器を使用しているが、Ｒ９はＲ１０の単位値の７倍になっており、それが中間ノード用の電圧増分１／１４（ＩＮＰ−ＡＧＮＤ）を供給する。好ましい実施形態では、電圧ＩＮＰ＝３．５ｖであり、各中間ノードは前のものより０．１４３ｖ小さくなっている。中間抵抗器ノードと、それによるＩＮＰとＡＧＮＤとの間の様々な電圧の１つをＦＶＳＴＥＰに接続できるようにするため、ｐチャネル・トランジスタＴ２４〜Ｔ３７からなるネットワークが１つのスイッチング・ネットワークとして接続されている。（これ以外のスイッチまたは追加スイッチも使用可能である。）信号Ｂ０、Ｂ１、Ｂ２ならびにそれぞれの反転信号がこのスイッチを制御する。これらはディジタル信号であり、ディジタル蓄積レベルを備えた標準のＥＥＰＲＯＭセルを使用してハイまたはローにプログラミングすることができる。これにより、製作後に電圧ＦＶＳＴＥＰと、それによる降圧電圧ＶＳＤを修正し制御することができる。精細サイクルの高電圧増分の傾斜率は、キャパシタ・インテグレータによって制御することができるが、他の方法を使用して傾斜制御を実施できることは当業者には明らかであろう。第８図には、信号ＦＶＲＣＴＬを励起する回路を示す。これは、第６図のスイッチＳＷ１に入力されたものと同じ信号である。演算増幅器ＯＰＤＲＶとキャパシタＣ３およびＣ４は、インテグレータの主要構成要素を形成する。ＣＫＦＶによって励起される標準の非オーバラップ・クロック発生器は、各精細高電圧パルスごとにクロック・パルスを１つずつ供給し、Ｐ１はＣＫＦＶと等しい位相を有し、Ｐ２は反対の位相を有する。スイッチＳＷ１２〜ＳＷ１４は、Ｃ４からＣ３に電荷を結合するために使用する。信号ＦＶＲＥＳがハイの場合、出力ＩＮＶ１はローであり、スイッチＳＷ１１が閉じられるので、出力ＦＶＲＣＴＬはスイッチによりマイナス入力ＯＰＤＲＶまで短絡される。これにより、演算増幅器が標準単一利得モードになり、出力が約１．５ｖ（アナログ接地基準電圧ＡＧＮＤ）に励起され、それが演算増幅器のプラス入力に接続される。これは、降圧電圧ＶＳＤを制御するために精細サイクル中にＦＶＳＴＥＰが参照されるようにするために必要な開始点であった。ＦＶがＦＶＲＣＴＬに切り替えられると、ＦＶＲＥＳはローになり、出力ＦＶＲＣＴＬを解放することができる。この時点でＣ３は放電されており、そこでは０ｖになっている。ＣＫＦＶはハイであり、Ｃ４では０ｖになっており、ＡＧＮＤは閉じたスイッチＳＷ１３とＳＷ１４によりＣ４の両側に励起される。第８図の様々な信号は第５図に示されている。ＣＫＦＶがロー・レベルになるたびに、スイッチＳＷ１３とＳＷ１４が開き、スイッチＳＷ１２とＳＷ１４が閉じる。これにより、Ｃ４の一方の側が演算増幅器のマイナス入力に接続され、もう一方の側が信号ＦＶＳＬＯＰＥに接続される。ＦＶＳＬＯＰＥがＡＧＮＤ以下の場合、これによりマイナス入力がローに結合される。その結果発生するプラス入力とマイナス入力との電位差はＯＰＤＲＶによって増幅され、出力はハイへの励起を開始する。出力が上昇するにつれて、マイナス入力がもう一度プラス入力またはＡＧＮＤとほぼ等しくなるまで、Ｃ３はマイナス入力をハイに結合する。その結果発生する出力ＦＶＲＣＴＬの増加は、ＦＶに直接転送される。増加の量は電荷Ｑに関連し、これはＣ３からＣ１に転送される。Ｑ＝ＣＶになると、Ｑ４＝（Ｃ４）（Ｖ４）＝Ｑ３＝（Ｃ３）（Ｖ３）になる。ただし、Ｖ４はＣ４での電圧の変化（ＡＧＮＤ−ＦＶＳＬＯＰＥ）であり、Ｖ３はＦＶＲＣＴＬの正味増加すなわち［ＦＶＲＣＴＬＮ−ＦＶＲＣＴＬ（ｎ−１）］なので、Ｖ３＝（Ｃ４／Ｃ３）Ｖ４になる。本発明の好ましい実施形態では、Ｃ３はＣ４より４５倍大きくなるように選択されているが、当然のことながら、これ以外の値も使用可能である。ＦＶＳＬＯＰＥが０．５ｖの場合、それぞれの増分は（１／４５）（１５−０．５ｖ）またはパルス当たり約２２ｍｖになるはずである。パルスが９０個の場合、変化の合計は２ｖになり、従来の技術の従来の傾斜率と等しくなるはずである。ただし、増分が異なる場合、ＦＶＲＣＴＲＬの終了値がＦＶＳＴＥＰとは異なる可能性があるが、次のサイクルの前に再びＦＶＳＴＥＰに切り替えられるはずであることに留意されたい。しかし、電圧ＦＶＳＬＯＰＥがシリコン上で調整され制御された場合、ＦＶＲＣＴＬの増分と、それによるＦＶの傾斜率は必要に応じてプログラミング可能である。次にもう一度第７図を参照すると、ＦＶＳＴＥＰのプログラミングに使用したのと同じ抵抗器連鎖を使用して、ＦＶＳＬＯＰＥをプログラミングする。（当然のことながら、個別の回路を使用することも可能である。）この場合、抵抗器Ｒ１〜Ｒ７は等しい値のものであり、Ｒ８はＲ１の単位値の７倍になるように選択されている。前述のように、ＩＮＭがＡＧＮＤとほぼ等しい場合、Ｒ１〜Ｒ７の中間ノードは１／１４（ＡＧＮＤ−０ｖ）という電圧増分を有する。好ましい実施形態では、ＦＶＳＬＯＰＥの電圧が０ｖから０．７５ｖになり、それぞれの中間ノードは前のものより約０．１０７ｖ大きくなる。ＦＶＳＴＥＰの制御と同様、中間抵抗器ノードの１つと、それによる０ｖとＡＧＮＤとの間の様々な電圧の１つをＦＶＳＬＯＰＥに接続できるようにするため、ｎチャネル・トランジスタＴ４０〜Ｔ５３からなるネットワークが１つのスイッチング・ネットワークとして接続されている。これ以外のスイッチまたは追加スイッチも使用可能である。信号Ａ０、Ａ１、Ａ２ならびにそれぞれの反転信号がこのスイッチを制御する。これらはディジタル信号であり、ディジタル蓄積レベルを備えた標準のＥＥＰＲＯＭセルを使用してハイまたはローにプログラミングすることができる。これにより、電圧ＦＶＳＬＯＰＥと、それによるＦＶの傾斜率をシリコン上で修正し制御することができる。第３および第６のパラメータである、３）各精細パルスのパルス幅と、６）各粗いパルスのパルス幅は、それらを制御するディジタル論理回路への直接ディジタル入力によって再プログラミングすることができる。第４図の高周波クロックＣＰＥＤは、クロックの複数の除算を出力として備えているクロック分割器を励起する。プログラム可能信号Ｃ０およびＣ１は、４つの出力のうちの１つを選択して、ＣＲＣＫ信号を励起する。次に、ＣＲＣＫの周期により、各高電圧パルスに許される時間が制御され、それにより、各高電圧パルスのパルス幅が制御される。この方法では、４通りの変動の１つを選択できるはずである。各種のディジタル論理回路により、これ以外の組合せも容易に実現でき、アナログ制御の発振器も使用可能であることは、当業者には明らかであろう。また、必要に応じて、粗いパルスと精細パルスの幅を別々に独立制御するような論理回路を追加できることも、明らかであろう。第４および第７のパラメータである、４）精細パルスの数と、７）粗いパルスの数は、それらを制御するディジタル論理回路への直接ディジタル入力によって再プログラミングすることができる。第４図のＣＲＣＫクロックは、使用可能な複数のカウンタ出力を備え、本質的に高電圧パルスの数をカウントするカウンタを励起する。このカウンタの具体的な出力は、原則として高電圧制御論理回路を直接励起するはずである。しかし、各種のカウンタ出力を選択するために、複数のディジタル・マルチプレクサを挿入することもできる。この場合、このような各種のカウントをＨＶ制御論理回路で使用して、１つのサイクル中に許される粗いパルスと精細パルスの数を求める。第４図は、信号ＱＣＬＲを励起するカウンタのＱ１０を示している。この実施形態では、Ｑ１０がＣＲＣＫの１０通りのカウントを示すはずである。信号ＱＣＬＲは、いずれかの書込みより先行するクリア動作のために許される時間に使用する。また、プログラム可能信号Ｄ０は、Ｑ５５またはＱ７５のいずれかを選択し、信号ＱＣＲＳＥを励起する。この信号は、ＮＣ＝（ＱＣＲＳＥ−ＱＣＬＲ）により、１つのサイクル内の粗いパルスの数ＮＣを求めるために使用する。したがって、ＱＣＲＳＥ＝Ｑ５５の場合、従来の技術のようにＮＣ＝５５−１０＝４５パルスになる。Ｑ７５が選択された場合は、ＮＣ＝６５になり、Ｄ０のプログラミング・レベルによってパルスの数が制御される。同様に、プログラム可能信号ｄ１は、Ｑ１４５またはＱ１８５のいずれかを選択し、信号ＱＦを励起する。１つのサイクル内の精細パルスの数ＮＦはＮＦ＝（ＱＦ−ＱＣＲＳＥ）であるので、ＱＦがＱ１４５を選択し、ＱＣＲＳＥがＱ５５を選択した場合、従来の技術のように、ＮＦ＝１４５−５５＝９０パルスになる。ＱＦがＱ１８５を選択し、ＱＣＲＳＥがＱ７５を選択した場合は、ＮＦ＝１１０パルスになり、Ｄ０のプログラミング・レベルによってパルスの数が制御される。当然のことながら、複数のプログラム可能信号によって複数のカウントを選択することもできる。また、各種のディジタル論理回路により、これ以外の組合せも容易に実現できることは、当業者には明らかであろう。第５のパラメータである、５）各粗いパルス間の増分電圧増加は、第９図に示す回路を改変することによって調整することができる。この回路では、キャパシタ分割器ネットワークを使用して、ＣＨＶとＶＳＳとの間の基準を確立する。次に、この基準は、ＩＮＣＯＭＰによってアナログ接地レベルＡＧＮＤと比較され、それがＴ３１を励起し、それがＴ３０を励起し、それがＣＨＶを調整する。ＣＨＶレベルが低すぎる場合、この基準はＡＧＮＤより低くなり、ＩＮＣＯＭＰの出力がより高くなり、Ｔ３１をオンにする。次に、Ｔ３１がＴ３０のゲートをより低いレベルに励起し、その励起強度を低減し、ＣＨＶがより高くなるようにする。ＣＨＶが高すぎる場合は、この逆が行われる。ＣＲＣＫの各増分により、複数のフリップフロップが１つのカウンタとして動作する。複数のフリップフロップのそれぞれの出力は１組のトランジスタを励起し、そのトランジスタがＶＳＳまたはＡＧＮＤを複数のキャパシタのそれぞれの一方の側に励起する。第９図に示すこれらのキャパシタＣ１〜Ｃ６は、共通基準ノードに接続され、キャパシタ分割器ネットワークの一部を形成する。信号ＣＰＥＤは、基準ノードをＡＧＮＤにリセットし、その結果、それが既知のレベルから始まるようになる。その場合、それぞれのカウントにより、異なる組合せのキャパシタＣ１〜Ｃ６がＡＧＮＤに接続され、その結果、ＣＨＶまたはＶＳＳには一切変化が起こらず、Ｃ１０が基準ノードを結合してほぼＡＧＮＤレベルに戻すように所定の量だけＣＨＶが増加する。図示の通り、Ｃ１〜Ｃ６にはユニット・キャパシタを使用し、Ｃ２はＣ１の２倍であり、Ｃ３はＣ２の２倍の大きさになっている。このため、ＣＲＣＫのカウントごとにＣＨＶが同じだけ増加する。当然のことながら、各パルス間の各種増分とともに各種の割合を使用することも可能である。その結果発生する増分ＶＣは電荷の量Ｑから検出され、その量はＣ１０からＣ１に転送しなければならず、キャパシタンスの単位増加はそれぞれのパルスによってＶＳＳに接続される。この場合、Ｑ１０＝（Ｃ１０×ＶＣ）＝Ｑ１＝（Ｃ１）（ＡＧＮＤ）なので、ＶＣ＝ＡＧＮＤ（Ｃ１／Ｃ１０）になる。プログラム可能信号Ｅ０はスイッチＳＷ１を閉じ、そのスイッチがキャパシタＣ１１をＣ１０と並列に接続し、それにより、その値が変化する。これは、粗いパルス間の増分電圧ＶＣを直接変更するものである。当然のことながら、並列な複数のキャパシタとともに複数のスイッチを使用することも可能である。第８のパラメータは、電圧基準をプログラミングする回路への直接ディジタル入力によって再プログラミングすることができる。この電圧基準は、キャパシタ入力上で切り替わり、それにより残りのキャパシタへのその結合を改変し、その結果、比較器の入力に結合されたＶＯＳの量を改変することができる。第１０図の信号ＶＯＳＰＲＯは、Ｔ４７のドレインに接続されたものとして示されている。ＶＯＳＥＮがハイになると、ＶＯＳがＶＳＳとＶＯＳＰＲＯの間で切り替えられる。ＶＯＳＰＲＯがＡＧＮＤと等しい場合、ＶＯＳは０ｖから１．５ｖに切り替わり、第３図のキャパシタＣ２を励起し、このキャパシタが従来の技術で説明したようにＣ１とＴ８のゲートに結合する。ＦＶＳＴＥＰおよびＦＶＳＬＯＰＥと非常によく似た方法で、ＶＯＳＰＲＯ電圧を選択するためのプログラム可能マルチプレクサにより、抵抗器ストリング基準を確立することができる。実際に、プログラム可能信号Ｆ０〜Ｆ２によって励起された追加の１組の多重化トランジスタとともに、第７図と同じ抵抗器ストリングを使用することができる。図に示していないもう１つの方法は、様々なサイズのキャパシタを第２図のＣ１とＣ２に切り替え、それによって様々なキャパシタの割合とそれによるＶＯＳオフセットを変更するような、何らかのマルチプレクサ・ネットワークを使用する方法である。当然のことながら、オフセット技法を備えた比較器によるその他の方法も様々な方法でプログラム可能である。たとえば、差動比較器を使用する場合、複数のディジタル・ビットまたは１つのアナログ信号を使用して、バイアス電流の量を差動ステージの一方の側に切り替えることができるはずである。これにより、出力が平衡状態に達するように、入力上のオフセット電圧が電流の変化を補正するはずである。本発明の好ましい実施形態についてここに開示し説明してきたが、本発明の精神および範囲を逸脱せずに形式および細部の様々な変更が可能であることは、当業者には明らかであろう。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＭＸ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＴ，ＵＡ，ＵＺ，ＶＮ (72)発明者ブライス，トレバーアメリカ合衆国 95035 カリフォルニア州・ミルピタス・スペリアーロード 782 (72)発明者カーン，サカバットアメリカ合衆国 95051 カリフォルニア州・サンタクララ・ハルフォード 1700・ナンバー・124 (72)発明者エングー，ローレンスアメリカ合衆国 94062 カリフォルニア州・レッドウッドシティ・ハイドストリート・105

Claims

【特許請求の範囲】１．複数の浮遊ゲート・アナログ記憶セルを有する浮遊ゲート・アナログ記憶装置において、振幅が増加する一連の粗いプログラミング・パルスでプログラムが実施され、それぞれの記憶セルが所望の粗いプログラミング・レベルに達したときにそれぞれの記憶セルに関して終了し、それぞれの記憶セル用の最後の粗いプログラミング・パルスに対応して振幅が増加する後続の一連の精細プログラミング・パルスとによってプログラムが実施され、それぞれの記憶セルが所望の精細プログラミング・レベルに達したときにそれぞれの記憶セルに関して終了されるマルチ反復プログラム技法により、それぞれの記憶セルがアナログ値を１つずつ格納するようにプログラム可能であり、最後の粗いプログラミング・サイクルの粗いプログラミング・パルスの電圧と比較して、それぞれの記憶セル用の第１の精細プログラミング・サイクルのプログラミング・パルス電圧を制御可能な方法で低減する手段と、各精細パルス間の増分電圧増加を制御する手段と、各精細パルスのパルス幅を制御する手段と、精細パルスの数を制御する手段と、各粗いパルス間の増分電圧増加を制御する手段と、各粗いパルスのパルス幅を制御する手段と、粗いパルスの数を制御する手段と、追加の粗いパルスを停止し、最後の粗いレベルを次の精細サイクル用の基準として保持するオフセット電圧を制御する手段とを含むことを特徴とする、浮遊ゲート・アナログ記憶装置。２．複数の浮遊ゲート・アナログ記憶セルを有する浮遊ゲート・アナログ記憶装置であって、それぞれの記憶セルが所望の粗いプログラミング・レベルに達したときにそれぞれの記憶セルに関して終了され、振幅が増加する一連の粗いプログラミング・パルスによってプログラミングが実施されるマルチ反復プログラム技法によりそれぞれの記憶セルがアナログ値を１つずつ格納するようにプログラム可能であり、集積回路の製作後にプログラミング・パルスごとの増分電圧増加を設定する回路を有することを特徴とする浮遊ゲート・アナログ記憶装置。３．集積回路の製作後に各パルスの幅を設定する回路をさらに有することを特徴とする請求項２に記載の浮遊ゲート・アナログ記憶装置。４．集積回路の製作後に一連のプログラミング・パルス内のパルスの数を設定する回路をさらに有することを特徴とする請求項２に記載の浮遊ゲート・アナログ記憶装置。５．集積回路の製作後に、各パルスの幅を設定し、一連のプログラミング・パルス内のパルスの数を設定する回路をさらに有することを特徴とする請求項２に記載の浮遊ゲート・アナログ記憶装置。６．複数の浮遊ゲート・アナログ記憶セルを有する浮遊ゲート・アナログ記憶装置であって、それぞれの記憶セルが所望の粗いプログラミング・レベルに達したときにそれぞれの記憶セルに関して終了され、振幅が増加する一連の粗いプログラミング・パルスと、それぞれの記憶セル用の最後の粗いプログラミング・パルスが参照され、それぞれの記憶セルが所望の精細プログラミング・レベルに達したときにそれぞれの記憶セルに関して終了され、振幅が増加する後続の一連の精細プログラミング・パルスとによってプログラミングが実施されるマルチ反復プログラム技法によりそれぞれの記憶セルがアナログ値を１つずつ格納するようにプログラム可能であり、集積回路の製作後に一連の粗いプログラミング・パルスから一連の精細プログラミング・パルスへの降圧電圧を設定する回路をさらに有することを特徴とする、浮遊ゲート・アナログ記憶装置。７．集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいてプログラミング・パルスごとの増分電圧増加を設定する回路をさらに有することを特徴とする請求項６に記載の浮遊ゲート・アナログ記憶装置。集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいてプログラミング・パルスごとの増分電圧増加を設定する回路をさらに有することを特徴とする。９．集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいて各パルスの幅を設定する回路をさらに有することを特徴とする請求項６に記載の浮遊ゲート・アナログ記憶装置。１０．集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいて各パルスの幅を設定する回路をさらに有することを特徴とする請求項６に記載の浮遊ゲート・アナログ記憶装置。１１．集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいてパルスの数を設定する回路をさらに有することを特徴とする請求項６に記載の浮遊ゲート・アナログ記憶装置。１２．集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいてパルスの数を設定する回路をさらに有することを特徴とする請求項６に記載の浮遊ゲート・アナログ記憶装置。１３．集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいてプログラミング・パルスごとの増分電圧増加を設定する回路と、集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいて各パルスの幅を設定する回路とをさらに有することを特徴とする請求項６に記載の浮遊ゲート・アナログ記憶装置。１４．集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいてプログラミング・パルスごとの増分電圧増加を設定する回路と、集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいて各パルスの幅を設定する回路とをさらに有することを特徴とする請求項６に記載の浮遊ゲート・アナログ記憶装置。１５．集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいてプログラミング・パルスごとの増分電圧増加を設定し、集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいてパルスの数を設定する回路をさらに有することを特徴とする請求項６に記載の浮遊ゲート・アナログ記憶装置。１６．集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいてプログラミング・パルスごとの増分電圧増加を設定し、集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいてパルスの数を設定する回路をさらに有することを特徴とする請求項６に記載の浮遊ゲート・アナログ記憶装置。１７．集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいて各パルスの幅を設定し、集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいてパルスの数を設定する回路をさらに有することを特徴とする請求項６に記載の浮遊ゲート・アナログ記憶装置。１８．集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいて各パルスの幅を設定し、集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいてパルスの数を設定する回路をさらに有することを特徴とする請求項６に記載の浮遊ゲート・アナログ記憶装置。１９．集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいてプログラミング・パルスごとの増分電圧増加を設定し、集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいて各パルスの幅を設定し、集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいてパルスの数を設定する回路をさらに有することを特徴とする請求項６に記載の浮遊ゲート・アナログ記憶装置。２０．集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいてプログラミング・パルスごとの増分電圧増加を設定し、集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいて各パルスの幅を設定し、集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいてパルスの数を設定する回路をさらに有することを特徴とする請求項６に記載の浮遊ゲート・アナログ記憶装置。２１．追加の粗いパルスを停止し、最後の粗いレベルを次の精細サイクル用の基準として保持するようなオフセット電圧を制御する回路をさらに含むことを特徴とする請求項６ないし２０のいずれかに記載の浮遊ゲート・アナログ記憶装置。２２．複数の浮遊ゲート・アナログ記憶セルを有する浮遊ゲート・アナログ記憶装置であって、それぞれの記憶セルが所望の粗いプログラミング・レベルに達したときにそれぞれの記憶セルに関して終了され、振幅が増加する一連の粗いプログラミング・パルスと、それぞれの記憶セル用の最後の粗いプログラミング・パルスが参照され、それぞれの記憶セルが所望の精細プログラミング・レベルに達したときにそれぞれの記憶セルに関して終了され、振幅が増加する後続の一連の精細プログラミング・パルスとによってプログラミングが実施されるマルチ反復プログラム技法によりそれぞれの記憶セルがアナログ値を１つずつ格納するようにプログラム可能であり、追加の粗いパルスを停止し、最後の粗いレベルを次の精細サイクル用の基準として保持するようなオフセット電圧を制御する回路をさらに有することを特徴とする、浮遊ゲート・アナログ記憶装置。２３．集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいてプログラミング・パルスごとの増分電圧増加を設定する回路をさらに有することを特徴とする請求項２２に記載の浮遊ゲート・アナログ記憶装置。２４．集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいてプログラミング・パルスごとの増分電圧増加を設定する回路をさらに有することを特徴とする請求項２２に記載の浮遊ゲート・アナログ記憶装置。２５．集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいて各パルスの幅を設定する回路をさらに有することを特徴とする請求項２２に記載の浮遊ゲート・アナログ記憶装置。２６．集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいて各パルスの幅を設定する回路をさらに有することを特徴とする請求項２２に記載の浮遊ゲート・アナログ記憶装置。２７．集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいてパルスの数を設定する回路をさらに有することを特徴とする請求項２２に記載の浮遊ゲート・アナログ記憶装置。２８．集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいてパルスの数を設定する回路をさらに有することを特徴とする請求項２２に記載の浮遊ゲート・アナログ記憶装置。２９．集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいてプログラミング・パルスごとの増分電圧増加を設定する回路と、集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいて各パルスの幅を設定する回路とをさらに有することを特徴とする請求項２２に記載の浮遊ゲート・アナログ記憶装置。３０．集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいてプログラミング・パルスごとの増分電圧増加を設定する回路と、集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいて各パルスの幅を設定する回路とをさらに有することを特徴とする請求項２２に記載の浮遊ゲート・アナログ記憶装置。３１．集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいてプログラミング・パルスごとの増分電圧増加を設定し、集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいてパルスの数を設定する回路をさらに有することを特徴とする請求項２２に記載の浮遊ゲート・アナログ記憶装置。３２．集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいてプログラミング・パルスごとの増分電圧増加を設定し、集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいてパルスの数を設定する回路をさらに有することを特徴とする請求項２２に記載の浮遊ゲート・アナログ記憶装置。３３．集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいて各パルスの幅を設定し、集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいてパルスの数を設定する回路をさらに有することを特徴とする請求項２２に記載の浮遊ゲート・アナログ記憶装置。３４．集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいて各パルスの幅を設定し、集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいてパルスの数を設定する回路をさらに有することを特徴とする請求項２２に記載の浮遊ゲート・アナログ記憶装置。３５．集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいてプログラミング・パルスごとの増分電圧増加を設定し、集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいて各パルスの幅を設定し、集積回路の製作後に一連のプログラミング・パルスのうちの１つにおいてパルスの数を設定する回路をさらに有することを特徴とする請求項２２に記載の浮遊ゲート・アナログ記憶装置。３６．集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいてプログラミング・パルスごとの増分電圧増加を設定し、集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいて各パルスの幅を設定し、集積回路の製作後に一連のプログラミング・パルスのそれぞれにおいてパルスの数を設定する回路をさらに有することを特徴とする請求項２２に記載の浮遊ゲート・アナログ記憶装置。