【発明の詳細な説明】
マルチプロセッサ・システムにおける入出力オペレーションの実行
技術分野
本発明は、階層的に構成された入出力（Ｉ／Ｏ）バスを有するマルチプロセッ
サ・システムに関するものである。そのＩ／Ｏバスのノードには、Ｉ／Ｏオペレ
ーションをサポートするアダプタが設けられる。更に、本発明は、マルチプロセ
ッサ・システムにおいてＩ／Ｏオペレーションを遂行するための改良された方法
に関するものである。
背景技術
従来技術において知られたマルチプロセッサ・コンピュータでは、Ｉ／Ｏオペ
レーションを開始し或いは遂行するためには、処理装置がＩ／Ｏアダプタとコミ
ュニケートする。それらのシステムは、例えば、「センス／制御命令」に対する
ものでもよい適当なＩ／Ｏ命令を与える。なお、制御命令は１ワードのデータを
Ｉ／Ｏアダプタに転送し、センス命令はアダプタに１ワードのデータを処理装置
へ転送させる。
複数の処理装置が単一のシステム・バスによって主記憶装置及び複数のＩ／Ｏ
チャネルに接続されるコンピュータ・システムでは、すべての処理装置は、それ
らの１つがそのよう
なセンス／制御オペレーションを遂行する場合、そのバスが転送オペレーション
を実行するために数サイクルの間占有されるので、記憶装置又はＩ／Ｏのアクセ
ス可能度を悪くしている。
従来技術の方法では、Ｉ／Ｏアダプタがセンス／制御オペレーションを終了し
てしまうまで、システム・バスはビジー／占有済みを保持される。センスに対し
ては、これは、リクエストされたデータが配送されるまでである。制御に対して
は、これは、データがバス上に置かれた後の１サイクルから肯定応答信号が真に
なるまでの範囲を占める。正確な時間はバス・プロトコル及びアダプタ設計に依
存する。
それらの既知の装置の更なる欠点は、それぞれが異なるタイミングを持ち得る
幾つかの階層的に構成されたバスより成るシステムでは、処理装置に最も近いバ
スが占有される時間は格段に増加する。このために、それらのシステムは、処理
装置の数の増加に伴いパフォーマンスが直線的に増強されることにはなり得ず、
更に複雑なＩ／Ｏバス構造を利用することができない。
発明の開示
従って、本発明の目的は、Ｉ／Ｏパフォーマンスが改善されたマルチプロセッ
サ・システムを提供すること、及び共通システム・バスのアクセス可能度を高め
る階層的Ｉ／Ｏバス構造のＩ／Ｏアダプタと複数の処理装置とのコミュニケーシ
ョンのための改良された方法を提供することにある。これにより、システム設計
に対して特に照準を合わせることがＩ／Ｏバスの占有を最小期間にすることであ
る。
この問題は、請求の範囲の独立項に記載された特徴によって解決される。その
提案された解決法の利点は、本発明の好適な実施例が図面を参照してより詳細に
説明される以下の説明部分に関連して更に明らかになろう。
図面の簡単な説明
第１図は、階層的に構成されたＩ／Ｏシステム・バスより成る従来技術による
マルチプロセッサ・コンピュータ・システムの概略的表示である。
第２図及び第３図は、階層的Ｉ／Ｏシステムにおける幾つかのレベルを通した
信号の伝搬を示すブロック図である。
第４図は、第１図に示された複雑なＩ／Ｏバス構造を処理するための本発明に
よる改良された方法を説明するバス・プロトコルのためのタイミング図である。
発明を実施するための最良の形態
第１図は、複数の処理装置ＣＰＵ１乃至ＣＰＵｎより成る従来のマルチプロセ
ッサ・コンピュータ・システムを示す。それらの処理装置は、幾つものメモリ・
バンクより成るメモリ装置ＭＥＭに接続される。それらの処理装置は、バス・ア
ダプタ１及び単一のシステム・バス１を介して階層的Ｉ／Ｏ
バス構造にも接続される。アダプタ１において、Ｉ／Ｏバスはツリー状のサブ・
バスに分かれる。それらのサブ・バスの各々は、複数の第２ステージ・アダプタ
２を介してターミナル・バス・パーティションＩ／Ｏアダプタに接続される。こ
の構造は、複雑な階層的構造のＩ／Ｏバス・システムを、単なる例示として示し
、従って、図示の構造は、その図示の構造の底部において更なるサブ・バスの層
を加えることによって拡張可能である。
第２図及び第３図を参照すると、処理装置ＣＰＵ１乃至ＣＰＵｎの１つがバス
１を介してＩ／Ｏシステムにコマンドを配送し、今や、そのセンス・コマンドに
対する返答を待っているものと仮定する。この状況において、バス１はこの時点
ではリクエストした処理装置によって占有されるので、他の処理装置はすべて一
時的にバス１へのアクセスを持つことはできない。従って、バス１は、先ず、他
の処理装置がメイン.メモリＭＥＭをアクセスすることを可能にするために自由
にされなければならない。更に、第２図に示されるように、センス／制御コマン
ドが階層的Ｉ／Ｏシステムにおける幾つかのレベルを通して伝播する場合、宛先
のＩ／Ｏアダプタからの返答が受領されるまで、各レベルはブロックされる。
従来技術の方法によれば、この状況における可能な解決法は、センス・オペレ
ーションが正常に開始し、そのコマンドがアダプタ１によって受諾された後にバ
ス１をフリーにすることである。そこで、そのコマンドは、バス３を通してそれ
の宛先ロケーション、例えば、Ｉ／Ｏアダプタの１つへ駆動される。しかし、返
答はアダプタ１にだけ戻り、そこに一時的に記憶される。従って、その結果を必
要とする処理装置は、その結果が既に到達しているかどうかを見つけるためにア
ダプタ１を頻繁にポーリングしなければならず、そしてその場合に、最終的には
、それをアダプタ１における事前定義された記憶ロケーションからフェッチする
。従って、上記の方法は重い負荷をバス１に課する。
別の方法として、アダプタ１は割込信号を処理装置に送ってもよい。システム
設計次第で、１つ又はすべての処理装置がその割込に反応するであろう。すべて
の処理装置が反応する場合、それらの各々は、それの現在のプログラムを停止し
そして割込ハンドラにスイッチしなければならない。割込ハンドラは、それが知
っているすべての割込ソースをセンスしなければならず、そしてこの方法は、何
らかのアクションがそれに後続しなければならないかどうかを決定しなければな
らない。遅かれ早かれ、その返答を待つている１つの処理装置を除くすべての処
理装置がそれらのプログラムを元に戻しそして継続するであろう。その待ってい
る処理装置はそれのセンス／制御オペレーションを終了し、同様に継続すること
も可能である。
１つの処理装置だけが反応するように選択される場合、それはそれの現在のオ
ペレーションを停止し、割込に対するソースを見つけなければならない。そこで
、割込をした装置か
ら集められたデータから、それは、どの処理装置がその割込を受けてそれを更に
処理しなければならないかを決定しなければならない。
その際、上記の方法は、同時にアクティブとなり得る最大数のセンス／制御命
令に対して十分な記憶ロケーションをアダプタ１が与えなければならないという
制限を有する。この結果、利用可能なロケーションがない場合、センス命令は拒
否機構により拒否可能である。
一般に、Ｉ／Ｏアダプタに対するセンス／制御命令は、２つのオペレーション
、即ち、処理装置からのセンス及び返答を転送するアダプタからの制御に分かれ
る。本発明の提案によれば、「切離しセンス」と呼ばれるバス１に対する新しい
オペレーションが定義される。
その提案された方法によって、センス／制御コマンドは、その階層的Ｉ／Ｏシ
ステムにおいて幾つかのレベルを通して伝播する。その場合、各レベルは早期ス
テータス信号（第３図）によって自由にされる。１つのオペレーションの第１サ
イクル、即ち、それのコマンド・フェーズでは、Ｉ／Ｏアダプタの宛先アドレス
、オペレーション・コード、コマンドを発した処理装置のアドレス、及びオペレ
ーションが「切離しセンス」として遂行する情報がアダプタ１に転送される。
第２サイクルでは、指定されたオペレーション・コードがＩ／Ｏアダプタに対
する制御オペレーションである場合、制御データ・ワードが転送される。第１サ
イクルを受け取った
後、アタプタ１はそのコマンドを解釈し、そして第２サイクルを受け取った後、
それは早期ステータス信号をコマンドを発した処理装置に送る。この早期ステー
タスは、受諾信号、エラー信号、又は拒否信号であろう。別の方法として、コマ
ンドが受諾され、ともかく、アダプタ１に予備的に記憶される。現在アクセスを
試みられているＩ／Ｏアダプタと同じアダプタ２に接続されたＩ／Ｏアダプタの
１つに対する保留のセンス・オペレーションが既に存在する場合、拒否信号が送
られる。
早期ステータスを転送してしまうと、バス１は更なるオペレーションのために
切り離される。「切離しセンス」命令を発生した処理装置は、それがアダプタ１
からの制御コマンドを待つ静止状態になる。
アダプタ１は受け取ったコマンド及びデータを取り上げ、識別のための一連の
番号を加え、そして、例えば、バス２を使用して適当なアダプタ２へすべてを送
る。このパッケージを送った後、バス２は再び自由になる。これは、アダプタ２
からアダプタ１に早期ステータス信号を送ることによって達成される。
アダプタ２はそのコマンドを調べ、そのアドレスされたＩ／Ｏアダプタが接続
されている適当なバス、例えば、バス３にそれを転送する。このバスは、宛先の
Ｉ／Ｏアダプタが返答を引き出せるまで占有されたままである。一方、アダプタ
２は、その受け取ったコマンドを、アダプタ１に返送される
制御コマンドに変換する。これによって、ソース処理装置のアドレスは、その制
御コマンドに対する宛先アドレスになるように変換される。
処理装置から制御コマンドが発せられた場合、宛先のＩ／Ｏアダプタの返答は
簡単なステータス情報である。センス・コマンドに対しては、それはリクエスト
されたデータ・ワード又はエラー状態である。その受領された返答はアダプタ２
によって作成されたその制御コマンドに対するデータとみなされ、アダプタ１へ
送られる。
アダプタ１がその制御信号を正しく受領する場合、それはバス１をリクエスト
し、その制御信号を待機処理装置に送る。アダプタ２とアダプタ１との間のデー
タ転送は不良ステータス表示を持った制御信号を待機処理装置に送る。両方の場
合とも、アダプタ１は適当な「センス保留」ラッチをリセットし、新しいセンス
・コマンドを可能にする。
第４図には、本発明による改良された方法を説明するバス・プロトコルのタイ
ミング図が示される。３つのバス層、即ち、バス１、バス２、及びバス３より成
る基礎的なＩ／Ｏバス構造に対して、それは前述の図を参照する。この実施例の
３つのバス層がそれぞれ異なるバス・サイクル・タイムより成ることは注目に値
する。しかし、本発明は、全面的に同期したバス・サイクルを与えるバス構造に
も適用可能である。その図の例は、例示の「切離しセンス」オペレーションの場
合、時間に従ってこれらのバスにおける保留の信号を示す。
処理装置ＣＰＵ１乃至ＣＰＵｎの１つは、バス１を介して「切離しセンス」命
令を配送することによってＩ／Ｏオペレーションを開始するものと仮定する。こ
の命令には切離しデータが後続する。その切離しデータは、例えば、宛先のＩ／
Ｏ装置からの着信データが記憶されるべきメモリ・ロケーシヨンを定義するメモ
リ・アドレスを含むＣＰＵレジスタの内容でもよい。アダプタ１はこのコマンド
を取り上げて解釈し、早期ステータス・コマンドをコマンドを発した処理装置に
返送する。
アダプタ１が早期状態信号を転送し終えるとバス１は自由になり、更なるオペ
レーション信号によって占有可能である。更に、「切離しセンス」命令を発生し
た処理装置は、アダプタ１からの制御コマンドを待つ静止状態になる。バス２を
使用して、アダプタ１は、宛先のアダプタへの途中にある適当なアダプタにこの
パッケージを送る。このパッケージを送った後、バス２も信号から自由になる。
バス３のプロトコルは２つの例示的ケースに対して説明される。第１の例では
、発行処理装置が制御コマンドを配送した。なお、データ・パッケージ、例えば
、順序付けられたＩ／Ｏオペレーション又はＩ／Ｏによってフェッチされたデー
タが記憶される主記憶装置におけるアドレスが後続する制御コマンドＣＣはバス
３上にある。ここでは、宛先のＩ／Ｏアダプタは、ステータス信号、例えば、ア
ダプタのエラー状態又は既にビジーの状態によるコマンドの受諾又は非受諾を配
送する。宛先のＩ／Ｏアダプタは、その宛先のＩ／Ｏアダプタの内部状態を記述
したデータを配送する。端末Ｉ／Ｏアダプタは、Ｉ／Ｏチャネルとコミュニケー
トするＳＣＳＩコントローラ又はアダプタであってもよい。
処理装置そのものは「切離しセンス」オペレーションを処理するための論理的
回路を与える。コマンドを発した処理装置がコマンドの受諾による正しい早期ス
テータス・ワードを受け取った時、ＣＰＵ内部「切離しセンス」保留ラッチがセ
ットされる。このセットされたラッチは、アドレスされたアダプタ１からこのＣ
ＰＵへの制御コマンドを受諾するようにＣＰＵの専用Ｌ２キャッシュ・メモリに
指示する。これを通して、Ｌ２キャッシュ・メモリはデータをＣＰＵのレジスタ
対に記憶し、「切離しセンス」保留ラッチをリセットする。
更に、ＣＰＵマイクロコードは「切離しセンス」保留ラッチをポーリングし、
そしてそのラッチがリセットされると直ちに、マイクロコードは、受け取ったデ
ータ或いは不良ステータス信号をそれぞれ使用し続ける。マイクロコード・ポー
リング・ループはタイム・アウト制御される。即ち、そのラッチが定義された時
間的期間内に落ちない場合、マイクロコード・ポーリングは停止し、この目的の
ためだけの特別制御が、前述のように、アダプタ１における「切離しセンス」保
留ラッチをクリアするために発生される。
正規のオペレーションでは、アダプタ１がバス２におけるセンス／制御コマン
ドを駆動する時、アダプタ１におけるセ
ンス保留ラッチがセットされる。リセットの場合、シーケンス番号が返答として
戻り、センス保留ラッチがリセットされる。
問題のオペレーション状況では、処理装置からのセンスのようなものは宛先の
アダプタによって応答されず、バス２が一時的にブロックされる。そこで、処理
装置は、宛先アダプタへのバス・パスにおけるアダプタの保留ラッチをすべてリ
セットする。Detailed Description of the Invention
Performing I / O operations in multiprocessor systems
Technical field
The present invention is a multi-processor having an input / output (I / O) bus that is hierarchically configured.
Service system. The I / O node is connected to the I / O bus node.
An adapter that supports the solution is provided. Furthermore, the present invention is a multi-process.
Improved method for performing I / O operations in a system
It is about.
Background technology
In the multiprocessor computer known in the prior art, I / O
In order to initiate or perform the
Tune up. Those systems are, for example, for “sense / control commands”
Give the appropriate I / O instructions, which can be any. In addition, the control command is 1 word data
The I / O adapter transfers the data to the adapter, and the sense instruction transfers one word of data to the processor.
Transfer to.
Multiple processing units are provided by a single system bus to main memory and multiple I / Os.
In a computer system attached to a channel, every processing unit
One of them is like that
Bus is a transfer operation when performing various sense / control operations.
Occupy several cycles to perform storage, so storage or I / O access
It is making the possibility worse.
In the prior art method, the I / O adapter completes the sense / control operation.
The system bus remains busy / occupied until it is exhausted. For sense
For example, this is until the requested data is delivered. For control
This is because the acknowledge signal is true 1 cycle after the data is put on the bus.
Occupy the range until. The exact time depends on the bus protocol and adapter design.
Exist.
A further drawback of those known devices is that each may have different timing
In a system consisting of several hierarchically organized buses, the bus closest to the processor is
The time that the space is occupied increases significantly. Because of this, those systems process
Performance cannot increase linearly with the number of devices,
No more complex I / O bus structures can be utilized.
Disclosure of the invention
Therefore, it is an object of the present invention to provide a multi-processor with improved I / O performance.
Service system and enhance accessibility of common system bus
Communication between hierarchical I / O bus structure I / O adapter and multiple processors
To provide an improved method for users. This allows system design
A particular focus on is to minimize I / O bus occupancy
You.
This problem is solved by the features described in the independent claims. That
The advantage of the proposed solution is that the preferred embodiment of the invention is described in more detail with reference to the drawings.
It will become more apparent in connection with the following description section that is described.
Brief description of the drawings
FIG. 1 is a prior art illustration of a hierarchically organized I / O system bus.
1 is a schematic representation of a multiprocessor computer system.
Figures 2 and 3 go through several levels in a hierarchical I / O system.
It is a block diagram which shows propagation of a signal.
FIG. 4 illustrates the present invention for handling the complex I / O bus structure shown in FIG.
FIG. 6 is a timing diagram for a bus protocol illustrating an improved method according to the invention.
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 shows a conventional multiprocessor including a plurality of processing units CPU1 to CPUn.
2 shows a computer system. Those processing units have several memory
It is connected to a memory device MEM composed of banks. These processing units are
Hierarchical I / O via adapter 1 and single system bus 1
It is also connected to the bus structure. In the adapter 1, the I / O bus is a tree-shaped sub
Divide into buses. Each of those sub-buses has multiple second stage adapters.
2 to the terminal bus partition I / O adapter. This
The structure of FIG. 1 illustrates a complex hierarchical I / O bus system as an example only.
, Therefore the structure shown has additional sub-bus layers at the bottom of the structure shown.
It can be extended by adding.
Referring to FIGS. 2 and 3, one of the processing units CPU1 to CPUn is a bus.
Deliver the command to the I / O system via 1 and now the sense command
Suppose you are waiting for a reply. In this situation, bus 1 is
Is occupied by the requesting processor, so all other processors are
Sometimes it is not possible to have access to bus 1. Therefore, the bus 1 is
Free to allow the processor to access the main memory MEM
Must be done. Further, as shown in FIG. 2, the sense / control command
Destinations propagate through several levels in a hierarchical I / O system, the destination
Each level is blocked until a reply is received from the I / O adapter.
According to the prior art method, a possible solution in this situation is the sense opera
Version starts successfully and the command is accepted by adapter 1
Free one. So the command
Destination location, eg, one of the I / O adapters. But return
The answer returns only to adapter 1 and is temporarily stored there. Therefore, the result must be obtained.
The processing unit that needs it will try to find out if the result has already been reached.
Dump 1 must be polled frequently, and then eventually
, Fetch it from a predefined storage location on adapter 1
. Therefore, the above method imposes a heavy load on the bus 1.
Alternatively, the adapter 1 may send an interrupt signal to the processing unit. system
Depending on the design, one or all processors may respond to the interrupt. all
If any of the processors in the system react, each of them will stop its current program.
Then you have to switch to the interrupt handler. The interrupt handler knows it
You have to sense all interrupt sources that are
Have to decide if any action must follow it
No. Sooner or later, all but one processing unit waiting for its reply.
The processing device will restore those programs and continue. Its waiting
Processing unit has finished its sense / control operation and continues as well.
Is also possible.
If only one processor is selected to react, it is its current option.
You have to stop the peration and find the source for the interrupt. Therefore
, The device that interrupted
From the data gathered from the
You have to decide what to do.
In doing so, the method described above uses the maximum number of sense / control commands that can be active at the same time.
The adapter 1 must provide sufficient storage location for the decree
Have restrictions. As a result, the sense instruction is rejected if no location is available.
It can be rejected by the denial mechanism.
Generally, the sense / control instruction for the I / O adapter is two operations.
That is, it is divided into the control from the adapter that transfers the sense and the reply from the processing device.
You. According to the proposal of the invention, a new one for the bus 1 called "detach sense"
The operation is defined.
With the proposed method, the sense / control commands are transferred to the hierarchical I / O system.
Propagate through several levels in the stem. In that case, each level
Freed by the status signal (Fig. 3). First service of one operation
Icule, ie, its command phase, the destination address of the I / O adapter
, Operation code, address of the processor that issued the command, and operator
The information that the solution performs as a "detach sense" is transferred to the adapter 1.
In the second cycle, the specified operation code is transferred to the I / O adapter.
If the control operation is to perform, a control data word is transferred. No. 1
Received ukule
Later, Adapter 1 interprets the command, and after receiving the second cycle,
It sends an early status signal to the processing unit that issued the command. This early stay
The status may be an acceptance signal, an error signal, or a rejection signal. Alternatively, you can
Is accepted and, anyway, preliminarily stored in the adapter 1. Access now
Of the I / O adapter connected to the same adapter 2 as the I / O adapter being tried
If there is already a pending sense operation for one, a reject signal will be sent.
Can be
Once the early status has been transferred, bus 1 is ready for further operation.
To be separated. The processor that issued the "detach sense" command is the adapter 1
It waits for the control command from.
The adapter 1 picks up the received commands and data and makes a series of identification
Add a number and send everything to the appropriate adapter 2 using, for example, Bus 2.
You. After sending this package, bus 2 is free again. This is adapter 2
To the adapter 1 by sending an early status signal.
Adapter 2 looks up the command and the addressed I / O adapter connects
Transfer it to the appropriate bus being used, eg bus 3. This bus is the destination
It remains occupied until the I / O adapter can retrieve the reply. Meanwhile, the adapter
2 returns the received command to adapter 1.
Convert to control command. This ensures that the source processor address is
It is converted to be the destination address for the command.
When a control command is issued from the processor, the reply from the destination I / O adapter is
Simple status information. For sense commands, it is a request
Data word or error condition. The received reply is Adapter 2
Is regarded as data for the control command created by
Sent.
If adapter 1 correctly receives its control signal, it requests bus 1
Then, the control signal is sent to the standby processing device. The data between adapter 2 and adapter 1
Data transfer sends a control signal with a defective status indication to the standby processor. Both places
At the same time, adapter 1 resets the appropriate "sense pending" latch and
-Enable commands.
FIG. 4 is a bus protocol tie illustrating an improved method according to the present invention.
A ming diagram is shown. It consists of three bus layers, namely Bus 1, Bus 2, and Bus 3.
For the basic I / O bus structure according to which it refers to the previous figures. Of this example
It is worth noting that the three bus layers each have different bus cycle times
I do. However, the present invention provides a bus structure that provides fully synchronized bus cycles.
Is also applicable. The example in that figure is for an exemplary "detach sense" operation.
, Indicates pending signals on these buses according to time.
One of the processing units CPU1 to CPUn is connected to the "disconnect sense" command via the bus 1.
Assume that an I / O operation is initiated by delivering an order. This
The separation data follows the command. The separation data is, for example, the I / O of the destination.
A note defining the memory location where incoming data from the O device should be stored
It may be the contents of the CPU register including the re-address. Adapter 1 uses this command
To the processor that issued the early status command.
I will send it back.
When the adapter 1 has finished transferring the early status signal, the bus 1 is freed for further operation.
Can be occupied by the rotation signal. In addition, a "detach sense" command is issued.
The processing device is in a stationary state waiting for a control command from the adapter 1. Bus 2
Use Adapter 1 to this adapter on the way to the destination adapter
Send the package. After sending this package, bus 2 is also free from signals.
The bus 3 protocol is described for two exemplary cases. In the first example
, The issue processing device delivered the control command. Note that the data package, for example
, Ordered I / O operations or data fetched by I / O
Control command CC followed by an address in the main memory where the data is stored
3 is above. Here, the destination I / O adapter has a status signal, for example,
Command acceptance or non-acceptance due to the error status of the adapter or already busy
To send. The destination I / O adapter describes the internal state of the destination I / O adapter
Will deliver the data. The terminal I / O adapter communicates with the I / O channel.
SCSI controller or adapter.
The processor itself is the logical unit for handling the "detach sense" operation.
Give a circuit. The processing unit that issued the command receives the correct early scan by accepting the command.
When the status word is received, the CPU internal “detach sense” pending latch is set.
Is set. This set latch is from the addressed adapter 1 to this C
In the CPU's dedicated L2 cache memory to accept control commands to the PU
Give instructions. Through this, the L2 cache memory transfers data to the CPU register.
Store in pair and reset the "detach sense" pending latch.
In addition, the CPU microcode polls the "detach sense" pending latch,
And as soon as the latch is reset, the microcode receives the received data.
Data or bad status signal respectively. Microcode Po
The ring loop is timed out controlled. That is, when the latch is defined
If it does not fall within the interim period, microcode polling will stop and
The special control only for the purpose is to keep the "disconnect sense" in the adapter 1 as described above.
Generated to clear the hold latch.
In normal operation, adapter 1 must have sense / control command on bus 2.
When driving the drive,
Sense hold latch is set. In case of reset, the sequence number is returned
Return and the sense pending latch is reset.
In the operating situation in question, something like a sense from the processing unit
Not responded by adapter, bus 2 is temporarily blocked. So processing
The device resets all of the adapter's pending latches on the bus path to the destination adapter.
set.
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フロントページの続き
(72)発明者 フリッツ、ロルフ
ドイツ国ヴァルデンバッハ、モーツアルト
シュトラーセ 33
(72)発明者 ゲッツァラフ、クラウス ヨルグ
ドイツ国シュナイッヒ、フリーゼンヴェッ
ク 26────────────────────────────────────────────────── ───
Continuation of front page
(72) Inventor Fritz, Rolf
Mozart, Waldenbach, Germany
Strasse 33
(72) Inventor Getzalakh, Klaus Jorg
Friesenweg, Schneich, Germany
Ku 26