JPH09507592A - Ｒｉｓｃプロセッサのユニファイド浮動小数点および整数データパス - Google Patents

Abstract

(57)【要約】 RISCプロセッサの64ビット幅のユニファイド整数および浮動小数点データパス(204)。ユニファイド・データパスにより、整数および浮動小数点実行ユニット(210)内の主なハードウェア資源のうちの幾つかを共有することができ、同様に、周辺回路の大部分を単純化することができる。RISCプロセッサの主なパフォーマンス上の利点に妥協することなく、ユニファイド・データパスにより、平均パワー消費を軽減することができ、しかも、面積を減少させることができるハードウェアを効率的に用いることができる。

Description

【発明の詳細な説明】 RISCプロセッサのユニファイド浮動小数点および整数データパス 技術分野 本発明は、縮小命令セット(reduced instruction set)を有するコンピュータ に関し、特に、整数および浮動小数点命令のためのユニファイド・データパスを 有するコンピュータに関する。 プロセッサの命令セットの観点から言うと、コンピュータ・アーキテクトは２ つの一般的なアプローチを開発している。CISC(complex instruction set compu ter)プロセッサは、あらゆる種類の特別な目的のニーズにアドレスするため、適 正化された命令の拡張セットを提供し、一方、RISC(reduced instruction set c omputer)プロセッサは、一般的に、より単純化され一様な命令であって、より複 雑な命令を組み立てることができる命令のスモール・セット(smaller set)を提 供する。 CISCプロセッサにより提供された命令が広範囲で複雑であるので、ハードウェ アが複雑になってしまい、チップ全体の効率が低下することになる。マイクロコ ードと、トラップと、エミュレートのような技法を用いると、益々複雑になって いるCISCプロセッサ・ハードウェアの設計が御し易くなった。しかし、ハイエン ドのCISCプロセッサの場合、その目標は速度の適正化と、パフォーマンスの適正 化であるが、ハードウェアのインプリメンテーションは依然として非常に複雑で ありコスト高である。 CISCとは対照的に、RISCのアプローチは、命令フォーマットをできる限り単純 化することを狙っているので、マシンの設計をより効率化することができる。よ り手の込んだCISC命令の中には、ほとんどのコンパイラが全く使用しないか、使 用しても希にしか使用しない命令が存在するという事実を、RISCの設計では利用 している。そのため、より少数の一様な命令フォーマット、好ましくは、サイズ が全て同一である命令フォーマットが強調されている。これらのフォーマットを 正規化することにより、命令デコード機構を単純化することができ、幾つかの命 令を同時に実行するパイプライニングを用いることができる。 命令フォーマットを単純で一様にすることと、幾つかの命令をパイプライニン グすることと、メモリ・アドレシングを単純化することと、レジスタ間オペレー ションをパフォームすることは、RISCプロセッサ設計の典型的な特徴のうちの幾 つかの特徴である。これらの技法を組み合わせることにより、非常に効率的なア ーキテクチャを有するとともに、最大スループットを有するハイ・パフォーマン スなRISCプロセッサが可能になった。これらの技法をさらに改良して、MIPSアー キテクチャに基づき、RISCプロセッサのファミリ(R2000，R3000，R4000，R6000) が製造された。MIPSアーキテクチャは、MIPS Technology Inc.により開発され、 その所有権は全てをSilicon Graphics，Inc．of Mountain View，Californiaに ある。 RISCプロセッサ設計により、引き続き効率およびスループットを高める技術状 況が推し進められると、クロックサイクル当たり１命令を超える命令の実行レー トが達成される。しかし、このような技術状況が推し進められたため、RISCプロ セッサのパフォーマンスは非常に高くなったものの、パワーの消費とコストが並 列して増大した。その結果、ポータブル・コンピューティング装置、例えば、デ スクトップ・コンピュータと、ノートブック・コンピュータのようなコンピュー ティング装置は、RISCプロセッサが提供する程度の高いパフォーマンスが得られ なくなった。上述したことから、RISCプロセッサはパワーが小さく低コストであ れば、RISC設計の高パフォーマンスという利点の他に、ポータブル・コンピュー テング装置にとっては、コストが削減されパワー消費が低減されるので、パワー が小さく低コストのRISCプロセッサのニーズがあるのは当然である。 発明の開示 本発明は、パフォーマンスを妥協することなく、低コストのアプリケーション という要求に答えるMIPS RISCアーキテクチャに基づいたプロセッサを提供する ことにある。 本発明によれば、整数データパスと浮動小数点データパスに必須のハードウェ アをコンバインし、整数および浮動小数点演算のためのユニファイド・データパ スを作成することにより、パワー消費を低減し、チップ面積を軽減した。浮動小 数点実行ユニットが必要とする主な資源の中には、整数演算を行なうことができ るものが幾つかあり、整数実行ユニットが必要とする主な資源の中には、浮動小 数点演算を行なうことができるものが幾つかある。本発明に係るプロセッサは、 浮動小数点演算を行なうデータパスと同一のデータパスで、整数演算を充分に適 応させるように資源を変更するので、これらの資源を個々の整数データパス上に 複製する必要がない。 従って、本発明は、マルチステージ・パイプラインド・データパスと、ユニフ ァイド整数および浮動小数点データパスを有するRISCプロセッサに適用すること ができる。32個の64ビット汎用レジスタと、32個の64ビット小数点レジスタをコ ンバインするレジスタ・ファイルと、複数のパイプライン・レジスタとマルチプ レクサとを含み、選択されたパイプライン・ステージの結果を整数および浮動小 数点演算中に、フィードバックするオペランド・パイプライン・ネットワークと 、コンバインド整数／仮数データパスと指数データパスを含む64ビット実行ユニ ットと、レジスタ・ファイルをパイプライン・ネットワークと実行ユニットに結 合するバス・ネットワークとを含む。 整数と浮動小数点演算を並列処理するのは、本発明に係るユニファイド・デー タパスを採用したので不可能であるが、平均パワーが低減され、効率が高くなっ た資源を共有することに対して、数多くの大きな利点がある。 本発明の効果および性質は、図面と次の詳細な説明を参照することによりさら に理解することができる。 図面の簡単な説明 図１は整数および浮動小数点演算のためのデュアル・データパスを示す従来の RISCプロセッサの簡略ブロック図である。 図２は本発明に係るユニファイド・データパスの簡略ブロック図である。 図３は本発明に係るユニファイド整数／仮数実行ユニットを示す詳細ブロック 図である。 図４は本発明に係る指数実行ユニットを示す詳細ブロック図である。 発明を実施するための最良の形態 ハイエンドのマイクロプロセッサは、ほとんどの場合、浮動小数点計算を行な うように設計されている。浮動小数点数のフォーマットは、整数に比較して異な るので、小数点演算を充分インプリメントすることができるだけの特殊なハード ウェァを追加する必要がある。浮動小数点数のフォーマットは、仮数（すなわち 、小数）部と指数部を含む。浮動小数点数のこれら２つの部分は、処理要求が異 なるので、浮動小数点データパス内の２つのデータパスで、仮数と指数を処理し ている。さらに、RISCプロセッサは単一のクロックサイクルで整数演算を行って いるが、浮動小数点演算は複数クロックサイクルが必要である。そのため、複数 サイクルの浮動小数点演算と並列に単一サイクルの整数演算を処理することがで きることが望ましい。このようなことから、現行のRISCプロセッサは整数および 浮動小数点演算のためのデータパスをそれぞれ有する。 図１は２つの個々のデータパス、すなわち、整数データパス100と浮動小数点 データパス102を有するRISCプロセッサの簡略ブロック図である。整数データパ ス100は汎用レジスタ・ファイル104を備え、汎用レジスタ・ファイル104は例え ば32個の64ビットレジスタを含む。オペランド・パイプライン・ネットワーク10 6は、パイプライン・レジスタ108と、バイパス・マルチプレクサ110を有し、レ ジスタ・ファイル104からの64ビットオペランドを受け取り、パイプラインの異 なるステージからフィードバックする。このため、先行する演算の結果をレジス タ・ファイル104に書き込むのを待たなくても、命令を進めることができるので 、１つのパイプライン・クロック・サイクルでの遅延を最少にする。整数データ パス100は整数実行ユニット112も含む。整数実行ユニット112は幾つかの主機能 ユニット、例えば、64ビット加算器114と、32ビット双方向シフタ116と、ブール 論理ユニット118のような機能ユニットを含むのが典型的である。機 能ブロックの結果はオペランド・パイプライン・ネットワーク106を介して汎用 レジスタ・ファイル100にフィードバックされる。 浮動小数点データパス102は、例えば、32個の64ビット・レジスタを含む浮動 小数点レジスタ120を備えている。オペランド・パイプライン・ネットワーク122 はパイプライン・レジスタ124とバイパス・マルチプレクサ126を含む。オペラン ド・パイプライン・ネットワーク122は、整数データパス100のオペランド・パイ プライン・ネットワーク106と同様に、浮動小数点データパス102に接続されてお り、同様のパイプラインニング機能をパフォームする。浮動小数点データパス10 2は、さらに、64ビット浮動小数点実行ユニット128を含み、64ビット浮動小数点 実行ユニット128は、例えば、53ビット幅の仮数実行ユニット130と、11ビット幅 の指数実行ユニットに分割される。アンパッカ(unpacker)134は64ビット・オペ ランドを仮数部と指数部に分割する。これら仮数部と指数部は浮動小数点実行ユ ニット128のリパッカ(repacker)136によりリパックされる。仮数実行ユニット13 0は加算器と、シフタと、正規化ロジックを含むのが典型的である。指数実行ユ ニット132の設計は非常に特殊化されており、加算器と、定数生成ロジックを含 み、同様に、他のランダム・ロジックを含むのが典型的である。 ２つのデータパス100および102のインタフェースは、追加のバスラインを介し て設けてあり、マルチプレクサ144がオペランド・パイプライン・ネットワーク1 06および122のパイプライン構造に設けてある。 そのため、図１のデュアル・データパスRISCプロセッサは、数多くのハードウ ェア・ユニットを複製する。その結果、平均パワー消費が大きくなり、シリコン 面積をより多くインプリメントする必要がある。本発明では、２つの個々のデー タパスをコンバインして単一のデータパスにすることにより、複製ハードウェア ・ユニットを除去している。この単一のデータパスでは、２つのタイプの演算で 共通資源を共用している。 図２は本発明に係るユニファイド整数および浮動小数点データパスの簡略ブロ ック図である。ユニファイド・データパスはレジスタ・ファイル200を含み、レ ジスタ・ファイル200は、例えば、32個の64ビット汎用レジスタと、32個の64 ビット浮動小数点レジスタをコンバインしている。オペランド・パイプライン・ ネットワーク202は、パイプライン・レジスタ204とバイパス・マルチプレクサ20 6を介して、パイプライニングとバイパス機構を供給している。アンパッカ208は （浮動小数点演算を行なうため）オペランドを仮数部と指数部に分割するか、あ るいは、（整数演算を行なうために）オペランドを例えば11ビット幅の64ビット ・コンバインド・整数／仮数実行ユニット210に単に渡すかのいずれかを行なう 。コンバインド整数／仮数実行ユニット210は、（図３に関連して説明するが） 数と、浮動小数点数の仮数部の両方に対して演算を行なう機能ブロックの１つの セットを含む。最後に、整数／仮数実行ユニット210および指数実行ユニット212 の出力は、浮動小数点演算を行なうため、リパッカ214により再グループ化され る。 本発明に係るユニファイド・データパスの利点が、図２に示すようなブロック 図でも幾つか明らかになる。まず、オペランド・パイプライン・ネットワーク20 2をインプリメントすると、２つの個々のオペランド・パイプライン・ネットワ ーク106および122（図１）に比較して、煩わしくなく、複雑ではない。必要なハ ードウェアが半分になるだけでなく、２つの個々のデータパスのインタフェース 機構を提供するために、マルチプレクサおよびバスを追加する必要がない。 さらに、ユニファイド・データパスで浮動小数点および整数演算を実現するに は、整数演算の要求に応えるため、コンバインド整数／仮数実行ユニット210は6 4ビット幅でなければならない。図１に示す浮動小数点データパス102の53ビット 仮数実行ユニット130に比較して、浮動小数点オペランドの仮数部に対する演算 では、「自由」エクストラ・ビットが獲得される。このため、プロセッサ・アー キテクチャを適正化することができる。例えば、バイナリ浮動小数点アーキテク チャに対するIEEE標準、すなわち、IEEE/ANSI Standard 754-1985では、浮動小 数点演算を行なうため、３つの追加ビット（ガードビット／丸めビット／スティ キービット）が必要になる。現行のRISCプロセッサは、この要求をインプリメン トするため、追加のハードウェアを開発した。この追加のハードウェアは浮動小 数点実行ユニットから分離されているのが普通である。しかし、さらにコス トをかけることなく、コンバインド整数／仮数実行ユニット200のエキストラ「 自由」ビットを、浮動小数点演算の中に利用して、ビルトインされたガード／丸 め／スティキー・コレクション・ロジックを可能にする。 さらに、プロセッサ・アーキテクチャの適正化は、実行制御ブロックをユニフ ァイする、本発明に係るユニファイド・データパスにより可能である。デュアル ・データパス・アーキテクチャは、整数データパスが整数オペランド・パイプラ イン・ネットワーク106と整数実行ユニット112を構成するには、実行制御ユニッ トが必要であり、浮動小数点オペランド・パイプライン・ネットワーク122およ び実行ユニット128に対しては、個々の実行制御ユニットが必要である。本発明 に係るユニファイド・オペランド・パイプライン・ネットワーク202と、整数／ 仮数実行ユニット210は、著しく小さく、より複雑ではないので、命令のスーパ セットを１つ有するユニファイド実行制御ユニット216は、２つの個々の実行ユ ニットと置換することができる。整数および浮動小数点演算に共通の機能を、ユ ニファイド制御ユニットで、適正化することができ、より効率的に処理すること ができる。 ２つの実行ユニット112および128（図１）の機能ブロックをコンバインして、 コンバインド整数／仮数実行ユニット210で、共用ブロックの単一のセットにす ることにより、パワーおよびコストが軽減される。図３はコンバインド整数／仮 数実行ユニット210の内部回路の詳細な図である。実行ユニット210は64ビット幅 であり、整数および浮動小数点数の32ビットおよび64ビットオペランドに対して コンパチブルになるように設計されている。実行ユニット210はコンバインド・ レジスタ・ファイル200からのオペランドを、パイプライン・ネットワーク202を 介して受け取るアンパッカ300を含む。アンパッカ300の出力は３つの機能ブロッ クにフィードされる。加算器302はオペランド（すなわち、浮動小数点数の仮数 ）を、シフト・マルチプレクサ304と、ブース・マルチプレクサ306と、加算マル チプレクサ308とを介して受け取る。シフタ310はそれらのオペランドを、シフト ・マルチプレクサ312を介して受け取り、ブール論理ユニット314はそれらのオペ ランドをマルチプレクサOPMUX316を介して受け取る。シフタ310と論理ユニット3 14の出力は、RMUX320によりマルチプレクシングされ る。RMUX320の出力は、加算器302の出力とともに、結果マルチプレクサ322によ りマルチプレクシングされる。結果マルチプレクサ322の出力はサイン拡張／リ パッカ326にフィードされ、マルチサイクル整数および浮動小数点命令実行のサ ム・レジスタ・ステージにロードされる。結果マルチプレクサ322の出力はマル チプレクサのうちの幾つかのマルチプレクサにフィードバックされ、他の主機能 ブロック、例えば、正規化ロジック318にフィードされる。サイン拡張ブロック3 30パイプライン・ステージのうちの１つのパイプライン・ステージの命令からの 即値フィールドを受け取り、即値オペランドがデータパスに入ってくると、即値 オペランドを条件付きでサイン拡張し、その出力をシフト・マルチプレクサ312 にフィードする。 コンバインド整数／仮数実行ユニット210は、ユニファイド制御ユニット216ら のシグナルを用いて、データパス内のデータ・フローを制御し、主機能ユニット 内での演算を指定する。レジスタ・ファイルから読み取られたオペランドは、必 要な場合（整数）は、実行機能ユニットにより用いられる前に、アンパッカ300 によりサイン拡張される。実行命令内の適正なフィールドは、ステージングされ 、対応する機能ユニットに供給され、機能ユニットへの入力は選択され、命令の ステージングされた演算のローカル・デコーディングに従って、機能が供給され る。その結果は、必要な場合（整数）か、あるいは、リパッカ326によりリパッ クされた場合（浮動小数点）は、その結果がキャッシュ・メモリ・サブシステム にストアされるか、あるいは、レジスタ・ファイルにライト・バックされる前に 、サイン拡張される。アンパッカ300はIEEEシグナル(32ビット)または倍精度オ ペランド(64ビット)を受け取り、サイン・フィールドと、指数フィールドと、仮 数フィールドに分離する。 アンパッカ300はガード・ビットと、丸めビットと、スティキー・ビット（全 てゼロに初期設定される）も、仮数フィールドのLSBに追加し、この値をデータ パスにフィードする。サイン拡張／リパッカ326は53ビットの浮動小数点仮数と 、11ビットの指数と、１ビットのサインを受け取って、IEEEシグナルにリフォー マットするか、倍精度オペランドにリフォーマットする。サイン拡張／リパッカ 326は、整数演算するため、その入力を32ビットのサイン拡張を行な う。 加算器302は、例えば、キャリ伝播加算器であり、２つの64ビット・オペラン ドを（２の補数で）加算し、キャリインし、64ビットの総和をとり、キャリアウ トする。加算器302も用いて、命令をロードしストアするために、データ仮想ア ドレスを計算する。一般化されたデータ仮想アドレスはDVA出力で利用可能であ る。加算器302により実行される別の機能は、トラップ命令で、２つのオペラン ドを比較する機能である。シフタ310は、ストア・アライメントのためにポスト ・ワード・スワップを行なう64ビット左／右シフタである。右シフトは算術的（ 結果はサイン拡張される）または論理的（結果はゼロ充填される）のいずれかで 行なうことができる。論理ユニット314はビットごとにブール演算を行い、オペ ランド比較を行なうために、等しいオペランドを検出し、条件付き分岐およびト ラップの結果を判定する。正規化ロジック318は浮動小数点加算および減算演算 で用いられる。正規化ロジック318は、正規化された浮動小数点結果を生成する ため、差／和を何桁シフトする必要があるかを示し、指数の位置をどれだけ調整 する必要があるかを示す。 図４は指数実行ユニット212を示す。指数実行ユニット212は12ビット幅であり 、ビット12(MSB)がサイン・ビットおよびオーバフロー・ビットとして用いられ ている。指数実行ユニット212はフィードバック・マルチプレクサ400と定数生成 ロジック402を含み、12ビットの値を、ユニファイド制御ユニット216からの入力 に基づいて生成する。フィードバック・マルチプレクサ400と定数生成ロジック4 02の出力は、２つのオペランド・マルチプレクサ404にフィードされる。２つの オペランド・マルチプレクサ404はキャリ選択加算器406のために、入力を選択す る。実行ユニット212はキャリ選択加算器406により選択された結果をホールドす るためのレジスタ408をさらに含んでいる。指数実行ユニット212の構造と演算は 、本発明によれば、２つのデータパスをユニファイしたので、実質的に影響を受 けない。 そのため、現行のデュアル・データパスRISCプロセッサに比較して、コンバイ ンド整数／仮数実行ユニット210ハードウェアがさらに省かれ、従って、コスト が低減され、平均パワー消費が軽減された。２つの加算器と、２つのシフタに代 えて、単一の64ビット加算器と、単一の64ビットシフタのみを用いて、整数およ び浮動小数点演算の両方の演算を行なう。 しかし、整数と浮動小数点演算を並列処理するのは不可能という点で、パフォ ーマンスのトレードオフがある。RISCプロセッサでは、並列処理が行われるので 、単一クロック・サイクル演算である整数演算とは対照的に、主に、マルチサイ クル演算である浮動小数点演算に対して利益がある。RISCプロセッサはその後の 整数演算を処理する前に、マルチサイクル浮動小数点演算を完了するのを待つ必 要がない。本発明に係るユニファイド・データパスRISCプロセッサの目的は、RI SCプロセッサの主なパフォーマンスの利点と妥協することなく、ホータブル・コ ンピューティング・アプリケーションに対して低コスト、低パワーRISCプロセッ サを提供することにある。 この目的は、整数演算のために、さらにレイテンシを大きくしないことを保証 することにより達成することができる。そのため、RISCプロセッサにより浮動小 数点および整数演算を混合して行なうときにのみ、パフォーマンスの妥協があり 、スループットが低下する。 本発明に係るユニファイド・データパスにより、浮動小数点演算のある態様も 改良された。１つの例は、浮動小数点数の仮数部に対する論理演算を行なう、ブ ール論理ユニット314の可用性である。浮動小数点演算で等値比較を行なうため 、現行のRISCプロセッサでは、浮動小数点実行ユニット内の特別なハードウエア を用いるか、あるいは、加算器を用いて、幾つかのサイクルで、等値比較を行な うかのいずれかを行うのが典型的である。本発明に係るコンバインド整数／仮数 実行ユニット210の場合、ブール論理ユニット314を用いて、単一サイクルで、浮 動小数点演算で、比較を行なうことができる。さらに、上述したように、浮動小 数点データパスは個々の制御ユニットを必要としない。コンバインド制御ユニッ ト216は整数および浮動小数点演算の両方の演算をハンドルする。本発明に係る ユニファイド・データパス・アーキテクチャにより必要とされるハードウエアの 量を軽減したことにより、直接、設計サイクルが短縮される。このため、開発コ ストが軽減され、ターンアランドがより速くなる。 結論を言えば、本発明によれば、ユニファイド整数および浮動小数点データパ スを有するRISCプロセッサが提供され、RISCプロセッサの主なパフォーマンス・ アドバンテージに妥協することなく、パワー消費が軽減され、面積が軽減される 。ユニファイド・データパスにより、整数および浮動小数点実行ユニット内の主 なハードウェア資源の幾つかを共用することができ、同様に、周辺回路の大部分 を単純化することができる。上記説明は本発明を完全に記述したものであるが、 種々の変更と、修正と、均等物を用いることができる。例えば、他の種類のプロ セッサ、例えば、DSP(digital signal processing)技法を用いて設計されたプロ セッサは、本発明に係る64ビット・ユニファイド・データパスにより得られた利 点から利益を得ることができる。例えば、コンバインド整数／仮数実行ユニット 210へのインプリメンテーションは、ブース・ロジックと、加算器302を有するレ ジスタを用いる代わりに、マルチプライヤ・アレイによりパフォームすることが できる。このため、本発明の範囲は、上述したことにより判定するのではなく、 請求の範囲と、これら請求の範囲の均等物により判定すべきである。

【手続補正書】特許法第１８４条の８ 【提出日】１９９５年６月２１日 【補正内容】 請求の範囲 １．コンピュータ・プロセッサにおいて、 複数の汎用レジスタと複数の浮動小数点レジスタとをコンバインするレジスタ ・ファイルと、 コンバインド整数／仮数データパスおよび指数データパスを含む実行データパ スと、 前記指数データパスに結合された指数実行ユニットと、 前記コンバインド整数／仮数データパスに結合された実行ユニットであって、 前記指数実行ユニットから分離されたコンバインド整数／仮数実行ユニットと、 整数および浮動小数点命令のスーパセットを組み込んだユニファイド制御ユニ ットであって、前記指数実行ユニットおよび前記コンバインド整数／仮数実行ユ ニットを介してオペランド演算とフローを制御するため、前記指数ユニットおよ び前記コンバインド整数／仮数実行ユニットに結合されたユニファイド制御ユニ ットと を備えたことを特徴とするユニファイド整数および浮動小数点データパス。 ２．請求項１において、前記コンピュータ・プロセッサは、マルチステージ・パ イプラインド・データパスを有するRISCプロセッサであることを特徴とするユニ ファイド整数および浮動小数点データパス。 ３．請求項２において、前記レジスタファイルは32個の汎用レジスタと32個の浮 動小数点レジスタのアレイであることを特徴とするユニファイド整数および浮動 小数点データパス。 ４．請求項２において、選択されたパイプライン・ステージの結果を、整数およ び浮動小数点演算中にフィードバックする複数のバイパス・マルチプレクサをさ らに備えたオペランド・パイプライン・ネットワークを備えたことを特徴とする ユニファイド整数および浮動小数点データパス。 ５．請求項２において、前記コンバインド整数／仮数データパスは、 ブール・ロジック機能ユニットと、 加算器と、 シフタと、 正規化ロジックと、 前記ブール・ロジック機能ユニットと、加算器と、シフタと、正規化ロジック に、前記レジスタからのオペランドを、バス・ネットワークを介して、選択的に 結合するマルチプレクシング・ネットワークと を備えたことを特徴とするユニファイド整数および浮動小数点データパス。 ６．請求項２において、前記コンバインド整数／仮数実行ユニットは、ビルトイ ン・ガード／丸め／スティキー・コレクション・ロジックをさらに備えたことを 特徴とするユニファイド整数および浮動小数点データパス。 ７．請求項１において、前記実行データパスは、浮動小数点アンパッカおよびリ パッカをさらに備えたことを特徴とするユニファイド整数および浮動小数点デー タパス。

Claims (1)

1. 【特許請求の範囲】 １．コンピュータ・プロセッサにおいて、 複数の64ビット汎用レジスタと、複数の64ビット浮動小数点レジスタとをコン バインするレジスタ・ファイルと、 複数のパイプライン・レジスタを含むオペランド・パイプライン・ネットワー クと、 64ビット・コンバインド整数／仮数データパスおよび指数データパスを含む64 ビット実行データパスと、 前記レジスタ・ファイルを前記パイプライン・ネットワークおよび前記実行デ ータパスに結合するバス・ネットワークと を備えたことを特徴とする64ビット・ユニファイド整数および浮動小数点データ パス。 ２．請求項１において、前記コンピュータ・プロセッサは、マルチステージ・パ イプラインド・データパスを有するRISCプロセッサであることを特徴とするユニ ファイド整数および浮動小数点データパス。 ３．請求項２において、前記レジスタ・ファイルは、32個の64ビット汎用レジス タと、32個の64ビット浮動小数点レジスタであることを特徴とするユニファイド 整数および浮動小数点データパス。 ４．請求項２において、前記オペランド・パイプライン・ネットワークは、選択 されたパイプライン・ステージの結果を、整数および浮動小数点演算中に、フィ ードバックする複数のバイパス・マルチプレクサをさらに備えたことを特徴とす るユニファイド整数および浮動小数点データパス。 ５．請求項２において、前記64ビット・コンバインド整数／仮数データパスは、 ブール・ロジック機能ユニットと、 加算器と、 シフタと、 正規化ロジックと、 前記レジスタ・ファイルからのオペランドを、前記64ビット・バス・ネットワ ークを介して、前記ブール・ロジック機能ユニットと、加算器と、シフタと、正 規化ロジックとに選択的に結合するマルチプレクシング・ネットワークと を備えたことを特徴とするユニファイド整数および浮動小数点データパス。 ６．請求項５において、前記64ビット・コンバインド整数／仮数データパスは、 ビルトイン・ガード／丸め／スティキー・コレクション・ロジックをさらに備え たことを特徴とするユニファイド整数および浮動小数点データパス。 ７．請求項１において、前記64ビット実行データパスは浮動小数点アンパッカお よびリパッカをさらに備えたことを特徴とするユニファイド整数および浮動小数 点データパス。