JPH09505451A

JPH09505451A - ソース同期化データ伝送回路

Info

Publication number: JPH09505451A
Application number: JP7514425A
Authority: JP
Inventors: リン，アラン; デン，ジャイ
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1993-11-18
Filing date: 1994-08-04
Publication date: 1997-05-27
Also published as: KR100324983B1; WO1995014340A1; DE69423646T2; US5619686A; KR960706246A; EP0729680B1; US5754835A; EP0729680A1; DE69423646D1

Abstract

(57)【要約】本発明のデータソース回路は、周期Ｔを有する周期的なソースクロック信号を受信するための入力と、下流側の前記ソースクロック信号に基づき実質的に前記周期Ｔと等しい周期を有する一連の１つまたは２つ以上の周期的な同期信号を生成する同期信号生成器であって、その各同期信号が前の同期信号から遅延されている、同期信号生成器と、多ビットデータワードの内の１つ又は２つ以上のサブワードを送信する送信器であって、その各サブワードが１つ又は２つ以上のビットを有しており、その１つ又は２つ以上のサブワードの個々の１つが個々の漸進的に遅延された前記同期信号の組み合わせ対に応じて送信される、送信手段とを備えている。ポイントツーポイント（例えば環状）データネットワークに特に適した本発明の好適実施例では、回復回路及びソース回路が、受信器/再送信器ノードとして一体化されている。

Description

【発明の詳細な説明】ソース同期化データ伝送回路発明の技術分野本発明は、データソース及びデータ回復回路に関し、特に、同様の製造技術を用いた従来のデータソース及び回復回路よりも高速でデータの送受信を行うことが可能なデータソース及びデータ回復回路に関する。発明の背景従来のデータソース回路は、送信すべきビットがその直前のビットと異なる際にフリップフロップの出力を順次トグルすることにより、その従来のデータソース回路の入力に並列に周期的に現れる多ビットワードを直列に送信する。以下で説明するように、この従来のデータソース回路は、所望する高いデータ伝送速度で動作することができないものである。図１には、従来のデータソース回路10の一例が示されている。詳細には、この図１の従来のデータソース回路10は、７ビットワードの各ビットを直列に送信し、この７ビットワードは、データ入力20へと周期的及び連続的に並列に送られる。７ビットワードがデータ入力20へと周期的及び連続的に送られるので、送られた各７ビットワードの個々のビットは、データが「バックアップ(back up)」しないような伝送速度で伝送されなければならない。かかる「バックアップ」状態は、データの上書き(data overwrite)として当業界で周知のものである。例えば、この７ビットワードが伝送速度５MHzで入力20に送られた場合には、その各ビットはデータ伝送ライン22に沿って伝送速度35MHzで伝送されなければならない。この従来のデータソース回路10は、以下で説明するようにして35MHz のデータ伝送機構を達成する。図１において、送信すべき７ビットワードの各データビットＤa〜Ｄgは、一連のビット変化検出器21a〜21gにそれぞれ送られる。このビット変化検出器21a〜2 1gは、一連の２入力ＸＯＲデバイスである。例えば、ＸＯＲデバイス21bの入力にはビットＤb,Ｄaが送られる。同様に、ＸＯＲデバイス21cの入力にはビットＤ c,Ｄbが送られ、以下同様にして、ＸＯＲデバイス21gの入力にビットＤg,Ｄeが送られる。最終的に、ＸＯＲデバイス21aの入力にビットＤa,Ｄgが送られる。より精確には、ＸＯＲデバイス21aに入力されるビットＤgは常に、前にデータ入力20に送られた７ビットワードのＤgとなる。従って、前に送られた７ビットワードのビットＤgは、現在送られた７ビットワードのビットＤgによって上書きされないようにバッファされなければならない。図１には、ビットＤgのバッファ機構は図示していない。２入力ＸＯＲデバイス21a〜21gをデイジーチェーン接続した結果として、特定のＸＯＲデバイスは、送信すべきビットが直前に送信した信号と異なる場合にのみその出力に「ビット変化」信号を表明することになる。例えば、ＸＯＲデバイス21cの出力は、ビットＤcがビットＤbと異なる場合にのみ表明され、及びＸＯＲデバイス21aの出力は、前に送られたワードのビットＤaがビットＤgと異なる場合にのみ表明される。ＸＯＲデバイス21a〜21gの出力（即ち「ビット変化」信号の比較結果）は、３入力ＡＮＤデバイス24a〜24gの第２入力25a〜25gへそれぞれ送られる。一方、５MHzの周期的なソースクロック信号CLKOが、クロック入力29に送られる。クロック信号CLKOの各アップエッジと同時に新しい７ビットデータワードが利用可能となる。クロック信号CLKOが、クロック入力29から７つの連続する遅延素子31a〜31gをそれぞれ通過して、遅延クロック信号CLKa〜CLKgがそれぞれ生成される。これらの遅延クロック信号CLKa〜CLKgは、CLKOと同一の周期及び周波数を有するものである。重要性については以下で理解されるであろうが、各遅延素子31a〜31gは、それらに送られた信号を１データ入力ビットの送信にほぼ必要な時間だけ遅延させるように選択されなければならない。即ち、個々のビットの伝送速度が35MHzである場合には、各遅延素子31a〜31gは、それらに送られた被遅延クロック信号をほぼ28nsecだけ遅延させなければならない。図２のタイミングチャートは、クロック信号CLKOと遅延クロック信号CLKa〜CLKgとの相対的なタイミングを示すものである。遅延クロック信号CLKa〜CLKgは、３入力ＡＮＤデバイス24a〜24gの第１入力23 a〜23gへそれぞれ送られる。遅延クロック信号CLKa〜CLKgはまたパルス幅制御インバータ33a〜33gへと送られる。次いで、パルス幅制御インバータ33a〜 33gは周期的なパルス幅制御信号PWCa〜PWCgをそれぞれ出力する。図２のタイミングチャートに示すように、パルス幅制御信号PWCa〜PWCgは、それぞれ、遅延クロック信号CLKa〜CLKgに対して反転及び遅延された信号である。重要性については以下で詳述するが、パルス幅制御インバータ33a〜33gの各々は、それに送られた信号が１データ入力ビットの送信に必要な時間のほぼ半分の時間だけ遅延されるように選択されなければならない。即ち、個々のビットの伝送速度が35MHzである場合には、パルス幅制御インバータ33a〜33gは、それらに送られた被遅延クロック信号をほぼ14nsecだけ遅延させなければならない。パルス幅制御信号PWCa〜PWCgは、３入力ＡＮＤデバイス24a〜24gの第３入力27 a〜27gへそれぞれ送られる。特定のビット変化信号（即ち、特定のビット変化信号として３入力ＡＮＤデバイスに送られた信号）に関連するパルス幅制御信号及び遅延クロック信号が両方とも高レベルである場合にのみ、そのビット変化信号を３入力ＡＮＤデバイスの出力に送ることが可能となる。遅延素子31a〜31g及び関連するパルス幅制御インバータ33a〜33gの選択された遅延時間のため、如何なる時刻においても遅延クロック信号とそれに関連するパルス幅制御信号との組み合わせは１つのみ存在し、この場合、遅延クロック信号及びパルス幅制御信号は共に高レベルとなる。その結果、ＸＯＲデバイス21a〜21gに送られたビット変化信号が、１回に１つ送信される。それらのビット変化信号が１回に１つ送信されることは重要である。これは、送信されたビット変化信号が７入力ＯＲデバイス39の入力に送られ、その７入力ＯＲデバイス39の出力がトグルフリップフロップ34のクロック入力36に接続されるからである。トグルフリップフロップ34の反転データ出力はそのデータ入力に結合されているので、７入力ＯＲデバイス39の出力がパルスを生成して入力データのビット変化を知らせる度にトグルフリップフロップ34の出力がその反対の状態をクロック出力する。即ち、ビット変化信号が３入力ＡＮＤデバイス24a〜24g により１回に１つずつ送信されると、７入力ＯＲデバイス39の出力が、その１回に１つずつ送信されたビット変化信号を送出する。このようにして、トグルフリップフロップ34の出力22が、データ入力20に周期的及び連続的に送られた７ビットワードのデータビットＤa〜Ｄgの直列伝送を行う。図１の従来のデータソース回路10は、送信すべきデータが比較的低速でその入力20に送られる場合には良好に動作する。しかしながら、一層高速のデータ伝送システムに対する必要性が常に増大し続けている。例えば、マルチメディア（即ち、ビデオ、オーディオ、及びデータの統合化）の到来や、そのデータ及びスループットの要件の重さにより、パーソナルコンピュータの内部カード間での高速データ伝送リンクの必要性が大きくなっている。更に、分散されたコンピュータリソース間で大量のデータを急速に伝送する必要性がある。図１の従来のデータソース回路10のような従来のデータソース回路は、今日要求される高データ伝送速度で所望の通り動作することができない。その問題は、各送信ビットが直前の送信ビットと異なる最悪条件において、トグルフリップフロップ34のノードCLKで所望のデータ伝送速度と等しい周波数で安定した周期的な信号が生成されなければならない、ということにある。固有のプロセス上の制約により、１μmのＣＭＯＳ等の最近の高速論理回路製造技術でさえ、所望の高いデータ伝送速度と等しい周波数でかかる周期的な信号を生成することは現時点では不可能である。例えば、図１の従来のデータソース回路10を用いて、交互の「１」及び「０」を確実に含む７ビットワードを伝送速度350MHzで送信するためには、トグルフリップフロップ34のノードCLKに350MHzの安定したクロック（即ち、700×10⁶回/se c又は１遷移/約1.4nsecで遷移するクロック）を生成する必要がある。パルス幅制御インバータ33a〜33g毎の基本素子遅延が１nsecである場合には、かかるクロックを１μmＣＭＯＳ製造技術で実施することは現時点では不可能である。更に、かかる350MHzのクロック信号を１μmＣＭＯＳ製造技術で実施することが可能であるとした場合であっても、従来のシステムの連続する素子（即ちトグルフリップフロップ34）は、350MHzのクロック信号に正確に応答することができるだけ高速なものとはなり得ない。また、製造技術の進歩と共に速度が増大する度に、最先端の製造技術を用いたデータソース回路の能力を超えた伝送速度に関する付随的な要件が存在することになる。更に、一層旧式の製造技術を用いて適当な解決策を得ることができれば、その解決策は最先端の製造技術を必要とする解決策よりも安価なものとなり得る。発明の概要本発明は、データソース回路及び補足的なデータ回復回路であって、それと同様の製造技術を用いた従来のデータソース回路よりも高速でデータの送受信を行うことができる、データソース回路及び補足的なデータ回復回路を目的とするものである。本発明のデータソース回路は、周期Ｔを有する周期的なソースクロック信号を受信するための手段と、前記ソースクロック信号に基づいて実質的にＴと等しい周期を有する一連の１つまたは２つ以上の周期的な同期信号を生成するための同期信号生成手段であって、その各同期信号が前の同期信号から遅延されている、同期信号生成手段と、多ビットデータワードの内の１つ又は２つ以上のサブワードを送信するための送信手段であって、その各サブワードが１つ又は２つ以上のビットを有しており、その１つ又は２つ以上のサブワードの個々の１つが、個々の漸進的に遅延された同期信号の組み合わせ対に応じて送信される、送信手段とを備えたものである。本発明の好適実施例では、データソース回路の同期信号生成手段は、同期信号の生成の基準信号に対する較正を行うための位相ロックループを備えている。また、本発明の補足的なデータ回復回路は、周期Ｔを有する周期的な回復基準クロック信号を受信するための手段と、前記回復基準クロック信号に基づいて実質的にＴと等しい周期を有する一連の周期的なサンプリング信号を生成するためのサンプリング信号生成手段であって、その各サンプリング信号が前のサンプリング信号から遅延されている、サンプリング信号生成手段と、多ビットデータワードの内の１つ又は２つ以上のサブワードをサンプリングするためのサンプリング手段であって、その１つ又は２つ以上のサブワードの個々の１つが個々のサンプリング信号に応じてサンプリングされる、サンプリング手段とを備えたものである。本発明のデータ回復回路の好適実施例では、そのデータ回復回路のサンプリング信号生成手段は、サンプリング信号の生成の基準信号（好適には回復基準クロック信号）に対する較正を行うための位相ロックループを備えている。本発明の別の好適実施例では、回復回路及びソース回路は、受信器/再送信ノードとして統合される。この実施例は、環状ネットワーク等のポイントツーポイントデータネットワークでの使用に特に適したものとなる。図面の簡単な説明図１は、従来のデータソース回路を示すブロック図である。図２は、図１の従来のデータソース回路で生じる信号の相対的なタイミングを示すタイミングチャートである。図３は、本発明のデータソース回路を示すブロック図である。図４は、本発明のデータソース回路の送信器を示す概略図である。図５は、本発明のデータソース回路の同期生成器を示す概略図である。図６は、ソースクロック信号及び同期信号の相対的なタイミングを示すタイミングチャートである。図７は、ソースバッファ／ラッチを有する本発明のデータソース回路を示すブロック図である。図８は、図７のソースバッファ／ラッチを示すブロック図である。図９は、ソースバッファ／ラッチを有する本発明の実施例についてのソースクロック信号及び同期信号の相対的なタイミングを示すタイミングチャートである。図10は、本発明のデータ回復回路を示すブロック図である。図11は、本発明の回復基準クロック生成器を示す概略図である。図12は、本発明のサンプリング信号生成器を示す概略図である。図13は、図10に示すような回復バッファ／ラッチを示すブロック図である。図14は、回復基準クロック信号及びサンプリング信号の相対的なタイミングを示すタイミングチャートである。図15は、本発明と共に使用する位相ロックループを示すブロック図である。図16は、本発明の実施に特に適したポイントツーポイントの環状ネットワークを示す概略図である。発明の詳細な説明図３は、入力120に送られた多ビットデータワードのサブワードを直列に伝送するための、本発明によるデータソース回路100の一実施例を示している。図１の従来のデータソース回路10と同様に、このデータソース回路100は、７ビットワードの各ビットを直列に伝送するためのものである。その７ビットワードは、データ入力120に周期的に並列に送られる。次いで、各データビットＤa〜Ｄgが、送信器140によりデータ伝送ライン141上へと直列に送信される。図４は、本発明のデータソース回路の一実施例の送信器140を示している。送信すべき７ビットワードの各データビットＤa〜Ｄgは、一連のインバータ126a〜 126gをそれぞれ介して一連の送信ゲート124a〜124gへとそれぞれ送られる。後述するように、送信ゲート124a〜124gは、データビットＤa〜Ｄgの１回につき１つの送信を可能にするスイッチとして働く。このとき、送信ゲート124a〜124gは、図１の従来のデータソース回路の３入力ＡＮＤゲート24a〜24gと全く同一のものではない、ということに特に留意されたい。即ち、送信ゲート124a〜124gは、データビットＤa〜Ｄgの送信を選択的に可能にするものであるが、３入力ＡＮＤゲート24a〜24gは、単にビット変化信号の送信を可能にするものである。インバータ126a〜126gは、送信ゲート124a〜124gへの入力をそれぞれ駆動するための電流を供給するバッファである。かかるインバータ／ドライバの使用は当業界で周知のものである。一方、図３を再び参照すると、50MHzの周期的なソースクロック信号CLKOがクロック入力129に送られる。このソースクロック信号CLKOの各アップエッジと同時に新しい７ビットデータワードが利用可能となる。クロック信号CLKOは、クロック入力129から同期信号生成器130へと送られる。図５を参照すると、クロック信号CLKOは、クロック入力129から同期信号生成器130の20個の連続する遅延素子152a〜152tを介して送られる。遅延素子152a〜1 52tは、従来のデータソース回路10の遅延素子31a〜31g又はパルス幅制御インバータ33a〜33gと同一のものとすることが可能である（が、必ずしもそうする必要はない）、ということに留意されたい。出力遅延インバータ152d,152f,152h,152j,152l,152n,152pは、周期的な同期信号SYNCa〜SYNCgをそれぞれ得るために「タップ(tap)」される。同期信号SYNCa〜 SYNCgは、クロック信号CLKOと同一の周期及び周波数を有しており、その各同期信号は前の同期信号から位相遅延される。即ち、同期信号SYNCbは同期信号SYNCa から位相遅延され、同期信号SYNCcは同期信号SYNCbから位相遅延され、以下同様にして、最後に同期信号SYNCgは同期信号SYNCfから位相遅延される。この同期信号の周期的性質により、同期信号SYNCaは同期信号SYNCgから位相遅延される。図６のタイミングチャートは、クロック信号CLKOと同期信号SYNCa〜SYNCgとの相対的なタイミングを示すものである。個々の漸進的に遅延された同期信号の組み合わせ対は、２入力ＮＯＲデバイスの２つの入力に送られ、その２つの同期信号のうち一層遅延が少ないものがインバータを介して最初に送られる。「漸進的に遅延された」とは、２入力ＮＯＲデバイスに送られた各組み合わせ対毎に、その一方の同期信号が、他方の一層遅延された同期信号よりも遅延が少ないものとなることを意味している。更に、各組み合わせ対毎に、その２つの同期信号はいずれも、a)その他の組み合わせの一層遅延が少ない同期信号よりも多く遅延されること、及びb)その他の組み合わせの一層遅延された同期信号よりも少なく遅延されることはない。詳細には、図４を再び参照すると、同期信号SYNCa〜SYNCgは、インバータ127a 〜127gへとそれぞれ送られ、それらインバータ127a〜127gの出力信号が同期信号 SYNCa〜SYNCgにそれぞれ対応するものとなるが、反転され僅かに位相遅延されたものとなる。各インバータ127a〜127gの出力は、各２入力ＮＯＲデバイス128a〜 128gの第１入力にそれぞれ送られる。更に、各同期信号SYNCb,SYNCc,……SYNCg, SYNCaは、各２入力ＮＯＲデバイス128a〜128gの第２入力にそれぞれ送られる。即ち、反転され位相遅延された同期信号SYNCaが２入力ＮＯＲデバイス128aの第１入力に送られ、同期信号SYNCbが２入力ＮＯＲデバイス128aの第２入力に送られる。このパターンが残りの２入力ＮＯＲデバイス128b〜128gについて繰り返されて、反転され位相遅延された同期信号SYNCgが２入力ＮＯＲデバイス128gの第１入力に送られ、同期信号SYNCaが２入力ＮＯＲデバイス128gの第２入力に送られる。特定の２入力ＮＯＲデバイス128a〜128gの第１及び第２入力に送られた２つの信号が低レベルであるとき、その２入力ＮＯＲデバイスが出力を表明する。即ち、インバータ127a〜127gについて説明すると、以下の２つの条件が同時に満たされた場合にのみ、特定のＮＯＲデバイス128a〜128gの出力が表明される。その条件とは、第１に、インバータ127a〜127gを介してＮＯＲデバイスの第１入力に送られた同期信号がその反転前に高レベルであること、第２に、それに続いてＮＯＲデバイスの第２入力に送られた同期信号が低レベルであることである。インバータ130a〜130gの遅延時間を、２つの同期信号SYNCa〜SYNCgの位相差よりも比較的小さく保つと、特定の２入力ＮＯＲデバイスへの入力により、その２入力ＮＯＲデバイスの出力が１回につき１つ表明されることが保証される。ＮＯＲデバイス128a〜128gの出力は、ＣＭＯＳ伝送ゲート124a〜124gの各制御ゲート端子にそれぞれ送られる。表明されたＮＯＲデバイスの出力によって各伝送ゲートが「スイッチオン」されて、その伝送ゲートがその入力に送られたデータビットをその出力に通過させることが可能となる。ＣＭＯＳ伝送ゲート124a〜 124gは、３状態が可能な適当なあらゆるスイッチングデバイスと置換可能である、ということが当業者であれば理解されよう。イネーブルにされた各伝送ゲート124a〜124gの出力は、データ伝送ライン132 に送られる。図４では、別個の静電容量がデータ伝送ライン132上に示されている。しかしながら、当業者であれば理解されるように、データ伝送ライン132は、伝送ゲートの全出力容量及び伝送ラインの寄生容量と等しい静電容量を既に有しており、従って、かかる別個の容量は必ずしも必要なものではない。データ伝送ライン132における静電容量は、別のデータビットが新たに送信されるまで、最後に送信されたデータビットを動的に保持する。ＮＯＲデバイスの出力の１回につき１つの表明により、データ伝送ライン132 上の信号は、データビット信号Ｄa〜Ｄgの１回につき１つの送信を表すものとなる。従って、データビットＤa〜Ｄgの送信が各々の「漸進的に遅延された」同期信号の組み合わせ対に応じて行われることが分かる。図１の従来のデータソース回路10の場合のように、データソース回路100のデータ伝送ライン132を介して直列に送信されるべき多ビットワードの各ビットがその直前に送信されたビットと異なる際に、データソース回路100は「最悪の場合」伝送ライン132上で切り換えられる。しかしながら、本発明によるデータソース回路は、かかる交互のデータストリングの伝送のために、それと同一の交互のデータストリングを送信するために従来のデータソース回路により生成される必要がある周波数の１／２に等しい周波数のクロックしか生成する必要がない、という利点を提供するものとなる。特定の実施例として、伝送速度350Mbit/secでのかかる「最悪の場合」交互に変化するビットパターンを全てが有する７ビットワードを連続的に送信するためには、350MHzのクロック程度の臨界値の１／２である（各同期信号SYNCa〜SYNCgのアップエッジ間の間隔により反映される）時間的基礎を生成する必要がある。即ち、従来のデータソース回路は1.4nsecのパルスを制御する必要があり、本発明のデータソース回路は2.8ns ecの間隔を制御する必要がある。更に、伝送ゲートにより制御される３状態伝送ライン132により、従来のデータソース回路10のトグルフリップフロップ34等の直列素子が不要となる。このため、セットアップ及びホールド時間はもはや決定的なものではなく、この３状態網は350Mbit/secというデータ伝送速度に対して正確に応答可能となる。加えて、図１の従来のデータソース回路10とは異なり、図３に示すデータソース回路100は、データビットＤgがバッファされることを絶対に必要とするものてはない。即ち、図６のタイミングチャートを考察すれば分かるように、全てのデータビットＤa〜Ｄgが送信器140によりクロックCLKOの１周期内で送信されるように遅延素子152a〜152tによる遅延が十分に小さければ、データビットＤgがその伝送前に上書きされることはない。しかしながら、本発明のデータソース回路の好適実施例では、ソースラッチ／バッファ機構を用いて、入力120に送られる多ビットデータワードが送信器140による送信に利用可能となる時間を延長させている。このソースラッチ／バッファ機構により、入力120に送られるデータビットＤa〜Ｄgがその送信前に安定化すると共にその送信後にしばらく安定化状態を維持するための更なる時間を得ることが可能となる。ここで図７を参照する。同図には、ソースラッチ／バッファ機構を用いた本発明の実施例が示されている。データ入力120に送られた多ビットワードは、第１のソースラッチ121に送られる。クロック信号CLKOは、この場合もやはり同期信号生成器130への入力であるが、前記第１のソースラッチ121への入力ともなる。データビットＤa〜Ｄgは、クロック信号CLKOのアップエッジに応じて第１のソースラッチ121を介して供給され、クロック信号CLKOのダウンエッジに応じてラッチされる。図８を参照すると、ラッチ121は、７つのサブラッチ131a〜131gから構成され、その各サブラッチ131a〜131gは、それぞれ各ビットＤa〜Ｄgに対応するものである。データビットＤe〜Ｄgは、クロック信号CLKOのダウンエッジに応じて（即ち、一層詳細には、図８から分かるように反転されたクロック信号CLKOのアップエッジに応じて）第１のソースラッチ121から第２のソースラッチ123を介して供給され、クロック信号CLKOのアップエッジに応じてラッチされる。第２のソースラッチ123は、３つのサブラッチ133e〜133gから構成され、前記の各サブラッチ131e 〜131gからの各ビットＤe〜Ｄgをそれぞれラッチする。最後に、第１のソースラッチ121が開放するとデータビットＤa〜Ｄdが送信器1 40へ送られ、第２のソースラッチ123が開放するとデータビットＤe〜Ｄgが送信器140へ送られる。図９は、図７のソースラッチ／バッファ機構を用いた送信器によるデータ送信に関するタイミングチャートを示している。このタイミングチャートは、図３の直接的な入力機構と比較した場合の図７のソースラッチ／バッファ機構の特定のデータセットアップ上の利点を示している。図９に示すように、クロック信号CLKOが実質的に50％のデューティサイクルを有している場合には、データビットＤa〜Ｄdが第１のソースラッチ121内で最も安定する傾向にあるクロック信号CLKOの１周期内に集中して、それらデータビットＤa〜Ｄdが第１のソースラッチ121から送信される。更に、データビットＤe〜Ｄgは、それらのデータビットＤe〜Ｄgが第２のソースラッチ123内で最も安定する傾向にある反転されたクロック信号CLKOの１周期内に集中して、第２のソースラッチ123から送信される。図10を参照すると、本発明のデータソース回路（例えば図３及び図７のデータソース回路100）によって送信されたデータを回復するための、本発明のデータ回復回路200が示されている。最初に、データソース回路100の送信器140によりデータ伝送ライン141上に直列に送信されたデータビットＤa〜Ｄgが、データ回復回路200のサンプラ210に送られる。一方、サンプリング信号生成器220は、クロック伝送ライン142上の回復基準クロック信号RCLKOを受信する。その名称が示唆し、及び以下で詳述するように、回復基準クロック信号RCLKOがサンプリング回路200によって使用され、サンプリングエッジを到来データに同期させることにより、データビットＤa〜Ｄgが回復される。回復基準クロック信号RCLKOは、クロック伝送ライン142を介してデータ回復回路200に直接送られたソースクロック信号CLKOに過ぎないかもしれない。しかしながら、データビットＤa〜Ｄgがデータソース回路10 0の送信器140を介して送信による伝搬遅延を受けるので、ソースクロック信号CL KOを回復基準クロック信号RCLKOとしてデータ回復回路200に送る前に、そのソースクロック信号CLKOに同様の遅延を生じさせることが必要不可欠である。これが、回復基準クロック信号生成器160の機能である。図11は、回復基準クロック信号生成器160を詳細に示したものである。回復基準クロック信号生成器160は、殆どの点で送信器140と同一である。しかしながら、データビットＤa〜Ｄgではなく、送信ゲート164a〜164gへの各データ入力が、反転バッファ126a〜126gを介して高レベル又は低レベルに結合される。詳細には、送信ゲート164a,164b,164f,164gへの入力が高レベルとなり、送信ゲート164c, 164d,164eへの入力が低レベルとなる。更に、クロック信号CLKOのダウンエッジを回復基準クロック信号RCLKOに正確に複製する（即ち、実質的にクロック信号CLKOの50％のデューティサイクルを複製する）ことが所望されるのであれば、図３の同期生成器130の遅延素子152hからの信号出力であるSTAP2を、遅延素子152gからの信号出力である同期信号CKTAP と置換することが可能である。かかる実質的に50％のデューティサイクルの回復基準クロック信号は、上述のソースラッチ／バッファ機構と同様の回復ラッチ／バッファ機構を実施するのに必要である。伝送ゲート164a〜164gの入力の結合、及び、信号SYNC2と信号CKTAPとの置換の結果として、回復基準クロック信号生成器160によって回復基準クロックデータ出力ライン142上へ出力される回復基準クロック信号RCLKOは、ソースクロック信号CLKOと同一となるが、送信器140を介して伝搬されたデータビットＤd〜Ｄgと同様に遅延されたものとなる。しかし、この生成された回復基準クロック信号RCLKOはサンプリング信号生成器220へ送られる。サンプリング信号生成器220は同期信号生成器130と類似したものである。図12を参照する。サンプリング信号生成器220内で、回復基準クロック信号RCLKOは、そのサンプリング信号生成器220の21個の連続する遅延素子22 1a〜221uを介して送られる。これらの遅延素子221a〜221uは、従来のデータソース回路10の遅延素子31a〜31g又はパルス幅制御インバータ33a〜33gと必ずしも同一である必要はない、ということに留意されたい。遅延インバータ221e,221g,221i,221k,221m,221o,221qの出力は、周期的なサンプリング信号SAMPa〜SAMPgをそれぞれ得るために「タップ」される。サンプリング信号SAMPa〜SAMPgは、回復基準クロック信号RCLKOと同一の周期及び周波数を有しており、その各サンプリング信号は、その前のサンプリング信号から位相遅延される。即ち、サンプリング信号SAMPbはサンプリング信号SAMPaから位相遅延され、サンプリング信号SAMPcはサンプリング信号SAMPbから位相遅延され、以下同様にして、サンプリング信号SAMPgはサンプリング信号SAMPfから位相遅延される。サンプリング信号SAMPaは、サンプリング信号の周期的性質により、サンプリング信号SAMPgから位相遅延される。ここで図13を参照する。サンプリング信号SAMPa〜SAMPgは、サンプラ210内の各サブサンプラ212a〜212gへそれぞれ送られる。サブサンプラ212a〜212gは、フリップフロップ等の連続する論理素子であり、その入力をクロック信号のアップエッジと同時にラッチする。サンプリング信号生成器220の21個の遅延素子221a〜221uは、各サンプリング信号SAMPa〜SAMPgのアップエッジがデータ伝送ライン142上に到来する各データビットＤa〜Ｄgとそれぞれ同期するように、同期信号生成器130の遅延素子152a 〜152tと一致させるべきである。従って、入力120に送られる多ビットデータワードが送信器140による送信に利用可能となる時間を延長させるためにソースラッチ／バッファが必要となるように、また、データ回復回路が回復データが上書きされる前にその回復データを保持できる時間を延長させるために回復ラッチ／バッファが必要となるように、同期信号生成器130の遅延素子152a〜152tが選択されるべきである、ということが当業者であれば理解されよう。かかる回復ラッチ／バッファは図13に示されている。サブサンプラ212a〜212d によりラッチされるデータビットＤa〜Ｄgは、第１の回復ラッチ240に送られる。この第１の回復ラッチ240には、反転された回復基準クロック信号RCLKOが更に入力される。データビットＤa〜Ｄgは、回復基準クロック信号RCLKOのダウンエッジに応じて（より正確には、図13に示すように反転された回復基準クロック信号RCLKOのアップエッジに応じて）第１の回復ラッチ240を介して送られ、回復基準クロック信号RCLKOのアップエッジに応じて第１の回復ラッチ240によりラッチされる。図13において、第１の回復ラッチ240は４つのサブラッチ243a〜243 dから構成され、その各サブラッチ243a〜243dは、各ビットＤa〜Ｄdにそれぞれ対応するものである。データビットＤa〜Ｄg（第１の回復ラッチ240からのビットＤa〜Ｄd、及びサンプラ210からのビットＤe〜Ｄg）は、回復基準クロック信号RCLKOのアップエッジに応じて第２の回復ラッチ250を介して供給され、回復基準クロック信号RCLKO のダウンエッジに応じて第２の回復ラッチ250によりラッチされる。この第２の回復ラッチ250は、７つのサブラッチ253a〜253gから構成され、それらの各サブラッチ253a〜253gは、各ビットＤa〜Ｄgをそれぞれラッチする。図14は、図13の回復ラッチ／バッファ機構を用いたサンプラ210によるデータ回復に関するタイミングチャートを示している。このタイミングチャートは、回復ラッチ／バッファ機構の特定のデータセットアップ上の利点を示している。図14のタイミングチャートに示すように、回復基準クロック信号RCLKOが実質的に50％のデューティサイクルを有している場合には、データビットＤa〜Ｄdがサンプラ210内で最も安定する傾向にある反転された回復基準クロック信号RCLKO の１周期内に集中して、サンプラ210からのデータビットＤa〜Ｄdが第１の回復ラッチによりラッチされる。更に、データビットＤe〜Ｄgは、それらのデータビットＤe〜Ｄgがサンプラ210内で最も安定する傾向にある回復基準クロック信号RCLKOの１周期内に集中して、第２の回復ラッチ250によりラッチされる。図15は、同期信号生成器及びサンプリング信号生成器の遅延を較正するために本発明と共に使用される位相ロックループ300を示すブロック図である。位相ロックループは当業界で周知のものである。発振器は奇数個のインバータから構成することができ、それらのインバータに電力が加えられて、発振信号が生成される。位相ロックループ300内のリング発振器310は、差を相殺するための７つのインバータ320a〜320gを有している。発振信号出力は、位相検出器335のフィードバック入力330へ送られる。その位相検出器335の基準入力340には、安定した基準クロック信号、好適には回復基準クロック信号RCLKOが送られる。位相検出器335は、そのフィードバック入力330における信号の位相を、その基準入力340における基準クロック信号の位相と比較する。それらの位相が異なる場合には、位相検出器335は、インバータ320a〜320gの遅延を制御するためのコマンド信号を制御ライン350,351上に出力する。更に、同期信号生成器130のインバータ152a〜152t、及びサンプリング信号生成器220のインバータ221a〜221uを、インバータ320a〜320gと同一になるように選択することが可能である。位相検出器335のコマンド信号を使用して、同期信号生成器130のインバータ152a〜152t及びサンプリング信号生成器220のインバータ221a〜221u の遅延も制御することにより、それらの遅延もまた基準クロック信号に対して較正することができ、これにより多ビットワードのデータビットの直列伝送及びサンプリングの同期化を確実にすることができる。好適実施例では、本発明は、図16に示すような環状単一方向ポイントツーポインとデータ伝送ネットワーク400で使用される。このネットワークの各「ポイント」はノード410であり、このノード410は、リング413からデータを受信してそのデータを転送し又はそのデータをプロセッサ（図示せず）で利用可能なものにする回復回路200とリング413にデータを伝送するソース回路100とを備えている。更に、入力120に送られる７ビットワードの実施例は整数倍にすることが可能である。即ち、例えば、42ビットワードを６つの１ビット出力に送り、その６ビットを並列に送信することが可能である。この実施例の利点は、各々の１ビットチャネルを製造時に一組にすることができる点にある。

Claims

【特許請求の範囲】１．周期Ｔを有する周期的なソースクロック信号を受信する手段と、前記ソースクロック信号に基づき実質的に前記周期Ｔと等しい周期を有する一連の１つまたは２つ以上の周期的な同期信号を生成する同期信号生成手段であって、その各同期信号が前の同期信号から遅延されている、同期信号生成手段と、多ビットデータワードの内の１つ又は２つ以上のサブワードを送信する送信手段であって、その各サブワードが１つ又は２つ以上のビットを有しており、その１つ又は２つ以上のサブワードの個々の１つが、個々の漸進的に遅延された同期信号の組み合わせ対に応じて送信される、送信手段とを備えていることを特徴とする、データソース回路。２．前記多ビットデータワードを前記送信手段へと供給するソースバッファを更に備えている、請求項１に記載のデータソース回路。３．前記ソースバッファが、前記ソースクロック信号の遷移に応じて前記多ビットデータワードをラッチする第１のソースラッチと、前記ソースクロック信号の逆の遷移に応じて前記第１のソースラッチからの前記多ビットデータワードの一部をラッチする第２のソースラッチとを備えており、このソースバッファが、前記多ビットデータワードの一部を前記第２のソースラッチから前記送信手段へと供給し、前記多ビットデータワードの残りを前記第１のソースラッチから前記送信手段へと供給する、請求項２に記載のデータソース回路。４．前記ソースクロック信号が実質的に50％のデューティサイクルを有している、請求項３に記載のデータソース回路。５．前記同期信号生成手段が、前記同期信号の生成を基準信号に対して較正する位相ロックループを備えている、請求項１に記載のデータソース回路。６．前記基準信号が水晶発振器の出力である、請求項５に記載のデータソース回路。７．前記ソースクロック信号と実質的に同期しており前記周期Ｔと実質的に等しい周期を有する回復基準クロック信号を前記同期信号に応じて生成する回復基準クロック生成手段を更に備えている、請求項１に記載のデータソース回路。８．周期Ｔを有する周期的な回復基準クロック信号を受信する手段と、前記周期Ｔと実質的に等しい周期を有する一連の周期的なサンプリング信号を前記回復基準クロック信号に基づき生成するサンプリング信号生成手段であって、その各サンプリング信号が前のサンプリング信号から遅延されている、サンプリング信号生成手段と、多ビットデータワードの内の１つ又は２つ以上のサブワードをサンプリングするサンプリング手段であって、その１つ又は２つ以上のサブワードの個々の１つが個々のサンプリング信号に応じてサンプリングされる、サンプリング手段とを備えていることを特徴とする、データ回復回路。９．前記多ビットデータワードの内の前記１つ又は２つ以上のサブワードを受信する宛先バッファを更に備えている、請求項８に記載のデータ回復回路。 10，前記宛先バッファが、前記回復基準クロック信号の第１の遷移に応じて前記サンプリング手段からの前記１つ又は２つ以上のサブワードの各々の第１の部分をラッチする第１の宛先ラッチと、その第１の宛先ラッチからの前記１つ又は２つ以上のサブワードの各々の前記第１の部分をラッチすると共に前記回復基準クロック信号の第２の遷移に応じて前記サンプリング手段からの前記１つ又は２つ以上のサブワードの各々の第２の部分をラッチする第２の宛先ラッチとを備えている、請求項９に記載のデータ回復回路。 11．前記回復基準クロック信号が実質的に50％のデューティサイクルを有している、請求項10に記載のデータ回復回路。 12．前記サンプリング信号生成手段が、前記サンプリング信号の生成を基準信号に対して較正する位相ロックループを備えている、請求項８に記載のデータ回復回路。 13．前記基準信号が水晶発振器の出力である、請求項12に記載のデータ回復回路。 14．前記基準信号が前記回復基準クロック信号である、請求項 12に記載のデータ回復回路。 15．周期Ｔを有する周期的なソースクロック信号を受信する手段と、前記ソースクロック信号に基づき実質的に前記周期Ｔと等しい周期を有する一連の周期的な同期信号を生成する同期信号生成手段であって、その各同期信号が前の同期信号から遅延されている、同期信号生成手段と、多ビットデータワードの内の１つ又は２つ以上のサブワードを送信する送信手段であって、その各サブワードが１つ又は２つ以上のビットを有しており、その１つ又は２つ以上のサブワードの個々の１つが、個々の漸進的に遅延された前記同期信号の組み合わせ対に応じて送信される、送信手段と、前記ソースクロック信号と実質的に同期しており前記周期Ｔと実質的に等しい周期を有する回復基準クロック信号を前記同期信号に基づき生成する回復基準クロック生成手段と、前記周期Ｔと実質的に等しい周期を有する一連の周期的なサンプリング信号を前記回復基準クロック信号に基づき生成するサンプリング信号生成手段であって、その各サンプリング信号が前のサンプリング信号から遅延されている、サンプリング信号生成手段と、前記送信手段により送信された前記多ビットデータワードの内の前記１つ又は２つ以上のサブワードを受信するサンプリング手段であって、その１つ又は２つ以上のサブワードの個々の１つが個々のサンプリング信号に応じて受信される、サンプリング手段とを備えていることを特徴とする、データソース同期及び回復回路。 16．周期Ｔを有する周期的な回復基準クロック信号を受信する手段と、前記周期Ｔと実質的に等しい周期を有する一連の周期的なサンプリング信号を前記回復基準クロック信号に基づき生成するサンプリング信号生成手段であって、その各サンプリング信号が前のサンプリング信号から遅延されている、サンプリング信号生成手段と、多ビットデータワードの内の１つ又は２つ以上のサブワードの第１のセットをサンプリングするサンプリング手段であって、その１つ又は２つ以上のサブワードの第１のセットの個々の１つが個々のサンプリング信号に応じてサンプリングされる、サンプリング手段と、前記周期Ｔを有する周期的なソースクロック信号を受信する手段と、前記ソースクロック信号に基づき前記周期Ｔと実質的に等しい周期を有する一連の１つ又は２つ以上の周期的な同期信号を生成する同期信号生成手段であって、その各同期信号が前の同期信号から遅延されている、同期信号生成手段と、前記多ビットデータワードの内の１つ又は２つ以上のサブワードの第２のセットを再送信する再送信手段であって、その１つ又は２つ以上のサブワードの前記第２のセットの各々が１つ又は２つ以上のビットを有しており、前記１つ又は２つ以上のサブワードの個々の１つが、個々の漸進的に遅延された前記同期信号の組み合わせ対に応じて送信される、再送信手段とを備えていることを特徴とする、データ回復／再送信ノード。 17．前記多ビットデータワードを前記再送信手段へ供給するソースバッファと、前記多ビットデータワードの内の１つ又は２つ以上のサブワードを受信する宛先バッファとを更に備えている、請求項16に記載のデータ回復／再送信ノード。 18．前記ソースバッファが、前記ソースクロック信号の遷移に応じて前記多ビットデータワードをラッチする第１のソースラッチと、前記ソースクロック信号の逆の遷移に応じて前記第１のソースラッチからの前記多ビットデータワードの一部をラッチする第２のソースラッチとを備えており、このソースバッファが、前記多ビットデータワードの一部を前記第２のソースラッチから前記再送信手段へと供給し、前記多ビットデータワードの残りを前記第１のソースラッチから前記再送信手段へと供給する、請求項17に記載のデータ回復／再送信ノード。 19．前記ソースクロック信号が実質的に50％のデューティサイクルを有している、請求項18に記載のデータ回復／再送信ノード。 20．前記回復バッファが、前記回復基準クロック信号の第１の遷移に応じて前記サンプリング手段からの前記１つ又は２つ以上のサブワードの各々の第１の部分をラッチする第１の宛先ラッチと、その第１の宛先ラッチからの前記１つ又は２つ以上のサブワードの各々の前記第１の部分をラッチすると共に前記回復基準クロック信号の第２の遷移に応じて前記サンプリング手段からの前記１つ又は２つ以上のサブワードの各々の第２の部分をラッチする第２の宛先ラッチとを備えている、請求項17に記載のデータ回復／再送信ノード。 21．前記回復基準クロック信号が実質的に50％のデューティサイクルを有している、請求項20に記載のデータ回復／再送信ノード。 22．前記同期信号生成手段が、前記同期信号の生成を基準信号に対して較正する位相ロックループを備えている、請求項16に記載のデータ回復／再送信ノード。 23．前記基準信号が水晶発振器の出力である、請求項22に記載のデータ回復／再送信ノード。 24．前記基準信号が前記回復基準クロック信号である、請求項22に記載のデータ回復／再送信ノード。 25．前記ソースクロック信号と実質的に同相にあり前記周期Ｔと実質的に等しい周期を有する回復基準クロック信号を前記同期信号に基づいて生成する回復基準クロック生成手段を更に備えている、請求項17に記戦のデータ回復／再送信ノード。 26．前記サンプリング信号生成手段が、前記サンプリング信号の生成を基準信号に対して較正する位相ロックループを備えている、請求項17に記載のデータ回復／再送信ノード。 27．前記基準信号が水晶発振器の出力である、請求項17に記載のデータ回復／再送信ノード。 28．周期Ｔを有する周期的なソースクロック信号を受信し、前記ソースクロック信号に基づき実質的に前記周期Ｔと等しい周期を有する一連の１つまたは２つ以上の周期的な同期信号を生成し、その各同期信号が前の同期信号から遅延されており、多ビットデータワードの内の１つ又は２つ以上のサブワードを送信し、その各サブワードが１つ又は２つ以上のビットを有しており、その１つ又は２つ以上のサブワードの個々の１つが、個々の漸進的に遅延された同期信号の組み合わせ対に応じて送信される、という各ステップを有していることを特徴とする、データ供給方法。 29．周期Ｔを有する周期的な回復基準クロック信号を受信し、前記周期Ｔと実質的に等しい周期を有する一連の周期的なサンプリング信号を前記回復基準クロック信号に基づき生成し、その各サンプリング信号が前のサンプリング信号から遅延されており、多ビットデータワードの内の１つ又は２つ以上のサブワードをサンプリングし、その１つ又は２つ以上のサブワードの個々の１つが個々の前記サンプリング信号に応じてサンプリングされる、という各ステップを有することを特徴とする、データ回復方法。 30．周期Ｔを有する周期的なソースクロック信号を受信し、前記ソースクロック信号に基づき前記周期Ｔと実質的に等しい周期を有する一連の周期的な同期信号を生成し、その各同期信号が前の同期信号から遅延されており、多ビットデータワードの内の１つ又は２つ以上のサブワードを送信し、その各サブワードが１つ又は２つ以上のビットを有しており、その１つ又は２つ以上のサブワードの個々の１つが、個々の漸進的に遅延された前記同期信号の組み合わせ対に応じて送信され、前記ソースクロック信号と実質的に同相にあり前記周期Ｔと実質的に等しい周期を有する回復基準クロック信号を前記同期信号に基づき生成し、前記周期Ｔと実質的に等しい周期を有する一連の周期的なサンプリング信号を前記回復基準クロック信号に基づき生成し、その各サンプリング信号が前のサンプリング信号から遅延されており、前記送信手段により送信された前記多ビットデータワードの内の前記１つ又は２つ以上のサブワードを受信し、その１つ又は２つ以上のサブワードの個々の１つが、個々の漸進的に遅延された前記サンプリング信号の組み合わせ対に応じて受信される、という各ステップを有することを特徴とする、データの供給及び回復方法。 31．多ビットデータワードの１つ又は２つ以上のサブワードを送信する送信器であって、その各サブワードが１つ又は２つ以上のビットを有しており、この送信器が、個々の漸進的に遅延された同期信号の組み合わせ対を受信する受信手段であって、その各同期信号が、実質的に等しい周期を有しており、前の同期信号から遅延されている、受信手段と、前記個々の漸進的に遅延された前記同期信号の組み合わせ対に応じて前記１つ又は２つ以上のサブワードの個々の１つを送信する送信手段とを備えていることを特徴とする、送信器。