JPH09505451A - ソース同期化データ伝送回路 - Google Patents
ソース同期化データ伝送回路Info
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Abstract
(57)【要約】
本発明のデータソース回路は、周期Tを有する周期的なソースクロック信号を受信するための入力と、下流側の前記ソースクロック信号に基づき実質的に前記周期Tと等しい周期を有する一連の1つまたは2つ以上の周期的な同期信号を生成する同期信号生成器であって、その各同期信号が前の同期信号から遅延されている、同期信号生成器と、多ビットデータワードの内の1つ又は2つ以上のサブワードを送信する送信器であって、その各サブワードが1つ又は2つ以上のビットを有しており、その1つ又は2つ以上のサブワードの個々の1つが個々の漸進的に遅延された前記同期信号の組み合わせ対に応じて送信される、送信手段とを備えている。ポイントツーポイント(例えば環状)データネットワークに特に適した本発明の好適実施例では、回復回路及びソース回路が、受信器/再送信器ノードとして一体化されている。
Description
【発明の詳細な説明】
ソース同期化データ伝送回路発明の技術分野
本発明は、データソース及びデータ回復回路に関し、特に、同様の製造技術を
用いた従来のデータソース及び回復回路よりも高速でデータの送受信を行うこと
が可能なデータソース及びデータ回復回路に関する。発明の背景
従来のデータソース回路は、送信すべきビットがその直前のビットと異なる際
にフリップフロップの出力を順次トグルすることにより、その従来のデータソー
ス回路の入力に並列に周期的に現れる多ビットワードを直列に送信する。以下で
説明するように、この従来のデータソース回路は、所望する高いデータ伝送速度
で動作することができないものである。
図1には、従来のデータソース回路10の一例が示されている。詳細には、この
図1の従来のデータソース回路10は、7ビットワードの各ビットを直列に送信し
、この7ビットワードは、データ入力20へと周期的及び連続的に並列に送られる
。7ビットワードがデータ入力20へと周期的及び連続的に送られるので、送られ
た各7ビットワードの個々のビットは、データが「バックアップ(back up)」し
ないような伝送速度で伝送されなければならない。かかる「バックアップ」状態
は、データの上書き(data overwrite)として当業界で周知のものである。
例えば、この7ビットワードが伝送速度5MHzで入力20に送られた場合には、
その各ビットはデータ伝送ライン22に沿って伝送速度35MHzで伝送されなければ
ならない。この従来のデータソース回路10は、以下で説明するようにして35MHz
のデータ伝送機構を達成する。
図1において、送信すべき7ビットワードの各データビットDa〜Dgは、一連
のビット変化検出器21a〜21gにそれぞれ送られる。このビット変化検出器21a〜2
1gは、一連の2入力XORデバイスである。例えば、XORデバイス21bの入力
にはビットDb,Daが送られる。同様に、XORデバイス21cの入力にはビットD
c,Dbが送られ、以下同様にして、XORデバイス21gの入力にビットDg,Deが
送られる。
最終的に、XORデバイス21aの入力にビットDa,Dgが送られる。より精確に
は、XORデバイス21aに入力されるビットDgは常に、前にデータ入力20に送ら
れた7ビットワードのDgとなる。従って、前に送られた7ビットワードのビッ
トDgは、現在送られた7ビットワードのビットDgによって上書きされないよう
にバッファされなければならない。図1には、ビットDgのバッファ機構は図示
していない。
2入力XORデバイス21a〜21gをデイジーチェーン接続した結果として、特定
のXORデバイスは、送信すべきビットが直前に送信した信号と異なる場合にの
みその出力に「ビット変化」信号を表明することになる。例えば、XORデバイ
ス21cの出力は、ビットDcがビットDbと異なる場合にのみ表明され、及び
XORデバイス21aの出力は、前に送られたワードのビットDaがビットDgと異
なる場合にのみ表明される。
XORデバイス21a〜21gの出力(即ち「ビット変化」信号の比較結果)は、3
入力ANDデバイス24a〜24gの第2入力25a〜25gへそれぞれ送られる。
一方、5MHzの周期的なソースクロック信号CLKOが、クロック入力29に送られ
る。クロック信号CLKOの各アップエッジと同時に新しい7ビットデータワードが
利用可能となる。クロック信号CLKOが、クロック入力29から7つの連続する遅延
素子31a〜31gをそれぞれ通過して、遅延クロック信号CLKa〜CLKgがそれぞれ生成
される。これらの遅延クロック信号CLKa〜CLKgは、CLKOと同一の周期及び周波数
を有するものである。重要性については以下で理解されるであろうが、各遅延素
子31a〜31gは、それらに送られた信号を1データ入力ビットの送信にほぼ必要な
時間だけ遅延させるように選択されなければならない。即ち、個々のビットの伝
送速度が35MHzである場合には、各遅延素子31a〜31gは、それらに送られた被遅
延クロック信号をほぼ28nsecだけ遅延させなければならない。図2のタイミング
チャートは、クロック信号CLKOと遅延クロック信号CLKa〜CLKgとの相対的なタイ
ミングを示すものである。
遅延クロック信号CLKa〜CLKgは、3入力ANDデバイス24a〜24gの第1入力23
a〜23gへそれぞれ送られる。
遅延クロック信号CLKa〜CLKgはまたパルス幅制御インバータ33a〜33gへと送ら
れる。次いで、パルス幅制御インバータ33a〜
33gは周期的なパルス幅制御信号PWCa〜PWCgをそれぞれ出力する。図2のタイミ
ングチャートに示すように、パルス幅制御信号PWCa〜PWCgは、それぞれ、遅延ク
ロック信号CLKa〜CLKgに対して反転及び遅延された信号である。
重要性については以下で詳述するが、パルス幅制御インバータ33a〜33gの各々
は、それに送られた信号が1データ入力ビットの送信に必要な時間のほぼ半分の
時間だけ遅延されるように選択されなければならない。即ち、個々のビットの伝
送速度が35MHzである場合には、パルス幅制御インバータ33a〜33gは、それらに
送られた被遅延クロック信号をほぼ14nsecだけ遅延させなければならない。
パルス幅制御信号PWCa〜PWCgは、3入力ANDデバイス24a〜24gの第3入力27
a〜27gへそれぞれ送られる。
特定のビット変化信号(即ち、特定のビット変化信号として3入力ANDデバ
イスに送られた信号)に関連するパルス幅制御信号及び遅延クロック信号が両方
とも高レベルである場合にのみ、そのビット変化信号を3入力ANDデバイスの
出力に送ることが可能となる。遅延素子31a〜31g及び関連するパルス幅制御イン
バータ33a〜33gの選択された遅延時間のため、如何なる時刻においても遅延クロ
ック信号とそれに関連するパルス幅制御信号との組み合わせは1つのみ存在し、
この場合、遅延クロック信号及びパルス幅制御信号は共に高レベルとなる。その
結果、XORデバイス21a〜21gに送られたビット変化信号が、1回に1つ送信さ
れる。
それらのビット変化信号が1回に1つ送信されることは重要である。これは、
送信されたビット変化信号が7入力ORデバイス39の入力に送られ、その7入力
ORデバイス39の出力がトグルフリップフロップ34のクロック入力36に接続され
るからである。トグルフリップフロップ34の反転データ出力はそのデータ入力に
結合されているので、7入力ORデバイス39の出力がパルスを生成して入力デー
タのビット変化を知らせる度にトグルフリップフロップ34の出力がその反対の状
態をクロック出力する。即ち、ビット変化信号が3入力ANDデバイス24a〜24g
により1回に1つずつ送信されると、7入力ORデバイス39の出力が、その1回
に1つずつ送信されたビット変化信号を送出する。このようにして、トグルフリ
ップフロップ34の出力22が、データ入力20に周期的及び連続的に送られた7ビッ
トワードのデータビットDa〜Dgの直列伝送を行う。
図1の従来のデータソース回路10は、送信すべきデータが比較的低速でその入
力20に送られる場合には良好に動作する。しかしながら、一層高速のデータ伝送
システムに対する必要性が常に増大し続けている。例えば、マルチメディア(即
ち、ビデオ、オーディオ、及びデータの統合化)の到来や、そのデータ及びスル
ープットの要件の重さにより、パーソナルコンピュータの内部カード間での高速
データ伝送リンクの必要性が大きくなっている。更に、分散されたコンピュータ
リソース間で大量のデータを急速に伝送する必要性がある。
図1の従来のデータソース回路10のような従来のデータソー
ス回路は、今日要求される高データ伝送速度で所望の通り動作することができな
い。その問題は、各送信ビットが直前の送信ビットと異なる最悪条件において、
トグルフリップフロップ34のノードCLKで所望のデータ伝送速度と等しい周波数
で安定した周期的な信号が生成されなければならない、ということにある。
固有のプロセス上の制約により、1μmのCMOS等の最近の高速論理回路製
造技術でさえ、所望の高いデータ伝送速度と等しい周波数でかかる周期的な信号
を生成することは現時点では不可能である。
例えば、図1の従来のデータソース回路10を用いて、交互の「1」及び「0」
を確実に含む7ビットワードを伝送速度350MHzで送信するためには、トグルフリ
ップフロップ34のノードCLKに350MHzの安定したクロック(即ち、700×106回/se
c又は1遷移/約1.4nsecで遷移するクロック)を生成する必要がある。パルス幅
制御インバータ33a〜33g毎の基本素子遅延が1nsecである場合には、かかるクロ
ックを1μmCMOS製造技術で実施することは現時点では不可能である。
更に、かかる350MHzのクロック信号を1μmCMOS製造技術で実施すること
が可能であるとした場合であっても、従来のシステムの連続する素子(即ちトグ
ルフリップフロップ34)は、350MHzのクロック信号に正確に応答することができ
るだけ高速なものとはなり得ない。
また、製造技術の進歩と共に速度が増大する度に、最先端の製造技術を用いた
データソース回路の能力を超えた伝送速度に
関する付随的な要件が存在することになる。
更に、一層旧式の製造技術を用いて適当な解決策を得ることができれば、その
解決策は最先端の製造技術を必要とする解決策よりも安価なものとなり得る。発明の概要
本発明は、データソース回路及び補足的なデータ回復回路であって、それと同
様の製造技術を用いた従来のデータソース回路よりも高速でデータの送受信を行
うことができる、データソース回路及び補足的なデータ回復回路を目的とするも
のである。
本発明のデータソース回路は、周期Tを有する周期的なソースクロック信号を
受信するための手段と、前記ソースクロック信号に基づいて実質的にTと等しい
周期を有する一連の1つまたは2つ以上の周期的な同期信号を生成するための同
期信号生成手段であって、その各同期信号が前の同期信号から遅延されている、
同期信号生成手段と、多ビットデータワードの内の1つ又は2つ以上のサブワー
ドを送信するための送信手段であって、その各サブワードが1つ又は2つ以上の
ビットを有しており、その1つ又は2つ以上のサブワードの個々の1つが、個々
の漸進的に遅延された同期信号の組み合わせ対に応じて送信される、送信手段と
を備えたものである。
本発明の好適実施例では、データソース回路の同期信号生成手段は、同期信号
の生成の基準信号に対する較正を行うための位相ロックループを備えている。
また、本発明の補足的なデータ回復回路は、周期Tを有する
周期的な回復基準クロック信号を受信するための手段と、前記回復基準クロック
信号に基づいて実質的にTと等しい周期を有する一連の周期的なサンプリング信
号を生成するためのサンプリング信号生成手段であって、その各サンプリング信
号が前のサンプリング信号から遅延されている、サンプリング信号生成手段と、
多ビットデータワードの内の1つ又は2つ以上のサブワードをサンプリングする
ためのサンプリング手段であって、その1つ又は2つ以上のサブワードの個々の
1つが個々のサンプリング信号に応じてサンプリングされる、サンプリング手段
とを備えたものである。
本発明のデータ回復回路の好適実施例では、そのデータ回復回路のサンプリン
グ信号生成手段は、サンプリング信号の生成の基準信号(好適には回復基準クロ
ック信号)に対する較正を行うための位相ロックループを備えている。
本発明の別の好適実施例では、回復回路及びソース回路は、受信器/再送信ノ
ードとして統合される。この実施例は、環状ネットワーク等のポイントツーポイ
ントデータネットワークでの使用に特に適したものとなる。図面の簡単な説明
図1は、従来のデータソース回路を示すブロック図である。
図2は、図1の従来のデータソース回路で生じる信号の相対的なタイミングを
示すタイミングチャートである。
図3は、本発明のデータソース回路を示すブロック図である。
図4は、本発明のデータソース回路の送信器を示す概略図で
ある。
図5は、本発明のデータソース回路の同期生成器を示す概略図である。
図6は、ソースクロック信号及び同期信号の相対的なタイミングを示すタイミ
ングチャートである。
図7は、ソースバッファ/ラッチを有する本発明のデータソース回路を示すブ
ロック図である。
図8は、図7のソースバッファ/ラッチを示すブロック図である。
図9は、ソースバッファ/ラッチを有する本発明の実施例についてのソースク
ロック信号及び同期信号の相対的なタイミングを示すタイミングチャートである
。
図10は、本発明のデータ回復回路を示すブロック図である。
図11は、本発明の回復基準クロック生成器を示す概略図である。
図12は、本発明のサンプリング信号生成器を示す概略図である。
図13は、図10に示すような回復バッファ/ラッチを示すブロック図である。
図14は、回復基準クロック信号及びサンプリング信号の相対的なタイミングを
示すタイミングチャートである。
図15は、本発明と共に使用する位相ロックループを示すブロック図である。
図16は、本発明の実施に特に適したポイントツーポイントの
環状ネットワークを示す概略図である。発明の詳細な説明
図3は、入力120に送られた多ビットデータワードのサブワードを直列に伝送
するための、本発明によるデータソース回路100の一実施例を示している。図1
の従来のデータソース回路10と同様に、このデータソース回路100は、7ビット
ワードの各ビットを直列に伝送するためのものである。その7ビットワードは、
データ入力120に周期的に並列に送られる。次いで、各データビットDa〜Dgが
、送信器140によりデータ伝送ライン141上へと直列に送信される。
図4は、本発明のデータソース回路の一実施例の送信器140を示している。送
信すべき7ビットワードの各データビットDa〜Dgは、一連のインバータ126a〜
126gをそれぞれ介して一連の送信ゲート124a〜124gへとそれぞれ送られる。後述
するように、送信ゲート124a〜124gは、データビットDa〜Dgの1回につき1つ
の送信を可能にするスイッチとして働く。このとき、送信ゲート124a〜124gは、
図1の従来のデータソース回路の3入力ANDゲート24a〜24gと全く同一のもの
ではない、ということに特に留意されたい。即ち、送信ゲート124a〜124gは、デ
ータビットDa〜Dgの送信を選択的に可能にするものであるが、3入力ANDゲ
ート24a〜24gは、単にビット変化信号の送信を可能にするものである。
インバータ126a〜126gは、送信ゲート124a〜124gへの入力をそれぞれ駆動する
ための電流を供給するバッファである。かか
るインバータ/ドライバの使用は当業界で周知のものである。
一方、図3を再び参照すると、50MHzの周期的なソースクロック信号CLKOがク
ロック入力129に送られる。このソースクロック信号CLKOの各アップエッジと同
時に新しい7ビットデータワードが利用可能となる。クロック信号CLKOは、クロ
ック入力129から同期信号生成器130へと送られる。
図5を参照すると、クロック信号CLKOは、クロック入力129から同期信号生成
器130の20個の連続する遅延素子152a〜152tを介して送られる。遅延素子152a〜1
52tは、従来のデータソース回路10の遅延素子31a〜31g又はパルス幅制御インバ
ータ33a〜33gと同一のものとすることが可能である(が、必ずしもそうする必要
はない)、ということに留意されたい。
出力遅延インバータ152d,152f,152h,152j,152l,152n,152pは、周期的な同期信
号SYNCa〜SYNCgをそれぞれ得るために「タップ(tap)」される。同期信号SYNCa〜
SYNCgは、クロック信号CLKOと同一の周期及び周波数を有しており、その各同期
信号は前の同期信号から位相遅延される。即ち、同期信号SYNCbは同期信号SYNCa
から位相遅延され、同期信号SYNCcは同期信号SYNCbから位相遅延され、以下同様
にして、最後に同期信号SYNCgは同期信号SYNCfから位相遅延される。この同期信
号の周期的性質により、同期信号SYNCaは同期信号SYNCgから位相遅延される。図
6のタイミングチャートは、クロック信号CLKOと同期信号SYNCa〜SYNCgとの相対
的なタイミングを示すものである。
個々の漸進的に遅延された同期信号の組み合わせ対は、2入
力NORデバイスの2つの入力に送られ、その2つの同期信号のうち一層遅延が
少ないものがインバータを介して最初に送られる。「漸進的に遅延された」とは
、2入力NORデバイスに送られた各組み合わせ対毎に、その一方の同期信号が
、他方の一層遅延された同期信号よりも遅延が少ないものとなることを意味して
いる。更に、各組み合わせ対毎に、その2つの同期信号はいずれも、a)その他の
組み合わせの一層遅延が少ない同期信号よりも多く遅延されること、及びb)その
他の組み合わせの一層遅延された同期信号よりも少なく遅延されることはない。
詳細には、図4を再び参照すると、同期信号SYNCa〜SYNCgは、インバータ127a
〜127gへとそれぞれ送られ、それらインバータ127a〜127gの出力信号が同期信号
SYNCa〜SYNCgにそれぞれ対応するものとなるが、反転され僅かに位相遅延された
ものとなる。各インバータ127a〜127gの出力は、各2入力NORデバイス128a〜
128gの第1入力にそれぞれ送られる。更に、各同期信号SYNCb,SYNCc,……SYNCg,
SYNCaは、各2入力NORデバイス128a〜128gの第2入力にそれぞれ送られる。
即ち、反転され位相遅延された同期信号SYNCaが2入力NORデバイス128aの
第1入力に送られ、同期信号SYNCbが2入力NORデバイス128aの第2入力に送
られる。このパターンが残りの2入力NORデバイス128b〜128gについて繰り返
されて、反転され位相遅延された同期信号SYNCgが2入力NORデバイス128gの
第1入力に送られ、同期信号SYNCaが2入力NORデバイス128gの第2入力に送
られる。
特定の2入力NORデバイス128a〜128gの第1及び第2入力に送られた2つの
信号が低レベルであるとき、その2入力NORデバイスが出力を表明する。即ち
、インバータ127a〜127gについて説明すると、以下の2つの条件が同時に満たさ
れた場合にのみ、特定のNORデバイス128a〜128gの出力が表明される。その条
件とは、第1に、インバータ127a〜127gを介してNORデバイスの第1入力に送
られた同期信号がその反転前に高レベルであること、第2に、それに続いてNO
Rデバイスの第2入力に送られた同期信号が低レベルであることである。
インバータ130a〜130gの遅延時間を、2つの同期信号SYNCa〜SYNCgの位相差よ
りも比較的小さく保つと、特定の2入力NORデバイスへの入力により、その2
入力NORデバイスの出力が1回につき1つ表明されることが保証される。
NORデバイス128a〜128gの出力は、CMOS伝送ゲート124a〜124gの各制御
ゲート端子にそれぞれ送られる。表明されたNORデバイスの出力によって各伝
送ゲートが「スイッチオン」されて、その伝送ゲートがその入力に送られたデー
タビットをその出力に通過させることが可能となる。CMOS伝送ゲート124a〜
124gは、3状態が可能な適当なあらゆるスイッチングデバイスと置換可能である
、ということが当業者であれば理解されよう。
イネーブルにされた各伝送ゲート124a〜124gの出力は、データ伝送ライン132
に送られる。図4では、別個の静電容量がデータ伝送ライン132上に示されてい
る。しかしながら、当業者であ
れば理解されるように、データ伝送ライン132は、伝送ゲートの全出力容量及び
伝送ラインの寄生容量と等しい静電容量を既に有しており、従って、かかる別個
の容量は必ずしも必要なものではない。データ伝送ライン132における静電容量
は、別のデータビットが新たに送信されるまで、最後に送信されたデータビット
を動的に保持する。
NORデバイスの出力の1回につき1つの表明により、データ伝送ライン132
上の信号は、データビット信号Da〜Dgの1回につき1つの送信を表すものとな
る。従って、データビットDa〜Dgの送信が各々の「漸進的に遅延された」同期
信号の組み合わせ対に応じて行われることが分かる。
図1の従来のデータソース回路10の場合のように、データソース回路100のデ
ータ伝送ライン132を介して直列に送信されるべき多ビットワードの各ビットが
その直前に送信されたビットと異なる際に、データソース回路100は「最悪の場
合」伝送ライン132上で切り換えられる。しかしながら、本発明によるデータソ
ース回路は、かかる交互のデータストリングの伝送のために、それと同一の交互
のデータストリングを送信するために従来のデータソース回路により生成される
必要がある周波数の1/2に等しい周波数のクロックしか生成する必要がない、
という利点を提供するものとなる。
特定の実施例として、伝送速度350Mbit/secでのかかる「最悪の場合」交互に
変化するビットパターンを全てが有する7ビットワードを連続的に送信するため
には、350MHzのクロック程度
の臨界値の1/2である(各同期信号SYNCa〜SYNCgのアップエッジ間の間隔によ
り反映される)時間的基礎を生成する必要がある。即ち、従来のデータソース回
路は1.4nsecのパルスを制御する必要があり、本発明のデータソース回路は2.8ns
ecの間隔を制御する必要がある。
更に、伝送ゲートにより制御される3状態伝送ライン132により、従来のデー
タソース回路10のトグルフリップフロップ34等の直列素子が不要となる。このた
め、セットアップ及びホールド時間はもはや決定的なものではなく、この3状態
網は350Mbit/secというデータ伝送速度に対して正確に応答可能となる。
加えて、図1の従来のデータソース回路10とは異なり、図3に示すデータソー
ス回路100は、データビットDgがバッファされることを絶対に必要とするものて
はない。即ち、図6のタイミングチャートを考察すれば分かるように、全てのデ
ータビットDa〜Dgが送信器140によりクロックCLKOの1周期内で送信されるよ
うに遅延素子152a〜152tによる遅延が十分に小さければ、データビットDgがそ
の伝送前に上書きされることはない。
しかしながら、本発明のデータソース回路の好適実施例では、ソースラッチ/
バッファ機構を用いて、入力120に送られる多ビットデータワードが送信器140に
よる送信に利用可能となる時間を延長させている。このソースラッチ/バッファ
機構により、入力120に送られるデータビットDa〜Dgがその送信前に安定化す
ると共にその送信後にしばらく安定化状態を維持するための更なる時間を得るこ
とが可能となる。
ここで図7を参照する。同図には、ソースラッチ/バッファ機構を用いた本発
明の実施例が示されている。データ入力120に送られた多ビットワードは、第1
のソースラッチ121に送られる。クロック信号CLKOは、この場合もやはり同期信
号生成器130への入力であるが、前記第1のソースラッチ121への入力ともなる。
データビットDa〜Dgは、クロック信号CLKOのアップエッジに応じて第1のソ
ースラッチ121を介して供給され、クロック信号CLKOのダウンエッジに応じてラ
ッチされる。図8を参照すると、ラッチ121は、7つのサブラッチ131a〜131gか
ら構成され、その各サブラッチ131a〜131gは、それぞれ各ビットDa〜Dgに対応
するものである。
データビットDe〜Dgは、クロック信号CLKOのダウンエッジに応じて(即ち、
一層詳細には、図8から分かるように反転されたクロック信号CLKOのアップエッ
ジに応じて)第1のソースラッチ121から第2のソースラッチ123を介して供給さ
れ、クロック信号CLKOのアップエッジに応じてラッチされる。第2のソースラッ
チ123は、3つのサブラッチ133e〜133gから構成され、前記の各サブラッチ131e
〜131gからの各ビットDe〜Dgをそれぞれラッチする。
最後に、第1のソースラッチ121が開放するとデータビットDa〜Ddが送信器1
40へ送られ、第2のソースラッチ123が開放するとデータビットDe〜Dgが送信
器140へ送られる。
図9は、図7のソースラッチ/バッファ機構を用いた送信器によるデータ送信
に関するタイミングチャートを示している。
このタイミングチャートは、図3の直接的な入力機構と比較した場合の図7のソ
ースラッチ/バッファ機構の特定のデータセットアップ上の利点を示している。
図9に示すように、クロック信号CLKOが実質的に50%のデューティサイクルを
有している場合には、データビットDa〜Ddが第1のソースラッチ121内で最も
安定する傾向にあるクロック信号CLKOの1周期内に集中して、それらデータビッ
トDa〜Ddが第1のソースラッチ121から送信される。更に、データビットDe〜
Dgは、それらのデータビットDe〜Dgが第2のソースラッチ123内で最も安定す
る傾向にある反転されたクロック信号CLKOの1周期内に集中して、第2のソース
ラッチ123から送信される。
図10を参照すると、本発明のデータソース回路(例えば図3及び図7のデータ
ソース回路100)によって送信されたデータを回復するための、本発明のデータ
回復回路200が示されている。
最初に、データソース回路100の送信器140によりデータ伝送ライン141上に直
列に送信されたデータビットDa〜Dgが、データ回復回路200のサンプラ210に送
られる。
一方、サンプリング信号生成器220は、クロック伝送ライン142上の回復基準ク
ロック信号RCLKOを受信する。その名称が示唆し、及び以下で詳述するように、
回復基準クロック信号RCLKOがサンプリング回路200によって使用され、サンプリ
ングエッジを到来データに同期させることにより、データビットDa〜Dgが回復
される。回復基準クロック信号RCLKOは、クロック伝送ライ
ン142を介してデータ回復回路200に直接送られたソースクロック信号CLKOに過ぎ
ないかもしれない。しかしながら、データビットDa〜Dgがデータソース回路10
0の送信器140を介して送信による伝搬遅延を受けるので、ソースクロック信号CL
KOを回復基準クロック信号RCLKOとしてデータ回復回路200に送る前に、そのソー
スクロック信号CLKOに同様の遅延を生じさせることが必要不可欠である。これが
、回復基準クロック信号生成器160の機能である。
図11は、回復基準クロック信号生成器160を詳細に示したものである。回復基
準クロック信号生成器160は、殆どの点で送信器140と同一である。しかしながら
、データビットDa〜Dgではなく、送信ゲート164a〜164gへの各データ入力が、
反転バッファ126a〜126gを介して高レベル又は低レベルに結合される。詳細には
、送信ゲート164a,164b,164f,164gへの入力が高レベルとなり、送信ゲート164c,
164d,164eへの入力が低レベルとなる。
更に、クロック信号CLKOのダウンエッジを回復基準クロック信号RCLKOに正確
に複製する(即ち、実質的にクロック信号CLKOの50%のデューティサイクルを複
製する)ことが所望されるのであれば、図3の同期生成器130の遅延素子152hか
らの信号出力であるSTAP2を、遅延素子152gからの信号出力である同期信号CKTAP
と置換することが可能である。かかる実質的に50%のデューティサイクルの回復
基準クロック信号は、上述のソースラッチ/バッファ機構と同様の回復ラッチ/
バッファ機構を実施するのに必要である。
伝送ゲート164a〜164gの入力の結合、及び、信号SYNC2と信号CKTAPとの置換の
結果として、回復基準クロック信号生成器160によって回復基準クロックデータ
出力ライン142上へ出力される回復基準クロック信号RCLKOは、ソースクロック信
号CLKOと同一となるが、送信器140を介して伝搬されたデータビットDd〜Dgと
同様に遅延されたものとなる。
しかし、この生成された回復基準クロック信号RCLKOはサンプリング信号生成
器220へ送られる。サンプリング信号生成器220は同期信号生成器130と類似した
ものである。図12を参照する。サンプリング信号生成器220内で、回復基準クロ
ック信号RCLKOは、そのサンプリング信号生成器220の21個の連続する遅延素子22
1a〜221uを介して送られる。これらの遅延素子221a〜221uは、従来のデータソー
ス回路10の遅延素子31a〜31g又はパルス幅制御インバータ33a〜33gと必ずしも同
一である必要はない、ということに留意されたい。
遅延インバータ221e,221g,221i,221k,221m,221o,221qの出力は、周期的なサン
プリング信号SAMPa〜SAMPgをそれぞれ得るために「タップ」される。サンプリン
グ信号SAMPa〜SAMPgは、回復基準クロック信号RCLKOと同一の周期及び周波数を
有しており、その各サンプリング信号は、その前のサンプリング信号から位相遅
延される。即ち、サンプリング信号SAMPbはサンプリング信号SAMPaから位相遅延
され、サンプリング信号SAMPcはサンプリング信号SAMPbから位相遅延され、以下
同様にして、サンプリング信号SAMPgはサンプリング信号SAMPfから位相遅延され
る。サ
ンプリング信号SAMPaは、サンプリング信号の周期的性質により、サンプリング
信号SAMPgから位相遅延される。
ここで図13を参照する。サンプリング信号SAMPa〜SAMPgは、サンプラ210内の
各サブサンプラ212a〜212gへそれぞれ送られる。サブサンプラ212a〜212gは、フ
リップフロップ等の連続する論理素子であり、その入力をクロック信号のアップ
エッジと同時にラッチする。
サンプリング信号生成器220の21個の遅延素子221a〜221uは、各サンプリング
信号SAMPa〜SAMPgのアップエッジがデータ伝送ライン142上に到来する各データ
ビットDa〜Dgとそれぞれ同期するように、同期信号生成器130の遅延素子152a
〜152tと一致させるべきである。
従って、入力120に送られる多ビットデータワードが送信器140による送信に利
用可能となる時間を延長させるためにソースラッチ/バッファが必要となるよう
に、また、データ回復回路が回復データが上書きされる前にその回復データを保
持できる時間を延長させるために回復ラッチ/バッファが必要となるように、同
期信号生成器130の遅延素子152a〜152tが選択されるべきである、ということが
当業者であれば理解されよう。
かかる回復ラッチ/バッファは図13に示されている。サブサンプラ212a〜212d
によりラッチされるデータビットDa〜Dgは、第1の回復ラッチ240に送られる
。この第1の回復ラッチ240には、反転された回復基準クロック信号RCLKOが更に
入力される。
データビットDa〜Dgは、回復基準クロック信号RCLKOのダウ
ンエッジに応じて(より正確には、図13に示すように反転された回復基準クロッ
ク信号RCLKOのアップエッジに応じて)第1の回復ラッチ240を介して送られ、回
復基準クロック信号RCLKOのアップエッジに応じて第1の回復ラッチ240によりラ
ッチされる。図13において、第1の回復ラッチ240は4つのサブラッチ243a〜243
dから構成され、その各サブラッチ243a〜243dは、各ビットDa〜Ddにそれぞれ
対応するものである。
データビットDa〜Dg(第1の回復ラッチ240からのビットDa〜Dd、及びサ
ンプラ210からのビットDe〜Dg)は、回復基準クロック信号RCLKOのアップエッ
ジに応じて第2の回復ラッチ250を介して供給され、回復基準クロック信号RCLKO
のダウンエッジに応じて第2の回復ラッチ250によりラッチされる。この第2の
回復ラッチ250は、7つのサブラッチ253a〜253gから構成され、それらの各サブ
ラッチ253a〜253gは、各ビットDa〜Dgをそれぞれラッチする。
図14は、図13の回復ラッチ/バッファ機構を用いたサンプラ210によるデータ
回復に関するタイミングチャートを示している。このタイミングチャートは、回
復ラッチ/バッファ機構の特定のデータセットアップ上の利点を示している。
図14のタイミングチャートに示すように、回復基準クロック信号RCLKOが実質
的に50%のデューティサイクルを有している場合には、データビットDa〜Ddが
サンプラ210内で最も安定する傾向にある反転された回復基準クロック信号RCLKO
の1周期内に集中して、サンプラ210からのデータビットDa〜Ddが第1の回
復ラッチによりラッチされる。更に、データビットDe〜Dgは、それらのデータ
ビットDe〜Dgがサンプラ210内で最も安定する傾向にある回復基準クロック信
号RCLKOの1周期内に集中して、第2の回復ラッチ250によりラッチされる。
図15は、同期信号生成器及びサンプリング信号生成器の遅延を較正するために
本発明と共に使用される位相ロックループ300を示すブロック図である。位相ロ
ックループは当業界で周知のものである。
発振器は奇数個のインバータから構成することができ、それらのインバータに
電力が加えられて、発振信号が生成される。位相ロックループ300内のリング発
振器310は、差を相殺するための7つのインバータ320a〜320gを有している。発
振信号出力は、位相検出器335のフィードバック入力330へ送られる。その位相検
出器335の基準入力340には、安定した基準クロック信号、好適には回復基準クロ
ック信号RCLKOが送られる。
位相検出器335は、そのフィードバック入力330における信号の位相を、その基
準入力340における基準クロック信号の位相と比較する。それらの位相が異なる
場合には、位相検出器335は、インバータ320a〜320gの遅延を制御するためのコ
マンド信号を制御ライン350,351上に出力する。
更に、同期信号生成器130のインバータ152a〜152t、及びサンプリング信号生
成器220のインバータ221a〜221uを、インバータ320a〜320gと同一になるように
選択することが可能である。位相検出器335のコマンド信号を使用して、同期信
号生成器130の
インバータ152a〜152t及びサンプリング信号生成器220のインバータ221a〜221u
の遅延も制御することにより、それらの遅延もまた基準クロック信号に対して較
正することができ、これにより多ビットワードのデータビットの直列伝送及びサ
ンプリングの同期化を確実にすることができる。
好適実施例では、本発明は、図16に示すような環状単一方向ポイントツーポイ
ンとデータ伝送ネットワーク400で使用される。このネットワークの各「ポイン
ト」はノード410であり、このノード410は、リング413からデータを受信してそ
のデータを転送し又はそのデータをプロセッサ(図示せず)で利用可能なものに
する回復回路200とリング413にデータを伝送するソース回路100とを備えている
。
更に、入力120に送られる7ビットワードの実施例は整数倍にすることが可能
である。即ち、例えば、42ビットワードを6つの1ビット出力に送り、その6ビ
ットを並列に送信することが可能である。この実施例の利点は、各々の1ビット
チャネルを製造時に一組にすることができる点にある。
Claims (1)
- 【特許請求の範囲】 1.周期Tを有する周期的なソースクロック信号を受信する手段と、 前記ソースクロック信号に基づき実質的に前記周期Tと等しい周期を有する 一連の1つまたは2つ以上の周期的な同期信号を生成する同期信号生成手段であ って、その各同期信号が前の同期信号から遅延されている、同期信号生成手段と 、 多ビットデータワードの内の1つ又は2つ以上のサブワードを送信する送信 手段であって、その各サブワードが1つ又は2つ以上のビットを有しており、そ の1つ又は2つ以上のサブワードの個々の1つが、個々の漸進的に遅延された同 期信号の組み合わせ対に応じて送信される、送信手段とを備えていることを特徴 とする、データソース回路。 2.前記多ビットデータワードを前記送信手段へと供給するソースバッファを更 に備えている、請求項1に記載のデータソース回路。 3.前記ソースバッファが、 前記ソースクロック信号の遷移に応じて前記多ビットデータワードをラッチ する第1のソースラッチと、 前記ソースクロック信号の逆の遷移に応じて前記第1のソースラッチからの 前記多ビットデータワードの一部をラッチする第2のソースラッチとを備えてお り、 このソースバッファが、前記多ビットデータワードの一部 を前記第2のソースラッチから前記送信手段へと供給し、前記多ビットデータワ ードの残りを前記第1のソースラッチから前記送信手段へと供給する、請求項2 に記載のデータソース回路。 4.前記ソースクロック信号が実質的に50%のデューティサイクルを有している 、請求項3に記載のデータソース回路。 5.前記同期信号生成手段が、前記同期信号の生成を基準信号に対して較正する 位相ロックループを備えている、請求項1に記載のデータソース回路。 6.前記基準信号が水晶発振器の出力である、請求項5に記載のデータソース回 路。 7.前記ソースクロック信号と実質的に同期しており前記周期Tと実質的に等し い周期を有する回復基準クロック信号を前記同期信号に応じて生成する回復基準 クロック生成手段を更に備えている、請求項1に記載のデータソース回路。 8.周期Tを有する周期的な回復基準クロック信号を受信する手段と、 前記周期Tと実質的に等しい周期を有する一連の周期的なサンプリング信号 を前記回復基準クロック信号に基づき生成するサンプリング信号生成手段であっ て、その各サンプリング信号が前のサンプリング信号から遅延されている、サン プリング信号生成手段と、 多ビットデータワードの内の1つ又は2つ以上のサブワードをサンプリング するサンプリング手段であって、その1つ 又は2つ以上のサブワードの個々の1つが個々のサンプリング信号に応じてサン プリングされる、サンプリング手段とを備えていることを特徴とする、データ回 復回路。 9.前記多ビットデータワードの内の前記1つ又は2つ以上のサブワードを受信 する宛先バッファを更に備えている、請求項8に記載のデータ回復回路。 10,前記宛先バッファが、 前記回復基準クロック信号の第1の遷移に応じて前記サンプリング手段から の前記1つ又は2つ以上のサブワードの各々の第1の部分をラッチする第1の宛 先ラッチと、 その第1の宛先ラッチからの前記1つ又は2つ以上のサブワードの各々の前 記第1の部分をラッチすると共に前記回復基準クロック信号の第2の遷移に応じ て前記サンプリング手段からの前記1つ又は2つ以上のサブワードの各々の第2 の部分をラッチする第2の宛先ラッチとを備えている、請求項9に記載のデータ 回復回路。 11.前記回復基準クロック信号が実質的に50%のデューティサイクルを有してい る、請求項10に記載のデータ回復回路。 12.前記サンプリング信号生成手段が、前記サンプリング信号の生成を基準信号 に対して較正する位相ロックループを備えている、請求項8に記載のデータ回復 回路。 13.前記基準信号が水晶発振器の出力である、請求項12に記載のデータ回復回路 。 14.前記基準信号が前記回復基準クロック信号である、請求項 12に記載のデータ回復回路。 15.周期Tを有する周期的なソースクロック信号を受信する手段と、 前記ソースクロック信号に基づき実質的に前記周期Tと等しい周期を有する 一連の周期的な同期信号を生成する同期信号生成手段であって、その各同期信号 が前の同期信号から遅延されている、同期信号生成手段と、 多ビットデータワードの内の1つ又は2つ以上のサブワードを送信する送信 手段であって、その各サブワードが1つ又は2つ以上のビットを有しており、そ の1つ又は2つ以上のサブワードの個々の1つが、個々の漸進的に遅延された前 記同期信号の組み合わせ対に応じて送信される、送信手段と、 前記ソースクロック信号と実質的に同期しており前記周期Tと実質的に等し い周期を有する回復基準クロック信号を前記同期信号に基づき生成する回復基準 クロック生成手段と、 前記周期Tと実質的に等しい周期を有する一連の周期的なサンプリング信号 を前記回復基準クロック信号に基づき生成するサンプリング信号生成手段であっ て、その各サンプリング信号が前のサンプリング信号から遅延されている、サン プリング信号生成手段と、 前記送信手段により送信された前記多ビットデータワードの内の前記1つ又 は2つ以上のサブワードを受信するサンプリング手段であって、その1つ又は2 つ以上のサブワードの個々の1つが個々のサンプリング信号に応じて受信される 、 サンプリング手段とを備えていることを特徴とする、データソース同期及び回復 回路。 16.周期Tを有する周期的な回復基準クロック信号を受信する手段と、 前記周期Tと実質的に等しい周期を有する一連の周期的なサンプリング信号 を前記回復基準クロック信号に基づき生成するサンプリング信号生成手段であっ て、その各サンプリング信号が前のサンプリング信号から遅延されている、サン プリング信号生成手段と、 多ビットデータワードの内の1つ又は2つ以上のサブワードの第1のセット をサンプリングするサンプリング手段であって、その1つ又は2つ以上のサブワ ードの第1のセットの個々の1つが個々のサンプリング信号に応じてサンプリン グされる、サンプリング手段と、 前記周期Tを有する周期的なソースクロック信号を受信する手段と、 前記ソースクロック信号に基づき前記周期Tと実質的に等しい周期を有する 一連の1つ又は2つ以上の周期的な同期信号を生成する同期信号生成手段であっ て、その各同期信号が前の同期信号から遅延されている、同期信号生成手段と、 前記多ビットデータワードの内の1つ又は2つ以上のサブワードの第2のセ ットを再送信する再送信手段であって、その1つ又は2つ以上のサブワードの前 記第2のセットの各々が1つ又は2つ以上のビットを有しており、前記1つ又は 2 つ以上のサブワードの個々の1つが、個々の漸進的に遅延された前記同期信号の 組み合わせ対に応じて送信される、再送信手段とを備えていることを特徴とする 、データ回復/再送信ノード。 17.前記多ビットデータワードを前記再送信手段へ供給するソースバッファと、 前記多ビットデータワードの内の1つ又は2つ以上のサブワードを受信する宛先 バッファとを更に備えている、請求項16に記載のデータ回復/再送信ノード。 18.前記ソースバッファが、 前記ソースクロック信号の遷移に応じて前記多ビットデータワードをラッチ する第1のソースラッチと、 前記ソースクロック信号の逆の遷移に応じて前記第1のソースラッチからの 前記多ビットデータワードの一部をラッチする第2のソースラッチとを備えてお り、 このソースバッファが、前記多ビットデータワードの一部を前記第2のソー スラッチから前記再送信手段へと供給し、前記多ビットデータワードの残りを前 記第1のソースラッチから前記再送信手段へと供給する、請求項17に記載のデー タ回復/再送信ノード。 19.前記ソースクロック信号が実質的に50%のデューティサイクルを有している 、請求項18に記載のデータ回復/再送信ノード。 20.前記回復バッファが、 前記回復基準クロック信号の第1の遷移に応じて前記サン プリング手段からの前記1つ又は2つ以上のサブワードの各々の第1の部分をラ ッチする第1の宛先ラッチと、 その第1の宛先ラッチからの前記1つ又は2つ以上のサブワードの各々の前 記第1の部分をラッチすると共に前記回復基準クロック信号の第2の遷移に応じ て前記サンプリング手段からの前記1つ又は2つ以上のサブワードの各々の第2 の部分をラッチする第2の宛先ラッチとを備えている、請求項17に記載のデータ 回復/再送信ノード。 21.前記回復基準クロック信号が実質的に50%のデューティサイクルを有してい る、請求項20に記載のデータ回復/再送信ノード。 22.前記同期信号生成手段が、前記同期信号の生成を基準信号に対して較正する 位相ロックループを備えている、請求項16に記載のデータ回復/再送信ノード。 23.前記基準信号が水晶発振器の出力である、請求項22に記載のデータ回復/再 送信ノード。 24.前記基準信号が前記回復基準クロック信号である、請求項22に記載のデータ 回復/再送信ノード。 25.前記ソースクロック信号と実質的に同相にあり前記周期Tと実質的に等しい 周期を有する回復基準クロック信号を前記同期信号に基づいて生成する回復基準 クロック生成手段を更に備えている、請求項17に記戦のデータ回復/再送信ノー ド。 26.前記サンプリング信号生成手段が、前記サンプリング信号の生成を基準信号 に対して較正する位相ロックループを備え ている、請求項17に記載のデータ回復/再送信ノード。 27.前記基準信号が水晶発振器の出力である、請求項17に記載のデータ回復/再 送信ノード。 28.周期Tを有する周期的なソースクロック信号を受信し、 前記ソースクロック信号に基づき実質的に前記周期Tと等しい周期を有する 一連の1つまたは2つ以上の周期的な同期信号を生成し、その各同期信号が前の 同期信号から遅延されており、 多ビットデータワードの内の1つ又は2つ以上のサブワードを送信し、その 各サブワードが1つ又は2つ以上のビットを有しており、その1つ又は2つ以上 のサブワードの個々の1つが、個々の漸進的に遅延された同期信号の組み合わせ 対に応じて送信される、という各ステップを有していることを特徴とする、デー タ供給方法。 29.周期Tを有する周期的な回復基準クロック信号を受信し、 前記周期Tと実質的に等しい周期を有する一連の周期的なサンプリング信号 を前記回復基準クロック信号に基づき生成し、その各サンプリング信号が前のサ ンプリング信号から遅延されており、 多ビットデータワードの内の1つ又は2つ以上のサブワードをサンプリング し、その1つ又は2つ以上のサブワードの個々の1つが個々の前記サンプリング 信号に応じてサンプリングされる、という各ステップを有することを特徴とする 、データ回復方法。 30.周期Tを有する周期的なソースクロック信号を受信し、 前記ソースクロック信号に基づき前記周期Tと実質的に等しい周期を有する 一連の周期的な同期信号を生成し、その各同期信号が前の同期信号から遅延され ており、 多ビットデータワードの内の1つ又は2つ以上のサブワードを送信し、その 各サブワードが1つ又は2つ以上のビットを有しており、その1つ又は2つ以上 のサブワードの個々の1つが、個々の漸進的に遅延された前記同期信号の組み合 わせ対に応じて送信され、 前記ソースクロック信号と実質的に同相にあり前記周期Tと実質的に等しい 周期を有する回復基準クロック信号を前記同期信号に基づき生成し、 前記周期Tと実質的に等しい周期を有する一連の周期的なサンプリング信号 を前記回復基準クロック信号に基づき生成し、その各サンプリング信号が前のサ ンプリング信号から遅延されており、 前記送信手段により送信された前記多ビットデータワードの内の前記1つ又 は2つ以上のサブワードを受信し、その1つ又は2つ以上のサブワードの個々の 1つが、個々の漸進的に遅延された前記サンプリング信号の組み合わせ対に応じ て受信される、という各ステップを有することを特徴とする、データの供給及び 回復方法。 31.多ビットデータワードの1つ又は2つ以上のサブワードを送信する送信器で あって、その各サブワードが1つ又は2つ 以上のビットを有しており、この送信器が、 個々の漸進的に遅延された同期信号の組み合わせ対を受信する受信手段であ って、その各同期信号が、実質的に等しい周期を有しており、前の同期信号から 遅延されている、受信手段と、 前記個々の漸進的に遅延された前記同期信号の組み合わせ対に応じて前記1 つ又は2つ以上のサブワードの個々の1つを送信する送信手段とを備えているこ とを特徴とする、送信器。
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