JPH09502303A - Flat isolation method for use in the manufacture of microelectronics - Google Patents

Abstract

(57)【要約】 マイクロエレクトロニクスデバイスの製造時に、個々のデバイスを電気的に分離する方法に関する。この方法は、半導体産業で現在使用される、酸化膜分離方法を置き換えることを意図するものである。本発明の第１の実施例において、分離構造内に形成すべきシリコンの領域が、希ガス注入物の１つ又は幾つかのドーズにさらされる。希ガス注入物により引き起こされる、横方向損傷を低減する手段として、基板内に非晶質層を生成するために、ゲルマニウム注入が、希ガス注入に先行され得る。希ガス注入の後に、注入済み領域を安定化する、短時間で、低温の電気炉アニールが続く。希ガス注入物は、注入済み領域におけるエピタキシャル再成長を抑制し、それにより高い比抵抗が生成され、漏洩電流が、無視しうるレベルにまで低減される。本発明の第２の実施例において、分離構造内に形成すべきシリコン基板の領域は、ゲルマニウムの１つ又は幾つかのドーズにさらされる。次に、ゲルマニウム注入の後に、短時間で、低温の電気炉アニールが続く。本発明のどちらの実施例でも、その結果は、非常に効果的で、実質的に平坦な分離構造となり、それにより、標準的な分離技術の欠点の多数が克服される。 (57) [Abstract] The present invention relates to a method for electrically isolating individual devices during the manufacture of microelectronic devices. This method is intended to replace the oxide separation method currently used in the semiconductor industry. In a first embodiment of the invention, the region of silicon to be formed in the isolation structure is exposed to one or several doses of noble gas implants. A germanium implant may precede the noble gas implant to produce an amorphous layer in the substrate as a means of reducing lateral damage caused by the noble gas implant. The noble gas implant is followed by a short, low temperature, electric furnace anneal that stabilizes the implanted region. The noble gas implant suppresses epitaxial regrowth in the implanted region, thereby producing high resistivity and reducing leakage current to negligible levels. In a second embodiment of the invention, the area of the silicon substrate to be formed in the isolation structure is exposed to one or several doses of germanium. The germanium implant is then followed by a low temperature electric furnace anneal for a short time. In either embodiment of the present invention, the result is a highly effective and substantially flat isolation structure, which overcomes many of the drawbacks of standard isolation techniques.

Description

【発明の詳細な説明】 マイクロエレクトロニクスの製造に使用するための平坦な分離方法 技術分野 本発明は、一般に、マイクロエレクトロニクスの製造に向けられ、更に詳細に は、非常に平坦な表面を生成する仕方で、かかる製造時に、集積回路における個 々の素子を電気的に分離する方法に向けられる。 発明の背景 集積回路は、回路設計を可動素子に変換する、製造プロセスの手段により製作 される。製造プロセスは、半導体材料、通常はシリコンの基板を、各々が、構造 及び相互接続の特定のパターンを有する、多層を備えた素子へと変形させる、ス テップの連続から構成される。完成した集積回路は、所望の仕方で電気的に接続 される、多数のより小さな素子から構成されることがよくある。ハイブリッド、 超精密モータ、薄膜磁気ヘッド、及び超小型バッテリといった他のマイクロエレ クトロニクスデバイスは、同様の方式で製作可能である。 集積回路が正常に動作するために、構成素子が初期に、互いから電気的に分離 されることが必要である。次に、素子は、標準的な相互接続技術の手段により、 接続可能である。従って、分離技術は、製造プロセスの重要な部分であり、とい うのは、分離技術がないと、正常に機能する複雑な集積回路を構築できないから である。 集積回路の製造に対する素子分離の重要性は、その目標を達成す るために設計される、様々なプロセスの開発へと至らしめた。異なる電気的、及 び構造的特性を有する、異なる型式の集積回路（例えば、ＮＭＯＳ、ＣＭＯＳ、 バイポーラ）のために、様々な分離プロセスが要求され、このことが、効果的な 分離のために、どのような構造が必要とされるかに影響を与え得る。分離技術は 、最小の分離間隔（構造を分離するのに必要な最小の分離）、最終表面の平坦性 （これは、その後の製造ステップが実行可能となる、容易性に衝撃的な影響を及 ぼす）、分離プロセスの複雑性、及びプロセスの間に生成される欠陥濃度のよう な属性において様々である。 Lattice Press，Sunset Beach，California(1990)により出版された、S．Wolf 著による「Silicon Processing for the VLSI Era，Volume 2：Process Integr ation」において、著者は、集積回路の製造時に現在用いられている、分離技術 の多くを説明している。最も基本的な分離プロセスの１つは、直接分離技術と呼 ばれている。この技術は、素子が製造される基板の不活性（又は、フィールド） 領域における酸化膜層の形成を伴う。酸化膜は、連続した膜として成長され、次 いで、ホトリソグラフィック技術の手段により、活性領域から選択的に除去され る。この分離プロセスは、ＭＯＳ集積回路のために使用され、個々の素子間のフ ィールド酸化膜領域において、チャンネルの形成を阻止するように設計され、か かるチャンネルは、素子を電気的に接続するよう働くことになる。 直接分離プロセスにおいて、全体の分離酸化膜は、シリコン基板の表面の上に 成長される。これは、活性領域からの酸化膜の除去後 に、あまり平坦でない表面を生成する。この理由のために、直接分離技術の幾つ かの変形が開発された。これらの変形には、完全埋め込み型の分離酸化膜プロセ ス（これは、酸化膜層の最終水準が、基板の表面にあらしめるように、十分な深 さにまで、基板内にトレンチをエッチングするステップを含む）、及び半埋め込 み型のシリコン局所酸化（ＬＯＣＯＳ）分離酸化膜プロセスが含まれる。 その分離技術の使用に固有の問題の幾つかに立ち向かうために、直接分離プロ セスの変形が開発された。例えば、完全埋め込み型プロセスは、直接分離プロセ スと比較した場合、非常に平坦な最終表面をもたらす。しかし、完全埋め込み型 プロセスは、標準的なプロセス（それは、エッチングステップの追加が必要であ る）よりも複雑であるという欠点を有し、また酸化膜の成長が、結果としてシリ コン基板における欠陥の生成となり得る。 慣用的なＬＯＣＯＳプロセスにおいて、酸化膜層は、酸化膜を形成するために 消費される、シリコンの層の約２倍の厚さである。酸化膜の成長は、完成した素 子の寸法、及び表面平坦性に衝撃的な影響を与え、ゆえに、その後に続く製造ス テップだけでなく、素子の活性層が、水平方向に詰め込まれる濃度にも衝撃的な 影響を及ぼし得る。成長された全体の酸化膜の厚みの約５６％が、基板の元の表 面のうえにあり、一方約４４％は基板内に延伸する。これは、全体の酸化膜層が 基板の上にある状況と比較すると、酸化膜層の段差の高さを低減するが、完全埋 め込み型プロセスよりも、大きな段差の高さを与える。 従って、完全埋め込み型プロセスのように、半埋め込み型酸化膜ＬＯＣＯＳプ ロセスは、直接分離プロセスの使用により得られるよりも、続く多結晶シリコン 層、及び金属層の平坦な堆積を可能にする。半埋め込み型プロセスも又、あまり 複雑でなく、結果として完全埋め込み型プロセスよりも、シリコン基板において 誘導欠陥の少ないプロセスとなる。これらの理由のために、半埋め込み型プロセ スは、５μｍより少ない特徴幾何形状を有するＭＯＳ素子に対して、好適な分離 技術となっている。 直接分離プロセスの変形に加えて、非酸化膜成長の分離技術が開発された。こ れらのうちの１つは、「トレンチ・エッチング及び再充填」分離技術と呼ばれる 。S．Wolf 著の参照例によれば、この方法が、幾つかの型式の素子の製造に使用 されている。すなわち、この方法が、ＣＭＯＳの同一タブ内に、同一チャンネル 型式を有する素子、バイポーラ素子の分離、ｐチャンネル素子からのｎチャンネ ル素子の分離、且つＣＭＯＳにおけるラッチアップの防止、ダイナミック・ラン ダム・アクセス・メモリ素子（ＤＲＡＭｓ）におけるトレンチ容量構造としての 用途、及びスタティック・ランダム・アクセス・メモリ素子（ＳＲＡＭｓ）にお ける負荷抵抗構造の用途に対して、ＬＯＣＯＳ技術から置き換えられる。 半埋め込み型酸化膜ＬＯＣＯＳプロセスの概要は、通常の分離プロセスに必然 的に含まれる、主要な概念、及びステップを導入する手段として、呈示されるこ とになる。これらのステップは、S．Wolf 著の参照例の第２０頁乃至第２８頁に 、更に詳細に説明されてい る。 通常はシリコンである半導体ウェーハが清浄されて、酸化膜（ＳｉＯ₂）の薄 い（２０−６０ナノメートル）層が、基板上に成長される。この層は、パッド、 又は緩衝酸化膜と呼ばれ、基板と、続いて堆積される窒化膜層との間に、遷移層 を設けることを意図するものである。緩衝酸化膜は、窒化膜層の堆積に関連した 、基板にかかる高い引張り応力を低減し、それにより、シリコン基板における欠 陥形成を低減する。 次のステップは、緩衝酸化膜上に、１００−２００ナノメートル（ｎｍ）の厚 い窒化シリコン層を堆積させることである。窒化膜は、酸化マスクとして使用さ れ、これにより、素子の活性領域が、半導体産業で用いられる、標準的なホトリ ソグラフィ技術の手段により規定可能となる。これらの技術は、活性素子が形成 される区域を規定するためのマスクとして周知の、ホトレジスト、及びガラス上 のクロム像を用いる。レジスト層の適用、及びそのマスクと光源の使用による、 活性素子領域の規定の後、レジストが現像されて（活性領域以外の全ての領域か ら、レジストを除去して）、保護されていない窒化膜層、及び緩衝酸化膜が、適 切な処理によりエッチングされる。エッチングステップの後、残りのレジストは 、適所にそのままにされて、チャンネル・ストップ注入ステップ時に、マスクと して働く。 次に、適切なイオン（通常は、ホウ素）のチャンネル・ストップ注入物が、素 子のフィールド領域において実行される。これにより、 障壁として機能するドーピング層が生成され、チャンネルが、素子の活性領域の 外側に形成されるのが防止される。注入が完了した後、残りのレジストが除去さ れる。 チャンネル・ストップ注入ステップの後、フィールド酸化膜が、ウェット酸化 により熱的に成長される。酸化膜層は、窒化膜層をマスキングしない区域に成長 するが、窒化膜の縁部において、幾らかの酸素が横方向に拡散し、それにより酸 化膜が、窒化膜の縁部の下に成長し、それを持ち上げるようにせしめられる。こ れは、「バーズ・ビーク」酸化膜と呼ばれ、素子の活性領域内へのフィールド酸 化膜の延伸であるものを生成する。 フィールド酸化膜の成長の後、窒化膜のマスキング層が除去される。窒化膜層 の上部２０−３０ｎｍが、フィールド酸化時に、酸化膜に変換されるので、この 層は、最初にエッチング除去される。残りの窒化膜、及びパッド酸化膜層が、次 いで、適切なエッチングプロセス、例えばウェット化学エッチングによりエッチ ングされる。 ＬＯＣＯＳ分離技術を用いる場合のある懸念の問題が、Kooiその他により発見 され、それは、窒化シリコン膜の薄い層が、パッド酸化膜・シリコン界面におい て、シリコン基板の表面上に形成され得るということである。これは、その界面 におけるＮＨ₃とシリコン間の相互作用の結果である。ＮＨ₃は、酸化ステップ時 に、Ｈ₂Ｏとマスキング窒化膜間の反応から生成される。後に続くゲート酸化膜 層の成長時に、ゲート酸化膜は、窒化シリコン膜が形成されている区域において 妨害される。このようにして、ゲート酸化膜は、他 の場所よりも、これらの場所において薄くなる。このことは、ゲート電圧の低電 圧降伏を引き起こす可能性があり、それにより素子の所望の動作に衝撃的な影響 を及ぼす。この問題を低減するための１つの方法は、マスキング窒化膜、及びパ ッド酸化膜を剥離した後に、「犠牲」ゲート酸化膜層を成長させ、次に最終のゲ ート酸化膜を成長させる前に、この層を除去することである。 ＬＯＣＯＳ分離技術は、半導体産業内で広範な応用を見出したが、それらの使 用に対して欠点が存在する。バーズ・ビーク酸化膜構造は、素子の活性領域内へ のフィールド酸化膜の、受容不可能な量の侵食を引き起こす可能性がある。これ は、素子の充填密度を制限して、製造プロセスの後段に衝撃的な影響を与える。 別の問題は、ｎチャンネルＭＯＳＦＥＴのチャンネル・ストップ注入物からのホ ウ素原子が、フィールド酸化膜の成長時、及び他の高温処理ステップ時に、再分 布されることである。これは、受容不可能な狭い幅効果へと至らしめる可能性が あり、その結果として、注入されたホウ素イオンの酸化膜内への選好偏析となる 。 ＬＯＣＯＳプロセスに関する別の問題は、プロセスの適用に起因する表面微細 構成が、製造プロセスの後段に所望される平坦度を欠如させる可能性がある、と いうことである。この問題を緩和するために、更なる平坦化ステップが必要とさ れ、それは、製造プロセスの複雑性、及び最終製品の寸法に衝撃的な影響を与え る。ＬＯＣＯＳプロセスに関連した他の問題は、プロセスの複雑性、及びプロセ スステップが実行される条件に関する。冗長なフィールド酸化膜サ イクルが、製造時間を増大させ、窒化膜の酸化マスクの使用が、ステップ数を増 大させて、整合問題を生じさせ、Kooi効果が、素子の動作に衝撃的な影響を与え る可能性があり、Kooi効果に対抗するための犠牲ゲート酸化膜の使用が、プロセ スの複雑性を更に増大させる。これは、ＬＯＣＯＳ分離プロセスに対する代替プ ロセスの開発が、有益となるであろうことを示唆している。 望まれるのは、集積回路、又はマイクロエレクトロニクス素子の製造時に、個 々の素子を電気的に分離する際に使用するための分離プロセスであって、非常に 平坦な最終表面をもたらし、標準的な酸化膜分離プロセスの欠点に左右されない 分離プロセスである。 発明の摘要 本発明は、マイクロエレクトロニクスの製造時に、素子を電気的に分離する方 法に向けられ、特に、集積回路の製造に適用可能である。この方法の１つの適用 は、半導体産業で現在使用される、Silicon-on-insulator（ＳＯＩ）分離法に対 して、酸化膜成長、エッチング及び再充填、及びブランケット酸素注入物を置き 換えることを意図するものである。 本発明の第１の実施例において、分離構造内に形成すべき、シリコン、又は複 合半導体基板、或いは多結晶シリコン層の領域が、その代わりに希ガスの１つの ドーズ、又は幾つかのドーズで注入される。希ガス注入物により引き起こされる 横方向損傷を低減する手段として、基板内に非晶質層を生成するために、ゲルマ ニウム注入が、希ガス注入に先行され得る。 次に、注入済み領域を安定化するために、短時間で、低温の電気炉アニールが 実施される。希ガス注入物は、注入済み領域におけるエピタキシャル再成長を抑 制し、それにより高い比抵抗が生成され、漏洩電流が、無視しうるレベルにまで 低減される。 本発明の第２の実施例において、分離構造内に形成すべき、シリコン又はＳｉ Ｇｅ基板、或いはＳｉ又はＳｉＧｅからなる多結晶層の領域が、その代わりにゲ ルマニウムの１つ又は幾つかのドーズで注入される。７原子％よりも高いゲルマ ニウム濃度が、Ｓｉ又はＳｉＧｅ合金の注入済み領域において、エピタキシャル 再成長を抑制し、それにより、高い比抵抗の領域が生成されることが発見された 。これらの領域の比抵抗は、追加の酸素、又は希ガス注入物により、更に増大可 能である。やはり、ゲルマニウム注入の後に、短時間で、低温の電気炉アニール が続く。 本発明のどちらの実施例でも、その結果は、非常に効果的で、実質的に平坦な 分離構造となり、それにより、標準的な分離技術の欠点の多くが克服される。 本発明の更なる目的、及び利点は、以下の詳細な説明、及び添付図面から明ら かになるであろう。 図面の簡単な説明 図１Ａ及び図１Ｂは、慣用的なＬＯＣＯＳ分離技術を用いて製造される集積回 路の、それぞれ平面図、及び断面図である。 図２は、シリコン基板内への深さの関数として、希ガスの濃度を示すグラフで あり、希ガスは、本発明の方法に従って注入されたも のである。 図３は、シリコン基板内への深さの関数として、ゲルマニウムの濃度を示すグ ラフであり、ゲルマニウムは、本発明の方法に従って注入されたものである。 図４Ａ−４Ｈは、本発明の方法に従って形成された分離領域を有する、ＣＭＯ Ｓ素子の製造に対する通常のプロセスフローを示す。 図５Ａ及び図５Ｂは、本発明の分離技術を用いて製造される集積回路の、それ ぞれ平面図、及び断面図である。 好適な実施例の説明 図面、特に図１Ａ及び図１Ｂを参照すると、慣用的なＬＯＣＯＳ分離技術を用 いて製造される集積回路１の、それぞれ平面図、及び断面図が示されている。集 積回路１は、通常シリコン製の基板１０上に製造される。リソグラフィステップ を用いて、素子の活性領域１２及び１４が規定される。 活性領域１２及び１４の規定後、適切なイオンの注入が実施される。使用され る典型的なドーパントには、１×１０¹³から１０×１０¹³イオン／ｃｍ²のドー ズ量、３０から１００ＫｅＶのエネルギーで注入される、ホウ素、及びフッ化ホ ウ素が含まれる。この注入物は、チャンネル・ストップ注入物として知られてお り、活性領域間の電気的チャンネルの形成に対して、障壁を生成する。図１Ｂに おいて、要素１６、１８、及び２０が、チャンネル・ストップ注入物である。 集積回路１の製造における次のステップは、素子の活性領域にフ ィールド酸化膜構造を成長させることである。これらの区域は、活性領域１２及 び１４に陥没するものであり、図１Ｂにおいて、要素２２、２４、及び２６で示 される。図１Ｂから明らかなように、成長させられるフィールド酸化膜の一部が 、基板１０の表面の上にあり、平坦でない表面が生成され、その表面上に、製造 プロセスの後続段が実行されねばならない。フィールド酸化膜の成長の後に、ゲ ート酸化膜の成長、及び図１Ａと図１Ｂに多結晶シリコンゲート３０で示すよう に、ゲート材料の堆積が続く。 説明した分離プロセスの幾つかの機構は、その期待性に衝撃的な影響を与え、 本発明に対する動機づけを与える。上述のように、使用される酸化プロセスが、 その結果基板１０の表面の上にあるフィールド酸化膜のある部分となるので、フ ィールド酸化膜の成長は、大抵の場合、平坦でない表面を生成する。完全埋め込 み型の分離酸化膜プロセスは、ほとんど平坦な最終表面を生成し得るが、かかる プロセス時に、シリコン基板内にエッチングせねばならないトレンチは、結果と してフィールド酸化膜が成長する場合に、シリコンにおける欠陥の生成となる。 従って、完全埋め込み型プロセスは、分離構造を構築するための最適な方法を提 供しない。 更に、フィールド酸化段の間の「バーズ・ビーク」構造の形成に起因して、活 性領域内へのフィールド酸化膜のある侵食が、発生する可能性がある。この侵食 が、完成した素子の動作に、不当に衝撃的な影響を与えるのを防止するために、 活性領域は、適度に間隔を開けられねばならない。これは、もし何も侵食が発生 しないとして、 必要とされる間隔と比較すると、結果として素子間に必要な間隔が増大すること になる。増大した間隔は、その素子に対して達成可能な充填密度を低減し、これ は、集積回路の寸法、又は所定寸法の集積回路に対して達成可能である複雑性の 度合いに、衝撃的な影響を与える。 隣接する活性領域間の、達成可能である最小間隔に影響を及ぼす別の因子は、 かかる領域のソース／ドレイン接合間の漏洩電流を阻止する必要性である。漏洩 電流の重要性は、通常、（ソースに対するドレインの）降伏電圧、及び閾値電圧 を測定することにより評価される。その最小間隔に影響を及ぼす他の因子には、 窒化シリコン層上に規定される活性領域の幅、活性領域を規定するために使用さ れる、リソグラフィ装置により達成可能な分解能、及び使用される特定の製造プ ロセスに依存する相互作用に対する、フィールド酸化時に成長する酸化膜層の厚 さの非線形な依存性が含まれる。これらの因子の最終結果は、図１Ａ及び図１Ｂ の活性領域間の最小間隔を、約１ミクロンに制限することになる。 標準的な分離プロセスの使用に対する、これら及び他の欠点は、本発明の分離 方法により克服され、それを、残りの図面を参照して次に説明する。集積回路の 製造時に、シリコン基板上に規定される活性区域間の領域は、分離構造に対する 場所として識別される。トレンチをエッチングし、且つそれらを誘電体材料で充 填する、又はフィールド酸化膜を成長させる代わりに、本発明の第１の実施例に よれば、これらの領域は、希ガスの１つのドーズ、又は幾つかのド ーズで注入される。 シリコン内への希ガス注入は、シリコンのエピタキシャル再成長を抑制するた めに見出されたものであり、より重い希ガス（ヘリウムよりも大きな原子質量の もの）の約１原子％に等しい、注入物の使用が好適である。それらのドーズ量レ ベルにおいて、希ガス注入物は、シリコン内の磁区を非晶質化すると共に、これ らの領域のエピタキシャル再成長を防止する。このエピタキシャル再成長の抑制 は、P．Revesその他による「Epitaxial Regrowth of Ar- Implanted Amoorphous Silicon」,49 J．Appl．Phys．5207(1978)、M．Wittmer その他による「Epitax ial Regrowth of Ne- and Kr- Implanted Amoorphous Silicon」,49 J．Appl．P hys．5207(1978)、及びA．G．Cullis その他による「Comparative Study of Ann ealed Neon-,Argon-，and Krypton-Ion Implantation Damage in Silicon」,49 J．appl．phys．5188(1978)において説明されている。 注入物は、シリコン格子を分断することにより、シリコンを非晶質化する。非 晶質シリコンの高い比抵抗は、次に、希ガス原子の特性を分離することにより増 強される。希ガスの存在は又、格子構造の再結晶化を阻止する。その結果は、基 板内の漏洩経路の形成を阻止可能である、非常に効果的な分離構造となる。 本発明の分離構造は、５ボルト以下の公称バイアス電圧（Ｖ_dd）を有する、Ｍ ＯＳＦＥＴ素子に使用されることを意図するものである。本発明の分離構造は又 、バイポーラ素子のための分離技術としても使用可能であるが、接合分離も又、 全てではないが、最も高度 な素子に必要とされる。本発明の方法は、シリコンでの使用に限定されず、複合 半導体だけでなく、混合半導体にも使用可能であり、というのは、エピタキシャ ル再成長の抑制が、希ガスの性質を接合しない、閉じた殻の結果と大いになるた めである。 希ガス注入は、半導体産業で周知の技術を用いる、標準的なイオン注入装置の 手段により実施される。希ガスは、相応の素子分離をもたらすのに十分な深さに まで、注入されるべきである。この深さは、ソース／ドレイン接合の深さの２倍 として、粗く近似し得るが、もっと深くても良い。その方法の一例として、約０ ．３ミクロンの深さまでのアルゴン（Ａｒ）注入を説明する。通常の状況では、 ２つのアルゴン注入物が含まれる。単一の注入物で、希ガスの実質的に一様な濃 度を得ることが困難であり、また注入された種の一様な濃度が、効果的な分離構 造を生成する際に、手助けとなると考えられるので、２つの注入物が使用される 。他の数の注入物を使用して、所望の分離度を達成することも可能である。使用 される注入種のドーズ量、及びエネルギーは、永久的な損傷を生成するのに必要 とされる、ターゲット材料における注入物濃度、及び相応の分離を生成するため に必要とされる、注入物の深さに依存する。 典型的な第１の注入は、３×１０¹⁷Ａｒ⁺イオン／ｃｍ²のドーズ量、１９０Ｋ ｅＶのエネルギーであり、その後に、１×１０¹⁷Ａｒ⁺イオン／ｃｍ²のドーズ量 、３０ＫｅＶのエネルギーでの第２の注入が続く。この注入シーケンスの結果を 図２に示し、これは、シリコン基板内への深さ（単位ｎｍ）に対する、アルゴン の濃度 （Ａｒ／ｃｍ³）を示す。 シリコン基板を非晶質化して、イオン注入により引き起こされる、シリコン格 子に対する横方向損傷を低減するために、ゲルマニウム（Ｇｅ）注入が、アルゴ ン注入に先行され得る。ゲルマニウム注入の可能なシーケンスは、１×１０¹⁵Ｇ ｅイオン／ｃｍ²のドーズ量、及び１００、２００、３００ＫｅＶのエネルギー での３つの注入である。これは、希ガス注入に起因した、シリコン格子に対する 如何なる損傷も、格子の他の領域に伝搬するのを阻止する有用な手段である。 希ガス（、及び所望であればＧｅ）注入の後に、エピタキシャル再成長を最大 化して、希ガスのガス放出を最小化する、短時間で、低温の電気炉アニール（例 えば、９００℃、３０分間、アルゴン中）、又は短時間加熱アニール（ＲＴＡ） が続く。所望であれば、浅いフィールド酸化膜層を堆積させて、付加的な分離を もたらすことも可能である。酸化膜層が成長する場合、それは、酸化膜形成の割 合を制限するために、ドライ酸素中で成長させるべきである。堆積された窒化シ リコン膜、又は酸化膜のキャップ層を使用して、ガス放出を防止して、注入され た領域を保護することも可能である。 シリコン基板内への深さの関数として、アルゴンガス注入濃度を示す図２を用 いて、本発明の方法が、かかる高度の素子分離をどのように達成するかを図解す る。最も少ない量のアルゴンは、基板の表面にあり、そこでは、約４．４％の原 子割合を有する。（２つの格子定数に等しい）１０．８６Åの深さにおいて、ア ルゴン濃度は、 約２０％だけ増大されている。表面濃度が、２つの格子間隔に対して拡がると想 定すると、基板における２５個のシリコン原子中の約１個が、変位させられる。 バルク材料においては、単位セル当たり実効的に８個のシリコン原子が存在す る。相互に連結して、１つの側に長さ１０．８６Åの立方体を形成する、８個の 単位セルから構成されるように、磁区を規定することができる。アルゴン濃度が 、表面の第１の３０ｎｍにおいて、素早く（マグニチュードの次数を越えて）上 昇するので、深さ寸法は、無視することができる。所望の分離領域の長さが７０ ０ｎｍであり、且つこれが、その領域を横切る最短経路を示すと、この長さ内に 、約６４５個の磁区が含まれている。 漏洩経路が、この領域に損なわれず残り得る確率は、以下の積で与えられる。 Ｐ＝（１−．０４４）⁶⁴⁵＝（０．９５６）⁶⁴⁵ ＝２．４８５×１０^-13 これは、損傷されていない（注入されていない）領域に対する、以下の相対的な 比抵抗係数に対応する。 ｆ_ρ＝ρ_damaged／ρ_undamaged＝１／Ｐ ＝４．０×１０¹² これは、低電位において、漏洩電流を無視しうることが予測可能である、という 意味を含んでいる。 アルゴン注入を、本発明の実施例の１つを説明する際の一例として使用したが 、混合希ガス注入も可能である。例えば、アルゴンは、 分離領域の更に深い部分に対して使用可能であり、クリプトンは、より永久的な 非晶質として機能し、アルゴンの流出を阻止するように、その表面近くに注入可 能である。酸素、又は窒素といった他の種を用いて、永久的な非晶質領域の特性 を変更することもできる。 次に、非常に平坦な分離領域を生成する他の方法を、本発明の第２の実施例を 示す、図３を参照して説明する。７原子パーセントよりも高いゲルマニウム濃度 が、Ｓｉ又はＳｉＧｅの注入済み領域におけるエピタキシャル再成長を抑制し、 高い比抵抗の領域を生成することが発見された。この現象は、「Residual Dmage in Heavily Ge-Doped Silicon」,MRS 1992 Fall Meetingにおいて、E．Demirli ogluその他により、「Defect-Minimized SiGe Layer Forming in Ion Beam Synt hesis」,MRS 1992 Fall Meeting において、S．Im その他により、及び「Solid Phase Epitaxy of Stressed and Stress-Relaxed Ge-Si Alloys」,J．Appl．Phy s．1768において、Q．Z．Hongその他により究明、及び報告されている。これら の領域の比抵抗は、追加の酸素、又は希ガス注入により、更に増大可能である。 ゲルマニウム注入は、半導体産業において周知の技術を使用して、標準的なイ オン注入装置により実施される。ゲルマニウムは、相応の素子分離を与えるのに 十分な深さにまで注入すべきである。この深さは、ソース／ドレイン接合の深さ の２倍と粗く近似できるが、それよりも深くても良い。本発明のこの実施例の一 例として、０．２ミクロンの分離深さをもたらすことが可能な、ゲルマニウム注 入を説明する。 ゲルマニウム注入のエネルギー、及びドーズ量は、分離深さでのゲルマニウム 濃度が、７原子パーセント以上となり、表面と分離深さ間のゲルマニウム濃度が 、１から７原子パーセント間となるように、調整されるべきである。これらの必 要条件を満足させるために、２つのゲルマニウム注入を用いることができる。ゲ ルマニウムの所望の濃度分布を得るために、他の数の注入も使用可能である。 典型的な第１のゲルマニウム注入は、２８０ＫｅＶのエネルギー、６×１０¹⁶ Ｇｅイオン／ｃｍ²のドーズ量であり、その後に、３０ＫｅＶのエネルギー、１ ×１０¹⁶Ｇｅイオン／ｃｍ²のドーズ量での第２の注入が続く。これらの注入の 結果を図３に示し、これは、シリコン基板内への深さの関数として、ゲルマニウ ム濃度を示すグラフであり、ゲルマニウムは、本発明の方法に従って注入された 。 ゲルマニウム注入の後に、分離領域の比抵抗を増大させるために、希ガス、又 は酸素注入を続けることができる。これらの続く希ガス、又は酸素注入のエネル ギーは、注入された種が、分離領域に限定されるように、調整されるべきである 。０．５から１原子パーセントの希ガス、又は酸素濃度は、望ましい高レベルの 比抵抗を達成するのに十分であると予測されるので、これらの注入のドーズ量は 、それに従って調整されるべきである。例えば、典型的なアルゴン注入は、６０ ＫｅＶのエネルギー、１×１０¹⁶Ａｒイオン／ｃｍ²でなされる。図３に、この 注入を点線で示す。 注入後、５０ナノメートル厚の窒化シリコン層といった、薄いキャップ層を、 注入済み領域にわたって堆積させて、後の加熱処理時 に、注入済み領域を保護することもできる。キャップ層は、分離領域の表面への 酸素の拡散を阻止するように機能する、非酸化材料、又は緩速酸化材料とすべき である。これは、ゲルマニウム注入のシリコンの酸化が、シリコンのみを消費し て、表面に導電性のゲルマニウムが残り、それによりその領域の分離特性が破壊 されるためである。 図４Ａ−４Ｈは、本発明のどちらかの実施例に従って形成される分離領域を有 する、ＣＭＯＳ素子の製造のためのプロセス流れを示す。図４Ａは、その上に、 パッド、又は緩衝酸化膜１０５の薄い層が成長した、基板１００を示す。次に、 ホトレジスト、及びホトリソグラフィマスクの使用に基づく標準的な技術を用い て、素子に対してｎウェルを形成するのに使用される、後に続くドーパント１１ ０の注入用の場所が規定される。次いで、残りのレジスト１１５が除去される。 この後に、図４Ｂに示すように、結果として所望のｎウェル１２０構造の形成と なる、ドライブイン・ステップが続く。 次に、ホトレジストの新しい層が、図４Ｃに示すように適用され、この後に、 １つ以上の分離領域１２５を規定するために、ホトリソグラフィ技術の使用が続 く。この後に、本発明の方法に従って実行される、１つ以上の希ガス、及び／又 はゲルマニウム注入１３０が続く。次に、残りのホトレジスト１２２が除去され る。希ガス、及び／又はゲルマニウム注入１３０の後に、図４Ｄに示すように、 やはり標準的なホトリソグラフィ技術の手段により、パターニングされて、ｐウ ェル、又はフィールド・ドーパント注入１３５に対する 場所を規定する、ホトレジストの別の層の適用が続く。次に、残りのレジスト１ ４０が、基板１００から除去される。 次に、キャップ層１４５が適用可能であり（図４Ｅ）、図４Ｆに示すように、 分離領域にわたって、キャップ層を規定するために、標準的なホトリソグラフィ 技術の使用が続く。ゲート誘電体層（不図示）が、次に成長、又は堆積される。 次に、ドライブイン、又はアニールステップが続き、これにより基板１００内へ のｐ型ドーパントの拡散が引き起こされ、結果として図４Ｆに示すように、所望 のｐウェル１５０構造の形成となる。次に、ホトリソグラフィ技術を用いて、ゲ ート構造が形成されることになる、それら領域が規定される。次いで、図４Ｇに 示すように、１つ以上のゲート構造が、多結晶シリコン１５５の堆積により形成 される。図４Ｈに示す最終のＣＭＯＳ構造は、ソースとドレイン接触子を分離し て、ソースとドレイン領域を形成するための、標準的なステップを用いることに より生じる。 図５Ａ、及び図５Ｂは、本発明の分離技術を用いて製造された、集積回路１の それぞれ平面図、及び断面図である。図４Ａ−４Ｈを参照して説明したように、 集積回路は、通常はシリコン製である基板１０上に製造される。リソグラフィス テップを再度用いて、素子の活性領域１２及び１４が規定される。 活性領域１２と１４の規定の後、チャンネル・ストップ注入が実施される。や はり、図１Ａ及び図１Ｂを参照して説明したように、典型的なドーパントは、３ ０から１００ＫｅＶのエネルギー、１× １０¹³から１０×１０¹³イオン／ｃｍ²のドーズ量で注入される、ホウ素、及び フッ化ホウ素である。図１Ｂのように、要素１６、１８、及び２０は、チャンネ ル・ストップ注入物である。しかし、ここでは、活性領域間にフィールド酸化膜 を成長させる代わりに、希ガス注入（上記のように、ゲルマニウム注入が先行す るが）、又はゲルマニウム注入が、本発明の方法に従って実施される。希ガス、 又はゲルマニウム注入は、結果として基板１０の表面のすぐ下に、分離構造を生 成することになる。これらの分離構造を、図５Ｂにおいて、要素３２、３４、及 び３６で示す。本発明の分離方法は、基板１０の表面の上に、酸化膜構造の成長 を必要としないので、結果は、後に続く製造ステップが容易に実行され得る、非 常に平坦な表面となる。分離構造の生成の後に、ゲート酸化膜の成長、及び図５ Ａ及び図５Ｂにおいて、多結晶シリコンゲート３０で示すような、ゲート材料の 堆積が続く。 本発明の分離方法は、他の現在使用される方法を越えた幾つかの利点をもたら す。標準的な酸化膜分離技術に関連した、冗長なフィールド酸化サイクルが回避 され、本発明により、製造プロセスに対する全体の熱経費だけでなく、製造時間 も低減される。窒化膜の酸化マスクの使用、Kooi効果の存在、及び犠牲ゲート酸 化膜層の使用といった、慣用的な分離プロセスの他の態様も回避される。更に、 silicon-on-insulatorプロセスで用いられる、酸素注入のより高いドーズ量（１ ×１０¹⁸から１０×１０¹⁸イオン／ｃｍ²）、及び非常に高温の（１２００から １３００℃）アニールが回避される。 他の利点は、希ガスで注入される領域が、中心を得るように機能し、重金属、 格子間物質、及びドーパントの存在に起因した、漏洩電流が阻止されることであ る。更に、注入されたホウ素を消耗させる、酸化膜再成長ステップがもはや存在 しないので、ＮＦＥＴ素子、及びＮＰＮバイポーラ素子における、分離領域への ホウ素偏析の問題が排除される。 ＬＯＣＯＳ分離プロセスを越える、本発明の方法に対する最後の、及びおそら く最大の利点は、活性領域間の分離距離、図５Ａ及び図５Ｂにおけるｄ^*が、プ ロセスに使用されるリソグラフィ設備の能力限界にまで低減可能なことである。 これは、リソグラフィ設備、及びＬＯＣＯＳ分離プロセスによる場合のような、 活性素子領域内への分離領域の侵食量の両方に依存する、最小の分離距離とは対 照的である。これにより、慣用的なＬＯＣＯＳ分離技術を用いて得られる素子の 充填密度を越えて、素子の充填密度が増大可能となる。 本明細書に使用した用語、及び表現は、説明の用語として用いたものであり、 限定するものではなく、また図示、及び説明した特徴の等価物、又はその部分を 含まない、かかる用語、及び表現の使用に際し、何の意図するものもなく、各種 の変形が、本発明の請求の範囲内で可能であることを理解されたい。Detailed Description of the Invention   Flat isolation method for use in the manufacture of microelectronics                               Technical field   The present invention is generally directed to the manufacture of microelectronics, and in more detail Is a method of producing a very flat surface, which is used in integrated circuits during such manufacturing. It is directed to a method of electrically isolating individual devices.                             Background of the Invention   Integrated circuits are manufactured by means of a manufacturing process that transforms the circuit design into moving elements. Is done. The manufacturing process consists of a substrate of semiconductor material, usually silicon, each of which is structured And into a device with multiple layers, with a specific pattern of interconnections, It consists of a series of steps. The completed integrated circuit is electrically connected in the desired way Are often composed of a large number of smaller elements. hybrid, Other microelectronics such as ultra-precision motors, thin-film magnetic heads, and micro batteries. Quantronics devices can be manufactured in a similar manner.   The components are initially electrically isolated from each other for proper operation of the integrated circuit. Needs to be done. The device is then, by means of standard interconnect technology, Can be connected. Therefore, separation technology is an important part of the manufacturing process. The reason is that without isolation technology, complex integrated circuits that function properly cannot be built. It is.   The importance of device isolation for integrated circuit manufacturing achieves that goal. Has led to the development of various processes designed to Different electrical and And different structural types of integrated circuits (eg, NMOS, CMOS, Bipolar) requires various separation processes, which is effective It may affect what structure is required for the separation. Separation technology , Minimum separation (minimum separation required to separate structures), final surface flatness (This impacts ease with which subsequent manufacturing steps can be performed. ), The complexity of the separation process, and the concentration of defects created during the process. Vary in different attributes.   S. Lattice Press, Sunset Beach, California (1990). Wolf  Author of "Silicon Processing for the VLSI Era, Volume 2: Process Integr ation ”, the authors describe the isolation technology currently used in the manufacture of integrated circuits. Explains many of them. One of the most basic separation processes is called direct separation technology. Have been broken. This technique is based on the inertness (or field) of the substrate on which the device is manufactured. It involves the formation of an oxide layer in the region. The oxide film is grown as a continuous film, And is selectively removed from the active area by means of photolithographic techniques. You. This isolation process is used for MOS integrated circuits, and it is the process between individual devices. Designed to prevent channel formation in the field oxide region, The vulnerable channel will serve to electrically connect the elements.   In the direct isolation process, the entire isolation oxide film is deposited on the surface of the silicon substrate. Be grown up. This is after removing oxide from the active area. In addition, it produces a surface that is not very flat. For this reason, some of the direct separation techniques That variant was developed. These variants include a fully embedded isolation oxide process. (This is a sufficient depth so that the final level of the oxide layer appears on the surface of the substrate. Up to now, including the step of etching trenches in the substrate), and semi-embedded A standard silicon local oxidation (LOCOS) isolation oxide process is included.   To address some of the problems inherent in using that separation technique, a direct separation A variant of Seth was developed. For example, a fully embedded process is a direct isolation process. Results in a very flat final surface when compared to the surface. But fully embedded The process is a standard process (it requires the addition of an etching step It is more complicated than This can result in the production of defects in the control board.   In the conventional LOCOS process, the oxide layer is used to form an oxide film. It is about twice as thick as the layer of silicon consumed. The growth of the oxide film is Impacts the dimensions and surface flatness of the child, and therefore Not only the step, but also the active layer of the device is shocking not only in the concentration that is packed in the horizontal direction. Can have an impact. Approximately 56% of the total grown oxide thickness is the original surface of the substrate. Above the surface, while about 44% extend into the substrate. This is because the entire oxide layer Compared to the situation above the substrate, it reduces the height of the steps in the oxide layer, but It provides a larger step height than the embedded process.   Therefore, as in the full buried type process, the half buried type oxide film LOCOS process is performed. The process is more continuous than that obtained by using a direct isolation process. Allows flat deposition of layers and metal layers. The semi-embedded process is also less Less complex, and as a result, on a silicon substrate than a fully embedded process The process has few induced defects. For these reasons, semi-embedded processors Suitable isolation for MOS devices with feature geometries of less than 5 μm. It has become a technology.   In addition to variants of the direct isolation process, non-oxide growth isolation techniques have been developed. This One of them is called the "trench etch and refill" isolation technique . S. According to Wolf's reference example, this method was used to produce several types of devices. Have been. In other words, this method enables the same channel in the same tab of CMOS. Type device, bipolar device isolation, n channel from p channel device Isolation of CMOS elements, prevention of latch-up in CMOS, dynamic run As a trench capacitance structure in dam access memory devices (DRAMs) For applications and static random access memory devices (SRAMs) For load resistor structure applications, it replaces LOCOS technology.   The outline of the semi-buried oxide LOCOS process is inevitable for the normal isolation process. Be presented as a means of introducing key concepts and steps that are included in And These steps are described in S. See pages 20-28 of Wolf's reference example. , Explained in more detail You.   A semiconductor wafer, usually silicon, is cleaned to remove an oxide film (SiO 2₂) Thin A layer (20-60 nanometers) is grown on the substrate. This layer is a pad, Also called buffer oxide, a transition layer between the substrate and the subsequently deposited nitride layer. Is intended to be provided. Buffer oxide associated with deposition of nitride layer Reduces the high tensile stress on the substrate, which results in defects in the silicon substrate. Reducing pitting.   The next step is to deposit a 100-200 nanometer (nm) thick layer on the buffer oxide. A thick silicon nitride layer. The nitride film is used as an oxidation mask This allows the active area of the device to be standard photolithography used in the semiconductor industry. It becomes possible to specify by means of sographic technology. These techniques form active devices Well known as masks for defining areas to be covered, on photoresist and glass The chrome image of is used. By applying a resist layer and using its mask and light source, After defining the active device area, the resist is developed (all areas except the active area are Unremoved resist), unprotected nitride layer and buffer oxide are suitable. Etched by a careful process. After the etching step, the remaining resist is , Left in place and masked during the channel stop implant step Then work.   Then a channel stop implant of the appropriate ions (usually boron) is added. It is executed in the child field area. This allows A doping layer is created that acts as a barrier, and the channel is exposed in the active region of the device. It is prevented from being formed on the outside. After the implant is complete, the remaining resist is removed. It is.   After the channel stop implant step, the field oxide is wet oxidized. To grow thermally. Oxide layer grows in areas that do not mask nitride layer However, some oxygen diffuses laterally at the edges of the nitride film, which causes acid diffusion. A film is grown beneath the edges of the nitride film and forced to lift it. This This is called "bird's beak" oxide, which is a field Produces what is a stretch of a chemical film.   After the field oxide growth, the nitride masking layer is removed. Nitride film layer The upper 20-30 nm of is converted into an oxide film during field oxidation. The layer is first etched away. The remaining nitride and pad oxide layers are And etch by a suitable etching process, eg wet chemical etching. Be used.   A problem of concern when using LOCOS separation technology was discovered by Kooi et al. It is possible that a thin layer of silicon nitride film may be present at the pad oxide / silicon interface. That is, it can be formed on the surface of a silicon substrate. This is its interface NH at_ThreeIs the result of the interaction between silicon and silicon. NH_ThreeDuring the oxidation step And H₂It is generated from the reaction between O and the masking nitride film. Subsequent gate oxide During the growth of the layer, the gate oxide film is formed in the area where the silicon nitride film is formed. To be disturbed. In this way, the gate oxide film is Will be thinner in these places than in. This means that the gate voltage is low. Can cause pressure breakdown, which has a shocking effect on the desired behavior of the device. Effect. One way to reduce this problem is to use a masking nitride film and a mask. After stripping the dead oxide, a "sacrificial" gate oxide layer is grown and then the final gate. This layer is to be removed before the oxide film is grown.   Although LOCOS isolation technology has found widespread application within the semiconductor industry, its use There are drawbacks to use. The bird's beak oxide structure is placed in the active area of the device Can cause unacceptable amounts of field oxide erosion. this Limits the packing density of the device and has a shocking effect on the latter stage of the manufacturing process. Another problem is the exposure from channel stop implants in n-channel MOSFETs. Arsenic atoms are re-distributed during field oxide growth and other high temperature processing steps. Being clothed. This could lead to an unacceptable narrow width effect. Yes, resulting in preferential segregation of implanted boron ions into the oxide film .   Another problem with the LOCOS process is the surface fineness that results from the application of the process. The configuration may lack the desired flatness later in the manufacturing process, That is what it means. An additional flattening step is needed to alleviate this problem. It impacts the complexity of the manufacturing process and the dimensions of the final product. You. Other issues associated with the LOCOS process are process complexity and process. Regarding the conditions under which the step is executed. Redundant field oxide support Uccle increases manufacturing time and the use of nitride oxide masks increases the number of steps However, the Kooi effect has a shocking effect on the operation of the device. The use of sacrificial gate oxide to counter the Kooi effect is a process that can Further increase the complexity of the scan. This is an alternative process to the LOCOS separation process. It suggests that the development of the process will be beneficial.   What is desired is the fabrication of integrated circuits or microelectronic devices, Is a separation process for use in electrically separating individual Provides a flat final surface and is not subject to the shortcomings of standard oxide isolation processes It is a separation process.                             Summary of invention   The present invention relates to a method for electrically separating devices during microelectronics manufacturing. The method is particularly applicable to the manufacture of integrated circuits. One application of this method Complies with the Silicon-on-insulator (SOI) separation method currently used in the semiconductor industry. Place the oxide growth, etch and refill, and blanket oxygen implant. It is intended to be replaced.   In the first embodiment of the present invention, silicon or a compound to be formed in the isolation structure is used. The region of the compound semiconductor substrate, or polycrystalline silicon layer, is replaced by one of the noble gases instead. Implanted at dose, or several doses. Caused by noble gas injection As a means of reducing lateral damage, germanium has been used to create an amorphous layer in the substrate. The nitrogen implant can precede the noble gas implant.   Next, a low temperature electric furnace anneal is performed in a short time to stabilize the implanted region. Be implemented. The noble gas implant suppresses epitaxial regrowth in the implanted region. Control, which creates a high specific resistance and the leakage current to a negligible level. Will be reduced.   In a second embodiment of the invention, silicon or Si to be formed in the isolation structure The Ge substrate, or the region of the polycrystalline layer of Si or SiGe, is instead the gate. Implanted with one or several doses of Rumanium. Germanium higher than 7 atom% The Ni concentration is epitaxial in the implanted region of Si or SiGe alloy. It was discovered that it suppresses regrowth, which creates regions of high resistivity . The resistivity of these regions can be further increased by additional oxygen or noble gas implants. Noh. After the germanium implantation, after a short time, a low temperature electric furnace anneal was performed. Continues.   The result of both embodiments of the invention is very effective, substantially flat. It provides a separate structure, which overcomes many of the drawbacks of standard separation techniques.   Further objects and advantages of the present invention will be apparent from the following detailed description and the accompanying drawings. It will be.                             Brief description of the drawings   1A and 1B show integrated circuits manufactured using conventional LOCOS isolation techniques. FIG. 3 is a plan view and a cross-sectional view, respectively, of the road.   FIG. 2 is a graph showing the concentration of rare gas as a function of depth into a silicon substrate. And the noble gas is also injected according to the method of the present invention. Of.   Figure 3 shows the concentration of germanium as a function of depth into the silicon substrate. It is rough and germanium was implanted according to the method of the present invention.   4A-4H show a CMO with isolation regions formed according to the method of the present invention. 2 shows a normal process flow for manufacturing S-elements.   5A and 5B show an integrated circuit manufactured using the isolation technique of the present invention. It is a top view and a sectional view, respectively.                             Description of the preferred embodiment   Referring to the drawings, and in particular to FIGS. 1A and 1B, conventional LOCOS isolation techniques are used. A plan view and a cross-sectional view of an integrated circuit 1 manufactured according to the present invention are shown. Collection The product circuit 1 is usually manufactured on a substrate 10 made of silicon. Lithography step Is used to define the active regions 12 and 14 of the device.   After defining the active regions 12 and 14, appropriate ion implantation is performed. Used 1 x 10 for typical dopants¹³From 10 × 10¹³Ion / cm²Do Dose, boron and fluorine fluoride implanted at an energy of 30 to 100 KeV Contains silicon. This implant is known as the channel stop implant. This creates a barrier to the formation of electrical channels between the active regions. In Figure 1B Elements 16, 18, and 20 are channel stop implants.   The next step in the manufacture of integrated circuit 1 is to access the active area of the device. To grow a field oxide structure. These areas are the active area 12 and 1 and 14 and are shown in FIG. 1B as elements 22, 24, and 26. Is done. As can be seen from FIG. 1B, some of the grown field oxide is , Above the surface of the substrate 10 and producing a non-planar surface on which the manufacturing Subsequent stages of the process must be performed. After the field oxide growth, Oxide growth, and as shown by polycrystalline silicon gate 30 in FIGS. 1A and 1B. Is followed by the deposition of gate material.   Some of the mechanisms of the separation process described have a shocking impact on their expectations, It provides motivation for the present invention. As mentioned above, the oxidation process used is As a result, a portion having a field oxide film on the surface of the substrate 10 is formed. Field oxide growth often produces an uneven surface. Full embedding Although a standard isolation oxide process can produce a nearly flat final surface, it does During the process, the trenches that must be etched in the silicon substrate will result in Then, when the field oxide film grows, a defect is generated in silicon. Therefore, the fully-embedded process offers the best way to build the isolation structure. Don't serve   In addition, due to the formation of "bird's beak" structures between field oxidation stages, Some erosion of the field oxide into the active region can occur. This erosion However, in order to prevent unduly impacting the operation of the completed device, The active areas must be reasonably spaced. This is if nothing erodes As not As a result, the required spacing between elements is increased when compared to the required spacing. become. The increased spacing reduces the achievable packing density for the device, which Is the size of the integrated circuit, or of the complexity achievable for a given size integrated circuit. It has a shocking effect on the degree.   Another factor affecting the minimum achievable spacing between adjacent active regions is: There is a need to prevent leakage current between the source / drain junctions in such regions. leakage The importance of current is usually determined by the breakdown voltage (drain to source) and the threshold voltage. It is evaluated by measuring. Other factors that influence that minimum spacing include: The width of the active area defined on the silicon nitride layer, used to define the active area. Resolution that can be achieved by the lithographic apparatus and the particular manufacturing process used. Thickness of oxide layer grown during field oxidation for process-dependent interactions The non-linear dependence of the power is included. The final results of these factors are shown in Figures 1A and 1B. Would limit the minimum spacing between the active areas of the to about 1 micron.   These and other drawbacks to the use of standard separation processes are the separation of the present invention. Overcome by the method, which will now be described with reference to the remaining figures. Integrated circuit During manufacturing, the area between the active areas defined on the silicon substrate is Identified as a place. Etch the trenches and fill them with a dielectric material. Instead of filling or growing a field oxide, the first embodiment of the present invention According to these areas, one dose or several doses of noble gas Injected.   The injection of rare gas into silicon suppresses the epitaxial regrowth of silicon. The heavier noble gas (of larger atomic mass than helium The use of implants equal to about 1 atomic% of Those dose amounts At Bell, the noble gas implant amorphizes the magnetic domains in silicon and To prevent epitaxial regrowth of these regions. Suppression of this epitaxial regrowth P. Reves et al., "Epitaxial Regrowth of Ar- Implanted Amoorphous  Silicon ", 49 J. Appl. Phys. 5207 (1978), M.A. "Epitax by Wittmer and others ial Regrowth of Ne- and Kr- Implanted Amoorphous Silicon, "49 J. Appl. P hys. 5207 (1978), and A. G. Cullis et al., "Comparative Study of Ann ealed Neon-, Argon-, and Krypton-Ion Implantation Damage in Silicon '', 49 J. appl. phys. 5188 (1978).   The implant amorphizes the silicon by breaking the silicon lattice. Non The high resistivity of crystalline silicon is then increased by segregating the properties of the noble gas atoms. Will be strengthened. The presence of the noble gas also prevents recrystallization of the lattice structure. The result is It is a very effective isolation structure that can prevent the formation of leak paths in the plate.   The isolation structure of the present invention has a nominal bias voltage (V_dd), M It is intended to be used in OSFET devices. The separation structure of the present invention also , Can also be used as isolation technology for bipolar devices, but junction isolation is also Most, but not all Required for various devices. The method of the present invention is not limited to use with silicon, and Not only semiconductors, but also mixed semiconductors can be used because epitaxy Suppression of regrowth is greatly enhanced by the result of a closed shell that does not join the properties of the noble gas. It is.   Noble gas implantation is performed using standard ion implanter techniques known in the semiconductor industry. It is carried out by means. The noble gas should be deep enough to provide the appropriate isolation. Should be injected until. This depth is twice the depth of the source / drain junction As a rough approximation, it may be deeper. As an example of the method, about 0 . Argon (Ar) implantation to a depth of 3 microns is described. Under normal circumstances, Two argon implants are included. With a single injection, a substantially uniform concentration of noble gas Is difficult to obtain, and the uniform concentration of the injected species makes effective separation schemes. Two implants are used as they are believed to help in creating the structure . It is possible to use other numbers of implants to achieve the desired degree of separation. use The dose and energy of the implanted species needed to produce permanent damage To produce an implant concentration in the target material and a corresponding separation Depends on the depth of implant required.   Typical first injection is 3x10¹⁷Ar⁺Ion / cm²Dose amount of 190K eV energy, then 1 x 10¹⁷Ar⁺Ion / cm²Dose , A second implant at an energy of 30 KeV follows. The result of this injection sequence As shown in FIG. 2, this shows that argon is measured with respect to the depth (unit: nm) into the silicon substrate. Concentration of (Ar / cm^Three).   A silicon substrate is made amorphous and caused by ion implantation. A germanium (Ge) implant is used to reduce lateral damage to the child. Injection can be preceded. Possible sequence of germanium injection is 1 × 10^FifteenG e-ion / cm²Dose and energy of 100, 200, 300 KeV 3 injections in. This is due to the rare gas injection to the silicon lattice. Any damage is a useful means of preventing it from propagating to other regions of the lattice.   Maximum epitaxial regrowth after noble gas (and Ge if desired) injection To minimize outgassing of noble gases in a short time and at low temperature in an electric furnace (eg For example, 900 ° C, 30 minutes in argon), or short-time heat anneal (RTA) Continues. If desired, deposit a shallow field oxide layer for additional isolation. It is also possible to bring. If an oxide layer grows, it will contribute to the oxide formation. Growth should be limited in order to grow in dry oxygen. Deposited silicon nitride Use a recon or oxide cap layer to prevent outgassing and inject It is also possible to protect the protected area.   Use FIG. 2 which shows the argon gas injection concentration as a function of depth into the silicon substrate. And illustrates how the method of the present invention achieves such a high degree of device isolation. You. The least amount of argon is at the surface of the substrate, where about 4.4% original Have a child rate. At a depth of 10.86Å (equal to two lattice constants), Lugon concentration is It has been increased by about 20%. I think that the surface concentration spreads over two lattice intervals. By definition, about 1 out of 25 silicon atoms in the substrate is displaced.   In bulk material, there are effectively 8 silicon atoms per unit cell You. 8 pieces connected to each other to form a cube of length 10.86Å on one side The magnetic domains can be defined to consist of unit cells. Argon concentration is , On the first 30 nm of the surface, quickly (beyond the magnitude order) As it rises, the depth dimension can be ignored. The desired separation area length is 70 0 nm, and this shows the shortest path across the region, within this length , 645 magnetic domains are included.   The probability that a leak path can remain intact in this region is given by the product         P = (1-.044)⁶⁴⁵= (0.956)⁶⁴⁵           = 2.485 × 10^-13 This is relative to the undamaged (non-implanted) region Corresponds to the resistivity coefficient.         f_ρ= Ρ_damaged/ Ρ_undamaged= 1 / P             = 4.0 × 10¹² It is predictable that the leakage current can be neglected at low potential. It has meaning.   Argon injection was used as an example in describing one of the embodiments of the present invention. It is also possible to inject a mixed rare gas. For example, argon is Available for deeper areas of isolation, krypton is more permanent. Can be injected near its surface to act as an amorphous and block the outflow of argon Noh. Properties of permanent amorphous regions with other species such as oxygen or nitrogen Can be changed.   Next, another method of producing a very flat isolation region is described in the second embodiment of the present invention. The description will be made with reference to FIG. Germanium concentration higher than 7 atomic percent Suppresses epitaxial regrowth in the Si or SiGe implanted region, It has been discovered to produce regions of high resistivity. This phenomenon is called `` Residual Dmage  in Heavily Ge-Doped Silicon, "MRS 1992 Fall Meeting. Demirli oglu et al., "Defect-Minimized SiGe Layer Forming in Ion Beam Synt hesis ”, MRS 1992 Fall Meeting, S. Im and others, and "Solid Phase Epitaxy of Stressed and Stress-Relaxed Ge-Si Alloys ", J. Appl. Phy s. In 1768, Q. Z. Investigated and reported by Hong et al. these The resistivity in the region can be further increased by additional oxygen or noble gas injection.   The germanium implant is a standard implant using techniques well known in the semiconductor industry. Performed by on-injection device. Germanium is used to provide the appropriate device isolation. It should be injected to a sufficient depth. This depth is the depth of the source / drain junction Although it can be roughly approximated to twice, it may be deeper than that. One of this embodiment of the invention As an example, a germanium implant that can provide a separation depth of 0.2 microns Explain the entry.   The energy and dose of germanium implantation depend on the germanium at the separation depth. The concentration becomes 7 atomic percent or more, and the germanium concentration between the surface and the separation depth is It should be adjusted to be between 1 and 7 atomic percent. These must Two germanium implants can be used to meet the requirements. Get Other numbers of implants can be used to obtain the desired concentration distribution of rumanium.   A typical first germanium implant is 280 KeV energy, 6x10¹⁶ Ge ion / cm²Dose, followed by 30 KeV energy, 1 × 10¹⁶Ge ion / cm²A second implant at a dose of 1 follows. Of these injections The results are shown in Figure 3, which shows that germanium is a function of depth into the silicon substrate. FIG. 3 is a graph showing the concentration of germanium, in which germanium was injected according to the method of the present invention. .   After the germanium implantation, a noble gas, or Can continue to inject oxygen. Energy of these subsequent noble gases or oxygen injections Ghee should be tuned so that the injected species is confined to the isolation region . Noble gases or oxygen concentrations of 0.5 to 1 atomic percent are desirable at high levels. The doses for these implants are expected to be sufficient to achieve the specific resistance. , Should be adjusted accordingly. For example, a typical argon injection is 60 KeV energy, 1 × 10¹⁶Ar ion / cm²Made in. This is shown in Figure 3. Injection is indicated by the dotted line.   After implantation, a thin cap layer, such as a 50 nanometer thick silicon nitride layer, Deposited over the implanted area for later heat treatment In addition, the implanted area can be protected. The cap layer covers the surface of the isolation area. It should be a non-oxidizing or slow-oxidizing material that functions to block the diffusion of oxygen. It is. This is because the germanium-implanted silicon oxidation consumes only silicon. Conductive germanium remains on the surface, which destroys the isolation characteristics in that area. Because it is done.   4A-4H show isolation regions formed according to either embodiment of the invention. 3 shows a process flow for manufacturing a CMOS device. FIG. 4A shows that Shown is a substrate 100 on which a pad or thin layer of buffer oxide 105 has been grown. next, Using standard techniques based on the use of photoresist and photolithographic masks And subsequent dopants 11 used to form an n-well for the device. A place for 0 injection is defined. Then, the remaining resist 115 is removed. This is followed by formation of the desired n-well 120 structure, as shown in FIG. 4B. The drive-in step continues.   Next, a new layer of photoresist is applied as shown in Figure 4C, after which The use of photolithographic techniques continues to define one or more isolation regions 125. Good. This is then followed by one or more noble gases and / or carried out according to the method of the invention. Is followed by a germanium implant 130. Next, the remaining photoresist 122 is removed. You. After noble gas and / or germanium implantation 130, as shown in FIG. 4D, Also patterned by standard photolithographic techniques, p Or field dopant implant 135 The application of another layer of photoresist, which defines the location, follows. Next, the remaining resist 1 40 is removed from the substrate 100.   Next, a cap layer 145 is applicable (FIG. 4E), and as shown in FIG. 4F, Standard photolithography to define the cap layer across the isolation area Continued use of technology. A gate dielectric layer (not shown) is then grown or deposited. Then, a drive-in, or anneal step follows, which causes the substrate 100 to enter. Diffusion of the p-type dopant is caused, resulting in the desired as shown in FIG. 4F. The p well 150 structure is formed. Next, using photolithography technology, These areas are defined in which the gate structure will be formed. Then, in FIG. 4G As shown, one or more gate structures are formed by deposition of polycrystalline silicon 155. Is done. The final CMOS structure shown in Figure 4H separates the source and drain contacts. Using standard steps to form the source and drain regions Arises more.   5A and 5B show an integrated circuit 1 manufactured using the isolation technique of the present invention. It is a top view and a sectional view, respectively. As described with reference to FIGS. 4A-4H, The integrated circuit is manufactured on a substrate 10, usually made of silicon. Lithography The step is used again to define the active regions 12 and 14 of the device.   After defining active regions 12 and 14, a channel stop implant is performed. And However, as described with reference to FIGS. 1A and 1B, the typical dopant is 3 Energy from 0 to 100 KeV, 1x 10¹³From 10 × 10¹³Ion / cm²Boron, implanted at a dose of Boron fluoride. As in FIG. 1B, elements 16, 18, and 20 are It is a Le Stop injection. However, here, the field oxide film is formed between the active regions. Instead of growing the noble gas (as described above, the germanium injection precedes Or germanium implantation is performed according to the method of the present invention. Noble gas, Or, the germanium implant results in the formation of isolation structures just below the surface of the substrate 10. Will be completed. These separation structures are shown in FIG. 5B as elements 32, 34, and And 36. The separation method of the present invention is used to grow an oxide film structure on the surface of the substrate 10. The result is that the subsequent manufacturing steps can easily be carried out, It always has a flat surface. After formation of the isolation structure, gate oxide growth, and FIG. In FIG. 5A and FIG. 5B, as shown in FIG. Deposition continues.   The separation method of the present invention offers several advantages over other currently used methods. You. Avoids redundant field oxidation cycles associated with standard oxide isolation techniques According to the present invention, the total heat cost to the manufacturing process as well as the manufacturing time Is also reduced. Use of nitride oxide mask, presence of Kooi effect, and sacrificial gate acid Other aspects of conventional separation processes, such as the use of chemical membrane layers, are also avoided. Furthermore, Higher dose of oxygen implantation used in silicon-on-insulator process (1 × 10¹⁸From 10 × 10¹⁸Ion / cm²), And very hot (from 1200 (1300 ° C.) annealing is avoided.   Another advantage is that the region injected with the noble gas acts to get the center, heavy metal, Leakage currents due to the presence of interstitial materials and dopants are blocked. You. Furthermore, there is no longer an oxide film regrowth step that consumes the implanted boron. Therefore, in the NFET device and the NPN bipolar device, The problem of boron segregation is eliminated.   The last and most likely for the method of the present invention to go beyond the LOCOS separation process The greatest advantage is the separation distance between the active regions, d in FIGS. 5A and 5B.^*But It is possible to reduce the capacity of the lithography equipment used for the process to the limit. This is the case with lithographic equipment and LOCOS separation processes, The minimum separation distance, which depends on both the erosion amount of the separation region into the active element region, It is illuminating. This allows the device to be obtained using conventional LOCOS isolation techniques. Beyond the packing density, the packing density of the device can be increased.   The terms and expressions used in the present specification are used as terms for explanation, It is not meant to be limiting, and equivalents of the features shown and described, or portions thereof, may be used. Use of such terms and expressions that do not include, without any intention, It is to be understood that variations of are possible within the scope of the claims of the present invention.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 デマイヤーリオグル，エシン，ケイ アメリカ合衆国カリフォルニア州95014 クーパティーノ，グレンコー・ドライヴ・ 10229 【要約の続き】 り、それにより、標準的な分離技術の欠点の多数が克服 される。────────────────────────────────────────────────── ─── Continuation of front page    (72) Inventor Demayor Riogle, Aesin, Kei             United States California 95014             Coupatino, Glencoe Drive             10229 [Continued summary] Which overcomes many of the drawbacks of standard separation techniques. Is done.

Claims (1)

【特許請求の範囲】 １．基板上に製造される、集積回路の個々の活性素子領域を電気的に分離する ための方法において、 分離構造を形成すべき基板上において、分離領域を識別するステップであ って、分離構造は、活性素子領域間の電気的接続の形成を阻止することを意図す るものである、識別ステップと、 分離構造に形成すべき分離領域内に、希ガスを注入するステップであって 、希ガス注入は、基板内に、約１原子パーセント以上の希ガス濃度を生成するよ うに実施され、更に、希ガスは、ヘリウムよりも大きな原子質量を有する、注入 ステップと、 基板にアニールを実施するステップであって、エピタキシャル再成長を最 大化し、且つ希ガス注入のガス放出を最小化する、アニールステップと、 を含む分離方法。 ２．希ガスの注入の前に、基板材料を予め非晶質化するために、基板の識別さ れた分離領域内に、ゲルマニウムを注入するステップを更に含む、請求項１に記 載の分離方法。 ３．希ガスは、アルゴン、ネオン、及びキセノンから構成されるグループから 選択される、請求項１に記載の分離方法。 ４．アニールステップは、エピタキシャル再成長を最大化し、且つ希ガスのガ ス放出を最小化する、短時間で、低温の電気炉アニールである、請求項１に記載 の分離方法。 ５．アニールステップは、エピタキシャル再成長を最大化し、且 つ希ガスのガス放出を最小化する、短時間熱アニールである、請求項１に記載の 分離方法。 ６．希ガスは、素子の所望のソース／ドレイン接合深さの約２倍に等しい深さ にまで注入される、請求項１に記載の分離方法。 ７．複数の希ガス注入が使用される、請求項１に記載の分離方法。 ８．基板上に製造される、個々のマイクロエレクトロニクスデバイスを電気的 に分離するための方法において、 分離構造を形成すべき基板上において、分離領域を識別するステップであ って、分離構造は、個々のデバイス間の電気的接続の形成を阻止することを意図 するものである、識別ステップと、 分離構造に形成すべき分離領域内に、希ガスを注入するステップであって 、希ガス注入は、基板内に、約１原子パーセント以上の希ガス濃度を生成するよ うに実施され、更に、希ガスは、ヘリウムよりも大きな原子質量を有する、注入 ステップと、 基板にアニールを実施するステップであって、エピタキシャル再成長を最 大化し、且つ希ガス注入のガス放出を最小化する、アニールステップと、 を含む分離方法。 ９．希ガスの注入の前に、基板材料を予め非晶質化するために、基板の識別さ れた分離領域内に、ゲルマニウムを注入するステップを更に含む、請求項８に記 載の分離方法。 １０．希ガスは、アルゴン、ネオン、及びキセノンから構成される グループから選択される、請求項８に記載の分離方法。 １１．アニールステップは、エピタキシャル再成長を最大化し、且つ希ガスのガ ス放出を最小化する、短時間で、低温の電気炉アニールである、請求項８に記載 の分離方法。 １２．アニールステップは、エピタキシャル再成長を最大化し、且つ希ガスのガ ス放出を最小化する、短時間熱アニールである、請求項８に記載の分離方法。 １３．複数の希ガス注入が使用される、請求項８に記載の分離方法。 １４．基板上に製造される、集積回路の個々の活性素子領域を電気的に分離する ための方法において、 分離構造を形成すべき基板上において、分離領域を識別するステップであ って、分離構造は、活性素子領域間の電気的接続の形成を阻止することを意図す るものである、識別ステップと、 分離構造に形成すべき分離領域内に、ゲルマニウムを注入するステップで あって、ゲルマニウム注入は、基板内で、分離構造の深さにおいて、約７原子パ ーセント以上のゲルマニウム濃度を生成するように実施される、注入ステップと 、 基板にアニールを実施するステップであって、エピタキシャル再成長を最 大化する、アニールステップと、 を含む分離方法。 １５．アニールステップは、エピタキシャル再成長を最大化する、短時間で、低 温の電気炉アニールである、請求項１４に記載の分離方法。 １６．アニールステップは、エピタキシャル再成長を最大化する、短時間熱アニ ールである、請求項１４に記載の分離方法。 １７．ゲルマニウムは、素子のソース／ドレイン接合深さの約２倍に等しい深さ にまで注入される、請求項１４に記載の分離方法。 １８．複数のゲルマニウム注入が使用される、請求項１４に記載の分離方法。 １９．基板上に製造される、個々のマイクロエレクトロニクスデバイスを電気的 に分離するための方法において、 分離構造を形成すべき基板上において、分離領域を識別するステップであ って、分離構造は、個々のデバイス間の電気的接続の形成を阻止することを意図 するものである、識別ステップと、 分離構造に形成すべき分離領域内に、ゲルマニウムを注入するステップで あって、ゲルマニウム注入は、基板内で、分離構造の深さにおいて、約７原子パ ーセント以上のゲルマニウム濃度を生成するように実施される、注入ステップと 、 基板にアニールを実施するステップであって、エピタキシャル再成長を最 大化し、且つ希ガス注入のガス放出を最小化する、アニールステップと、 を含む分離方法。 ２０．アニールステップは、エピタキシャル再成長を最大化する、短時間で、低 温の電気炉アニールである、請求項１９に記載の分離方法。 ２１．アニールステップは、エピタキシャル再成長を最大化する、短時間熱アニ ールである、請求項１９に記載の分離方法。 ２２．複数のゲルマニウム注入が使用される、請求項１９に記載の分離方法。[Claims]   1. Electrical isolation of individual active device regions of integrated circuits fabricated on a substrate In a way to       Identifying the isolation region on the substrate on which the isolation structure is to be formed. Thus, the isolation structure is intended to prevent the formation of electrical connections between active device regions. An identification step,       Injecting a noble gas into the isolation region to be formed in the isolation structure. , Noble gas injection produces a noble gas concentration of about 1 atomic percent or more in the substrate. And the noble gas has a greater atomic mass than helium. Steps and       This is the step of annealing the substrate, which is the best step for epitaxial regrowth. An anneal step to increase and minimize outgassing of the noble gas injection;     Separation method including.   2. Prior to injection of the noble gas, the substrate was identified to pre-amorphize the substrate material. The method of claim 1, further comprising implanting germanium in the isolated region. How to separate the listing.   3. Noble gases are from the group consisting of argon, neon, and xenon The separation method according to claim 1, which is selected.   4. The annealing step maximizes epitaxial regrowth and protects the rare gas 2. A short time, low temperature electric furnace anneal that minimizes soot emission. Separation method.   5. The annealing step maximizes epitaxial regrowth and 2. A short time thermal anneal that minimizes outgassing of rare gases. Separation method.   6. The noble gas has a depth equal to about twice the desired source / drain junction depth of the device. The separation method according to claim 1, wherein the separation method is injected up to.   7. The separation method according to claim 1, wherein multiple noble gas injections are used.   8. Electrically processes individual microelectronic devices manufactured on a substrate In the method for separating into       Identifying the isolation region on the substrate on which the isolation structure is to be formed. Thus, the isolation structure is intended to prevent the formation of electrical connections between individual devices. An identification step,       Injecting a noble gas into the isolation region to be formed in the isolation structure. , Noble gas injection produces a noble gas concentration of about 1 atomic percent or more in the substrate. And the noble gas has a greater atomic mass than helium. Steps and       This is the step of annealing the substrate, which is the best step for epitaxial regrowth. An anneal step to increase and minimize outgassing of the noble gas injection;     Separation method including.   9. Prior to injection of the noble gas, the substrate was identified to pre-amorphize the substrate material. 9. The method of claim 8, further comprising implanting germanium into the isolated isolation region. How to separate the listing. 10. Noble gas is composed of argon, neon, and xenon 9. The separation method according to claim 8, which is selected from the group. 11. The annealing step maximizes epitaxial regrowth and protects the rare gas 9. A short time, low temperature electric furnace anneal that minimizes soot emission. Separation method. 12. The annealing step maximizes epitaxial regrowth and protects the rare gas 9. The separation method according to claim 8, which is a short-time thermal anneal that minimizes soot emission. 13. 9. Separation method according to claim 8, wherein multiple noble gas injections are used. 14． Electrical isolation of individual active device regions of integrated circuits fabricated on a substrate In a way to       Identifying the isolation region on the substrate on which the isolation structure is to be formed. Thus, the isolation structure is intended to prevent the formation of electrical connections between active device regions. An identification step,       In the step of implanting germanium in the isolation region to be formed in the isolation structure, Therefore, the germanium implantation is performed in the substrate at a depth of the isolation structure of about 7 atomic parts. An implantation step performed to produce a germanium concentration above ,       This is the step of annealing the substrate, which is the best step for epitaxial regrowth. An increasing annealing step,     Separation method including. 15. The annealing step is a short, low-temperature that maximizes epitaxial regrowth. The separation method according to claim 14, which is a hot electric furnace anneal. 16. The annealing step is a short-term thermal annealing that maximizes epitaxial regrowth. 15. The separation method according to claim 14, which is a solvent. 17． Germanium has a depth equal to about twice the source / drain junction depth of the device. 15. The separation method according to claim 14, which is injected up to. 18. 15. The separation method of claim 14, wherein multiple germanium implants are used. 19. Electrically processes individual microelectronic devices manufactured on a substrate In the method for separating into       Identifying the isolation region on the substrate on which the isolation structure is to be formed. Thus, the isolation structure is intended to prevent the formation of electrical connections between individual devices. An identification step,       In the step of implanting germanium in the isolation region to be formed in the isolation structure, Therefore, the germanium implantation is performed in the substrate at a depth of the isolation structure of about 7 atomic parts. An implantation step performed to produce a germanium concentration above ,       This is the step of annealing the substrate, which is the best step for epitaxial regrowth. An anneal step to increase and minimize outgassing of the noble gas injection;     Separation method including. 20. The annealing step is a short, low-temperature that maximizes epitaxial regrowth. 20. The separation method according to claim 19, which is a warm electric furnace anneal. 21. The annealing step is a short-term thermal annealing that maximizes epitaxial regrowth. 20. The separation method according to claim 19, which is a solvent. 22. 20. The separation method of claim 19, wherein multiple germanium implants are used.