JPH0945856A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0945856A JPH0945856A JP19369295A JP19369295A JPH0945856A JP H0945856 A JPH0945856 A JP H0945856A JP 19369295 A JP19369295 A JP 19369295A JP 19369295 A JP19369295 A JP 19369295A JP H0945856 A JPH0945856 A JP H0945856A
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Abstract
(57)【要約】
【課題】微細化によりジャンクション耐圧ＢＶｊが低下
した内部回路のＭＯＳトランジスタを保護することがで
きるフィールドＭＯＳトランジスタを入出力保護素子と
した半導体装置およびその製造方法を提供する。 【解決手段】入出力端子と、内部回路と、前記入出力端
子と前記内部回路との間に設けられた保護素子とを有
し、保護素子は、半導体基板に形成されたフィ−ルド酸
化膜１５により囲まれた一対のＮ型拡散層１７をソース
およびドレインとし、フィールド酸化膜１５と連続して
前記ソースとドレインとの間の基板上に形成された酸化
膜をゲート酸化膜とし、その上の導電膜をゲート電極１
９Ｇとした絶縁ゲート電界効果トランジスタの構成とな
っており、ゲート酸化膜は、フィールド酸化膜１５と同
一の膜厚の第１の部分１５Ａと、ソースとドレインとの
間にわたって局所的に薄くなっている第２の部分１６を
有する。
した内部回路のＭＯＳトランジスタを保護することがで
きるフィールドＭＯＳトランジスタを入出力保護素子と
した半導体装置およびその製造方法を提供する。 【解決手段】入出力端子と、内部回路と、前記入出力端
子と前記内部回路との間に設けられた保護素子とを有
し、保護素子は、半導体基板に形成されたフィ−ルド酸
化膜１５により囲まれた一対のＮ型拡散層１７をソース
およびドレインとし、フィールド酸化膜１５と連続して
前記ソースとドレインとの間の基板上に形成された酸化
膜をゲート酸化膜とし、その上の導電膜をゲート電極１
９Ｇとした絶縁ゲート電界効果トランジスタの構成とな
っており、ゲート酸化膜は、フィールド酸化膜１５と同
一の膜厚の第１の部分１５Ａと、ソースとドレインとの
間にわたって局所的に薄くなっている第２の部分１６を
有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係わり、特に入出力保護素子を有する半導
体装置およびその製造方法に関する。
の製造方法に係わり、特に入出力保護素子を有する半導
体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化及び低電力化によ
り、近年、電源電圧の低下が進んでいる。しかし、従来
の電源電圧の半導体装置が未だ主流であるために、電源
電圧の異なる半導体装置が同じシステム、ボード等に混
在している状態である。
り、近年、電源電圧の低下が進んでいる。しかし、従来
の電源電圧の半導体装置が未だ主流であるために、電源
電圧の異なる半導体装置が同じシステム、ボード等に混
在している状態である。
【０００３】例えば、ある種の半導体装置の電源電圧を
５Ｖから３．３Ｖに低電圧化しても、他の多くの種類の
半導体装置の電源電圧は５Ｖのままであり、両者を混在
させて使用しなくてはならない。
５Ｖから３．３Ｖに低電圧化しても、他の多くの種類の
半導体装置の電源電圧は５Ｖのままであり、両者を混在
させて使用しなくてはならない。
【０００４】このために、例えば、内部回路の電源電圧
が３．３Ｖであり、その入出力部に５Ｖの信号が入出力
される、いわゆる５Ｖ−３．３Ｖインターフェースを搭
載した半導体装置が必要となる。
が３．３Ｖであり、その入出力部に５Ｖの信号が入出力
される、いわゆる５Ｖ−３．３Ｖインターフェースを搭
載した半導体装置が必要となる。
【０００５】このような半導体装置の内部回路は電源電
圧が３．３Ｖの低電圧であるから、内部回路を構成する
絶縁ゲート電界効果トランジスタ（以下、ＭＯＳトラン
ジスタ、と称す）のゲート酸化膜は１０ｎｍ前後の薄い
膜にして性能を向上させている。
圧が３．３Ｖの低電圧であるから、内部回路を構成する
絶縁ゲート電界効果トランジスタ（以下、ＭＯＳトラン
ジスタ、と称す）のゲート酸化膜は１０ｎｍ前後の薄い
膜にして性能を向上させている。
【０００６】しかし入出力部には５Ｖと高い信号が発生
するから、入出力部に接続する入出力保護素子としての
ＭＯＳトランジスタのゲート酸化膜の膜厚を内部回路の
ＭＯＳトランジスタと同様に薄くすることができない。
するから、入出力部に接続する入出力保護素子としての
ＭＯＳトランジスタのゲート酸化膜の膜厚を内部回路の
ＭＯＳトランジスタと同様に薄くすることができない。
【０００７】そこでゲート酸化膜として厚いフィールド
酸化膜を用いたＭＯＳトランジスタが入出力保護素子と
して用いられている（以下このＭＯＳトランジスタを、
フィールドＭＯＳトランジスタ、と称す）。
酸化膜を用いたＭＯＳトランジスタが入出力保護素子と
して用いられている（以下このＭＯＳトランジスタを、
フィールドＭＯＳトランジスタ、と称す）。
【０００８】この入出力保護素子としてのフィールドＭ
ＯＳトランジスタは、例えば、正のＥＳＤ等のノイズ電
荷が進入した場合、信号線とＧＮＤ間のフィールドＭＯ
Ｓトランジスタのドレイン・ゲート電圧がある程度上昇
し、このトランジスタの閾値電圧（ＶＴ）以上で電流が
流れ始め、更にドレイン・ゲート電圧が上昇してスナッ
プバック電圧に達するとスナップバック現象により急激
にドレイン電流が増加して電荷をＧＮＤに逃がし、内部
回路を構成するＭＯＳトランジスタを保護するものであ
る。
ＯＳトランジスタは、例えば、正のＥＳＤ等のノイズ電
荷が進入した場合、信号線とＧＮＤ間のフィールドＭＯ
Ｓトランジスタのドレイン・ゲート電圧がある程度上昇
し、このトランジスタの閾値電圧（ＶＴ）以上で電流が
流れ始め、更にドレイン・ゲート電圧が上昇してスナッ
プバック電圧に達するとスナップバック現象により急激
にドレイン電流が増加して電荷をＧＮＤに逃がし、内部
回路を構成するＭＯＳトランジスタを保護するものであ
る。
【０００９】図７乃至図９を参照して従来技術のフィー
ルドＭＯＳトランジスタの例をその製造方法により説明
する。
ルドＭＯＳトランジスタの例をその製造方法により説明
する。
【００１０】Ｐ型シリコン基板２１の主面に熱酸化によ
り膜厚約５０ｎｍのＳｉＯ2 膜（シリコン酸化膜）２２
を形成し（図７（Ａ））、その上にＣＶＤ法により膜厚
約３００ｎｍのＳｉＮ膜（シリコン窒化膜）２３を成長
し（図７（Ｂ））、開口部２４Ｋを有するレジストパタ
ーン２４をフォトリソグラフィ技術等で形成する（図７
（Ｃ））。
り膜厚約５０ｎｍのＳｉＯ2 膜（シリコン酸化膜）２２
を形成し（図７（Ａ））、その上にＣＶＤ法により膜厚
約３００ｎｍのＳｉＮ膜（シリコン窒化膜）２３を成長
し（図７（Ｂ））、開口部２４Ｋを有するレジストパタ
ーン２４をフォトリソグラフィ技術等で形成する（図７
（Ｃ））。
【００１１】レジストパターン２４のみの平面形状を図
８（Ａ）に示す。この図８（Ａ）、（Ｂ）の工程では、
レジストパターン２４をマスクにしてドライエッチング
によりＳｉＮ膜２３およびＳｉＯ2 膜２２を選択的にエ
ッチング除去し、かつそれにより露出したＰ型シリコン
基板２１の表面部分をエッチングして凹部２１Ｔを形成
する。尚、図８（Ｂ）は図８（Ａ）のＤ−Ｄ部の断面図
である。
８（Ａ）に示す。この図８（Ａ）、（Ｂ）の工程では、
レジストパターン２４をマスクにしてドライエッチング
によりＳｉＮ膜２３およびＳｉＯ2 膜２２を選択的にエ
ッチング除去し、かつそれにより露出したＰ型シリコン
基板２１の表面部分をエッチングして凹部２１Ｔを形成
する。尚、図８（Ｂ）は図８（Ａ）のＤ−Ｄ部の断面図
である。
【００１２】次にレジストパターン２４を除去した後、
残余するＳｉＮ膜２３をマスクにして酸化性雰囲気中で
約１０００℃の熱処理を行って膜厚が約５００ｎｍのフ
ィールド酸化膜２５を形成する（図９（Ａ））。このフ
ィールド酸化膜２５はフィルールドＭＯＳトランジスタ
の形成領域を区画しかつこのトランジスタのゲート酸化
膜を構成し、また内部回路のそれぞれのＭＯＳトランジ
スタ形成領域を区画する。図９ではフィールド酸化膜２
５のうちゲート酸化膜として機能する箇所を示してい
る。次に、フィールド酸化膜を形成する際にマスクとし
て用いたＳｉＮ膜２３およびその下のＳｉＯ2 膜２２を
除去し、内部回路のＭＯＳトランジスタの薄いゲート酸
化膜およびポリシリコンゲート電極を形成し、フィール
ド酸化膜２５をマスクにしてＮ型不純物をイオン注入
し、活性化熱処理によりＮ型拡散層を形成する。図９
（Ｂ）に示す一対のＮ型拡散層２７は保護素子のＭＯＳ
トランジスタのソースおよびドレインとなる。次に層間
絶縁膜２８を形成し、そこに必要なコンタクタホール２
８Ｃを形成した後、金属電極配線を形成する。図９
（Ｃ）は、この金属電極配線によるゲート金属電極２９
Ｇ，ソース金属電極２９Ｓ，ドレイン金属電極２９Ｄを
有する保護素子としてのフィールドＭＯＳトランジスタ
２０を示している。
残余するＳｉＮ膜２３をマスクにして酸化性雰囲気中で
約１０００℃の熱処理を行って膜厚が約５００ｎｍのフ
ィールド酸化膜２５を形成する（図９（Ａ））。このフ
ィールド酸化膜２５はフィルールドＭＯＳトランジスタ
の形成領域を区画しかつこのトランジスタのゲート酸化
膜を構成し、また内部回路のそれぞれのＭＯＳトランジ
スタ形成領域を区画する。図９ではフィールド酸化膜２
５のうちゲート酸化膜として機能する箇所を示してい
る。次に、フィールド酸化膜を形成する際にマスクとし
て用いたＳｉＮ膜２３およびその下のＳｉＯ2 膜２２を
除去し、内部回路のＭＯＳトランジスタの薄いゲート酸
化膜およびポリシリコンゲート電極を形成し、フィール
ド酸化膜２５をマスクにしてＮ型不純物をイオン注入
し、活性化熱処理によりＮ型拡散層を形成する。図９
（Ｂ）に示す一対のＮ型拡散層２７は保護素子のＭＯＳ
トランジスタのソースおよびドレインとなる。次に層間
絶縁膜２８を形成し、そこに必要なコンタクタホール２
８Ｃを形成した後、金属電極配線を形成する。図９
（Ｃ）は、この金属電極配線によるゲート金属電極２９
Ｇ，ソース金属電極２９Ｓ，ドレイン金属電極２９Ｄを
有する保護素子としてのフィールドＭＯＳトランジスタ
２０を示している。
【００１３】図１０を参照して、内部回路に薄いゲート
酸化膜のＰチャネル型ＭＯＳトランジスタ３０とＮチャ
ネル型ＭＯＳトランジスタ４０とで構成されたＣＭＯＳ
が低電圧（＋３．３Ｖ）電源ラインと接地ラインとの間
に接続して設けられ、＋５Ｖが印加される入出力端子
（パット）６０と上記ＣＭＯＳのゲートの間に保護部お
よび低電圧がゲートに印加されて５Ｖから３．３Ｖにレ
ベルシフトの役割を行なうＮチャネル型ＭＯＳトランジ
スタ５０が挿入されている。
酸化膜のＰチャネル型ＭＯＳトランジスタ３０とＮチャ
ネル型ＭＯＳトランジスタ４０とで構成されたＣＭＯＳ
が低電圧（＋３．３Ｖ）電源ラインと接地ラインとの間
に接続して設けられ、＋５Ｖが印加される入出力端子
（パット）６０と上記ＣＭＯＳのゲートの間に保護部お
よび低電圧がゲートに印加されて５Ｖから３．３Ｖにレ
ベルシフトの役割を行なうＮチャネル型ＭＯＳトランジ
スタ５０が挿入されている。
【００１４】保護部は図７乃至図９で説明した一対のフ
ィールドＭＯＳトランジスタ２０が高電圧（＋５Ｖ）電
源ラインと接地ラインとの間に接続して設けられてい
る。
ィールドＭＯＳトランジスタ２０が高電圧（＋５Ｖ）電
源ラインと接地ラインとの間に接続して設けられてい
る。
【００１５】
【発明が解決しようとする課題】上述のように最近の半
導体装置では微細化に伴い、内部回路を構成するＭＯＳ
トランジスタのジャンクション耐圧ＢＶｊが例えば１０
Ｖと低下しこの値は、入出力保護素子としてのフィール
ドＭＯＳトランジスタの閾値電圧ＶＴ2 、例えば１６Ｖ
より低くなる。このために図１１に示すように、入出力
部にノイズが印加した際に、フィールドＭＯＳトランジ
スタに電流が流れ始めて保護作用を行う前に内部回路に
ジャンクション破壊が発生してしまい、フィールドＭＯ
Ｓトランジスタが入出力保護素子としての機能を果たせ
なくなっている問題を有する。
導体装置では微細化に伴い、内部回路を構成するＭＯＳ
トランジスタのジャンクション耐圧ＢＶｊが例えば１０
Ｖと低下しこの値は、入出力保護素子としてのフィール
ドＭＯＳトランジスタの閾値電圧ＶＴ2 、例えば１６Ｖ
より低くなる。このために図１１に示すように、入出力
部にノイズが印加した際に、フィールドＭＯＳトランジ
スタに電流が流れ始めて保護作用を行う前に内部回路に
ジャンクション破壊が発生してしまい、フィールドＭＯ
Ｓトランジスタが入出力保護素子としての機能を果たせ
なくなっている問題を有する。
【００１６】したがって本発明の目的は、微細化により
ジャンクション耐圧ＢＶｊが低下した内部回路のＭＯＳ
トランジスタを保護することができるフィールドＭＯＳ
トランジスタを入出力保護素子とした半導体装置および
その製造方法を提供することである。
ジャンクション耐圧ＢＶｊが低下した内部回路のＭＯＳ
トランジスタを保護することができるフィールドＭＯＳ
トランジスタを入出力保護素子とした半導体装置および
その製造方法を提供することである。
【００１７】
【課題を解決するための手段】本発明の特徴は、入出力
端子と、内部回路と、前記入出力端子と前記内部回路と
の間に設けられた保護素子とを有し、前記保護素子は、
半導体基板に形成されたフィ−ルド酸化膜により囲まれ
た一対のＮ型拡散層をソースおよびドレインとし、前記
フィールド酸化膜と連続して前記ソースとドレインとの
間の基板上に形成された酸化膜をゲート酸化膜とし、そ
の上の導電膜をゲート電極とした絶縁ゲート電界効果ト
ランジスタの構成となっている半導体装置において、前
記ゲート酸化膜は、前記フィールド酸化膜と同一の膜厚
の第１の部分と、前記ソースとドレインとの間にわたっ
て局所的に薄くなっている第２の部分を有する半導体装
置にある。ここで前記ソース−ドレイン方向と直角方向
に複数の前記第２の箇所が配列していることが好まし
い。
端子と、内部回路と、前記入出力端子と前記内部回路と
の間に設けられた保護素子とを有し、前記保護素子は、
半導体基板に形成されたフィ−ルド酸化膜により囲まれ
た一対のＮ型拡散層をソースおよびドレインとし、前記
フィールド酸化膜と連続して前記ソースとドレインとの
間の基板上に形成された酸化膜をゲート酸化膜とし、そ
の上の導電膜をゲート電極とした絶縁ゲート電界効果ト
ランジスタの構成となっている半導体装置において、前
記ゲート酸化膜は、前記フィールド酸化膜と同一の膜厚
の第１の部分と、前記ソースとドレインとの間にわたっ
て局所的に薄くなっている第２の部分を有する半導体装
置にある。ここで前記ソース−ドレイン方向と直角方向
に複数の前記第２の箇所が配列していることが好まし
い。
【００１８】本発明の他の特徴は、半導体基板上に設け
られた耐酸化性膜パターンをマスクにして前記半導体基
板を選択酸化することにより、厚いフィールド酸化膜な
らびにゲート酸化膜の厚い第１の部分と薄い第２の部分
を同時に形成する半導体装置を製造する製造方法にあ
る。
られた耐酸化性膜パターンをマスクにして前記半導体基
板を選択酸化することにより、厚いフィールド酸化膜な
らびにゲート酸化膜の厚い第１の部分と薄い第２の部分
を同時に形成する半導体装置を製造する製造方法にあ
る。
【００１９】このように本発明の保護素子としてのフィ
ールドＭＯＳトランジスタのゲート酸化膜には薄い部分
を設けているからその閾値電圧（ＶＴ）が低下し、した
がって内部回路のＭＯＳＯトランジスタのＢＶｊより低
いノイズ電圧でフィールドＭＯＳトランジスタの電流が
流れ始め、スナップバック現象が発生するから、内部回
路のＭＯＳＯトランジスタを保護することができる。ま
たこの薄い部分を複数配列することにより流せる電流が
多くなりＥＳＤ耐量が高くなる。
ールドＭＯＳトランジスタのゲート酸化膜には薄い部分
を設けているからその閾値電圧（ＶＴ）が低下し、した
がって内部回路のＭＯＳＯトランジスタのＢＶｊより低
いノイズ電圧でフィールドＭＯＳトランジスタの電流が
流れ始め、スナップバック現象が発生するから、内部回
路のＭＯＳＯトランジスタを保護することができる。ま
たこの薄い部分を複数配列することにより流せる電流が
多くなりＥＳＤ耐量が高くなる。
【００２０】
【発明の実施の形態】以下図面を参照して本発明を説明
する。
する。
【００２１】図１乃至図４は本発明の実施の形態の半導
体装置におけるフィールドＭＯＳトラジスタの製造を示
す図である。
体装置におけるフィールドＭＯＳトラジスタの製造を示
す図である。
【００２２】まず図１（Ａ）において、Ｐ型シリコン基
板１１の主面に膜厚約５０ｎｍのＳｉＯ2 膜（シリコン
酸化膜）１２を、例えば熱酸化法で形成する。
板１１の主面に膜厚約５０ｎｍのＳｉＯ2 膜（シリコン
酸化膜）１２を、例えば熱酸化法で形成する。
【００２３】次に図１（Ｂ）において、ＳｉＯ2 膜上に
膜厚約３００ｎｍのＳｉＮ膜（シリコン窒化膜）１３
を、例えばＣＶＤ法で形成する。
膜厚約３００ｎｍのＳｉＮ膜（シリコン窒化膜）１３
を、例えばＣＶＤ法で形成する。
【００２４】次に図１（Ｃ）において、ＳｉＮ膜１３上
に開口部１４Ｋを有するレジストパターン１４をフォト
リソグラフィ技術等で形成する。
に開口部１４Ｋを有するレジストパターン１４をフォト
リソグラフィ技術等で形成する。
【００２５】このレジストパターン１４は図２（Ａ）に
示すように、左側の部分１４Ｄ、右側の部分１４Ｓ、左
右の部分１４Ｄ，１４Ｓ間の複数（図では５本）のブリ
ッジ部分１４Ｇを有している。それぞれのブリッジ部分
１４Ｇは幅（Ｙ方向の寸法）が約０．４μｍ、長さＬ
（Ｘ方向の寸法でありチャネル長となる寸法）が０．５
μｍ〜１．０μｍの長方平面形状であり、たがいに一定
の間隔を保ってＹ方向に配列されている。また左右の部
分１４Ｄ，１４Ｓの幅Ｗ（Ｙ方向の寸法）は１００μｍ
〜２００μｍである。
示すように、左側の部分１４Ｄ、右側の部分１４Ｓ、左
右の部分１４Ｄ，１４Ｓ間の複数（図では５本）のブリ
ッジ部分１４Ｇを有している。それぞれのブリッジ部分
１４Ｇは幅（Ｙ方向の寸法）が約０．４μｍ、長さＬ
（Ｘ方向の寸法でありチャネル長となる寸法）が０．５
μｍ〜１．０μｍの長方平面形状であり、たがいに一定
の間隔を保ってＹ方向に配列されている。また左右の部
分１４Ｄ，１４Ｓの幅Ｗ（Ｙ方向の寸法）は１００μｍ
〜２００μｍである。
【００２６】図２（Ａ）および（Ｂ）の工程において、
レジストパターン１４をマスクにしてドライエッチング
によりＳｉＮ膜１３およびＳｉＯ2 膜１２を選択的にエ
ッチング除去し、かつそれにより露出したＰ型シリコン
基板１１の表面部分をエッチングして凹部１１Ｔを形成
する。尚、図２（Ｂ）は図２（Ａ）のＡ−Ａ部の断面図
である。
レジストパターン１４をマスクにしてドライエッチング
によりＳｉＮ膜１３およびＳｉＯ2 膜１２を選択的にエ
ッチング除去し、かつそれにより露出したＰ型シリコン
基板１１の表面部分をエッチングして凹部１１Ｔを形成
する。尚、図２（Ｂ）は図２（Ａ）のＡ−Ａ部の断面図
である。
【００２７】次に図３（Ａ）、（Ｂ）、（Ｃ）におい
て、レジストパターン１４を除去した後、残余するＳｉ
Ｎ膜１３のパターンをマスクにして酸化性雰囲気で１０
００℃の熱処理を行なう。レジストパターン１４の左右
の部分１４Ｄ，１４Ｓおよびブリッジ部分１４Ｇとそれ
ぞれ同一の平面形状の左右の部分１３Ｄ，１３Ｓおよび
ブリッジ部分１３ＧがＳｉＮ膜１３のパターンに形成さ
れている。
て、レジストパターン１４を除去した後、残余するＳｉ
Ｎ膜１３のパターンをマスクにして酸化性雰囲気で１０
００℃の熱処理を行なう。レジストパターン１４の左右
の部分１４Ｄ，１４Ｓおよびブリッジ部分１４Ｇとそれ
ぞれ同一の平面形状の左右の部分１３Ｄ，１３Ｓおよび
ブリッジ部分１３ＧがＳｉＮ膜１３のパターンに形成さ
れている。
【００２８】この熱処理によって、ＳｉＮ膜１３が形成
されていないＰ型シリコン基板１１の箇所、すなわち凹
部１１Ｔにはには膜厚が約５００ｎｍの厚い酸化膜１
５，１５Ａが形成される。また、ＳｉＮ膜１３の広い左
右の部分１３Ｄ，１３Ｓの下のＰ型シリコン基板１１の
箇所にはこの厚い酸化膜が形成されない。しかしＳｉＮ
膜１３のブリッジ部分１３Ｇ下では、幅方向（Ｙ方向）
の両側からの酸素のみで酸化されるから、膜厚が約３０
０ｎｍの薄い（フィールド酸化膜１５より薄い）酸化膜
１６が形成される。すなわちＳｉＮ膜１３の広い左右の
部分１３Ｄ，１３Ｓを囲んで厚いシリコン酸化膜がフィ
ールド酸化膜１５として形成され、ＳｉＮ膜１３の広い
左右の部分１３Ｄ，１３Ｓ間であってブリッジ部分１３
Ｇが存在しない箇所にはフィールド酸化膜１５と同一の
約５００ｎｍの膜厚のゲート酸化膜の厚い部分１５Ａが
形成され、ブリッジ部分１３Ｇ下には膜厚が約３００ｎ
ｍのゲート酸化膜の薄い部分１６が形成される。
されていないＰ型シリコン基板１１の箇所、すなわち凹
部１１Ｔにはには膜厚が約５００ｎｍの厚い酸化膜１
５，１５Ａが形成される。また、ＳｉＮ膜１３の広い左
右の部分１３Ｄ，１３Ｓの下のＰ型シリコン基板１１の
箇所にはこの厚い酸化膜が形成されない。しかしＳｉＮ
膜１３のブリッジ部分１３Ｇ下では、幅方向（Ｙ方向）
の両側からの酸素のみで酸化されるから、膜厚が約３０
０ｎｍの薄い（フィールド酸化膜１５より薄い）酸化膜
１６が形成される。すなわちＳｉＮ膜１３の広い左右の
部分１３Ｄ，１３Ｓを囲んで厚いシリコン酸化膜がフィ
ールド酸化膜１５として形成され、ＳｉＮ膜１３の広い
左右の部分１３Ｄ，１３Ｓ間であってブリッジ部分１３
Ｇが存在しない箇所にはフィールド酸化膜１５と同一の
約５００ｎｍの膜厚のゲート酸化膜の厚い部分１５Ａが
形成され、ブリッジ部分１３Ｇ下には膜厚が約３００ｎ
ｍのゲート酸化膜の薄い部分１６が形成される。
【００２９】なお図３において、（Ｂ）は（Ａ）のＢ−
Ｂ部の断面図であり、（Ｃ）は（Ａ）のＣ−Ｃ部の断面
図である。
Ｂ部の断面図であり、（Ｃ）は（Ａ）のＣ−Ｃ部の断面
図である。
【００３０】また上記図１乃至図３の一連の工程におい
て、同一基板の内部回路の領域でも内部回路を構成する
ＭＯＳトランジスタ形成領域を区画するように厚いフィ
ールド酸化膜１５が形成する。
て、同一基板の内部回路の領域でも内部回路を構成する
ＭＯＳトランジスタ形成領域を区画するように厚いフィ
ールド酸化膜１５が形成する。
【００３１】次に、図４（Ａ）において、ＳｉＮ膜１３
およびＳｉＯ2 膜１２を除去し、内部回路を構成するＭ
ＯＳトランジスタの閾値電圧を制御するイオン注入、膜
厚が１０ｎｍのゲート酸化膜の形成およびポリシリコン
ゲート電極の形成を内部回路の領域に行なった後、フィ
ールド酸化膜１５，厚いゲート酸化膜１５Ａおよび薄い
ゲート酸化膜１６をマスクにしてＮ型不純物をイオン注
入を行ない、活性化熱処理により、フィールドＭＯＳト
ランジスタのソース、ドレインとなる一対のＮ型拡散層
１７，１７をＳｉＮ膜１３の広い左右の部分１３Ｄ，１
３Ｓが存在していた基板箇所に形成する。またこのＮ型
不純物をイオン注入、活性化熱処理において、内部回路
を構成するＮチャネル型ＭＯＳトランジスタのソース、
ドレイン領域も形成する。
およびＳｉＯ2 膜１２を除去し、内部回路を構成するＭ
ＯＳトランジスタの閾値電圧を制御するイオン注入、膜
厚が１０ｎｍのゲート酸化膜の形成およびポリシリコン
ゲート電極の形成を内部回路の領域に行なった後、フィ
ールド酸化膜１５，厚いゲート酸化膜１５Ａおよび薄い
ゲート酸化膜１６をマスクにしてＮ型不純物をイオン注
入を行ない、活性化熱処理により、フィールドＭＯＳト
ランジスタのソース、ドレインとなる一対のＮ型拡散層
１７，１７をＳｉＮ膜１３の広い左右の部分１３Ｄ，１
３Ｓが存在していた基板箇所に形成する。またこのＮ型
不純物をイオン注入、活性化熱処理において、内部回路
を構成するＮチャネル型ＭＯＳトランジスタのソース、
ドレイン領域も形成する。
【００３２】次に、図４（Ｂ）において、膜厚が約１μ
ｍの層間絶縁膜１８を例えばＣＶＤ法で堆積し、そこに
一対のＮ型拡散層１７，１７にそれぞれ達するコンタク
トホール１８Ｃ，１８Ｃを形成し、膜厚が約５００ｎｍ
のアルミ膜等の金属膜を、例えばスパッタで堆積し、フ
ォトリソグラフィ技術等でこの金属膜をパターニングす
ることにより金属配線１９を形成する。この金属配線１
９はコンタクトホール１８Ｃを通してＮ型拡散層１７，
１７にそれぞれ接続するソース、ドレイン電極配線１９
Ｓ，１９Ｄおよびゲート電極配線１９Ｇを有している。
これにより保護素子としてのフィールドＭＯＳトランジ
スタ１０が得られる。またこの一連の工程において、内
部回路の領域にも層間絶縁膜の形成、コンタクトホール
の形成、金属配線の形成を同時に行って図５に示すよう
な回路となる。
ｍの層間絶縁膜１８を例えばＣＶＤ法で堆積し、そこに
一対のＮ型拡散層１７，１７にそれぞれ達するコンタク
トホール１８Ｃ，１８Ｃを形成し、膜厚が約５００ｎｍ
のアルミ膜等の金属膜を、例えばスパッタで堆積し、フ
ォトリソグラフィ技術等でこの金属膜をパターニングす
ることにより金属配線１９を形成する。この金属配線１
９はコンタクトホール１８Ｃを通してＮ型拡散層１７，
１７にそれぞれ接続するソース、ドレイン電極配線１９
Ｓ，１９Ｄおよびゲート電極配線１９Ｇを有している。
これにより保護素子としてのフィールドＭＯＳトランジ
スタ１０が得られる。またこの一連の工程において、内
部回路の領域にも層間絶縁膜の形成、コンタクトホール
の形成、金属配線の形成を同時に行って図５に示すよう
な回路となる。
【００３３】図５は、図１０の従来の保護素子２０の代
わりに本発明の保護素子２０を用いたものである。
わりに本発明の保護素子２０を用いたものである。
【００３４】この実施の形態によるフィールドＭＯＳト
ランジスタ１０は、一対のＮ型拡散層１７，１７をソー
ス、ドレインとし、その間の酸化膜１５Ａ，１６をゲー
ト酸化膜とし、その上の金属配線のゲート電極配線１７
Ｇをゲート電極として構成されるが、フィールド酸化膜
１５より酸化膜１６が薄いから、フィールド酸化膜１５
と同一の酸化膜１５Ａ下より、薄い酸化膜１６下の方が
閾値電圧が、例えば８〜９Ｖと低くなる。
ランジスタ１０は、一対のＮ型拡散層１７，１７をソー
ス、ドレインとし、その間の酸化膜１５Ａ，１６をゲー
ト酸化膜とし、その上の金属配線のゲート電極配線１７
Ｇをゲート電極として構成されるが、フィールド酸化膜
１５より酸化膜１６が薄いから、フィールド酸化膜１５
と同一の酸化膜１５Ａ下より、薄い酸化膜１６下の方が
閾値電圧が、例えば８〜９Ｖと低くなる。
【００３５】したがってこのフィールドＭＯＳトランジ
スタ１０のチャネル領域はＳｉＮ膜１３の複数のブリッ
ジ部分１３Ｇにより設定された箇所となる。
スタ１０のチャネル領域はＳｉＮ膜１３の複数のブリッ
ジ部分１３Ｇにより設定された箇所となる。
【００３６】例えば、内部回路を構成するＭＯＳトラン
ジスタが微細化された場合、そのジャンクション耐圧
（Ｂｖｊ）は１０Ｖ程度であり、一般のフィールド酸化
膜、すなわちフィールド酸化膜１５，１５Ａや従来技術
のフィールド酸化膜２５による閾値電圧は約１６Ｖであ
るから保護作用に不適切であるが、本発明のストライプ
状の薄い酸化膜１６によるチャネル領域の閾値電圧ＶＴ
1 は８Ｖ〜９Ｖとなり、図６に示すように内部回路のＭ
ＯＳトランジスタのジャンクション耐圧ＢＶｊより低く
なり、この耐圧ＢＶｊ以下の電圧でスナップバック現象
が発生して大量のドレイン電流が流れ出すからるから、
図５の内部回路におけるＭＯＳトランジスタをジャンク
ション破壊から保護することができる。
ジスタが微細化された場合、そのジャンクション耐圧
（Ｂｖｊ）は１０Ｖ程度であり、一般のフィールド酸化
膜、すなわちフィールド酸化膜１５，１５Ａや従来技術
のフィールド酸化膜２５による閾値電圧は約１６Ｖであ
るから保護作用に不適切であるが、本発明のストライプ
状の薄い酸化膜１６によるチャネル領域の閾値電圧ＶＴ
1 は８Ｖ〜９Ｖとなり、図６に示すように内部回路のＭ
ＯＳトランジスタのジャンクション耐圧ＢＶｊより低く
なり、この耐圧ＢＶｊ以下の電圧でスナップバック現象
が発生して大量のドレイン電流が流れ出すからるから、
図５の内部回路におけるＭＯＳトランジスタをジャンク
ション破壊から保護することができる。
【００３７】また、この複数の薄い酸化膜１６の本数を
多くするとフィールドＭＯＳトランジスタのチャネル領
域の全体の実効的な幅が大きくなることになり、流すこ
とができる電流が多くなるからＥＳＤ耐量が大きくな
る。
多くするとフィールドＭＯＳトランジスタのチャネル領
域の全体の実効的な幅が大きくなることになり、流すこ
とができる電流が多くなるからＥＳＤ耐量が大きくな
る。
【００３８】すなわち、ゲート酸化膜の薄い部分１６は
通常の厚いフィールド酸化膜１５と同時に形成するか
ら、個々の薄い酸化膜１６の幅は適切な膜厚（通常の厚
いフィールド酸化膜１５に対する膜厚）、すなわち適切
な閾値電圧ＶＴ1 を得るための条件により規制される。
したがって、予想される必要なＥＳＤ耐量を得るために
はその本数を設定する必要がある。
通常の厚いフィールド酸化膜１５と同時に形成するか
ら、個々の薄い酸化膜１６の幅は適切な膜厚（通常の厚
いフィールド酸化膜１５に対する膜厚）、すなわち適切
な閾値電圧ＶＴ1 を得るための条件により規制される。
したがって、予想される必要なＥＳＤ耐量を得るために
はその本数を設定する必要がある。
【００３９】
【発明の効果】以上説明したように本発明の半導体装置
の入出力保護素子としてのフィールドＭＯＳトランジス
タは、そのゲート酸化膜となる酸化膜がＷ方向（チャネ
ル幅方向）に局所的に薄くなっており、その薄くなって
いる部分により閾値電圧を低くしているから、このフィ
ールドＭＯＳトランジスタのスナップバックに入る電圧
も低くなる。
の入出力保護素子としてのフィールドＭＯＳトランジス
タは、そのゲート酸化膜となる酸化膜がＷ方向（チャネ
ル幅方向）に局所的に薄くなっており、その薄くなって
いる部分により閾値電圧を低くしているから、このフィ
ールドＭＯＳトランジスタのスナップバックに入る電圧
も低くなる。
【００４０】このため、内部回路を構成するＭＯＳトラ
ンジスタのジャンクション耐圧（Ｂｖｊ）よりも上記ス
ナップバック電圧を低く設定することができ、内部回路
を構成するＭＯＳトランジスタがジャンクション破壊を
起す前に入出力保護素子のフィールドＭＯＳトランジス
タがスナップバックに入り、ＥＤＭ等のノイズ電荷を逃
がすことができ、ノイズ耐量が向上する。
ンジスタのジャンクション耐圧（Ｂｖｊ）よりも上記ス
ナップバック電圧を低く設定することができ、内部回路
を構成するＭＯＳトランジスタがジャンクション破壊を
起す前に入出力保護素子のフィールドＭＯＳトランジス
タがスナップバックに入り、ＥＤＭ等のノイズ電荷を逃
がすことができ、ノイズ耐量が向上する。
【００４１】さらに上記フィールド酸化膜をＷ方向に局
所的に薄くなる構成は、本来のフィールド酸化膜の形成
と同時に形成することができるから、本発明の構成にす
ることによる製造の工程数の増加はない。
所的に薄くなる構成は、本来のフィールド酸化膜の形成
と同時に形成することができるから、本発明の構成にす
ることによる製造の工程数の増加はない。
【図１】本発明の実施の形態の半導体装置を製造する方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図２】図１の続きの工程を示す図であり、（Ａ）は平
面図、（Ｂ）は（Ａ）のＡ−Ａ部の断面図である。
面図、（Ｂ）は（Ａ）のＡ−Ａ部の断面図である。
【図３】図２の続きの工程を示す図であり、（Ａ）は平
面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図、（Ｃ）は
（Ａ）のＣ−Ｃ部の断面図である。
面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図、（Ｃ）は
（Ａ）のＣ−Ｃ部の断面図である。
【図４】図３の続きの工程を順に示す断面図である。
【図５】本発明の実施の形態の半導体装置を示す回路図
である。
である。
【図６】本発明の実施の形態の半導体装置のＩ−Ｖ特性
を示す図である。
を示す図である。
【図７】従来技術の半導体装置を製造する方法を工程順
に示す断面図である。
に示す断面図である。
【図８】図７の続きの工程を示す図であり、（Ａ）は平
面図、（Ｂ）は（Ａ）のＤ−Ｄ部の断面図である。
面図、（Ｂ）は（Ａ）のＤ−Ｄ部の断面図である。
【図９】図８の続きの工程を順に示す断面図である。
【図１０】従来技術の半導体装置を示す回路図である。
【図１１】従来技術の半導体装置のＩーＶ特性を示す図
である。
である。
１１，２１ Ｐ型シリコン基板 １１Ｔ，２１Ｔ Ｐ型シリコン基板の凹部 １２，２２ ＳｉＯ2 膜 １３，２３ ＳｉＮ膜 １４，２４ レジストパターン １４Ｋ，２４Ｋ レジストパターンの開口部 １５，２５ 厚いフィールド酸化膜 １５Ａ ゲート酸化膜の厚い部分（フィールド酸化膜
と同一の厚さ） １６ ゲート酸化膜の薄い部分 １７，２７ Ｎ型拡散層（ソース、ドレイン） １８，２８ 層間絶縁膜 １８Ｃ，２８Ｃ 層間絶縁膜に形成されたコンタクト
ホール １９Ｇ，２９Ｇ 金属ゲート電極 １９Ｓ，２９Ｓ 金属ソース電極配線 １９Ｄ，２９Ｓ 金属ドレイン電極配線
と同一の厚さ） １６ ゲート酸化膜の薄い部分 １７，２７ Ｎ型拡散層（ソース、ドレイン） １８，２８ 層間絶縁膜 １８Ｃ，２８Ｃ 層間絶縁膜に形成されたコンタクト
ホール １９Ｇ，２９Ｇ 金属ゲート電極 １９Ｓ，２９Ｓ 金属ソース電極配線 １９Ｄ，２９Ｓ 金属ドレイン電極配線
Claims (3)
- 【請求項１】 入出力端子と、内部回路と、前記入出力
端子と前記内部回路との間に設けられた保護素子とを有
し、前記保護素子は、半導体基板に形成されたフィ−ル
ド酸化膜により囲まれた一対のＮ型拡散層をソースおよ
びドレインとし、前記フィールド酸化膜と連続して前記
ソースとドレインとの間の基板上に形成された酸化膜を
ゲート酸化膜とし、その上の導電膜をゲート電極とした
絶縁ゲート電界効果トランジスタの構成となっている半
導体装置において、前記ゲート酸化膜は、前記フィール
ド酸化膜と同一の膜厚の第１の部分と、前記ソースとド
レインとの間にわたって局所的に薄くなっている第２の
部分とを有することを特徴とする半導体装置。 - 【請求項２】 前記ソース−ドレイン方向と直角方向に
複数の前記第２の部分が配列していることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記半導体基板上に設けられた耐酸化性
膜パターンをマスクにして前記半導体基板を選択酸化す
ることにより、前記フィールド酸化膜ならびに前記ゲー
ト酸化膜の第１および第２の部分を同時に形成すること
を特徴とする請求項１又は請求項２記載の半導体装置を
製造する製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19369295A JPH0945856A (ja) | 1995-07-28 | 1995-07-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19369295A JPH0945856A (ja) | 1995-07-28 | 1995-07-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945856A true JPH0945856A (ja) | 1997-02-14 |
Family
ID=16312199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19369295A Pending JPH0945856A (ja) | 1995-07-28 | 1995-07-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945856A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685174A (ja) * | 1992-09-01 | 1994-03-25 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH0774312A (ja) * | 1993-06-17 | 1995-03-17 | Nec Corp | 半導体装置 |
-
1995
- 1995-07-28 JP JP19369295A patent/JPH0945856A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685174A (ja) * | 1992-09-01 | 1994-03-25 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH0774312A (ja) * | 1993-06-17 | 1995-03-17 | Nec Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010123 |