JPH0944340A - Parallel multiplying circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To reduce the number of multipliers and to compress a circuit scale only when a multiplicand is a positive or negative number of (m) bits and a multiplier is a positive number of (n) bits by obtaining output of (m+n) bits by adding a result in which each bit of the multiplier is miltuplied by the multiplicand of (m) bits in each parallel multiplication block by an adder in each parallel multiplication block. SOLUTION: This circuit is constituted in such a way that (n) parallel multiplication blocks arranged by shifting in the direction of most significant digit by every digit are provided and each multiplication block comprises (m) multipliers 130 and one expander 140 on its most significant digit. The multiplier 130 comprises a two-input AND circuit which inputs the multiplicand and the multiplier, and an addition circuit which inputs a multiplication result, the output of the two-input AND circuit and carry input and outputs carry output and the multiplication result. The expander 140 comprises a two-input AND circuit which inputs multiplicand number input and multiplier input and a two- input OR circuit which inputs the output of the two-input AND circuit and the multiplication result and outputs the multiplication result.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は加算器を有する並列乗算
器の回路構成に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit configuration of a parallel multiplier having an adder.

【０００２】[0002]

【従来の技術】ディジタルの乗算は、入力する被乗数と
乗数とを２進数で表現し、被乗数または乗数が負の数で
ある場合は、２の補数で表現して取り扱うことが一般的
である。２の補数は２進数で表す”１”あるいは”０”
の各桁を、”１”ならば”０”にし、”０”ならば”
１”にして、”１”を減算して得られる。また被乗数と
乗数との最上位ビットは符号と見なして、最上位ビット
が”０”ならば正の数、”１”ならば負の数として表
す。2. Description of the Related Art In digital multiplication, an input multiplicand and a multiplier are represented by a binary number, and when the multiplicand or the multiplier is a negative number, it is generally represented by a two's complement. 2's complement is represented by a binary number "1" or "0"
If each digit of "1" is "0", it is "0".
It is obtained by subtracting "1" from "1". The most significant bit of the multiplicand and the multiplier is regarded as a sign, and if the most significant bit is "0", it is a positive number, and if "1", it is a negative number. Expressed as a number.

【０００３】図４は従来例の並列乗算器の演算原理を説
明する図である。図４に示す被乗数４０１は５ビットの
負の数で十進数での値はマイナス３である。一方乗数４
０２は５ビットの正の数で十進数での値はプラス２であ
る。FIG. 4 is a diagram for explaining the operation principle of a conventional parallel multiplier. The multiplicand 401 shown in FIG. 4 is a 5-bit negative number, and its decimal value is -3. On the other hand, multiplier 4
02 is a 5-bit positive number whose decimal value is plus 2.

【０００４】一般にｍビット×ｎビットの積は、（ｍ＋
ｎ）ビットとなることが知られており、被乗数４０１と
乗数４０２とは、演算を行う前に（ｍ＋ｎ）ビット、こ
の例ではそれぞれ１０ビットに成るように桁の拡張をす
る。Generally, the product of m bits × n bits is (m +
It is known that the multiplicand 401 and the multiplier 402 are (m + n) bits, and in this example, each digit is expanded to 10 bits in this example.

【０００５】桁の拡張は、拡張前の最上位桁の”１”あ
るいは”０”をそのまま使い、正の数では”０”を、負
の数では”１”を拡張する。図４に示す従来例では、被
乗数４０１の拡張ビット４０３の５ビット分を”１”に
し、乗数４０２の拡張ビット４０４の５ビット分を”
０”にしている。For digit extension, the most significant digit "1" or "0" before extension is used as it is, and "0" is extended for positive numbers and "1" for negative numbers. In the conventional example shown in FIG. 4, 5 bits of the extension bits 403 of the multiplicand 401 are set to “1”, and 5 bits of the extension bits 404 of the multiplier 402 are set to “1”.
It is set to 0 ".

【０００６】乗算は以下に示す方法で行われる。まず乗
数４０２は最下位桁を被乗数４０１とかけ算をして部分
積４０６を得る。次に乗数４０２の２桁目を被乗数４０
１とかけ算をして部分積４０７を得る。この際、部分積
４０７は部分積４０６より最上位桁方向に１ビット分ず
らして配置する。The multiplication is performed in the following method. First, the multiplier 402 multiplies the least significant digit by the multiplicand 401 to obtain a partial product 406. Next, the second digit of the multiplier 402 is the multiplicand 40
Multiply by 1 to obtain the partial product 407. At this time, the partial product 407 is displaced from the partial product 406 by one bit in the most significant digit direction.

【０００７】図５は一般的な乗算器の構成を示す回路と
論理式との図であり、図５（ａ）は乗算器の構成を示す
回路図を示し、図５（ｂ）は乗算器の論理式の図であ
る。FIG. 5 is a diagram showing a circuit and a logical expression showing the structure of a general multiplier, FIG. 5 (a) is a circuit diagram showing the structure of the multiplier, and FIG. 5 (b) is a multiplier. FIG.

【０００８】図５（ａ）に示す乗算器の回路図は、被乗
数入力端子Ｘと乗数入力端子Ｙとを入力とし、乗算結果
出力端子ＳＯ出力とする２入力アンド回路であり、図５
（ｂ）に示す乗算器は２入力アンド回路の論理式の図で
ある。The circuit diagram of the multiplier shown in FIG. 5 (a) is a two-input AND circuit in which the multiplicand input terminal X and the multiplier input terminal Y are input and the multiplication result output terminal SO is output.
The multiplier shown in (b) is a logical expression of a 2-input AND circuit.

【０００９】以上のように、乗数４０２の桁を最上位桁
方向に１ビットずらしながら、同様に被乗数４０１とか
け算をして部分積４０８〜４１５を得る。この際上記し
たように、ｍビット×ｎビットの積は（ｍ＋ｎ）ビット
となるので、これを越える部分４１６は演算を止め無視
する。As described above, partial products 408 to 415 are obtained by similarly multiplying the multiplicand 401 while shifting the digit of the multiplier 402 by 1 bit in the most significant digit direction. At this time, as described above, the product of m bits × n bits becomes (m + n) bits, and therefore the portion 416 that exceeds this is stopped and ignored.

【００１０】また部分積４０７〜４１５は１ビットづつ
最上位桁方向にずらして配置することから、図４に示す
ように空白部４１７が発生する。図４に示す従来例で
は、この空白部４１７には全て”０”を埋めることにす
る。空白部分４１７は、全て”０”で埋められていると
するので、加算では無視しても演算結果に影響は無い。Since the partial products 407 to 415 are arranged so as to be shifted bit by bit in the most significant digit direction, a blank portion 417 is generated as shown in FIG. In the conventional example shown in FIG. 4, the blank portion 417 is filled with all "0". Since it is assumed that the blank portion 417 is filled with “0”, the calculation result is not affected even if ignored in the addition.

【００１１】そして、全ての部分積４０６〜４１５を得
た後、各桁の加算は一つ上の部分積とその桁の部分積と
一つ右側からの桁上がりを加えることで加算結果４０５
を得る。この論理は全加算器として一般に知られてい
る。After obtaining all the partial products 406 to 415, the addition of each digit is performed by adding the partial product one level above, the partial product of that digit, and the carry from the right side to the addition result 405.
Get. This logic is commonly known as a full adder.

【００１２】図６は１ビットの全加算の原理を示す論理
図であり、被乗数はＸで表し、乗数はＹで表し、一つ下
の桁からの桁上がりはＣＩで表し、加算の演算結果はＳ
で表し、一つ上の桁への桁上がりはＣＯで表している。FIG. 6 is a logic diagram showing the principle of 1-bit full addition. The multiplicand is represented by X, the multiplier is represented by Y, and the carry from the next lower digit is represented by CI. Is S
, And the carry to the next higher digit is expressed by CO.

【００１３】以上のように、各桁の演算は部分積を求め
る乗算演算と部分積を加算する加算演算とを同時に行う
必要がある。各桁の部分積を求める乗算演算と部分積を
加算す加算演算を同時に行なう乗算回路は、特に並列乗
算器と呼び、並列乗算器は被乗数と乗数とを入力するだ
けで演算結果が得られ、また高速な演算をする事ができ
る。As described above, it is necessary to simultaneously perform the multiplication operation for obtaining the partial product and the addition operation for adding the partial products for the operation of each digit. A multiplication circuit that simultaneously performs a multiplication operation for obtaining a partial product of each digit and an addition operation for adding a partial product is called a parallel multiplier, and the parallel multiplier can obtain an operation result by simply inputting a multiplicand and a multiplier. Also, high-speed calculation can be performed.

【００１４】並列乗算器は上記記載のように、部分積を
求める演算と部分積を加算す演算とを同時に行うため１
ビット分の乗算器を大量に必要とする。As described above, the parallel multiplier performs the operation for obtaining the partial product and the operation for adding the partial products at the same time.
It requires a large number of bit multipliers.

【００１５】図７は一般的なの並列乗算器を構成する乗
算器の構成を示すブロックと論理式との図であり、図７
（ａ）は乗算器の構成を示すブロック図を示し、図７
（ｂ）は乗算器の論理式の図である。FIG. 7 is a block diagram and a logical expression showing a configuration of a multiplier constituting a general parallel multiplier, and FIG.
7A is a block diagram showing the configuration of the multiplier, and FIG.
(B) is a diagram of a logical expression of the multiplier.

【００１６】図７（ａ）に示す乗算器のブロック図は、
被乗数入力端子Ｘと乗数入力端子Ｙとが入力する２入力
アンド回路と、乗算結果入力端子ＳＩと２入力アンド回
路の出力端子Ｚと桁上げ入力端子ＣＩとが入力し、桁上
げ出力端子ＣＯと乗算結果出力端子ＳＯとを出力する加
算回路とで構成している。The block diagram of the multiplier shown in FIG.
The 2-input AND circuit to which the multiplicand input terminal X and the multiplier input terminal Y are input, the multiplication result input terminal SI, the output terminal Z of the 2-input AND circuit, and the carry input terminal CI are input, and the carry output terminal CO and It is composed of a multiplication result output terminal SO and an adder circuit that outputs the multiplication result output terminal SO.

【００１７】また図７（ｂ）に示す乗算器の論理式の図
は、２入力アンド回路の出力端子Ｚと乗算結果入力端子
ＳＩと桁上げ入力端子ＣＩとの入力状態によって、乗算
結果出力端子ＳＯと桁上げ出力端子ＣＯとの出力状態を
示している。Further, the logical expression of the multiplier shown in FIG. 7 (b) is a multiplication result output terminal depending on the input states of the output terminal Z of the 2-input AND circuit, the multiplication result input terminal SI and the carry input terminal CI. The output states of SO and the carry output terminal CO are shown.

【００１８】上記記載の内容を考慮すると、ｍビットの
被乗数とｎビットの乗数とを演算するための並列乗算器
は、次式に示す数の図７に示す１ビット分の乗算器で構
成することになる。 したがって、図４に示す５ビットの被乗数４０１と５ビ
ットの乗数４０２との演算では、上記の式から５５個の
乗算器が必要になる。Considering the above description, the parallel multiplier for calculating the m-bit multiplicand and the n-bit multiplier is composed of the 1-bit multiplier shown in FIG. It will be. Therefore, the calculation of the 5-bit multiplicand 401 and the 5-bit multiplier 402 shown in FIG. 4 requires 55 multipliers from the above equation.

【００１９】[0019]

【発明が解決しようとする課題】以上のように従来例の
並列乗算器では、乗算器を大量に必要となる。また、特
定の符号の組み合わせの並列乗算においても、同数の乗
算器が必要であり、この並列乗算器を半導体集積回路で
実現しようとしても回路が大幅に大きくなるという課題
がある。As described above, the conventional parallel multiplier requires a large number of multipliers. Further, the same number of multipliers is required also for parallel multiplication of a specific combination of codes, and there is a problem in that even if an attempt is made to realize these parallel multipliers in a semiconductor integrated circuit, the circuit becomes significantly large.

【００２０】本発明の目的は上記の課題を解決して、被
乗数が正あるいは負で、乗数が正に限る場合に、乗算器
数の数を削減し、回路規模を大幅に減らす並列乗算器を
提供することである。An object of the present invention is to solve the above problems by providing a parallel multiplier which reduces the number of multipliers and drastically reduces the circuit scale when the multiplicand is positive or negative and the multiplier is limited to positive. Is to provide.

【００２１】[0021]

【課題を解決するための手段】上記目的を達成するため
本発明の並列乗算器は、１桁ずつ最上位桁方向にずれて
配置するｎ個の並列乗算ブロックを有し、それぞれの並
列乗算ブロックはｍ個の乗算器と最上位桁に１つ拡張器
とで構成し、乗算器は被乗数と乗数とを入力する２入力
アンド回路と、一つ上の並列乗算ブロックの乗算結果と
２入力アンド回路の出力と同じ並列乗算ブロックの下位
桁からの桁上げ入力子とを入力し、同じ並列乗算ブロッ
クの上位桁への桁上げ出力と一つ下の並列乗算ブロック
へ乗算結果を出力する加算回路とで構成し、拡張器は被
乗数入力と乗数入力とを入力とする２入力アンド回路
と、２入力アンド回路の出力と一つ上の並列乗算ブロッ
クの乗算結果とを入力とし、一つ下の並列乗算ブロック
へ乗算結果を出力する２入力オア回路とで構成し、ｎビ
ットの乗数はそれぞれｎ個の並列乗算ブロックを構成す
る乗算器と拡張器との乗数入力端子に接続し、ｍビット
の被乗数はｎ個の並列乗算ブロックを構成する各桁毎の
乗算器の被乗数入力端子に接続し、ｍビット目の被乗数
はｎ個の並列乗算ブロックを構成する拡張器の被乗数入
力端子に接続することを特徴とする。In order to achieve the above object, the parallel multiplier of the present invention has n parallel multiplication blocks which are shifted by one digit in the direction of the most significant digit. Is composed of m number of multipliers and one extender at the most significant digit. The multiplier has a 2-input AND circuit for inputting the multiplicand and the multiplier, a multiplication result of the parallel multiplication block one above and a 2-input AND circuit. An adder circuit that inputs the carry output from the lower digit of the same parallel multiplication block and the carry output to the upper digit of the same parallel multiplication block and the multiplication result to the next lower parallel multiplication block. And the expander receives as inputs the two-input AND circuit that receives the multiplicand input and the multiplier input, the output of the two-input AND circuit and the multiplication result of the parallel multiplication block one above, and one below Outputs the multiplication result to the parallel multiplication block A 2-input OR circuit is used, and an n-bit multiplier is connected to the multiplier input terminals of a multiplier and an expander that form n parallel multiplication blocks, respectively, and an m-bit multiplicand is n parallel multiplication blocks. It is characterized in that it is connected to the multiplicand input terminal of the multiplier for each digit that constitutes it, and the m-th multiplicand is connected to the multiplicand input terminal of the extender that constitutes the n parallel multiplication blocks.

【００２２】[0022]

【作用】本発明の並列乗算器は、被乗数がｍビットの正
の数で、乗数がｎビットの正の数を入力するか、被乗数
がｍビットの負の数で、乗数がｎビットの正の数を入力
すると、各並列乗算ブロックでｍビットの被乗数に乗数
の各ビットを乗算した乗算結果を出力し、その乗算結果
を各並列乗算ブロックの加算器で加算することで（ｍ＋
ｎ）ビットの出力を得ることができる。In the parallel multiplier of the present invention, the multiplicand is a positive m-bit number and the multiplier is an n-bit positive number, or the multiplicand is a negative m-bit number and the multiplier is an n-bit positive number. When the number of is input, the multiplication result obtained by multiplying the m-bit multiplicand by each bit of the multiplier in each parallel multiplication block is output, and the multiplication result is added by the adder of each parallel multiplication block (m +
n) bits of output can be obtained.

【００２３】また本発明の並列乗算器は、（ｍ×ｎ）個
の乗算器と、ｎ個の拡張器とだけで構成することが可能
であり、回路規模を大幅に削減することができる。Further, the parallel multiplier of the present invention can be composed of only (m × n) multipliers and n expanders, and the circuit scale can be greatly reduced.

【００２４】[0024]

【実施例】本発明の並列乗算器は、被乗数が正の数値
で、乗数が正の数値の場合と、被乗数が負の数値で乗数
が正の数値の場合の時に用いる並列乗算器である。BEST MODE FOR CARRYING OUT THE INVENTION The parallel multiplier of the present invention is a parallel multiplier used when the multiplicand has a positive numerical value and when the multiplicand has a negative numerical value and when the multiplicand has a negative numerical value and the multiplier has a positive numerical value.

【００２５】図１は本発明の実施例における並列乗算器
の構成を示す回路図であり、５ビットの被乗数×５ビッ
トの乗数の並列乗算器を示している。ここで５ビットの
被乗数は最上位桁をＸ４で表し、最下位桁をＸ０で表し
ている。また５ビットの乗数は最上位桁をＹ４で表し、
最下位桁をＹ０で表している。さらに１０ビットの乗算
結果は最上位桁をＳ９で表し、最下位桁をＳ０で表して
いる。FIG. 1 is a circuit diagram showing a configuration of a parallel multiplier according to an embodiment of the present invention, showing a parallel multiplier having a multiplicand of 5 bits and a multiplier of 5 bits. In the 5-bit multiplicand, the most significant digit is represented by X4 and the least significant digit is represented by X0. Also, for the 5-bit multiplier, the most significant digit is represented by Y4,
The lowest digit is represented by Y0. Further, in the 10-bit multiplication result, the most significant digit is represented by S9, and the least significant digit is represented by S0.

【００２６】図１に示す本発明の並列乗算器は、５つの
並列乗算ブロック１００、１０１、１０２、１０３、１
０４とで構成し、第１の並列乗算ブロック１００は５つ
の第２の乗算器１３１と１つの拡張器１４０とで構成
し、５つの第２の乗算器１３１は最下位桁から５桁分設
け、拡張器１４０は最上位桁に設けている。The parallel multiplier of the present invention shown in FIG. 1 has five parallel multiplication blocks 100, 101, 102, 103, and 1.
04, the first parallel multiplication block 100 is composed of five second multipliers 131 and one extender 140, and the five second multipliers 131 are provided for five digits from the least significant digit. The extender 140 is provided at the most significant digit.

【００２７】第２の並列乗算ブロック１０１から第５の
並列乗算ブロック１０４は、４つの第１の乗算器１３０
と１つの第３の乗算器１３２と１つの拡張器１４０とで
構成し、第３の乗算器１３２は最下位桁に設け、４つの
第１の乗算器１３０は２桁目から４桁分設け、拡張器１
４０は最上位桁に設けている。The second parallel multiplication block 101 to the fifth parallel multiplication block 104 include four first multipliers 130.
And one third multiplier 132 and one expander 140, the third multiplier 132 is provided in the least significant digit, and the four first multipliers 130 are provided for the second to fourth digits. , Extender 1
40 is provided in the most significant digit.

【００２８】上記記載の第１の乗算器１３０は、乗数入
力端子と被乗数入力端子と乗算結果入力端子と桁上げ入
力端子との４つの入力端子と、乗算結果出力端子と桁上
げ出力端子との２つの出力端子とを設けている。The first multiplier 130 described above has four input terminals, a multiplier input terminal, a multiplicand input terminal, a multiplication result input terminal and a carry input terminal, and a multiplication result output terminal and a carry output terminal. Two output terminals are provided.

【００２９】また第２の乗算器１３１は、乗数入力端子
と被乗数入力端子との２つの入力端子と、乗算結果出力
端子の１つの出力端子を設けている。The second multiplier 131 is provided with two input terminals, a multiplier input terminal and a multiplicand input terminal, and one output terminal, which is a multiplication result output terminal.

【００３０】また第３の乗算器１３２は、乗数入力端子
と被乗数入力端子と乗算結果入力端子との３つの入力端
子と、乗算結果出力端子と桁上げ出力端子との２つの出
力端子とを設けている。The third multiplier 132 has three input terminals, a multiplier input terminal, a multiplicand input terminal and a multiplication result input terminal, and two output terminals, a multiplication result output terminal and a carry output terminal. ing.

【００３１】さらに拡張器１４０は、乗数入力端子と被
乗数入力端子と乗算結果入力端子との３つの入力端子
と、乗算結果出力端子の１つの出力端子とを設けてい
る。Further, the extender 140 is provided with three input terminals of a multiplier input terminal, a multiplicand input terminal and a multiplication result input terminal, and one output terminal of the multiplication result output terminal.

【００３２】最下位桁の乗数Ｙ０は、第１の並列乗算ブ
ロック１００を構成する５つの第２の乗算器１３１と、
拡張器１４０との乗数入力端子に接続し、２桁目の乗数
Ｙ１は、第２の並列乗算ブロック１０１を構成する４つ
の第１の乗算器１３０と、第３の乗算器１３２と、拡張
器１４０との乗数入力端子に接続している。The multiplier Y0 of the least significant digit is composed of five second multipliers 131 constituting the first parallel multiplication block 100,
The second digit multiplier Y1 is connected to the multiplier input terminal with the expander 140, and the four first multipliers 130, the third multiplier 132, and the expander that form the second parallel multiplication block 101 It is connected to the multiplier input terminal with 140.

【００３３】また３桁目から５桁目の乗数Ｙ２、Ｙ３、
Ｙ４は、２桁目の乗数Ｙ１と同様に、第３の並列乗算ブ
ロック１０２から第５の並列乗算ブロック１０４を構成
する４つの第１の乗算器１３０と、第３の乗算器１３２
と、拡張器１４０との乗数入力端子に接続している。The multipliers Y2, Y3, from the third digit to the fifth digit,
Y4 is, like the multiplier Y1 in the second digit, four first multipliers 130 and a third multiplier 132 that form the third parallel multiplication block 102 to the fifth parallel multiplication block 104.
Is connected to the multiplier input terminal of the expansion device 140.

【００３４】最下位桁の被乗数Ｘ０は、第１の並列乗算
ブロック１００を構成する最下位桁の第２の乗算器１３
１と、第２の並列乗算ブロック１０１から第５の並列乗
算ブロック１０４を構成する最下位桁の第３の乗算器１
３２との被乗数入力端子に接続している。The multiplicand X0 of the least significant digit is used as the second multiplier 13 of the least significant digit which constitutes the first parallel multiplication block 100.
1 and the third multiplier 1 of the least significant digit forming the second parallel multiplication block 101 to the fifth parallel multiplication block 104
32 is connected to the multiplicand input terminal.

【００３５】２桁目の被乗数Ｘ１は、第１の並列乗算ブ
ロック１００を構成する２桁目の第２の乗算器１３１
と、第２の並列乗算ブロック１０１から第５の並列乗算
ブロック１０４を構成する２桁目の第１の乗算器１３０
との被乗数入力端子に接続している。The multiplicand X1 at the second digit is used as the second multiplier 131 at the second digit constituting the first parallel multiplication block 100.
And the first multiplier 130 of the second digit which constitutes the second parallel multiplication block 101 to the fifth parallel multiplication block 104.
It is connected to the multiplicand input terminals of and.

【００３６】３桁目と４桁目の被乗数Ｘ２、Ｘ３は、２
桁目の被乗数Ｘ１と同様に、第１の並列乗算ブロック１
００を構成する３桁目と４桁目の第２の乗算器１３１
と、第２の並列乗算ブロック１０１から第５の並列乗算
ブロック１０４を構成する３桁目と４桁目の第１の乗算
器１３０との被乗数入力端子に接続している。The multiplicands X2 and X3 at the third and fourth digits are 2
Similar to the multiplicand X1 in the first digit, the first parallel multiplication block 1
Second multiplier 131 of the third digit and the fourth digit constituting 00
Are connected to the multiplicand input terminals of the third and fourth digit first multipliers 130 that form the second parallel multiplication block 101 to the fifth parallel multiplication block 104.

【００３７】５桁目の被乗数Ｘ４は、第１の並列乗算ブ
ロック１００を構成する５桁目の第２の乗算器１３１と
最上位桁の拡張器１４０との被乗数入力端子と、第２の
並列乗算ブロック１０１から第５の並列乗算ブロック１
０４を構成する５桁目の第１の乗算器１３０と最上位桁
の拡張器１４０との被乗数入力端子に接続している。The multiplicand X4 of the fifth digit is the multiplicand input terminal of the second multiplier 131 of the fifth digit and the expander 140 of the most significant digit forming the first parallel multiplication block 100, and the second parallel. From the multiplication block 101 to the fifth parallel multiplication block 1
It is connected to the multiplicand input terminals of the first multiplier 130 of the fifth digit and the expander 140 of the most significant digit constituting 04.

【００３８】また、それぞれの並列乗算ブロック１０
０、１０１、１０２、１０３、１０４は１桁づつ最上位
桁方向にずれて接続している。In addition, each parallel multiplication block 10
The numbers 0, 101, 102, 103, and 104 are shifted by one digit in the highest digit direction and connected.

【００３９】具体的には、第１の並列乗算ブロック１０
０を構成する最下位桁の第２の乗算器１３１の乗算結果
出力端子は並列乗算器の最下位桁の出力Ｓ０であり、第
１の並列乗算ブロック１００を構成する２桁目の第２の
乗算器１３１の乗算結果出力端子は第２の並列乗算ブロ
ック１０１を構成する最下位桁の第３の乗算器１３２の
乗算結果入力端子に接続している。Specifically, the first parallel multiplication block 10
The multiplication result output terminal of the second multiplier 131 of the least significant digit which constitutes 0 is the output S0 of the least significant digit of the parallel multiplier, and the second digit of the second digit which constitutes the first parallel multiplication block 100. The multiplication result output terminal of the multiplier 131 is connected to the multiplication result input terminal of the third multiplier 132 of the least significant digit forming the second parallel multiplication block 101.

【００４０】同様に、第１の並列乗算ブロック１００を
構成する３桁目から５桁目までの第２の乗算器１３１の
乗算結果出力端子は第２の並列乗算ブロック１０１を構
成する２桁目から４桁目までの第３の乗算器１３２の乗
算結果入力端子に接続している。Similarly, the multiplication result output terminals of the second to third digits of the second multiplier 131 constituting the first parallel multiplication block 100 are the second digits constituting the second parallel multiplication block 101. Are connected to the multiplication result input terminals of the third multiplier 132 up to the fourth digit.

【００４１】また、第１の並列乗算ブロック１００を構
成する最上位桁の拡張器１４０の乗算結果出力端子は、
第２の並列乗算ブロック１０１を構成する５桁目の第３
の乗算器１３２と最上位桁の拡張器１４０との乗算結果
入力端子に接続している。Further, the multiplication result output terminal of the most significant digit expander 140 constituting the first parallel multiplication block 100 is
Third digit of the fifth digit configuring the second parallel multiplication block 101
Is connected to the multiplication result input terminal of the multiplier 132 of FIG.

【００４２】また第２の並列乗算ブロック１０１から第
４の並列乗算ブロック１０３の最下位桁の乗算結果出力
端子は、並列乗算器の２桁目から４桁目の出力Ｓ１、Ｓ
２、Ｓ３となり、第２の並列乗算ブロック１０１から第
４の並列乗算ブロック１０３の２桁目から最上位桁の乗
算結果出力端子は、第３の並列乗算ブロック１０２から
第５の並列乗算ブロック１０４の最下位桁から最上位桁
の乗算結果入力端子に接続している。Further, the multiplication result output terminals of the lowest digit of the second parallel multiplication block 101 to the fourth parallel multiplication block 103 are outputs S1 and S of the second to fourth digits of the parallel multiplier.
2 and S3, and the multiplication result output terminals from the second digit to the highest digit of the second parallel multiplication block 101 to the fourth parallel multiplication block 103 are from the third parallel multiplication block 102 to the fifth parallel multiplication block 104. It is connected to the multiplication result input terminal of the least significant digit to the most significant digit.

【００４３】さらに第５の並列乗算ブロック１０４の最
下位桁から最上位桁の乗算結果出力端子は、並列乗算器
の５桁目から１０桁目の出力Ｓ４、Ｓ５、Ｓ６、Ｓ７、
Ｓ８、Ｓ９となっている。Further, the multiplication result output terminals of the least significant digit to the most significant digit of the fifth parallel multiplication block 104 are the outputs S4, S5, S6, S7 from the fifth digit to the tenth digit of the parallel multiplier.
They are S8 and S9.

【００４４】図７は本発明の並列乗算器を構成する第１
の乗算器の構成を示すブロックと論理式との図であり、
図７（ａ）は第１の乗算器の構成を示すブロック図を示
し、図７（ｂ）は第１の乗算器の論理式の図である。FIG. 7 shows a first embodiment of the parallel multiplier of the present invention.
It is a diagram of a block and a logical expression showing the configuration of the multiplier of,
FIG. 7A is a block diagram showing the configuration of the first multiplier, and FIG. 7B is a diagram of the logical expression of the first multiplier.

【００４５】図７（ａ）に示す第１の乗算器のブロック
図は、被乗数入力端子Ｘと乗数入力端子Ｙとが入力する
２入力アンド回路と、乗算結果入力端子ＳＩと２入力ア
ンド回路の出力端子Ｚと桁上げ入力端子ＣＩとが入力
し、桁上げ出力端子ＣＯと乗算結果出力端子ＳＯとを出
力する加算回路とで構成している。The block diagram of the first multiplier shown in FIG. 7A is of a 2-input AND circuit to which the multiplicand input terminal X and the multiplier input terminal Y are input, and a multiplication result input terminal SI and a 2-input AND circuit. The adder circuit receives the output terminal Z and the carry input terminal CI, and outputs the carry output terminal CO and the multiplication result output terminal SO.

【００４６】また図７（ｂ）に示す第１の乗算器の論理
式の図は、２入力アンド回路の出力端子Ｚと乗算結果入
力端子ＳＩと桁上げ入力端子ＣＩとの入力状態によっ
て、乗算結果出力端子ＳＯと桁上げ出力端子ＣＯとの出
力状態を示している。Further, the diagram of the logical expression of the first multiplier shown in FIG. 7B shows that the multiplication is performed by the input states of the output terminal Z of the 2-input AND circuit, the multiplication result input terminal SI and the carry input terminal CI. The output states of the result output terminal SO and the carry output terminal CO are shown.

【００４７】図５は本発明の並列乗算器を構成する第２
の乗算器の構成を示す回路と論理式との図であり、図５
（ａ）は第２の乗算器の構成を示す回路図を示し、図５
（ｂ）は第２の乗算器の論理式の図である。FIG. 5 shows a second embodiment of the parallel multiplier of the present invention.
5 is a diagram showing a circuit and a logical expression showing the configuration of the multiplier of FIG.
FIG. 5A is a circuit diagram showing the configuration of the second multiplier, and FIG.
(B) is a diagram of a logical expression of the second multiplier.

【００４８】図５（ａ）に示す第２の乗算器の回路図
は、被乗数入力端子Ｘと乗数入力端子Ｙとを入力とし、
乗算結果出力端子ＳＯ出力とする２入力アンド回路であ
り、図５（ｂ）に示す第２の乗算器は２入力アンド回路
の論理式の図である。In the circuit diagram of the second multiplier shown in FIG. 5A, the multiplicand input terminal X and the multiplier input terminal Y are input,
FIG. 5B is a logical formula of a 2-input AND circuit, which is a 2-input AND circuit that outputs the multiplication result output terminal SO.

【００４９】図８は本発明の並列乗算器を構成する第３
の乗算器の構成を示すブロックと論理式との図であり、
図８（ａ）は第３の乗算器の構成を示すブロック図を示
し、図８（ｂ）は第３の乗算器の論理式の図である。FIG. 8 shows a third embodiment of the parallel multiplier of the present invention.
It is a diagram of a block and a logical expression showing the configuration of the multiplier of,
FIG. 8A is a block diagram showing the configuration of the third multiplier, and FIG. 8B is a diagram of the logical expression of the third multiplier.

【００５０】図８（ａ）に示す第３の乗算器のブロック
図は、被乗数入力端子Ｘと乗数入力端子Ｙとが入力する
２入力アンド回路と、乗算結果入力端子ＳＩと２入力ア
ンド回路の出力端子Ｚとが入力し、桁上げ出力端子ＣＯ
と乗算結果出力端子ＳＯとを出力する加算回路とで構成
している。The block diagram of the third multiplier shown in FIG. 8 (a) is of a 2-input AND circuit to which the multiplicand input terminal X and the multiplier input terminal Y are input, and a multiplication result input terminal SI and a 2-input AND circuit. Output terminal Z inputs and carry output terminal CO
And an addition circuit that outputs a multiplication result output terminal SO.

【００５１】また図８（ｂ）に示す第３の乗算器の論理
式の図は、２入力アンド回路の出力端子Ｚと乗算結果入
力端子ＳＩとの入力状態によって、乗算結果出力端子Ｓ
Ｏと桁上げ出力端子ＣＯとの出力状態を示している。The logical expression of the third multiplier shown in FIG. 8B is obtained by multiplying the multiplication result output terminal S by the input states of the output terminal Z of the 2-input AND circuit and the multiplication result input terminal SI.
The output states of O and the carry output terminal CO are shown.

【００５２】図３は本発明の並列乗算器を構成する拡張
器の構成を示す回路と論理式の図である。図３（ａ）は
拡張器の回路構成を示す回路図であり、図３（ｂ）は拡
張器の論理式を示す図である。FIG. 3 is a diagram of a circuit and a logical expression showing the configuration of the extender which constitutes the parallel multiplier of the present invention. 3A is a circuit diagram showing a circuit configuration of the extender, and FIG. 3B is a diagram showing a logical expression of the extender.

【００５３】図３（ａ）に示す拡張器は、被乗数入力端
子Ｘと乗数入力端子Ｙとを入力とする２入力アンド回路
と、２入力アンド回路の出力端子と乗算結果入力端子Ｓ
Ｉとを入力とし、乗算結果出力端子ＳＯを出力する２入
力オア回路とで構成している。The extender shown in FIG. 3 (a) has a 2-input AND circuit which inputs the multiplicand input terminal X and the multiplier input terminal Y, an output terminal of the 2-input AND circuit and a multiplication result input terminal S.
And a two-input OR circuit which inputs I and I and outputs a multiplication result output terminal SO.

【００５４】図３（ｂ）は拡張器の論理式を表し、被乗
数入力端子Ｘと乗数入力端子Ｙとの両方が”１”または
乗算結果入力端子ＳＩが”１”の時に、乗算結果出力端
子ＳＯに”１”を出力するようになっている。FIG. 3B shows the logical expression of the extender. When both the multiplicand input terminal X and the multiplier input terminal Y are "1" or the multiplication result input terminal SI is "1", the multiplication result output terminal is shown. "1" is output to SO.

【００５５】つぎに、具体的な数値を用いて本発明の並
列乗算器の演算を以下にする。Next, the operation of the parallel multiplier of the present invention will be described below using specific numerical values.

【００５６】図２は本発明の実施例における並列乗算器
の演算原理を説明する図である。図２（ａ）は５ビット
の正の数値の被乗数×５ビットの正の数値の乗数の演算
原理の例を表し、図２（ｂ）は５ビットの負の数値の被
乗数×５ビットの正の数値の乗数の演算原理の例を表わ
している。FIG. 2 is a diagram for explaining the operation principle of the parallel multiplier in the embodiment of the present invention. FIG. 2A shows an example of the operation principle of a 5-bit positive multiplicand × 5-bit positive numeric multiplier, and FIG. 2B shows a 5-bit negative multiplicand × 5-bit positive multiplicand. It represents an example of the calculation principle of the multiplier of the numerical value of.

【００５７】ディジタル値の乗算は、入力する被乗数と
乗数とを２進数で表現し、被乗数または乗数が負の数で
ある場合は、２の補数で表現して取り扱うことが一般的
である。２の補数は２進数で表す”１”あるいは”０”
の各桁を、”１”ならば”０”にし、”０”ならば”
１”にして、”１”を減算して得られる。また被乗数と
乗数との最上位ビットは符号と見なして、最上位ビット
が”０”ならば正の数、”１”ならば負の数として表
す。In the multiplication of digital values, the input multiplicand and multiplier are generally represented by binary numbers, and when the multiplicand or multiplier is a negative number, it is generally represented by two's complement. 2's complement is represented by a binary number "1" or "0"
If each digit of "1" is "0", it is "0".
It is obtained by subtracting "1" from "1". The most significant bit of the multiplicand and the multiplier is regarded as a sign, and if the most significant bit is "0", it is a positive number, and if "1", it is a negative number. Expressed as a number.

【００５８】まず、図２（ａ）に示す５ビットの正の数
値の被乗数×５ビットの正の数値の乗数の演算原理を説
明する。図２（ａ）に示す５ビットの正の被乗数２０１
と５ビットの正の乗数２０２とは十進で示すとそれぞれ
プラス３とプラス２とを表している。First, the calculation principle of the 5-bit positive multiplicand × 5-bit positive numeric multiplier shown in FIG. 2A will be described. The 5-bit positive multiplicand 201 shown in FIG.
And the 5-bit positive multiplier 202 represent plus 3 and plus 2, respectively, in decimal.

【００５９】本発明の実施例における乗算は以下に示す
方法で行う。まず、乗数２０２の最下位桁と被乗数２０
１とを図１に示す第１の並列乗算ブロック１００で演算
して第１の部分積２０５を得る。この時、第１の部分積
２０５の乗算結果は正であるので、第１の部分積２０５
の最上位桁２１０は”０”になる。The multiplication in the embodiment of the present invention is performed by the following method. First, the least significant digit of the multiplier 202 and the multiplicand 20
1 and 1 are calculated in the first parallel multiplication block 100 shown in FIG. 1 to obtain a first partial product 205. At this time, since the multiplication result of the first partial product 205 is positive, the first partial product 205 is
The most significant digit 210 of is 0.

【００６０】つぎに、乗数２０２の桁を最上位桁の方向
に１ビットづつずらしながら、同様に被乗算２０１と図
１に示す第２の並列乗算ブロック１０１から第５の並列
乗算ブロック１０４で演算して第２の部分積２０６から
第５の部分積２０９を順に得る。さらに第２の部分積２
０６から第５の部分積２０９の乗算結果も正であるの
で、第２の部分積２０６から第５の部分積２０９の最上
位桁２１１〜２１４は”０”になる。Next, while shifting the digit of the multiplier 202 by 1 bit in the direction of the most significant digit, similarly, the multiplication 201 and the second parallel multiplication block 101 to the fifth parallel multiplication block 104 shown in FIG. Then, the second partial product 206 to the fifth partial product 209 are sequentially obtained. Furthermore, the second partial product 2
Since the multiplication result of 06 to the fifth partial product 209 is also positive, the most significant digits 211 to 214 of the second partial product 206 to the fifth partial product 209 are “0”.

【００６１】この際、第２の部分積２０６から第５の部
分積２０９は１桁づつ最上位桁方向にずらして配置して
あり、その結果、図２（ａ）に示す空白部２１７が発生
し、本発明の実施例ではこの空白部２１７には全て”
０”を埋めることとする。At this time, the second partial product 206 to the fifth partial product 209 are arranged so as to be shifted by one digit in the most significant digit direction, and as a result, a blank portion 217 shown in FIG. 2A is generated. However, in the embodiment of the present invention, all of the blank area 217 has "
0 "is filled.

【００６２】そして、全ての部分積２０５〜２０９を得
た後、各桁の加算は一つ上の部分積とその桁の部分積と
一つ右側からの桁上がりを加えることで加算結果２０３
を得て、十進数で示すとプラス６となる。After obtaining all the partial products 205 to 209, the addition of each digit is performed by adding the partial product one level above, the partial product of that digit, and the carry from the right side to the addition result 203.
When obtained, it becomes plus 6 when expressed in decimal.

【００６３】つぎに、図２（ｂ）に示す５ビットの負の
数値の被乗数×５ビットの正の数値の乗数の演算原理を
説明する。負の被乗数２０１は２の補数で表し、５ビッ
トの負の被乗数２０１と５ビットの正の乗数２０２とは
十進数で示すとそれぞれマイナス３とプラス２とを表し
ている。Next, the principle of operation of the multiplicand of a 5-bit negative numerical value × the multiplier of a 5-bit positive numerical value shown in FIG. 2B will be described. The negative multiplicand 201 is represented by a two's complement, and the 5-bit negative multiplicand 201 and the 5-bit positive multiplicand 202 represent minus 3 and plus 2, respectively, as decimal numbers.

【００６４】正×正の演算に習い、乗数２０２の最下位
桁と被乗数２０１とを図１に示す第１の並列乗算ブロッ
ク１００で演算して第１の部分積２０５を得る。この
時、第１の部分積２０５の乗算結果は正であるので、第
１の部分積２０５の最上位桁２１０は”０”になる。Learning the positive × positive operation, the least significant digit of the multiplier 202 and the multiplicand 201 are operated in the first parallel multiplication block 100 shown in FIG. 1 to obtain the first partial product 205. At this time, since the multiplication result of the first partial product 205 is positive, the most significant digit 210 of the first partial product 205 becomes "0".

【００６５】つぎに、正×正の演算の場合に習い、乗数
２０２の桁を最上位桁に１ビットづつずらしながら、同
様に被乗算２０１と図１に示す第２の並列乗算ブロック
１０１から第５の並列乗算ブロック１０４で演算して第
２の部分積２０６から第５の部分積２０９を順に得る。
第２の部分積２０６の最上位桁２１１は、図３に示す拡
張器の論理式から明らかなように”１”になる。Next, learning in the case of positive × positive operation, while shifting the digit of the multiplier 202 by one bit to the most significant digit, similarly, the multiplicand 201 and the second parallel multiplication block 101 shown in FIG. The parallel multiplication block 104 of 5 obtains the second partial product 206 to the fifth partial product 209 in order.
The most significant digit 211 of the second partial product 206 becomes "1" as is clear from the logical expression of the expander shown in FIG.

【００６６】第３の部分積２０７から第５の部分積２０
９はそれぞれ正の数値であるが、第２の部分積２０６の
最上位桁２１１が”１”であることから、第３の部分積
２０７から第５の部分積２０９の最上位桁２１２、２１
３、２１４は、図３に示す拡張器の論理式から明らかな
ように”１”になる。From the third partial product 207 to the fifth partial product 20
9 is a positive numerical value, but since the most significant digit 211 of the second partial product 206 is "1", the most significant digits 212, 21 of the third partial product 207 to the fifth partial product 209 are
3, 214 becomes "1" as is apparent from the logical expression of the extender shown in FIG.

【００６７】この際、第２の部分積２０６から第５の部
分積２０９は１桁づつ最上位桁方向にずらして配置して
あり、その結果、図２（ｂ）に示す空白部２１７が発生
し、本発明の実施例ではこの空白部２１７には全て”
０”を埋めることとする。At this time, the second partial product 206 to the fifth partial product 209 are arranged so as to be shifted by one digit in the direction of the most significant digit, and as a result, a blank portion 217 shown in FIG. 2B is generated. However, in the embodiment of the present invention, all of the blank area 217 has "
0 "is filled.

【００６８】そして、全ての部分積２０５〜２０９を得
た後、各桁の加算は一つ上の部分積とその桁の部分積と
一つ右側からの桁上がりを加えることで加算結果２０３
を得て、十進数で示すとマイナス６となる。After obtaining all the partial products 205 to 209, the addition of each digit is performed by adding the partial product one level above, the partial product of that digit, and the carry from the right side to the addition result 203.
When obtained, the decimal number is minus 6.

【００６９】また、各部分積２０５〜２０９の最上位桁
２１０〜２１４は、各部分積２０５〜２０９をそれぞれ
順に加算する場合、加算の結果一つ右の桁からの桁上が
りが生じても図１に示す拡張器１４０内では桁上げしな
い構成になっている。In addition, when the partial products 205 to 209 are sequentially added, the most significant digits 210 to 214 of the partial products 205 to 209 are calculated even if the carry from the digit to the right of one occurs as a result of the addition. In the extender 140 shown in FIG. 1, the carry is not carried.

【００７０】さらに具体的に説明すると、第１の部分積
２０５と第２の部分積２０６との加算で、加算の結果、
図１に示す第２の並列乗算ブロック１０１の拡張器１４
０には一つ右の桁から桁上がり出力が接続していないた
め、拡張器１４０内では一つ右の桁から桁上がりの影響
を受けない。More specifically, by adding the first partial product 205 and the second partial product 206, the result of the addition is:
The extender 14 of the second parallel multiplication block 101 shown in FIG.
Since the carry output from the right-hand digit is not connected to 0, the carry from the right-hand digit is not affected in the extender 140.

【００７１】本発明の実施例における並列乗算器では、
第１の乗算器１３０と第２の乗算器１３１と第３の乗算
器１３２とを別々の乗算器で構成しているが、全ての乗
算器を第１の乗算器１３０で構成して良いことは明らか
である。In the parallel multiplier according to the embodiment of the present invention,
Although the first multiplier 130, the second multiplier 131, and the third multiplier 132 are configured by different multipliers, all the multipliers may be configured by the first multiplier 130. Is clear.

【００７２】上記説明から明らかなように、本発明の並
列乗算器は被乗数のビット数をｍビットとし、乗数のビ
ット数をｎビットとすると、並列乗算器をは（ｍ×ｎ）
ビット分の乗算器と、ｎビット分の拡張器とで構成する
ことができる。As is apparent from the above description, in the parallel multiplier of the present invention, when the number of bits of the multiplicand is m bits and the number of bits of the multiplier is n bits, the parallel multiplier has (m × n)
It can be composed of a multiplier for bits and an extender for n bits.

【００７３】[0073]

【発明の効果】本発明の並列乗算器によれば、正の数値
の被乗数と正の数値の乗数との並列乗算と、負の数値の
被乗数と正の数値の乗数との並列乗算とを行う場合に限
り、並列乗算器を構成する乗算器を大幅に削減すること
ができ、半導体集積回路などにする場合に面積を大幅に
縮小することができる。According to the parallel multiplier of the present invention, a parallel multiplication of a multiplicand of a positive numerical value and a multiplier of a positive numerical value and a parallel multiplication of a multiplicand of a negative numerical value and a multiplier of a positive numerical value are performed. Only in such a case, the number of multipliers forming the parallel multiplier can be significantly reduced, and the area can be significantly reduced in the case of a semiconductor integrated circuit or the like.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例における並列乗算器の構成を示
す回路図である。FIG. 1 is a circuit diagram showing a configuration of a parallel multiplier according to an embodiment of the present invention.

【図２】本発明の実施例における並列乗算器の演算原理
を説明する図である。FIG. 2 is a diagram illustrating a calculation principle of a parallel multiplier according to the embodiment of the present invention.

【図３】本発明の並列乗算器を構成する拡張器の構成を
示す回路と論理式の図である。FIG. 3 is a diagram of a circuit and a logical expression showing a configuration of an extender that constitutes a parallel multiplier of the present invention.

【図４】従来例の並列乗算器の演算原理を説明する図で
ある。FIG. 4 is a diagram illustrating a calculation principle of a conventional parallel multiplier.

【図５】本発明の並列乗算器を構成する第２の乗算器の
構成を示す回路と論理式との図である。FIG. 5 is a diagram showing a circuit and a logical expression showing a configuration of a second multiplier constituting the parallel multiplier of the present invention.

【図６】従来例の全加算器の論理を示す図である。FIG. 6 is a diagram showing the logic of a conventional full adder.

【図７】本発明の並列乗算器を構成する第１の乗算器の
構成を示すブロックと論理式との図である。FIG. 7 is a block diagram and a logical expression showing a configuration of a first multiplier constituting the parallel multiplier of the present invention.

【図８】本発明の並列乗算器を構成する第３の乗算器の
構成を示すブロックと論理式との図である。FIG. 8 is a block diagram and a logical expression showing a configuration of a third multiplier constituting the parallel multiplier of the present invention.

【符号の説明】[Explanation of symbols]

１００ 第１の並列乗算ブロック １０１ 第２の並列乗算ブロック １０２ 第３の並列乗算ブロック １０３ 第４の並列乗算ブロック １３０ 第１の乗算器 １３１ 第２の乗算器 １３２ 第３の乗算器 １４０ 拡張器 100 First Parallel Multiplying Block 101 Second Parallel Multiplying Block 102 Third Parallel Multiplying Block 103 Fourth Parallel Multiplying Block 130 First Multiplier 131 Second Multiplier 132 Third Multiplier 140 Expander

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 １桁ずつ最上位桁方向にずれて配置する
ｎ個の並列乗算ブロックを有し、それぞれの並列乗算ブ
ロックはｍ個の乗算器と最上位桁に１つ拡張器とで構成
し、乗算器は被乗数と乗数とを入力する２入力アンド回
路と、一つ上の並列乗算ブロックの乗算結果と２入力ア
ンド回路の出力と同じ並列乗算ブロックの下位桁からの
桁上げ入力とを入力し、同じ並列乗算ブロックの上位桁
への桁上げ出力と一つ下の並列乗算ブロックへ乗算結果
を出力する加算回路とで構成し、拡張器は被乗数入力と
乗数入力とを入力とする２入力アンド回路と、２入力ア
ンド回路の出力と一つ上の並列乗算ブロックの乗算結果
とを入力とし、一つ下の並列乗算ブロックへ乗算結果を
出力する２入力オア回路とで構成することを特徴とする
並列乗算回路。1. A parallel multiplication block having n number of parallel multiplication blocks, which are arranged by shifting one digit toward the most significant digit, each parallel multiplication block being composed of m multipliers and one extender for the highest digit. Then, the multiplier has a 2-input AND circuit for inputting the multiplicand and the multiplier, a multiplication result of the upper parallel multiplication block and a carry input from the lower digit of the same parallel multiplication block as the output of the 2-input AND circuit. It is composed of a carry output to the upper digit of the same parallel multiplication block and an adder circuit to output the multiplication result to the parallel multiplication block one below, and the expander receives the multiplicand input and the multiplier input as input 2. An input AND circuit, a 2-input OR circuit which inputs the output of the 2-input AND circuit and the multiplication result of the parallel multiplication block one above and outputs the multiplication result to the parallel multiplication block one below. Characteristic parallel multiplication circuit. 【請求項２】 １桁ずつ最上位桁方向にずれて配置する
ｎ個の並列乗算ブロックを有し、それぞれの並列乗算ブ
ロックはｍ個の乗算器と最上位桁に１つ拡張器とで構成
し、乗算器は被乗数と乗数とを入力する２入力アンド回
路と、一つ上の並列乗算ブロックの乗算結果と２入力ア
ンド回路の出力と同じ並列乗算ブロックの下位桁からの
桁上げ入力とを入力し、同じ並列乗算ブロックの上位桁
への桁上げ出力と一つ下の並列乗算ブロックへ乗算結果
を出力する加算回路とで構成し、拡張器は被乗数入力と
乗数入力とを入力とする２入力アンド回路と、２入力ア
ンド回路の出力と一つ上の並列乗算ブロックの乗算結果
とを入力とし、一つ下の並列乗算ブロックへ乗算結果を
出力する２入力オア回路とで構成し、ｎビットの乗数は
それぞれｎ個の並列乗算ブロックを構成する乗算器と拡
張器との乗数入力端子に接続し、ｍビットの被乗数はｎ
個の並列乗算ブロックを構成する各桁毎の乗算器の被乗
数入力端子に接続し、ｍビット目の被乗数はｎ個の並列
乗算ブロックを構成する拡張器の被乗数入力端子に接続
することを特徴とする並列乗算回路。2. An n number of parallel multiplication blocks arranged one by one in the most significant digit direction, each parallel multiplication block being composed of m number of multipliers and one extender for the most significant digit. Then, the multiplier has a 2-input AND circuit for inputting the multiplicand and the multiplier, a multiplication result of the upper parallel multiplication block and a carry input from the lower digit of the same parallel multiplication block as the output of the 2-input AND circuit. It is composed of a carry output to the upper digit of the same parallel multiplication block and an adder circuit to output the multiplication result to the parallel multiplication block one below, and the expander receives the multiplicand input and the multiplier input as input 2. An input AND circuit, a 2-input OR circuit which receives the output of the 2-input AND circuit and the multiplication result of the parallel multiplication block one above and outputs the multiplication result to the parallel multiplication block one below, and n Bit multiplier is n in parallel It is connected to the multiplier input terminals of the multiplier and the expander which form the multiplication block, and the m-bit multiplicand is n.
Connected to the multiplicand input terminal of the multiplier for each digit forming the parallel multiplication blocks, and the multiplicand at the m-th bit is connected to the multiplicand input terminal of the extender forming the n parallel multiplication blocks. Parallel multiplication circuit. 【請求項３】 １桁ずつ最上位桁方向にずれて配置する
ｎ個の並列乗算ブロックを有し、それぞれの並列乗算ブ
ロックはｍ個の乗算器と最上位桁に１つ拡張器とで構成
し、第１の並列乗算ブロックの乗算器は被乗数と乗数と
を入力する２入力アンド回路とで構成し、第２の並列乗
算ブロック以降の乗算器は被乗数と乗数とを入力する２
入力アンド回路と、一つ上の並列乗算ブロックの乗算結
果と２入力アンド回路の出力と同じ並列乗算ブロックの
下位桁からの桁上げ入力子とを入力し、同じ並列乗算ブ
ロックの上位桁への桁上げ出力と一つ下の並列乗算ブロ
ックへ乗算結果を出力する加算回路とで構成し、拡張器
は被乗数入力と乗数入力とを入力とする２入力アンド回
路と、２入力アンド回路の出力と一つ上の並列乗算ブロ
ックの乗算結果とを入力とし、一つ下の並列乗算ブロッ
クへ乗算結果を出力する２入力オア回路とで構成するこ
とを特徴とする並列乗算回路。3. An n number of parallel multiplication blocks arranged one digit at a time in the direction of the most significant digit, each parallel multiplication block being composed of m multipliers and one extender at the most significant digit. Then, the multiplier of the first parallel multiplication block is configured by a 2-input AND circuit that inputs the multiplicand and the multiplier, and the multipliers after the second parallel multiplication block input the multiplicand and the multiplier 2.
The input AND circuit, the multiplication result of the parallel multiplication block one above, and the carry input from the lower digit of the same parallel multiplication block as the output of the two input AND circuit are input to the upper digit of the same parallel multiplication block. A carry output and an adder circuit for outputting the multiplication result to the parallel multiplication block one level below, and the extender has a 2-input AND circuit having a multiplicand input and a multiplier input as inputs, and an output of the 2-input AND circuit. A parallel multiplication circuit comprising: a 2-input OR circuit which receives the multiplication result of the parallel multiplication block one above and outputs the multiplication result to the parallel multiplication block one below.