JPH0944340A - Parallel multiplying circuit - Google Patents
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- JPH0944340A JPH0944340A JP19028995A JP19028995A JPH0944340A JP H0944340 A JPH0944340 A JP H0944340A JP 19028995 A JP19028995 A JP 19028995A JP 19028995 A JP19028995 A JP 19028995A JP H0944340 A JPH0944340 A JP H0944340A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は加算器を有する並列乗算
器の回路構成に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit configuration of a parallel multiplier having an adder.
【0002】[0002]
【従来の技術】ディジタルの乗算は、入力する被乗数と
乗数とを2進数で表現し、被乗数または乗数が負の数で
ある場合は、2の補数で表現して取り扱うことが一般的
である。2の補数は2進数で表す”1”あるいは”0”
の各桁を、”1”ならば”0”にし、”0”ならば”
1”にして、”1”を減算して得られる。また被乗数と
乗数との最上位ビットは符号と見なして、最上位ビット
が”0”ならば正の数、”1”ならば負の数として表
す。2. Description of the Related Art In digital multiplication, an input multiplicand and a multiplier are represented by a binary number, and when the multiplicand or the multiplier is a negative number, it is generally represented by a two's complement. 2's complement is represented by a binary number "1" or "0"
If each digit of "1" is "0", it is "0".
It is obtained by subtracting "1" from "1". The most significant bit of the multiplicand and the multiplier is regarded as a sign, and if the most significant bit is "0", it is a positive number, and if "1", it is a negative number. Expressed as a number.
【0003】図4は従来例の並列乗算器の演算原理を説
明する図である。図4に示す被乗数401は5ビットの
負の数で十進数での値はマイナス3である。一方乗数4
02は5ビットの正の数で十進数での値はプラス2であ
る。FIG. 4 is a diagram for explaining the operation principle of a conventional parallel multiplier. The multiplicand 401 shown in FIG. 4 is a 5-bit negative number, and its decimal value is -3. On the other hand, multiplier 4
02 is a 5-bit positive number whose decimal value is plus 2.
【0004】一般にmビット×nビットの積は、(m+
n)ビットとなることが知られており、被乗数401と
乗数402とは、演算を行う前に(m+n)ビット、こ
の例ではそれぞれ10ビットに成るように桁の拡張をす
る。Generally, the product of m bits × n bits is (m +
It is known that the multiplicand 401 and the multiplier 402 are (m + n) bits, and in this example, each digit is expanded to 10 bits in this example.
【0005】桁の拡張は、拡張前の最上位桁の”1”あ
るいは”0”をそのまま使い、正の数では”0”を、負
の数では”1”を拡張する。図4に示す従来例では、被
乗数401の拡張ビット403の5ビット分を”1”に
し、乗数402の拡張ビット404の5ビット分を”
0”にしている。For digit extension, the most significant digit "1" or "0" before extension is used as it is, and "0" is extended for positive numbers and "1" for negative numbers. In the conventional example shown in FIG. 4, 5 bits of the extension bits 403 of the multiplicand 401 are set to “1”, and 5 bits of the extension bits 404 of the multiplier 402 are set to “1”.
It is set to 0 ".
【0006】乗算は以下に示す方法で行われる。まず乗
数402は最下位桁を被乗数401とかけ算をして部分
積406を得る。次に乗数402の2桁目を被乗数40
1とかけ算をして部分積407を得る。この際、部分積
407は部分積406より最上位桁方向に1ビット分ず
らして配置する。The multiplication is performed in the following method. First, the multiplier 402 multiplies the least significant digit by the multiplicand 401 to obtain a partial product 406. Next, the second digit of the multiplier 402 is the multiplicand 40
Multiply by 1 to obtain the partial product 407. At this time, the partial product 407 is displaced from the partial product 406 by one bit in the most significant digit direction.
【0007】図5は一般的な乗算器の構成を示す回路と
論理式との図であり、図5(a)は乗算器の構成を示す
回路図を示し、図5(b)は乗算器の論理式の図であ
る。FIG. 5 is a diagram showing a circuit and a logical expression showing the structure of a general multiplier, FIG. 5 (a) is a circuit diagram showing the structure of the multiplier, and FIG. 5 (b) is a multiplier. FIG.
【0008】図5(a)に示す乗算器の回路図は、被乗
数入力端子Xと乗数入力端子Yとを入力とし、乗算結果
出力端子SO出力とする2入力アンド回路であり、図5
(b)に示す乗算器は2入力アンド回路の論理式の図で
ある。The circuit diagram of the multiplier shown in FIG. 5 (a) is a two-input AND circuit in which the multiplicand input terminal X and the multiplier input terminal Y are input and the multiplication result output terminal SO is output.
The multiplier shown in (b) is a logical expression of a 2-input AND circuit.
【0009】以上のように、乗数402の桁を最上位桁
方向に1ビットずらしながら、同様に被乗数401とか
け算をして部分積408〜415を得る。この際上記し
たように、mビット×nビットの積は(m+n)ビット
となるので、これを越える部分416は演算を止め無視
する。As described above, partial products 408 to 415 are obtained by similarly multiplying the multiplicand 401 while shifting the digit of the multiplier 402 by 1 bit in the most significant digit direction. At this time, as described above, the product of m bits × n bits becomes (m + n) bits, and therefore the portion 416 that exceeds this is stopped and ignored.
【0010】また部分積407〜415は1ビットづつ
最上位桁方向にずらして配置することから、図4に示す
ように空白部417が発生する。図4に示す従来例で
は、この空白部417には全て”0”を埋めることにす
る。空白部分417は、全て”0”で埋められていると
するので、加算では無視しても演算結果に影響は無い。Since the partial products 407 to 415 are arranged so as to be shifted bit by bit in the most significant digit direction, a blank portion 417 is generated as shown in FIG. In the conventional example shown in FIG. 4, the blank portion 417 is filled with all "0". Since it is assumed that the blank portion 417 is filled with “0”, the calculation result is not affected even if ignored in the addition.
【0011】そして、全ての部分積406〜415を得
た後、各桁の加算は一つ上の部分積とその桁の部分積と
一つ右側からの桁上がりを加えることで加算結果405
を得る。この論理は全加算器として一般に知られてい
る。After obtaining all the partial products 406 to 415, the addition of each digit is performed by adding the partial product one level above, the partial product of that digit, and the carry from the right side to the addition result 405.
Get. This logic is commonly known as a full adder.
【0012】図6は1ビットの全加算の原理を示す論理
図であり、被乗数はXで表し、乗数はYで表し、一つ下
の桁からの桁上がりはCIで表し、加算の演算結果はS
で表し、一つ上の桁への桁上がりはCOで表している。FIG. 6 is a logic diagram showing the principle of 1-bit full addition. The multiplicand is represented by X, the multiplier is represented by Y, and the carry from the next lower digit is represented by CI. Is S
, And the carry to the next higher digit is expressed by CO.
【0013】以上のように、各桁の演算は部分積を求め
る乗算演算と部分積を加算する加算演算とを同時に行う
必要がある。各桁の部分積を求める乗算演算と部分積を
加算す加算演算を同時に行なう乗算回路は、特に並列乗
算器と呼び、並列乗算器は被乗数と乗数とを入力するだ
けで演算結果が得られ、また高速な演算をする事ができ
る。As described above, it is necessary to simultaneously perform the multiplication operation for obtaining the partial product and the addition operation for adding the partial products for the operation of each digit. A multiplication circuit that simultaneously performs a multiplication operation for obtaining a partial product of each digit and an addition operation for adding a partial product is called a parallel multiplier, and the parallel multiplier can obtain an operation result by simply inputting a multiplicand and a multiplier. Also, high-speed calculation can be performed.
【0014】並列乗算器は上記記載のように、部分積を
求める演算と部分積を加算す演算とを同時に行うため1
ビット分の乗算器を大量に必要とする。As described above, the parallel multiplier performs the operation for obtaining the partial product and the operation for adding the partial products at the same time.
It requires a large number of bit multipliers.
【0015】図7は一般的なの並列乗算器を構成する乗
算器の構成を示すブロックと論理式との図であり、図7
(a)は乗算器の構成を示すブロック図を示し、図7
(b)は乗算器の論理式の図である。FIG. 7 is a block diagram and a logical expression showing a configuration of a multiplier constituting a general parallel multiplier, and FIG.
7A is a block diagram showing the configuration of the multiplier, and FIG.
(B) is a diagram of a logical expression of the multiplier.
【0016】図7(a)に示す乗算器のブロック図は、
被乗数入力端子Xと乗数入力端子Yとが入力する2入力
アンド回路と、乗算結果入力端子SIと2入力アンド回
路の出力端子Zと桁上げ入力端子CIとが入力し、桁上
げ出力端子COと乗算結果出力端子SOとを出力する加
算回路とで構成している。The block diagram of the multiplier shown in FIG.
The 2-input AND circuit to which the multiplicand input terminal X and the multiplier input terminal Y are input, the multiplication result input terminal SI, the output terminal Z of the 2-input AND circuit, and the carry input terminal CI are input, and the carry output terminal CO and It is composed of a multiplication result output terminal SO and an adder circuit that outputs the multiplication result output terminal SO.
【0017】また図7(b)に示す乗算器の論理式の図
は、2入力アンド回路の出力端子Zと乗算結果入力端子
SIと桁上げ入力端子CIとの入力状態によって、乗算
結果出力端子SOと桁上げ出力端子COとの出力状態を
示している。Further, the logical expression of the multiplier shown in FIG. 7 (b) is a multiplication result output terminal depending on the input states of the output terminal Z of the 2-input AND circuit, the multiplication result input terminal SI and the carry input terminal CI. The output states of SO and the carry output terminal CO are shown.
【0018】上記記載の内容を考慮すると、mビットの
被乗数とnビットの乗数とを演算するための並列乗算器
は、次式に示す数の図7に示す1ビット分の乗算器で構
成することになる。 したがって、図4に示す5ビットの被乗数401と5ビ
ットの乗数402との演算では、上記の式から55個の
乗算器が必要になる。Considering the above description, the parallel multiplier for calculating the m-bit multiplicand and the n-bit multiplier is composed of the 1-bit multiplier shown in FIG. It will be. Therefore, the calculation of the 5-bit multiplicand 401 and the 5-bit multiplier 402 shown in FIG. 4 requires 55 multipliers from the above equation.
【0019】[0019]
【発明が解決しようとする課題】以上のように従来例の
並列乗算器では、乗算器を大量に必要となる。また、特
定の符号の組み合わせの並列乗算においても、同数の乗
算器が必要であり、この並列乗算器を半導体集積回路で
実現しようとしても回路が大幅に大きくなるという課題
がある。As described above, the conventional parallel multiplier requires a large number of multipliers. Further, the same number of multipliers is required also for parallel multiplication of a specific combination of codes, and there is a problem in that even if an attempt is made to realize these parallel multipliers in a semiconductor integrated circuit, the circuit becomes significantly large.
【0020】本発明の目的は上記の課題を解決して、被
乗数が正あるいは負で、乗数が正に限る場合に、乗算器
数の数を削減し、回路規模を大幅に減らす並列乗算器を
提供することである。An object of the present invention is to solve the above problems by providing a parallel multiplier which reduces the number of multipliers and drastically reduces the circuit scale when the multiplicand is positive or negative and the multiplier is limited to positive. Is to provide.
【0021】[0021]
【課題を解決するための手段】上記目的を達成するため
本発明の並列乗算器は、1桁ずつ最上位桁方向にずれて
配置するn個の並列乗算ブロックを有し、それぞれの並
列乗算ブロックはm個の乗算器と最上位桁に1つ拡張器
とで構成し、乗算器は被乗数と乗数とを入力する2入力
アンド回路と、一つ上の並列乗算ブロックの乗算結果と
2入力アンド回路の出力と同じ並列乗算ブロックの下位
桁からの桁上げ入力子とを入力し、同じ並列乗算ブロッ
クの上位桁への桁上げ出力と一つ下の並列乗算ブロック
へ乗算結果を出力する加算回路とで構成し、拡張器は被
乗数入力と乗数入力とを入力とする2入力アンド回路
と、2入力アンド回路の出力と一つ上の並列乗算ブロッ
クの乗算結果とを入力とし、一つ下の並列乗算ブロック
へ乗算結果を出力する2入力オア回路とで構成し、nビ
ットの乗数はそれぞれn個の並列乗算ブロックを構成す
る乗算器と拡張器との乗数入力端子に接続し、mビット
の被乗数はn個の並列乗算ブロックを構成する各桁毎の
乗算器の被乗数入力端子に接続し、mビット目の被乗数
はn個の並列乗算ブロックを構成する拡張器の被乗数入
力端子に接続することを特徴とする。In order to achieve the above object, the parallel multiplier of the present invention has n parallel multiplication blocks which are shifted by one digit in the direction of the most significant digit. Is composed of m number of multipliers and one extender at the most significant digit. The multiplier has a 2-input AND circuit for inputting the multiplicand and the multiplier, a multiplication result of the parallel multiplication block one above and a 2-input AND circuit. An adder circuit that inputs the carry output from the lower digit of the same parallel multiplication block and the carry output to the upper digit of the same parallel multiplication block and the multiplication result to the next lower parallel multiplication block. And the expander receives as inputs the two-input AND circuit that receives the multiplicand input and the multiplier input, the output of the two-input AND circuit and the multiplication result of the parallel multiplication block one above, and one below Outputs the multiplication result to the parallel multiplication block A 2-input OR circuit is used, and an n-bit multiplier is connected to the multiplier input terminals of a multiplier and an expander that form n parallel multiplication blocks, respectively, and an m-bit multiplicand is n parallel multiplication blocks. It is characterized in that it is connected to the multiplicand input terminal of the multiplier for each digit that constitutes it, and the m-th multiplicand is connected to the multiplicand input terminal of the extender that constitutes the n parallel multiplication blocks.
【0022】[0022]
【作用】本発明の並列乗算器は、被乗数がmビットの正
の数で、乗数がnビットの正の数を入力するか、被乗数
がmビットの負の数で、乗数がnビットの正の数を入力
すると、各並列乗算ブロックでmビットの被乗数に乗数
の各ビットを乗算した乗算結果を出力し、その乗算結果
を各並列乗算ブロックの加算器で加算することで(m+
n)ビットの出力を得ることができる。In the parallel multiplier of the present invention, the multiplicand is a positive m-bit number and the multiplier is an n-bit positive number, or the multiplicand is a negative m-bit number and the multiplier is an n-bit positive number. When the number of is input, the multiplication result obtained by multiplying the m-bit multiplicand by each bit of the multiplier in each parallel multiplication block is output, and the multiplication result is added by the adder of each parallel multiplication block (m +
n) bits of output can be obtained.
【0023】また本発明の並列乗算器は、(m×n)個
の乗算器と、n個の拡張器とだけで構成することが可能
であり、回路規模を大幅に削減することができる。Further, the parallel multiplier of the present invention can be composed of only (m × n) multipliers and n expanders, and the circuit scale can be greatly reduced.
【0024】[0024]
【実施例】本発明の並列乗算器は、被乗数が正の数値
で、乗数が正の数値の場合と、被乗数が負の数値で乗数
が正の数値の場合の時に用いる並列乗算器である。BEST MODE FOR CARRYING OUT THE INVENTION The parallel multiplier of the present invention is a parallel multiplier used when the multiplicand has a positive numerical value and when the multiplicand has a negative numerical value and when the multiplicand has a negative numerical value and the multiplier has a positive numerical value.
【0025】図1は本発明の実施例における並列乗算器
の構成を示す回路図であり、5ビットの被乗数×5ビッ
トの乗数の並列乗算器を示している。ここで5ビットの
被乗数は最上位桁をX4で表し、最下位桁をX0で表し
ている。また5ビットの乗数は最上位桁をY4で表し、
最下位桁をY0で表している。さらに10ビットの乗算
結果は最上位桁をS9で表し、最下位桁をS0で表して
いる。FIG. 1 is a circuit diagram showing a configuration of a parallel multiplier according to an embodiment of the present invention, showing a parallel multiplier having a multiplicand of 5 bits and a multiplier of 5 bits. In the 5-bit multiplicand, the most significant digit is represented by X4 and the least significant digit is represented by X0. Also, for the 5-bit multiplier, the most significant digit is represented by Y4,
The lowest digit is represented by Y0. Further, in the 10-bit multiplication result, the most significant digit is represented by S9, and the least significant digit is represented by S0.
【0026】図1に示す本発明の並列乗算器は、5つの
並列乗算ブロック100、101、102、103、1
04とで構成し、第1の並列乗算ブロック100は5つ
の第2の乗算器131と1つの拡張器140とで構成
し、5つの第2の乗算器131は最下位桁から5桁分設
け、拡張器140は最上位桁に設けている。The parallel multiplier of the present invention shown in FIG. 1 has five parallel multiplication blocks 100, 101, 102, 103, and 1.
04, the first parallel multiplication block 100 is composed of five second multipliers 131 and one extender 140, and the five second multipliers 131 are provided for five digits from the least significant digit. The extender 140 is provided at the most significant digit.
【0027】第2の並列乗算ブロック101から第5の
並列乗算ブロック104は、4つの第1の乗算器130
と1つの第3の乗算器132と1つの拡張器140とで
構成し、第3の乗算器132は最下位桁に設け、4つの
第1の乗算器130は2桁目から4桁分設け、拡張器1
40は最上位桁に設けている。The second parallel multiplication block 101 to the fifth parallel multiplication block 104 include four first multipliers 130.
And one third multiplier 132 and one expander 140, the third multiplier 132 is provided in the least significant digit, and the four first multipliers 130 are provided for the second to fourth digits. , Extender 1
40 is provided in the most significant digit.
【0028】上記記載の第1の乗算器130は、乗数入
力端子と被乗数入力端子と乗算結果入力端子と桁上げ入
力端子との4つの入力端子と、乗算結果出力端子と桁上
げ出力端子との2つの出力端子とを設けている。The first multiplier 130 described above has four input terminals, a multiplier input terminal, a multiplicand input terminal, a multiplication result input terminal and a carry input terminal, and a multiplication result output terminal and a carry output terminal. Two output terminals are provided.
【0029】また第2の乗算器131は、乗数入力端子
と被乗数入力端子との2つの入力端子と、乗算結果出力
端子の1つの出力端子を設けている。The second multiplier 131 is provided with two input terminals, a multiplier input terminal and a multiplicand input terminal, and one output terminal, which is a multiplication result output terminal.
【0030】また第3の乗算器132は、乗数入力端子
と被乗数入力端子と乗算結果入力端子との3つの入力端
子と、乗算結果出力端子と桁上げ出力端子との2つの出
力端子とを設けている。The third multiplier 132 has three input terminals, a multiplier input terminal, a multiplicand input terminal and a multiplication result input terminal, and two output terminals, a multiplication result output terminal and a carry output terminal. ing.
【0031】さらに拡張器140は、乗数入力端子と被
乗数入力端子と乗算結果入力端子との3つの入力端子
と、乗算結果出力端子の1つの出力端子とを設けてい
る。Further, the extender 140 is provided with three input terminals of a multiplier input terminal, a multiplicand input terminal and a multiplication result input terminal, and one output terminal of the multiplication result output terminal.
【0032】最下位桁の乗数Y0は、第1の並列乗算ブ
ロック100を構成する5つの第2の乗算器131と、
拡張器140との乗数入力端子に接続し、2桁目の乗数
Y1は、第2の並列乗算ブロック101を構成する4つ
の第1の乗算器130と、第3の乗算器132と、拡張
器140との乗数入力端子に接続している。The multiplier Y0 of the least significant digit is composed of five second multipliers 131 constituting the first parallel multiplication block 100,
The second digit multiplier Y1 is connected to the multiplier input terminal with the expander 140, and the four first multipliers 130, the third multiplier 132, and the expander that form the second parallel multiplication block 101 It is connected to the multiplier input terminal with 140.
【0033】また3桁目から5桁目の乗数Y2、Y3、
Y4は、2桁目の乗数Y1と同様に、第3の並列乗算ブ
ロック102から第5の並列乗算ブロック104を構成
する4つの第1の乗算器130と、第3の乗算器132
と、拡張器140との乗数入力端子に接続している。The multipliers Y2, Y3, from the third digit to the fifth digit,
Y4 is, like the multiplier Y1 in the second digit, four first multipliers 130 and a third multiplier 132 that form the third parallel multiplication block 102 to the fifth parallel multiplication block 104.
Is connected to the multiplier input terminal of the expansion device 140.
【0034】最下位桁の被乗数X0は、第1の並列乗算
ブロック100を構成する最下位桁の第2の乗算器13
1と、第2の並列乗算ブロック101から第5の並列乗
算ブロック104を構成する最下位桁の第3の乗算器1
32との被乗数入力端子に接続している。The multiplicand X0 of the least significant digit is used as the second multiplier 13 of the least significant digit which constitutes the first parallel multiplication block 100.
1 and the third multiplier 1 of the least significant digit forming the second parallel multiplication block 101 to the fifth parallel multiplication block 104
32 is connected to the multiplicand input terminal.
【0035】2桁目の被乗数X1は、第1の並列乗算ブ
ロック100を構成する2桁目の第2の乗算器131
と、第2の並列乗算ブロック101から第5の並列乗算
ブロック104を構成する2桁目の第1の乗算器130
との被乗数入力端子に接続している。The multiplicand X1 at the second digit is used as the second multiplier 131 at the second digit constituting the first parallel multiplication block 100.
And the first multiplier 130 of the second digit which constitutes the second parallel multiplication block 101 to the fifth parallel multiplication block 104.
It is connected to the multiplicand input terminals of and.
【0036】3桁目と4桁目の被乗数X2、X3は、2
桁目の被乗数X1と同様に、第1の並列乗算ブロック1
00を構成する3桁目と4桁目の第2の乗算器131
と、第2の並列乗算ブロック101から第5の並列乗算
ブロック104を構成する3桁目と4桁目の第1の乗算
器130との被乗数入力端子に接続している。The multiplicands X2 and X3 at the third and fourth digits are 2
Similar to the multiplicand X1 in the first digit, the first parallel multiplication block 1
Second multiplier 131 of the third digit and the fourth digit constituting 00
Are connected to the multiplicand input terminals of the third and fourth digit first multipliers 130 that form the second parallel multiplication block 101 to the fifth parallel multiplication block 104.
【0037】5桁目の被乗数X4は、第1の並列乗算ブ
ロック100を構成する5桁目の第2の乗算器131と
最上位桁の拡張器140との被乗数入力端子と、第2の
並列乗算ブロック101から第5の並列乗算ブロック1
04を構成する5桁目の第1の乗算器130と最上位桁
の拡張器140との被乗数入力端子に接続している。The multiplicand X4 of the fifth digit is the multiplicand input terminal of the second multiplier 131 of the fifth digit and the expander 140 of the most significant digit forming the first parallel multiplication block 100, and the second parallel. From the multiplication block 101 to the fifth parallel multiplication block 1
It is connected to the multiplicand input terminals of the first multiplier 130 of the fifth digit and the expander 140 of the most significant digit constituting 04.
【0038】また、それぞれの並列乗算ブロック10
0、101、102、103、104は1桁づつ最上位
桁方向にずれて接続している。In addition, each parallel multiplication block 10
The numbers 0, 101, 102, 103, and 104 are shifted by one digit in the highest digit direction and connected.
【0039】具体的には、第1の並列乗算ブロック10
0を構成する最下位桁の第2の乗算器131の乗算結果
出力端子は並列乗算器の最下位桁の出力S0であり、第
1の並列乗算ブロック100を構成する2桁目の第2の
乗算器131の乗算結果出力端子は第2の並列乗算ブロ
ック101を構成する最下位桁の第3の乗算器132の
乗算結果入力端子に接続している。Specifically, the first parallel multiplication block 10
The multiplication result output terminal of the second multiplier 131 of the least significant digit which constitutes 0 is the output S0 of the least significant digit of the parallel multiplier, and the second digit of the second digit which constitutes the first parallel multiplication block 100. The multiplication result output terminal of the multiplier 131 is connected to the multiplication result input terminal of the third multiplier 132 of the least significant digit forming the second parallel multiplication block 101.
【0040】同様に、第1の並列乗算ブロック100を
構成する3桁目から5桁目までの第2の乗算器131の
乗算結果出力端子は第2の並列乗算ブロック101を構
成する2桁目から4桁目までの第3の乗算器132の乗
算結果入力端子に接続している。Similarly, the multiplication result output terminals of the second to third digits of the second multiplier 131 constituting the first parallel multiplication block 100 are the second digits constituting the second parallel multiplication block 101. Are connected to the multiplication result input terminals of the third multiplier 132 up to the fourth digit.
【0041】また、第1の並列乗算ブロック100を構
成する最上位桁の拡張器140の乗算結果出力端子は、
第2の並列乗算ブロック101を構成する5桁目の第3
の乗算器132と最上位桁の拡張器140との乗算結果
入力端子に接続している。Further, the multiplication result output terminal of the most significant digit expander 140 constituting the first parallel multiplication block 100 is
Third digit of the fifth digit configuring the second parallel multiplication block 101
Is connected to the multiplication result input terminal of the multiplier 132 of FIG.
【0042】また第2の並列乗算ブロック101から第
4の並列乗算ブロック103の最下位桁の乗算結果出力
端子は、並列乗算器の2桁目から4桁目の出力S1、S
2、S3となり、第2の並列乗算ブロック101から第
4の並列乗算ブロック103の2桁目から最上位桁の乗
算結果出力端子は、第3の並列乗算ブロック102から
第5の並列乗算ブロック104の最下位桁から最上位桁
の乗算結果入力端子に接続している。Further, the multiplication result output terminals of the lowest digit of the second parallel multiplication block 101 to the fourth parallel multiplication block 103 are outputs S1 and S of the second to fourth digits of the parallel multiplier.
2 and S3, and the multiplication result output terminals from the second digit to the highest digit of the second parallel multiplication block 101 to the fourth parallel multiplication block 103 are from the third parallel multiplication block 102 to the fifth parallel multiplication block 104. It is connected to the multiplication result input terminal of the least significant digit to the most significant digit.
【0043】さらに第5の並列乗算ブロック104の最
下位桁から最上位桁の乗算結果出力端子は、並列乗算器
の5桁目から10桁目の出力S4、S5、S6、S7、
S8、S9となっている。Further, the multiplication result output terminals of the least significant digit to the most significant digit of the fifth parallel multiplication block 104 are the outputs S4, S5, S6, S7 from the fifth digit to the tenth digit of the parallel multiplier.
They are S8 and S9.
【0044】図7は本発明の並列乗算器を構成する第1
の乗算器の構成を示すブロックと論理式との図であり、
図7(a)は第1の乗算器の構成を示すブロック図を示
し、図7(b)は第1の乗算器の論理式の図である。FIG. 7 shows a first embodiment of the parallel multiplier of the present invention.
It is a diagram of a block and a logical expression showing the configuration of the multiplier of,
FIG. 7A is a block diagram showing the configuration of the first multiplier, and FIG. 7B is a diagram of the logical expression of the first multiplier.
【0045】図7(a)に示す第1の乗算器のブロック
図は、被乗数入力端子Xと乗数入力端子Yとが入力する
2入力アンド回路と、乗算結果入力端子SIと2入力ア
ンド回路の出力端子Zと桁上げ入力端子CIとが入力
し、桁上げ出力端子COと乗算結果出力端子SOとを出
力する加算回路とで構成している。The block diagram of the first multiplier shown in FIG. 7A is of a 2-input AND circuit to which the multiplicand input terminal X and the multiplier input terminal Y are input, and a multiplication result input terminal SI and a 2-input AND circuit. The adder circuit receives the output terminal Z and the carry input terminal CI, and outputs the carry output terminal CO and the multiplication result output terminal SO.
【0046】また図7(b)に示す第1の乗算器の論理
式の図は、2入力アンド回路の出力端子Zと乗算結果入
力端子SIと桁上げ入力端子CIとの入力状態によっ
て、乗算結果出力端子SOと桁上げ出力端子COとの出
力状態を示している。Further, the diagram of the logical expression of the first multiplier shown in FIG. 7B shows that the multiplication is performed by the input states of the output terminal Z of the 2-input AND circuit, the multiplication result input terminal SI and the carry input terminal CI. The output states of the result output terminal SO and the carry output terminal CO are shown.
【0047】図5は本発明の並列乗算器を構成する第2
の乗算器の構成を示す回路と論理式との図であり、図5
(a)は第2の乗算器の構成を示す回路図を示し、図5
(b)は第2の乗算器の論理式の図である。FIG. 5 shows a second embodiment of the parallel multiplier of the present invention.
5 is a diagram showing a circuit and a logical expression showing the configuration of the multiplier of FIG.
FIG. 5A is a circuit diagram showing the configuration of the second multiplier, and FIG.
(B) is a diagram of a logical expression of the second multiplier.
【0048】図5(a)に示す第2の乗算器の回路図
は、被乗数入力端子Xと乗数入力端子Yとを入力とし、
乗算結果出力端子SO出力とする2入力アンド回路であ
り、図5(b)に示す第2の乗算器は2入力アンド回路
の論理式の図である。In the circuit diagram of the second multiplier shown in FIG. 5A, the multiplicand input terminal X and the multiplier input terminal Y are input,
FIG. 5B is a logical formula of a 2-input AND circuit, which is a 2-input AND circuit that outputs the multiplication result output terminal SO.
【0049】図8は本発明の並列乗算器を構成する第3
の乗算器の構成を示すブロックと論理式との図であり、
図8(a)は第3の乗算器の構成を示すブロック図を示
し、図8(b)は第3の乗算器の論理式の図である。FIG. 8 shows a third embodiment of the parallel multiplier of the present invention.
It is a diagram of a block and a logical expression showing the configuration of the multiplier of,
FIG. 8A is a block diagram showing the configuration of the third multiplier, and FIG. 8B is a diagram of the logical expression of the third multiplier.
【0050】図8(a)に示す第3の乗算器のブロック
図は、被乗数入力端子Xと乗数入力端子Yとが入力する
2入力アンド回路と、乗算結果入力端子SIと2入力ア
ンド回路の出力端子Zとが入力し、桁上げ出力端子CO
と乗算結果出力端子SOとを出力する加算回路とで構成
している。The block diagram of the third multiplier shown in FIG. 8 (a) is of a 2-input AND circuit to which the multiplicand input terminal X and the multiplier input terminal Y are input, and a multiplication result input terminal SI and a 2-input AND circuit. Output terminal Z inputs and carry output terminal CO
And an addition circuit that outputs a multiplication result output terminal SO.
【0051】また図8(b)に示す第3の乗算器の論理
式の図は、2入力アンド回路の出力端子Zと乗算結果入
力端子SIとの入力状態によって、乗算結果出力端子S
Oと桁上げ出力端子COとの出力状態を示している。The logical expression of the third multiplier shown in FIG. 8B is obtained by multiplying the multiplication result output terminal S by the input states of the output terminal Z of the 2-input AND circuit and the multiplication result input terminal SI.
The output states of O and the carry output terminal CO are shown.
【0052】図3は本発明の並列乗算器を構成する拡張
器の構成を示す回路と論理式の図である。図3(a)は
拡張器の回路構成を示す回路図であり、図3(b)は拡
張器の論理式を示す図である。FIG. 3 is a diagram of a circuit and a logical expression showing the configuration of the extender which constitutes the parallel multiplier of the present invention. 3A is a circuit diagram showing a circuit configuration of the extender, and FIG. 3B is a diagram showing a logical expression of the extender.
【0053】図3(a)に示す拡張器は、被乗数入力端
子Xと乗数入力端子Yとを入力とする2入力アンド回路
と、2入力アンド回路の出力端子と乗算結果入力端子S
Iとを入力とし、乗算結果出力端子SOを出力する2入
力オア回路とで構成している。The extender shown in FIG. 3 (a) has a 2-input AND circuit which inputs the multiplicand input terminal X and the multiplier input terminal Y, an output terminal of the 2-input AND circuit and a multiplication result input terminal S.
And a two-input OR circuit which inputs I and I and outputs a multiplication result output terminal SO.
【0054】図3(b)は拡張器の論理式を表し、被乗
数入力端子Xと乗数入力端子Yとの両方が”1”または
乗算結果入力端子SIが”1”の時に、乗算結果出力端
子SOに”1”を出力するようになっている。FIG. 3B shows the logical expression of the extender. When both the multiplicand input terminal X and the multiplier input terminal Y are "1" or the multiplication result input terminal SI is "1", the multiplication result output terminal is shown. "1" is output to SO.
【0055】つぎに、具体的な数値を用いて本発明の並
列乗算器の演算を以下にする。Next, the operation of the parallel multiplier of the present invention will be described below using specific numerical values.
【0056】図2は本発明の実施例における並列乗算器
の演算原理を説明する図である。図2(a)は5ビット
の正の数値の被乗数×5ビットの正の数値の乗数の演算
原理の例を表し、図2(b)は5ビットの負の数値の被
乗数×5ビットの正の数値の乗数の演算原理の例を表わ
している。FIG. 2 is a diagram for explaining the operation principle of the parallel multiplier in the embodiment of the present invention. FIG. 2A shows an example of the operation principle of a 5-bit positive multiplicand × 5-bit positive numeric multiplier, and FIG. 2B shows a 5-bit negative multiplicand × 5-bit positive multiplicand. It represents an example of the calculation principle of the multiplier of the numerical value of.
【0057】ディジタル値の乗算は、入力する被乗数と
乗数とを2進数で表現し、被乗数または乗数が負の数で
ある場合は、2の補数で表現して取り扱うことが一般的
である。2の補数は2進数で表す”1”あるいは”0”
の各桁を、”1”ならば”0”にし、”0”ならば”
1”にして、”1”を減算して得られる。また被乗数と
乗数との最上位ビットは符号と見なして、最上位ビット
が”0”ならば正の数、”1”ならば負の数として表
す。In the multiplication of digital values, the input multiplicand and multiplier are generally represented by binary numbers, and when the multiplicand or multiplier is a negative number, it is generally represented by two's complement. 2's complement is represented by a binary number "1" or "0"
If each digit of "1" is "0", it is "0".
It is obtained by subtracting "1" from "1". The most significant bit of the multiplicand and the multiplier is regarded as a sign, and if the most significant bit is "0", it is a positive number, and if "1", it is a negative number. Expressed as a number.
【0058】まず、図2(a)に示す5ビットの正の数
値の被乗数×5ビットの正の数値の乗数の演算原理を説
明する。図2(a)に示す5ビットの正の被乗数201
と5ビットの正の乗数202とは十進で示すとそれぞれ
プラス3とプラス2とを表している。First, the calculation principle of the 5-bit positive multiplicand × 5-bit positive numeric multiplier shown in FIG. 2A will be described. The 5-bit positive multiplicand 201 shown in FIG.
And the 5-bit positive multiplier 202 represent plus 3 and plus 2, respectively, in decimal.
【0059】本発明の実施例における乗算は以下に示す
方法で行う。まず、乗数202の最下位桁と被乗数20
1とを図1に示す第1の並列乗算ブロック100で演算
して第1の部分積205を得る。この時、第1の部分積
205の乗算結果は正であるので、第1の部分積205
の最上位桁210は”0”になる。The multiplication in the embodiment of the present invention is performed by the following method. First, the least significant digit of the multiplier 202 and the multiplicand 20
1 and 1 are calculated in the first parallel multiplication block 100 shown in FIG. 1 to obtain a first partial product 205. At this time, since the multiplication result of the first partial product 205 is positive, the first partial product 205 is
The most significant digit 210 of is 0.
【0060】つぎに、乗数202の桁を最上位桁の方向
に1ビットづつずらしながら、同様に被乗算201と図
1に示す第2の並列乗算ブロック101から第5の並列
乗算ブロック104で演算して第2の部分積206から
第5の部分積209を順に得る。さらに第2の部分積2
06から第5の部分積209の乗算結果も正であるの
で、第2の部分積206から第5の部分積209の最上
位桁211〜214は”0”になる。Next, while shifting the digit of the multiplier 202 by 1 bit in the direction of the most significant digit, similarly, the multiplication 201 and the second parallel multiplication block 101 to the fifth parallel multiplication block 104 shown in FIG. Then, the second partial product 206 to the fifth partial product 209 are sequentially obtained. Furthermore, the second partial product 2
Since the multiplication result of 06 to the fifth partial product 209 is also positive, the most significant digits 211 to 214 of the second partial product 206 to the fifth partial product 209 are “0”.
【0061】この際、第2の部分積206から第5の部
分積209は1桁づつ最上位桁方向にずらして配置して
あり、その結果、図2(a)に示す空白部217が発生
し、本発明の実施例ではこの空白部217には全て”
0”を埋めることとする。At this time, the second partial product 206 to the fifth partial product 209 are arranged so as to be shifted by one digit in the most significant digit direction, and as a result, a blank portion 217 shown in FIG. 2A is generated. However, in the embodiment of the present invention, all of the blank area 217 has "
0 "is filled.
【0062】そして、全ての部分積205〜209を得
た後、各桁の加算は一つ上の部分積とその桁の部分積と
一つ右側からの桁上がりを加えることで加算結果203
を得て、十進数で示すとプラス6となる。After obtaining all the partial products 205 to 209, the addition of each digit is performed by adding the partial product one level above, the partial product of that digit, and the carry from the right side to the addition result 203.
When obtained, it becomes plus 6 when expressed in decimal.
【0063】つぎに、図2(b)に示す5ビットの負の
数値の被乗数×5ビットの正の数値の乗数の演算原理を
説明する。負の被乗数201は2の補数で表し、5ビッ
トの負の被乗数201と5ビットの正の乗数202とは
十進数で示すとそれぞれマイナス3とプラス2とを表し
ている。Next, the principle of operation of the multiplicand of a 5-bit negative numerical value × the multiplier of a 5-bit positive numerical value shown in FIG. 2B will be described. The negative multiplicand 201 is represented by a two's complement, and the 5-bit negative multiplicand 201 and the 5-bit positive multiplicand 202 represent minus 3 and plus 2, respectively, as decimal numbers.
【0064】正×正の演算に習い、乗数202の最下位
桁と被乗数201とを図1に示す第1の並列乗算ブロッ
ク100で演算して第1の部分積205を得る。この
時、第1の部分積205の乗算結果は正であるので、第
1の部分積205の最上位桁210は”0”になる。Learning the positive × positive operation, the least significant digit of the multiplier 202 and the multiplicand 201 are operated in the first parallel multiplication block 100 shown in FIG. 1 to obtain the first partial product 205. At this time, since the multiplication result of the first partial product 205 is positive, the most significant digit 210 of the first partial product 205 becomes "0".
【0065】つぎに、正×正の演算の場合に習い、乗数
202の桁を最上位桁に1ビットづつずらしながら、同
様に被乗算201と図1に示す第2の並列乗算ブロック
101から第5の並列乗算ブロック104で演算して第
2の部分積206から第5の部分積209を順に得る。
第2の部分積206の最上位桁211は、図3に示す拡
張器の論理式から明らかなように”1”になる。Next, learning in the case of positive × positive operation, while shifting the digit of the multiplier 202 by one bit to the most significant digit, similarly, the multiplicand 201 and the second parallel multiplication block 101 shown in FIG. The parallel multiplication block 104 of 5 obtains the second partial product 206 to the fifth partial product 209 in order.
The most significant digit 211 of the second partial product 206 becomes "1" as is clear from the logical expression of the expander shown in FIG.
【0066】第3の部分積207から第5の部分積20
9はそれぞれ正の数値であるが、第2の部分積206の
最上位桁211が”1”であることから、第3の部分積
207から第5の部分積209の最上位桁212、21
3、214は、図3に示す拡張器の論理式から明らかな
ように”1”になる。From the third partial product 207 to the fifth partial product 20
9 is a positive numerical value, but since the most significant digit 211 of the second partial product 206 is "1", the most significant digits 212, 21 of the third partial product 207 to the fifth partial product 209 are
3, 214 becomes "1" as is apparent from the logical expression of the extender shown in FIG.
【0067】この際、第2の部分積206から第5の部
分積209は1桁づつ最上位桁方向にずらして配置して
あり、その結果、図2(b)に示す空白部217が発生
し、本発明の実施例ではこの空白部217には全て”
0”を埋めることとする。At this time, the second partial product 206 to the fifth partial product 209 are arranged so as to be shifted by one digit in the direction of the most significant digit, and as a result, a blank portion 217 shown in FIG. 2B is generated. However, in the embodiment of the present invention, all of the blank area 217 has "
0 "is filled.
【0068】そして、全ての部分積205〜209を得
た後、各桁の加算は一つ上の部分積とその桁の部分積と
一つ右側からの桁上がりを加えることで加算結果203
を得て、十進数で示すとマイナス6となる。After obtaining all the partial products 205 to 209, the addition of each digit is performed by adding the partial product one level above, the partial product of that digit, and the carry from the right side to the addition result 203.
When obtained, the decimal number is minus 6.
【0069】また、各部分積205〜209の最上位桁
210〜214は、各部分積205〜209をそれぞれ
順に加算する場合、加算の結果一つ右の桁からの桁上が
りが生じても図1に示す拡張器140内では桁上げしな
い構成になっている。In addition, when the partial products 205 to 209 are sequentially added, the most significant digits 210 to 214 of the partial products 205 to 209 are calculated even if the carry from the digit to the right of one occurs as a result of the addition. In the extender 140 shown in FIG. 1, the carry is not carried.
【0070】さらに具体的に説明すると、第1の部分積
205と第2の部分積206との加算で、加算の結果、
図1に示す第2の並列乗算ブロック101の拡張器14
0には一つ右の桁から桁上がり出力が接続していないた
め、拡張器140内では一つ右の桁から桁上がりの影響
を受けない。More specifically, by adding the first partial product 205 and the second partial product 206, the result of the addition is:
The extender 14 of the second parallel multiplication block 101 shown in FIG.
Since the carry output from the right-hand digit is not connected to 0, the carry from the right-hand digit is not affected in the extender 140.
【0071】本発明の実施例における並列乗算器では、
第1の乗算器130と第2の乗算器131と第3の乗算
器132とを別々の乗算器で構成しているが、全ての乗
算器を第1の乗算器130で構成して良いことは明らか
である。In the parallel multiplier according to the embodiment of the present invention,
Although the first multiplier 130, the second multiplier 131, and the third multiplier 132 are configured by different multipliers, all the multipliers may be configured by the first multiplier 130. Is clear.
【0072】上記説明から明らかなように、本発明の並
列乗算器は被乗数のビット数をmビットとし、乗数のビ
ット数をnビットとすると、並列乗算器をは(m×n)
ビット分の乗算器と、nビット分の拡張器とで構成する
ことができる。As is apparent from the above description, in the parallel multiplier of the present invention, when the number of bits of the multiplicand is m bits and the number of bits of the multiplier is n bits, the parallel multiplier has (m × n)
It can be composed of a multiplier for bits and an extender for n bits.
【0073】[0073]
【発明の効果】本発明の並列乗算器によれば、正の数値
の被乗数と正の数値の乗数との並列乗算と、負の数値の
被乗数と正の数値の乗数との並列乗算とを行う場合に限
り、並列乗算器を構成する乗算器を大幅に削減すること
ができ、半導体集積回路などにする場合に面積を大幅に
縮小することができる。According to the parallel multiplier of the present invention, a parallel multiplication of a multiplicand of a positive numerical value and a multiplier of a positive numerical value and a parallel multiplication of a multiplicand of a negative numerical value and a multiplier of a positive numerical value are performed. Only in such a case, the number of multipliers forming the parallel multiplier can be significantly reduced, and the area can be significantly reduced in the case of a semiconductor integrated circuit or the like.
【図1】本発明の実施例における並列乗算器の構成を示
す回路図である。FIG. 1 is a circuit diagram showing a configuration of a parallel multiplier according to an embodiment of the present invention.
【図2】本発明の実施例における並列乗算器の演算原理
を説明する図である。FIG. 2 is a diagram illustrating a calculation principle of a parallel multiplier according to the embodiment of the present invention.
【図3】本発明の並列乗算器を構成する拡張器の構成を
示す回路と論理式の図である。FIG. 3 is a diagram of a circuit and a logical expression showing a configuration of an extender that constitutes a parallel multiplier of the present invention.
【図4】従来例の並列乗算器の演算原理を説明する図で
ある。FIG. 4 is a diagram illustrating a calculation principle of a conventional parallel multiplier.
【図5】本発明の並列乗算器を構成する第2の乗算器の
構成を示す回路と論理式との図である。FIG. 5 is a diagram showing a circuit and a logical expression showing a configuration of a second multiplier constituting the parallel multiplier of the present invention.
【図6】従来例の全加算器の論理を示す図である。FIG. 6 is a diagram showing the logic of a conventional full adder.
【図7】本発明の並列乗算器を構成する第1の乗算器の
構成を示すブロックと論理式との図である。FIG. 7 is a block diagram and a logical expression showing a configuration of a first multiplier constituting the parallel multiplier of the present invention.
【図8】本発明の並列乗算器を構成する第3の乗算器の
構成を示すブロックと論理式との図である。FIG. 8 is a block diagram and a logical expression showing a configuration of a third multiplier constituting the parallel multiplier of the present invention.
100 第1の並列乗算ブロック 101 第2の並列乗算ブロック 102 第3の並列乗算ブロック 103 第4の並列乗算ブロック 130 第1の乗算器 131 第2の乗算器 132 第3の乗算器 140 拡張器 100 First Parallel Multiplying Block 101 Second Parallel Multiplying Block 102 Third Parallel Multiplying Block 103 Fourth Parallel Multiplying Block 130 First Multiplier 131 Second Multiplier 132 Third Multiplier 140 Expander
Claims (3)
n個の並列乗算ブロックを有し、それぞれの並列乗算ブ
ロックはm個の乗算器と最上位桁に1つ拡張器とで構成
し、乗算器は被乗数と乗数とを入力する2入力アンド回
路と、一つ上の並列乗算ブロックの乗算結果と2入力ア
ンド回路の出力と同じ並列乗算ブロックの下位桁からの
桁上げ入力とを入力し、同じ並列乗算ブロックの上位桁
への桁上げ出力と一つ下の並列乗算ブロックへ乗算結果
を出力する加算回路とで構成し、拡張器は被乗数入力と
乗数入力とを入力とする2入力アンド回路と、2入力ア
ンド回路の出力と一つ上の並列乗算ブロックの乗算結果
とを入力とし、一つ下の並列乗算ブロックへ乗算結果を
出力する2入力オア回路とで構成することを特徴とする
並列乗算回路。1. A parallel multiplication block having n number of parallel multiplication blocks, which are arranged by shifting one digit toward the most significant digit, each parallel multiplication block being composed of m multipliers and one extender for the highest digit. Then, the multiplier has a 2-input AND circuit for inputting the multiplicand and the multiplier, a multiplication result of the upper parallel multiplication block and a carry input from the lower digit of the same parallel multiplication block as the output of the 2-input AND circuit. It is composed of a carry output to the upper digit of the same parallel multiplication block and an adder circuit to output the multiplication result to the parallel multiplication block one below, and the expander receives the multiplicand input and the multiplier input as input 2. An input AND circuit, a 2-input OR circuit which inputs the output of the 2-input AND circuit and the multiplication result of the parallel multiplication block one above and outputs the multiplication result to the parallel multiplication block one below. Characteristic parallel multiplication circuit.
n個の並列乗算ブロックを有し、それぞれの並列乗算ブ
ロックはm個の乗算器と最上位桁に1つ拡張器とで構成
し、乗算器は被乗数と乗数とを入力する2入力アンド回
路と、一つ上の並列乗算ブロックの乗算結果と2入力ア
ンド回路の出力と同じ並列乗算ブロックの下位桁からの
桁上げ入力とを入力し、同じ並列乗算ブロックの上位桁
への桁上げ出力と一つ下の並列乗算ブロックへ乗算結果
を出力する加算回路とで構成し、拡張器は被乗数入力と
乗数入力とを入力とする2入力アンド回路と、2入力ア
ンド回路の出力と一つ上の並列乗算ブロックの乗算結果
とを入力とし、一つ下の並列乗算ブロックへ乗算結果を
出力する2入力オア回路とで構成し、nビットの乗数は
それぞれn個の並列乗算ブロックを構成する乗算器と拡
張器との乗数入力端子に接続し、mビットの被乗数はn
個の並列乗算ブロックを構成する各桁毎の乗算器の被乗
数入力端子に接続し、mビット目の被乗数はn個の並列
乗算ブロックを構成する拡張器の被乗数入力端子に接続
することを特徴とする並列乗算回路。2. An n number of parallel multiplication blocks arranged one by one in the most significant digit direction, each parallel multiplication block being composed of m number of multipliers and one extender for the most significant digit. Then, the multiplier has a 2-input AND circuit for inputting the multiplicand and the multiplier, a multiplication result of the upper parallel multiplication block and a carry input from the lower digit of the same parallel multiplication block as the output of the 2-input AND circuit. It is composed of a carry output to the upper digit of the same parallel multiplication block and an adder circuit to output the multiplication result to the parallel multiplication block one below, and the expander receives the multiplicand input and the multiplier input as input 2. An input AND circuit, a 2-input OR circuit which receives the output of the 2-input AND circuit and the multiplication result of the parallel multiplication block one above and outputs the multiplication result to the parallel multiplication block one below, and n Bit multiplier is n in parallel It is connected to the multiplier input terminals of the multiplier and the expander which form the multiplication block, and the m-bit multiplicand is n.
Connected to the multiplicand input terminal of the multiplier for each digit forming the parallel multiplication blocks, and the multiplicand at the m-th bit is connected to the multiplicand input terminal of the extender forming the n parallel multiplication blocks. Parallel multiplication circuit.
n個の並列乗算ブロックを有し、それぞれの並列乗算ブ
ロックはm個の乗算器と最上位桁に1つ拡張器とで構成
し、第1の並列乗算ブロックの乗算器は被乗数と乗数と
を入力する2入力アンド回路とで構成し、第2の並列乗
算ブロック以降の乗算器は被乗数と乗数とを入力する2
入力アンド回路と、一つ上の並列乗算ブロックの乗算結
果と2入力アンド回路の出力と同じ並列乗算ブロックの
下位桁からの桁上げ入力子とを入力し、同じ並列乗算ブ
ロックの上位桁への桁上げ出力と一つ下の並列乗算ブロ
ックへ乗算結果を出力する加算回路とで構成し、拡張器
は被乗数入力と乗数入力とを入力とする2入力アンド回
路と、2入力アンド回路の出力と一つ上の並列乗算ブロ
ックの乗算結果とを入力とし、一つ下の並列乗算ブロッ
クへ乗算結果を出力する2入力オア回路とで構成するこ
とを特徴とする並列乗算回路。3. An n number of parallel multiplication blocks arranged one digit at a time in the direction of the most significant digit, each parallel multiplication block being composed of m multipliers and one extender at the most significant digit. Then, the multiplier of the first parallel multiplication block is configured by a 2-input AND circuit that inputs the multiplicand and the multiplier, and the multipliers after the second parallel multiplication block input the multiplicand and the multiplier 2.
The input AND circuit, the multiplication result of the parallel multiplication block one above, and the carry input from the lower digit of the same parallel multiplication block as the output of the two input AND circuit are input to the upper digit of the same parallel multiplication block. A carry output and an adder circuit for outputting the multiplication result to the parallel multiplication block one level below, and the extender has a 2-input AND circuit having a multiplicand input and a multiplier input as inputs, and an output of the 2-input AND circuit. A parallel multiplication circuit comprising: a 2-input OR circuit which receives the multiplication result of the parallel multiplication block one above and outputs the multiplication result to the parallel multiplication block one below.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19028995A JPH0944340A (en) | 1995-07-26 | 1995-07-26 | Parallel multiplying circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19028995A JPH0944340A (en) | 1995-07-26 | 1995-07-26 | Parallel multiplying circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0944340A true JPH0944340A (en) | 1997-02-14 |
Family
ID=16255699
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19028995A Pending JPH0944340A (en) | 1995-07-26 | 1995-07-26 | Parallel multiplying circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0944340A (en) |
-
1995
- 1995-07-26 JP JP19028995A patent/JPH0944340A/en active Pending
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