JPH0936728A - Semiconductor memory - Google Patents
Semiconductor memoryInfo
- Publication number
- JPH0936728A JPH0936728A JP7185386A JP18538695A JPH0936728A JP H0936728 A JPH0936728 A JP H0936728A JP 7185386 A JP7185386 A JP 7185386A JP 18538695 A JP18538695 A JP 18538695A JP H0936728 A JPH0936728 A JP H0936728A
- Authority
- JP
- Japan
- Prior art keywords
- output terminal
- potential
- gate
- nmos
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体記憶装置、特に
DRAMに使用される出力バッファ回路に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to an output buffer circuit used in a DRAM.
【0002】[0002]
【従来の技術】従来の出力バッファ回路は、電源と出力
端子との間に接続された第1のNチャネル型MOSトラ
ンジスタ(以下NMOSという)と、接地と出力端子と
の間に接続された第2のNMOSとで構成される。この
出力バッファ回路の出力端子の電位は、第1および第2
のNMOSのゲートに印加される電位に対応して、ハイ
レベル、ロウレベルおよびハイインピーダンスの場合が
ある。2. Description of the Related Art A conventional output buffer circuit includes a first N-channel MOS transistor (hereinafter referred to as NMOS) connected between a power supply and an output terminal, and a first N-channel MOS transistor connected between ground and the output terminal. 2 NMOS. The potential of the output terminal of this output buffer circuit is
There are cases of high level, low level and high impedance corresponding to the potential applied to the gate of the NMOS.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、前記構
成の回路では、出力がハイインピーダンス状態である場
合に、出力端子に第1および第2のNMOSの閾値を越
える接地電位以下の電位が印加されると第1および第2
のNMOSが導通状態となり、電源および接地から出力
端子に大電流が流れ込む。このため、基板電位が高くな
り、メモリセルのホールドタイムが劣化するという問題
点があった。However, in the circuit having the above structure, when the output is in a high impedance state, a potential equal to or lower than the ground potential exceeding the thresholds of the first and second NMOSs is applied to the output terminal. And the first and second
The NMOS becomes conductive and a large current flows from the power supply and ground to the output terminal. Therefore, there is a problem that the substrate potential becomes high and the hold time of the memory cell is deteriorated.
【0004】[0004]
【問題点を解決するための手段】第1の発明の半導体記
憶装置は、第1の電位が印加された第1の電位ノード
と、第2の電位が印加された第2の電位ノードと、出力
端子と、第1および第2の入力端子と、前記第1の電位
ノードと前記出力端子との間に接続された第1のトラン
ジスタと、前記第2の電位ノードと前記出力端子との間
に接続された第2のトランジスタと、前記第1の入力端
子と前記第1のトランジスタのゲートとの間に接続され
た第1のインバータと、前記第2の入力端子と前記第2
のトランジスタのゲートとの間に接続された第2のイン
バータと、前記第1のトランジスタのゲートと前記出力
端子との間に接続され、そのゲートに前記第2の電位が
印加されている第3のトランジスタと、前記第2のトラ
ンジスタのゲートと前記出力端子との間に接続され、そ
のゲートに前記第2の電位が印加されている第4のトラ
ンジスタとを有する。A semiconductor memory device according to a first aspect of the present invention comprises a first potential node to which a first potential is applied, a second potential node to which a second potential is applied, and Between an output terminal, first and second input terminals, a first transistor connected between the first potential node and the output terminal, and between the second potential node and the output terminal A second transistor connected to the first input terminal, a first inverter connected between the first input terminal and the gate of the first transistor, the second input terminal and the second
A second inverter connected between the gate of the first transistor and the gate of the first transistor, and a third inverter connected between the gate of the first transistor and the output terminal, the second potential being applied to the gate. And a fourth transistor connected between the gate of the second transistor and the output terminal and having the gate to which the second potential is applied.
【0005】第2の発明は、第1の発明の半導体記憶装
置の前記第1および第2のインバータを、入力部、出力
部、電源電位ノード、接地電位ノード、前記電源電位ノ
ードと出力部との間に接続されたPチャネル型MOSト
ランジスタ、前記出力部に接続された抵抗と、前記抵抗
と前記接地電位ノードとの間に接続されたNチャネル型
MOSトランジスタとで構成した。According to a second aspect of the present invention, the semiconductor memory device of the first aspect includes the first and second inverters, an input section, an output section, a power supply potential node, a ground potential node, the power supply potential node and an output section. And a resistor connected to the output portion, and an N-channel MOS transistor connected between the resistor and the ground potential node.
【0006】第3の発明は、第1の発明の半導体記憶装
置に、さらに、前記第1のトランジスタのゲートと前記
出力端子との間に接続された第1の電荷蓄積手段と、前
記第2のトランジスタのゲートと前記出力端子との間に
接続された第2の電荷蓄積手段とを設けた。According to a third aspect of the present invention, there is provided the semiconductor memory device according to the first aspect, further comprising first charge storage means connected between the gate of the first transistor and the output terminal, and the second charge storage means. A second charge storage means connected between the gate of the transistor and the output terminal.
【0007】ここで、第1の電位ノードとは、例えば電
源で、第2の電位ノードとは、例えばグランドである。
また、電荷蓄積手段とは、例えばコンデンサである。Here, the first potential node is, for example, a power supply, and the second potential node is, for example, ground.
The charge storage means is, for example, a capacitor.
【0008】[0008]
【作用】前記回路構成では、前記第1のトランジスタの
ゲートと前記出力端子との間に接続され、そのゲートに
前記第2の電位が印加されている第3のトランジスタ
と、前記第2のトランジスタのゲートと前記出力端子と
の間に接続され、そのゲートに前記第2の電位が印加さ
れている第4のトランジスタとを設けたので、出力端子
に大電流が流れるのを防止できる。In the circuit configuration, the third transistor connected between the gate of the first transistor and the output terminal and having the second potential applied to the gate, and the second transistor. Since a fourth transistor connected between the gate of the above and the output terminal and having the second potential applied to the gate thereof is provided, a large current can be prevented from flowing to the output terminal.
【0009】また、前記第1および第2のインバータの
出力部とPチャネル型MOSトランジスタとの間に抵抗
を設けたので、出力端子に大電流が流れるのを防止でき
る。Further, since the resistor is provided between the output portions of the first and second inverters and the P-channel type MOS transistor, it is possible to prevent a large current from flowing to the output terminal.
【0010】さらに、前記第1および第2のトランジス
タのゲートと前記出力端子との間にそれぞれ電荷蓄積手
段とを設けたので、出力端子に大電流が流れるのを防止
できる。Furthermore, since the charge storage means is provided between the gates of the first and second transistors and the output terminal, a large current can be prevented from flowing to the output terminal.
【0011】[0011]
【実施例1】図1は、本発明の第1の実施例の出力バッ
ファ回路である。この出力バッファ回路の構成を、次に
説明する。インバータ1は、電源電位VDDと接地電位
GNDとの間に直列に接続されたPチャネル型MOSト
ランジスタ(以下、PMOSという)10とNMOS1
1とを有する。このインバータ1の入力端子3には、入
力信号IN10が入力される。また、このインバータの
出力端子は、ノード100に接続されている。インバー
タ2は、電源電位VDDと接地電位GNDとの間に直列
に接続されたPMOS12とNMOS13とを有する。
このインバータ2の入力端子4には、入力信号IN10
が入力される。また、このインバータの出力端子は、ノ
ード101に接続されている。First Embodiment FIG. 1 shows an output buffer circuit according to a first embodiment of the present invention. The structure of this output buffer circuit will be described below. The inverter 1 includes a P-channel MOS transistor (hereinafter referred to as a PMOS) 10 and an NMOS 1 which are connected in series between a power supply potential VDD and a ground potential GND.
And 1. The input signal IN10 is input to the input terminal 3 of the inverter 1. The output terminal of this inverter is connected to the node 100. The inverter 2 has a PMOS 12 and an NMOS 13 connected in series between the power supply potential VDD and the ground potential GND.
The input signal IN10 is applied to the input terminal 4 of the inverter 2.
Is entered. The output terminal of this inverter is connected to the node 101.
【0012】NMOS14のドレインは電源電位VDD
に接続され、ソースは、出力端子OUTに接続され、ゲ
ートはノード100に接続されている。また、NMOS
15のドレインは出力端子OUTに接続され、ソース
は、接地電位GNDに接続され、ゲートはノード101
に接続されている。The drain of the NMOS 14 has a power supply potential VDD
, The source is connected to the output terminal OUT, and the gate is connected to the node 100. Also, NMOS
The drain of 15 is connected to the output terminal OUT, the source is connected to the ground potential GND, and the gate is the node 101.
It is connected to the.
【0013】NMOS16のソースはノード100に接
続され、ドレインは出力端子OUTに接続され、ゲート
は接地電位GNDに接続されている。また、NMOS1
7のドレインは出力端子OUTに接続され、ソースはノ
ード101に接続され、ゲートは接地電位GNDに接続
されている。The source of the NMOS 16 is connected to the node 100, the drain is connected to the output terminal OUT, and the gate is connected to the ground potential GND. Also, NMOS1
The drain of 7 is connected to the output terminal OUT, the source is connected to the node 101, and the gate is connected to the ground potential GND.
【0014】次に、図1の出力バッファ回路の動作につ
いて説明する。Next, the operation of the output buffer circuit of FIG. 1 will be described.
【0015】i)出力端子OUTがハイレベルの信号を出
力する場合 入力端子3に入力される入力信号IN10がハイレベル
(以下Hレベルという)からロウレベル(以下Lレベル
という)に遷移し、かつ、入力端子4から入力される入
力信号IN11がHレベルに維持されている場合、ノー
ド100がLレベルからHレベルに変化し、ノード10
1はLレベルを維持する。従って、NMOS14は導通
状態となり、NMOS15は非導通状態となるので、出
力端子OUTがHレベルにプルアップされる。I) When the output terminal OUT outputs a high level signal: The input signal IN10 input to the input terminal 3 transits from a high level (hereinafter referred to as H level) to a low level (hereinafter referred to as L level), and When the input signal IN11 input from the input terminal 4 is maintained at the H level, the node 100 changes from the L level to the H level, and the node 10
1 maintains the L level. Therefore, the NMOS 14 becomes conductive and the NMOS 15 becomes non-conductive, so that the output terminal OUT is pulled up to the H level.
【0016】ii)出力端子OUTがLレベルの信号を出
力する場合 入力端子3に入力される入力信号IN10がHレベルに
維持され、かつ、入力端子4から入力される入力信号I
N11がLレベルからHレベル遷移する場合、ノード1
00がLレベルに維持され、ノード101はLレベルか
らHレベルに変化する。従って、NMOS14は非導通
状態となり、NMOS15は導通状態となり、出力端子
OUTがLレベルにプルダウンされる。Ii) When the output terminal OUT outputs an L level signal: The input signal IN10 input to the input terminal 3 is maintained at the H level, and the input signal I input from the input terminal 4 is input.
When N11 transits from L level to H level, node 1
00 is maintained at the L level, and the node 101 changes from the L level to the H level. Therefore, the NMOS 14 becomes non-conductive, the NMOS 15 becomes conductive, and the output terminal OUT is pulled down to the L level.
【0017】iii)出力端子OUTがハイインピーダンス
状態となる場合 入力端子3に入力される入力信号IN10および入力端
子4に入力される入力信号IN11が共にHレベルの場
合は、ノード100およびノード101は共にLレベル
となる。従って、NMOS14およびNMOS15は、
共に非導通状態となり、出力端子OUTはハイインピー
ダンス状態となる。Iii) When the output terminal OUT is in a high impedance state When the input signal IN10 input to the input terminal 3 and the input signal IN11 input to the input terminal 4 are both at the H level, the nodes 100 and 101 are Both are at the L level. Therefore, the NMOS 14 and the NMOS 15 are
Both are in a non-conducting state, and the output terminal OUT is in a high impedance state.
【0018】ここで、出力端子がハイインピーダンス状
態の場合に、出力端子OUTにNMOS14、15の閾
値電位(Vt)を越える接地電位以下の電位(例えば、
−Vt)が印加された場合について次に説明する。Here, when the output terminal is in a high impedance state, the output terminal OUT has a potential (eg, a ground potential or less) that exceeds the threshold potential (Vt) of the NMOS 14 and 15.
The case where -Vt) is applied will be described next.
【0019】まず、NMOS14、15、16および1
7が導通状態となる。NMOS16が導通状態となる
と、グランドからNMOS11およびNMOS16を介
して出力端子OUTに電流i1が流れる。この時、ノー
ド100の電位は、NMOS11のオン抵抗により接地
電位以下(−αV)にバイアスされる。従って、NMO
S14のゲートとソース間の電位差は、(−Vt+α)
Vとなる。ノード101の電位も、NMOS13のオン
抵抗により接地電位以下(−βV)にバイアスされ、N
MOS15のゲートとソース間の電位差は、(−Vt+
β)Vとなる。ここで、α、βは正である。また、NM
OS11、13およびNMOS16、17のゲート幅
は、NMOS14、15のゲート幅に比較して各々1/
20および1/10程度と小さくかつNMOS13とN
MOS17は接地電位と出力端子間に直列接続されるの
でi3、i4よりi1、i2のパス経路のオン抵抗値は
大きくなる。接地電位に接続されているためNMOS1
6、17のオン抵抗は比較的大きい。従って、図5(印
加電圧と電流特性との関係を示す図)に示したように、
出力端子印加電圧が−3Vの場合、電流i1(i2)は
電流i3の1/3程度に、i4の1/2程度になる。こ
こで、図5は、VDD=6V、W11=W13=40μ
m、W16=W17=80μm、W14=W15=80
0μmとした場合のシュミレーション結果である。Wi
は、NMOSiのゲート幅である。First, the NMOSs 14, 15, 16 and 1
7 becomes conductive. When the NMOS 16 becomes conductive, the current i1 flows from the ground to the output terminal OUT via the NMOS 11 and the NMOS 16. At this time, the potential of the node 100 is biased below the ground potential (-αV) by the ON resistance of the NMOS 11. Therefore, NMO
The potential difference between the gate and source of S14 is (-Vt + α)
V. The potential of the node 101 is also biased below the ground potential (-βV) by the ON resistance of the NMOS 13,
The potential difference between the gate and the source of MOS15 is (-Vt +
β) V. Here, α and β are positive. Also, NM
The gate widths of the OSs 11 and 13 and the NMOSs 16 and 17 are each 1 / th compared with the gate widths of the NMOSs 14 and 15.
Small as 20 and 1/10 and NMOS 13 and N
Since the MOS 17 is connected in series between the ground potential and the output terminal, the on resistance value of the path path of i1 and i2 is larger than that of i3 and i4. NMOS1 because it is connected to ground potential
The on resistances of 6 and 17 are relatively large. Therefore, as shown in FIG. 5 (a diagram showing the relationship between the applied voltage and the current characteristic),
When the voltage applied to the output terminal is -3V, the current i1 (i2) is about 1/3 of the current i3 and about 1/2 of i4. Here, in FIG. 5, VDD = 6 V, W11 = W13 = 40 μ
m, W16 = W17 = 80 μm, W14 = W15 = 80
It is a simulation result when it is set to 0 μm. Wi
Is the gate width of NMOSi.
【0020】ここで、比較のために図1のNMOS16
および17を含まない回路(図4)について説明する。
図1と同様の部分には同符号を付しその説明を省略す
る。Here, for comparison, the NMOS 16 of FIG.
A circuit (FIG. 4) not including and 17 will be described.
The same parts as those in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted.
【0021】図4において、入力信号IN10およびN
I11がそれぞれHレベルの時、出力端子OUTがハイ
インピーダンス状態となる。この時、NMOS14、1
5の閾値電位を越える接地電位以下の電位(例えば、−
Vt)が出力端子OUTに印加されれば、NMOS14
および15が導通状態となり、電源電位VDDおよび接
地電位GNDから出力端子OUTにノ電流i5、i6が
流れ込む。この場合、ノード100および101が接地
電位以下にバイアスされないので、図5に示すように、
電流i3の2〜3倍の電流i5、i6が流れる。In FIG. 4, input signals IN10 and N
When I11 is at the H level, the output terminal OUT is in the high impedance state. At this time, NMOS 14, 1
A potential below the ground potential exceeding the threshold potential of 5 (for example, −
Vt) is applied to the output terminal OUT, the NMOS 14
And 15 become conductive, and currents i5 and i6 flow from the power supply potential VDD and the ground potential GND to the output terminal OUT. In this case, since the nodes 100 and 101 are not biased below the ground potential, as shown in FIG.
Currents i5 and i6 that are 2 to 3 times the current i3 flow.
【0022】このように、本発明の第1の実施例の出力
バッファ回路によれば、ノード100と出力端子OUT
との間にNMOS16を、ノード101と出力端子OU
Tとの間にNMOS17を接続し、それぞれのゲートを
接地電位に接続したので、出力端子OUTに流れ込む電
流を低減できる。従って、出力端子に過電流が流れ込む
ことによる基板電位の増加を低減でき、ひいては、基板
電位の上昇によってメモリセルのトランスファーゲート
およびフィールドトランジスタの閾値が低下し、セル内
に蓄積された電荷がリークするのを防止できる。As described above, according to the output buffer circuit of the first embodiment of the present invention, the node 100 and the output terminal OUT are
An NMOS 16 is provided between the node 101 and the output terminal OU.
Since the NMOS 17 is connected between T and T and each gate is connected to the ground potential, the current flowing into the output terminal OUT can be reduced. Therefore, the increase in the substrate potential due to the overcurrent flowing into the output terminal can be reduced, and the increase in the substrate potential lowers the thresholds of the transfer gate of the memory cell and the field transistor, and the charge accumulated in the cell leaks. Can be prevented.
【0023】[0023]
【実施例2】図2は、本発明の第2の実施例の出力バッ
ファ回路である。この出力バッファ回路の構成を、以下
に説明する。図1と同じ構成には、同一の符号を付し、
その説明を省略する。Second Embodiment FIG. 2 shows an output buffer circuit according to a second embodiment of the present invention. The configuration of this output buffer circuit will be described below. The same components as those in FIG. 1 are designated by the same reference numerals,
The description is omitted.
【0024】NMOS11とノード100との間には抵
抗18が接続され、NMOS13とノード101との間
には抵抗19が接続されている。A resistor 18 is connected between the NMOS 11 and the node 100, and a resistor 19 is connected between the NMOS 13 and the node 101.
【0025】次に、図2の出力バッファ回路の動作につ
いて説明するが、図1の回路と同様な動作の説明を避
け、ここでは、図1と異なる抵抗18、19に関する動
作のみについて説明する。Next, the operation of the output buffer circuit of FIG. 2 will be described, but the description of the same operation as that of the circuit of FIG. 1 will be omitted, and here, only the operation relating to the resistors 18 and 19 different from FIG. 1 will be described.
【0026】出力端子OUTがハイインピーダンス状態
となる場合、入力信号IN10およびIN11は共にH
レベルである。このHレベルの電位が、電源から供給さ
れる場合は、電源電圧の上昇に伴いNMOS11および
NMOS13のオン抵抗による電圧効果(α,βの大き
さ)が小さくなりNMOS14を流れる電流i3および
NMOS15を流れる電流i5が大きくなる。しかしな
がら、図2の回路では、抵抗18、および19が付加さ
れているので、ノード100および101の電位の上昇
(α、βが小さくなること)を防止できる。When the output terminal OUT is in a high impedance state, the input signals IN10 and IN11 are both H level.
It is a level. When this H-level potential is supplied from the power supply, the voltage effect (the magnitudes of α and β) due to the on resistance of the NMOS 11 and the NMOS 13 decreases as the power supply voltage rises, and the current i3 and the NMOS 15 flowing through the NMOS 14 flow. The current i5 becomes large. However, in the circuit of FIG. 2, since the resistors 18 and 19 are added, it is possible to prevent the potentials of the nodes 100 and 101 from increasing (decreasing α and β).
【0027】このように、本発明の第2の実施例の出力
バッファ回路では、NMOS11とノード100との間
に抵抗18を、NMOS13とノード101との間に抵
抗19を接続したので、NMOS11およびNMOS1
3に電源電位が印加され、電源電位の影響を緩和でき、
電源電圧動作マージンが拡大する。As described above, in the output buffer circuit according to the second embodiment of the present invention, the resistor 18 is connected between the NMOS 11 and the node 100, and the resistor 19 is connected between the NMOS 13 and the node 101. NMOS 1
The power supply potential is applied to 3 and the influence of the power supply potential can be mitigated,
Power supply voltage operation margin is expanded.
【0028】[0028]
【実施例3】図3は、本発明の第3の実施例の電流バッ
ファ回路である。この出力バッファ回路の構成を、以下
に説明する。図1と同じ構成には、同一の符号を付し、
その説明を省略する。Third Embodiment FIG. 3 shows a current buffer circuit according to the third embodiment of the present invention. The configuration of this output buffer circuit will be described below. The same components as those in FIG. 1 are designated by the same reference numerals,
The description is omitted.
【0029】ノード100と出力端子OUTとの間には
コンデンサ20が接続され、ノード101と出力端子O
UTとの間にはコンデンサ21が接続されている。A capacitor 20 is connected between the node 100 and the output terminal OUT, and the node 101 and the output terminal O are connected.
A capacitor 21 is connected to the UT.
【0030】次に、図3の出力バッファ回路の動作につ
いて説明するが、図1の回路と同様な動作の説明を避
け、ここでは、図1と異なるコンデンサ20、21に関
する動作のみについて説明する。Next, the operation of the output buffer circuit of FIG. 3 will be described, but the description of the same operation as that of the circuit of FIG. 1 will be omitted, and here, only the operation relating to the capacitors 20 and 21 different from FIG. 1 will be described.
【0031】出力端子OUTがハイインピーダンス状態
となる場合に、出力端子OUTにNMOS14、15の
閾値電位を越える接地電位以下の電位が過渡的に印加さ
れた場合、例えば、入力波形がリンギングを発生するよ
うな場合である。When the output terminal OUT is in a high impedance state and a potential below the ground potential exceeding the threshold potentials of the NMOSs 14 and 15 is transiently applied to the output terminal OUT, for example, the input waveform causes ringing. This is the case.
【0032】この場合、ノード100と出力端子OUT
との間にコンデンサ20が接続されているので、接地電
位GNDからNMOS11およびコンデンサ20を介し
て出力端子OUTに電流i1dが流れる。また、同様に
ノード101と出力端子OUTとの間にコンデンサ21
が接続されているので、グランドからNMOS13およ
びコンデンサ21を介して出力端子OUTに電流i2d
が流れる。In this case, the node 100 and the output terminal OUT
Since the capacitor 20 is connected between and, the current i1d flows from the ground potential GND to the output terminal OUT via the NMOS 11 and the capacitor 20. Similarly, a capacitor 21 is provided between the node 101 and the output terminal OUT.
Is connected to the output terminal OUT from the ground through the NMOS 13 and the capacitor 21.
Flows.
【0033】従って、出力端子OUTに入力される接地
電位以下の信号レベルに瞬時に応答しNMOS14およ
びNMOS15に流れる電流i3およびi4を小さくで
きる。Therefore, the currents i3 and i4 flowing in the NMOS 14 and the NMOS 15 in response to the signal level below the ground potential input to the output terminal OUT can be reduced.
【0034】このように、本発明の第3の実施例の出力
バッファ回路では、ノード100と出力端子OUTとの
間にコンデンサ20を接続し、ノード101と出力端子
OUTとの間にコンデンサ21を接続したので、出力端
子OUTに過渡的にNMOS14、15の閾値電位を越
える接地電位以下の電位(−Vt)が印加されても、ノ
ード100および101を接地電位以下の電位にバイア
スすることができるので、高周波動作マージンが拡大す
る。As described above, in the output buffer circuit according to the third embodiment of the present invention, the capacitor 20 is connected between the node 100 and the output terminal OUT, and the capacitor 21 is connected between the node 101 and the output terminal OUT. Since they are connected, even if a potential (-Vt) below the ground potential exceeding the threshold potentials of the NMOSs 14 and 15 is transiently applied to the output terminal OUT, the nodes 100 and 101 can be biased below the ground potential. Therefore, the high frequency operation margin is expanded.
【図1】本発明の第1の実施例の出力バッファ回路図FIG. 1 is an output buffer circuit diagram of a first embodiment of the present invention.
【図2】本発明の第2の実施例の出力バッファ回路図FIG. 2 is an output buffer circuit diagram of a second embodiment of the present invention.
【図3】本発明の第3の実施例の出力バッファ回路図FIG. 3 is an output buffer circuit diagram of a third embodiment of the present invention.
【図4】比較のための参考出力バッファ回路図FIG. 4 is a reference output buffer circuit diagram for comparison.
【図5】印加電圧と電流特性との関係を示す図FIG. 5 is a diagram showing the relationship between applied voltage and current characteristics.
1、2・・・インバータ 3、4・・・入力端子 14、15、16、17・・・NMOSトランジスタ 100、101・・・ノード OUT・・・出力端子 VDD・・・電源電位 GND・・・接地電位 i1、i2、i3、i4、i1d、i2d・・・電流 18、19・・・抵抗 20、21・・・コンデンサ 1, 2 ... Inverter 3, 4 ... Input terminal 14, 15, 16, 17 ... NMOS transistor 100, 101 ... Node OUT ... Output terminal VDD ... Power supply potential GND ... Ground potential i1, i2, i3, i4, i1d, i2d ... Current 18, 19 ... Resistor 20, 21 ... Capacitor
Claims (3)
ドと、 第2の電位が印加された第2の電位ノードと、 出力端子と、 第1および第2の入力端子と、 前記第1の電位ノードと前記出力端子との間に接続され
た第1のトランジスタと、 前記第2の電位ノードと前記出力端子との間に接続され
た第2のトランジスタと、 前記第1の入力端子と前記第1のトランジスタのゲート
との間に接続された第1のインバータと、 前記第2の入力端子と前記第2のトランジスタのゲート
との間に接続された第2のインバータと、 前記第1のトランジスタのゲートと前記出力端子との間
に接続され、そのゲートに前記第2の電位が印加されて
いる第3のトランジスタと、 前記第2のトランジスタのゲートと前記出力端子との間
に接続され、そのゲートに前記第2の電位が印加されて
いる第4のトランジスタと、を有することを特徴とする
半導体記憶装置。1. A first potential node to which a first potential is applied, a second potential node to which a second potential is applied, an output terminal, first and second input terminals, and A first transistor connected between a first potential node and the output terminal; a second transistor connected between the second potential node and the output terminal; and a first input A first inverter connected between a terminal and a gate of the first transistor; a second inverter connected between the second input terminal and a gate of the second transistor; Between a third transistor connected between the gate of the first transistor and the output terminal and having the second potential applied to the gate, and between the gate of the second transistor and the output terminal Connected to its gate A fourth transistor to which the second potential is applied, and a semiconductor memory device.
力部、出力部、電源電位ノード、接地電位ノード、前記
電源電位ノードと出力部との間に接続されたPチャネル
型MOSトランジスタ、前記出力部に接続された抵抗
と、前記抵抗と前記接地電位ノードとの間に接続された
Nチャネルトランジスタとを有することを特徴とする請
求項1記載の半導体記憶装置。2. The first and second inverters include an input section, an output section, a power supply potential node, a ground potential node, a P-channel MOS transistor connected between the power supply potential node and the output section, and 2. The semiconductor memory device according to claim 1, further comprising a resistor connected to the output portion and an N-channel transistor connected between the resistor and the ground potential node.
トランジスタのゲートと前記出力端子との間に接続され
た第1の電荷蓄積手段と、 前記第2のトランジスタのゲートと前記出力端子との間
に接続された第2の電荷蓄積手段と、を有することを特
徴とする請求項1記載の半導体記憶装置。3. The semiconductor memory device further comprises: first charge storage means connected between the gate of the first transistor and the output terminal; and a gate of the second transistor and the output terminal. 2. The semiconductor memory device according to claim 1, further comprising a second charge storage unit connected between them.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18538695A JP3575878B2 (en) | 1995-07-21 | 1995-07-21 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18538695A JP3575878B2 (en) | 1995-07-21 | 1995-07-21 | Semiconductor storage device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0936728A true JPH0936728A (en) | 1997-02-07 |
JP3575878B2 JP3575878B2 (en) | 2004-10-13 |
Family
ID=16169911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18538695A Expired - Fee Related JP3575878B2 (en) | 1995-07-21 | 1995-07-21 | Semiconductor storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3575878B2 (en) |
-
1995
- 1995-07-21 JP JP18538695A patent/JP3575878B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP3575878B2 (en) | 2004-10-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6593795B2 (en) | Level adjustment circuit and data output circuit thereof | |
US10454466B1 (en) | Biasing cascode transistors of an output buffer circuit for operation over a wide range of supply voltages | |
US6147520A (en) | Integrated circuit having controlled impedance | |
US6930518B2 (en) | Level shifter having low peak current | |
KR960011964B1 (en) | Output buffer device | |
JPS58151124A (en) | Level converting circuit | |
JP2885177B2 (en) | Power supply monitor circuit | |
EP0052504A1 (en) | Semiconductor buffer circuit | |
US5986463A (en) | Differential signal generating circuit having current spike suppressing circuit | |
US6327190B1 (en) | Complementary differential input buffer for a semiconductor memory device | |
US7034598B2 (en) | Switching point detection circuit and semiconductor device using the same | |
JP2968826B2 (en) | Current mirror type amplifier circuit and driving method thereof | |
US20030011415A1 (en) | Inverter circuit | |
JP3462952B2 (en) | Intermediate potential generation circuit | |
KR960702698A (en) | Electronic circuits (CMOS input with Vcc compensated dynamic threshold) | |
JPH0677804A (en) | Output circuit | |
JPH0936728A (en) | Semiconductor memory | |
KR910003604B1 (en) | Reference voltage generating circuit using charging-up and discharging-up circuit | |
US6181214B1 (en) | Voltage tolerant oscillator input cell | |
JP3935266B2 (en) | Voltage detection circuit | |
US20050041343A1 (en) | Voltage limiting semiconductor pass gate circuit | |
JP2758735B2 (en) | Logic circuit | |
US6329842B1 (en) | Output circuit for electronic devices | |
JP3137454B2 (en) | Power supply circuit for semiconductor integrated circuit | |
JP3211881B2 (en) | Semiconductor storage device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040325 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040527 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040622 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040706 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |