JPH0936728A - Semiconductor memory - Google Patents
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- JPH0936728A JPH0936728A JP7185386A JP18538695A JPH0936728A JP H0936728 A JPH0936728 A JP H0936728A JP 7185386 A JP7185386 A JP 7185386A JP 18538695 A JP18538695 A JP 18538695A JP H0936728 A JPH0936728 A JP H0936728A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体記憶装置、特に
ＤＲＡＭに使用される出力バッファ回路に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to an output buffer circuit used in a DRAM.
【０００２】[0002]
【従来の技術】従来の出力バッファ回路は、電源と出力
端子との間に接続された第１のＮチャネル型ＭＯＳトラ
ンジスタ（以下ＮＭＯＳという）と、接地と出力端子と
の間に接続された第２のＮＭＯＳとで構成される。この
出力バッファ回路の出力端子の電位は、第１および第２
のＮＭＯＳのゲートに印加される電位に対応して、ハイ
レベル、ロウレベルおよびハイインピーダンスの場合が
ある。2. Description of the Related Art A conventional output buffer circuit includes a first N-channel MOS transistor (hereinafter referred to as NMOS) connected between a power supply and an output terminal, and a first N-channel MOS transistor connected between ground and the output terminal. 2 NMOS. The potential of the output terminal of this output buffer circuit is
There are cases of high level, low level and high impedance corresponding to the potential applied to the gate of the NMOS.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、前記構
成の回路では、出力がハイインピーダンス状態である場
合に、出力端子に第１および第２のＮＭＯＳの閾値を越
える接地電位以下の電位が印加されると第１および第２
のＮＭＯＳが導通状態となり、電源および接地から出力
端子に大電流が流れ込む。このため、基板電位が高くな
り、メモリセルのホールドタイムが劣化するという問題
点があった。However, in the circuit having the above structure, when the output is in a high impedance state, a potential equal to or lower than the ground potential exceeding the thresholds of the first and second NMOSs is applied to the output terminal. And the first and second
The NMOS becomes conductive and a large current flows from the power supply and ground to the output terminal. Therefore, there is a problem that the substrate potential becomes high and the hold time of the memory cell is deteriorated.
【０００４】[0004]
【問題点を解決するための手段】第１の発明の半導体記
憶装置は、第１の電位が印加された第１の電位ノード
と、第２の電位が印加された第２の電位ノードと、出力
端子と、第１および第２の入力端子と、前記第１の電位
ノードと前記出力端子との間に接続された第１のトラン
ジスタと、前記第２の電位ノードと前記出力端子との間
に接続された第２のトランジスタと、前記第１の入力端
子と前記第１のトランジスタのゲートとの間に接続され
た第１のインバータと、前記第２の入力端子と前記第２
のトランジスタのゲートとの間に接続された第２のイン
バータと、前記第１のトランジスタのゲートと前記出力
端子との間に接続され、そのゲートに前記第２の電位が
印加されている第３のトランジスタと、前記第２のトラ
ンジスタのゲートと前記出力端子との間に接続され、そ
のゲートに前記第２の電位が印加されている第４のトラ
ンジスタとを有する。A semiconductor memory device according to a first aspect of the present invention comprises a first potential node to which a first potential is applied, a second potential node to which a second potential is applied, and Between an output terminal, first and second input terminals, a first transistor connected between the first potential node and the output terminal, and between the second potential node and the output terminal A second transistor connected to the first input terminal, a first inverter connected between the first input terminal and the gate of the first transistor, the second input terminal and the second
A second inverter connected between the gate of the first transistor and the gate of the first transistor, and a third inverter connected between the gate of the first transistor and the output terminal, the second potential being applied to the gate. And a fourth transistor connected between the gate of the second transistor and the output terminal and having the gate to which the second potential is applied.
【０００５】第２の発明は、第１の発明の半導体記憶装
置の前記第１および第２のインバータを、入力部、出力
部、電源電位ノード、接地電位ノード、前記電源電位ノ
ードと出力部との間に接続されたＰチャネル型ＭＯＳト
ランジスタ、前記出力部に接続された抵抗と、前記抵抗
と前記接地電位ノードとの間に接続されたＮチャネル型
ＭＯＳトランジスタとで構成した。According to a second aspect of the present invention, the semiconductor memory device of the first aspect includes the first and second inverters, an input section, an output section, a power supply potential node, a ground potential node, the power supply potential node and an output section. And a resistor connected to the output portion, and an N-channel MOS transistor connected between the resistor and the ground potential node.
【０００６】第３の発明は、第１の発明の半導体記憶装
置に、さらに、前記第１のトランジスタのゲートと前記
出力端子との間に接続された第１の電荷蓄積手段と、前
記第２のトランジスタのゲートと前記出力端子との間に
接続された第２の電荷蓄積手段とを設けた。According to a third aspect of the present invention, there is provided the semiconductor memory device according to the first aspect, further comprising first charge storage means connected between the gate of the first transistor and the output terminal, and the second charge storage means. A second charge storage means connected between the gate of the transistor and the output terminal.
【０００７】ここで、第１の電位ノードとは、例えば電
源で、第２の電位ノードとは、例えばグランドである。
また、電荷蓄積手段とは、例えばコンデンサである。Here, the first potential node is, for example, a power supply, and the second potential node is, for example, ground.
The charge storage means is, for example, a capacitor.
【０００８】[0008]
【作用】前記回路構成では、前記第１のトランジスタの
ゲートと前記出力端子との間に接続され、そのゲートに
前記第２の電位が印加されている第３のトランジスタ
と、前記第２のトランジスタのゲートと前記出力端子と
の間に接続され、そのゲートに前記第２の電位が印加さ
れている第４のトランジスタとを設けたので、出力端子
に大電流が流れるのを防止できる。In the circuit configuration, the third transistor connected between the gate of the first transistor and the output terminal and having the second potential applied to the gate, and the second transistor. Since a fourth transistor connected between the gate of the above and the output terminal and having the second potential applied to the gate thereof is provided, a large current can be prevented from flowing to the output terminal.
【０００９】また、前記第１および第２のインバータの
出力部とＰチャネル型ＭＯＳトランジスタとの間に抵抗
を設けたので、出力端子に大電流が流れるのを防止でき
る。Further, since the resistor is provided between the output portions of the first and second inverters and the P-channel type MOS transistor, it is possible to prevent a large current from flowing to the output terminal.
【００１０】さらに、前記第１および第２のトランジス
タのゲートと前記出力端子との間にそれぞれ電荷蓄積手
段とを設けたので、出力端子に大電流が流れるのを防止
できる。Furthermore, since the charge storage means is provided between the gates of the first and second transistors and the output terminal, a large current can be prevented from flowing to the output terminal.
【００１１】[0011]
【実施例１】図１は、本発明の第１の実施例の出力バッ
ファ回路である。この出力バッファ回路の構成を、次に
説明する。インバータ１は、電源電位ＶＤＤと接地電位
ＧＮＤとの間に直列に接続されたＰチャネル型ＭＯＳト
ランジスタ（以下、ＰＭＯＳという）１０とＮＭＯＳ１
１とを有する。このインバータ１の入力端子３には、入
力信号ＩＮ１０が入力される。また、このインバータの
出力端子は、ノード１００に接続されている。インバー
タ２は、電源電位ＶＤＤと接地電位ＧＮＤとの間に直列
に接続されたＰＭＯＳ１２とＮＭＯＳ１３とを有する。
このインバータ２の入力端子４には、入力信号ＩＮ１０
が入力される。また、このインバータの出力端子は、ノ
ード１０１に接続されている。First Embodiment FIG. 1 shows an output buffer circuit according to a first embodiment of the present invention. The structure of this output buffer circuit will be described below. The inverter 1 includes a P-channel MOS transistor (hereinafter referred to as a PMOS) 10 and an NMOS 1 which are connected in series between a power supply potential VDD and a ground potential GND.
And 1. The input signal IN10 is input to the input terminal 3 of the inverter 1. The output terminal of this inverter is connected to the node 100. The inverter 2 has a PMOS 12 and an NMOS 13 connected in series between the power supply potential VDD and the ground potential GND.
The input signal IN10 is applied to the input terminal 4 of the inverter 2.
Is entered. The output terminal of this inverter is connected to the node 101.
【００１２】ＮＭＯＳ１４のドレインは電源電位ＶＤＤ
に接続され、ソースは、出力端子ＯＵＴに接続され、ゲ
ートはノード１００に接続されている。また、ＮＭＯＳ
１５のドレインは出力端子ＯＵＴに接続され、ソース
は、接地電位ＧＮＤに接続され、ゲートはノード１０１
に接続されている。The drain of the NMOS 14 has a power supply potential VDD
, The source is connected to the output terminal OUT, and the gate is connected to the node 100. Also, NMOS
The drain of 15 is connected to the output terminal OUT, the source is connected to the ground potential GND, and the gate is the node 101.
It is connected to the.
【００１３】ＮＭＯＳ１６のソースはノード１００に接
続され、ドレインは出力端子ＯＵＴに接続され、ゲート
は接地電位ＧＮＤに接続されている。また、ＮＭＯＳ１
７のドレインは出力端子ＯＵＴに接続され、ソースはノ
ード１０１に接続され、ゲートは接地電位ＧＮＤに接続
されている。The source of the NMOS 16 is connected to the node 100, the drain is connected to the output terminal OUT, and the gate is connected to the ground potential GND. Also, NMOS1
The drain of 7 is connected to the output terminal OUT, the source is connected to the node 101, and the gate is connected to the ground potential GND.
【００１４】次に、図１の出力バッファ回路の動作につ
いて説明する。Next, the operation of the output buffer circuit of FIG. 1 will be described.
【００１５】i)出力端子ＯＵＴがハイレベルの信号を出
力する場合 入力端子３に入力される入力信号ＩＮ１０がハイレベル
（以下Ｈレベルという）からロウレベル（以下Ｌレベル
という）に遷移し、かつ、入力端子４から入力される入
力信号ＩＮ１１がＨレベルに維持されている場合、ノー
ド１００がＬレベルからＨレベルに変化し、ノード１０
１はＬレベルを維持する。従って、ＮＭＯＳ１４は導通
状態となり、ＮＭＯＳ１５は非導通状態となるので、出
力端子ＯＵＴがＨレベルにプルアップされる。I) When the output terminal OUT outputs a high level signal: The input signal IN10 input to the input terminal 3 transits from a high level (hereinafter referred to as H level) to a low level (hereinafter referred to as L level), and When the input signal IN11 input from the input terminal 4 is maintained at the H level, the node 100 changes from the L level to the H level, and the node 10
1 maintains the L level. Therefore, the NMOS 14 becomes conductive and the NMOS 15 becomes non-conductive, so that the output terminal OUT is pulled up to the H level.
【００１６】ii)出力端子ＯＵＴがＬレベルの信号を出
力する場合 入力端子３に入力される入力信号ＩＮ１０がＨレベルに
維持され、かつ、入力端子４から入力される入力信号Ｉ
Ｎ１１がＬレベルからＨレベル遷移する場合、ノード１
００がＬレベルに維持され、ノード１０１はＬレベルか
らＨレベルに変化する。従って、ＮＭＯＳ１４は非導通
状態となり、ＮＭＯＳ１５は導通状態となり、出力端子
ＯＵＴがＬレベルにプルダウンされる。Ii) When the output terminal OUT outputs an L level signal: The input signal IN10 input to the input terminal 3 is maintained at the H level, and the input signal I input from the input terminal 4 is input.
When N11 transits from L level to H level, node 1
00 is maintained at the L level, and the node 101 changes from the L level to the H level. Therefore, the NMOS 14 becomes non-conductive, the NMOS 15 becomes conductive, and the output terminal OUT is pulled down to the L level.
【００１７】iii)出力端子ＯＵＴがハイインピーダンス
状態となる場合 入力端子３に入力される入力信号ＩＮ１０および入力端
子４に入力される入力信号ＩＮ１１が共にＨレベルの場
合は、ノード１００およびノード１０１は共にＬレベル
となる。従って、ＮＭＯＳ１４およびＮＭＯＳ１５は、
共に非導通状態となり、出力端子ＯＵＴはハイインピー
ダンス状態となる。Iii) When the output terminal OUT is in a high impedance state When the input signal IN10 input to the input terminal 3 and the input signal IN11 input to the input terminal 4 are both at the H level, the nodes 100 and 101 are Both are at the L level. Therefore, the NMOS 14 and the NMOS 15 are
Both are in a non-conducting state, and the output terminal OUT is in a high impedance state.
【００１８】ここで、出力端子がハイインピーダンス状
態の場合に、出力端子ＯＵＴにＮＭＯＳ１４、１５の閾
値電位（Ｖｔ）を越える接地電位以下の電位（例えば、
−Ｖｔ）が印加された場合について次に説明する。Here, when the output terminal is in a high impedance state, the output terminal OUT has a potential (eg, a ground potential or less) that exceeds the threshold potential (Vt) of the NMOS 14 and 15.
The case where -Vt) is applied will be described next.
【００１９】まず、ＮＭＯＳ１４、１５、１６および１
７が導通状態となる。ＮＭＯＳ１６が導通状態となる
と、グランドからＮＭＯＳ１１およびＮＭＯＳ１６を介
して出力端子ＯＵＴに電流ｉ１が流れる。この時、ノー
ド１００の電位は、ＮＭＯＳ１１のオン抵抗により接地
電位以下（−αＶ）にバイアスされる。従って、ＮＭＯ
Ｓ１４のゲートとソース間の電位差は、（−Ｖｔ＋α）
Ｖとなる。ノード１０１の電位も、ＮＭＯＳ１３のオン
抵抗により接地電位以下（−βＶ）にバイアスされ、Ｎ
ＭＯＳ１５のゲートとソース間の電位差は、（−Ｖｔ＋
β）Ｖとなる。ここで、α、βは正である。また、ＮＭ
ＯＳ１１、１３およびＮＭＯＳ１６、１７のゲート幅
は、ＮＭＯＳ１４、１５のゲート幅に比較して各々１／
２０および１／１０程度と小さくかつＮＭＯＳ１３とＮ
ＭＯＳ１７は接地電位と出力端子間に直列接続されるの
でｉ３、ｉ４よりｉ１、ｉ２のパス経路のオン抵抗値は
大きくなる。接地電位に接続されているためＮＭＯＳ１
６、１７のオン抵抗は比較的大きい。従って、図５（印
加電圧と電流特性との関係を示す図）に示したように、
出力端子印加電圧が−３Ｖの場合、電流ｉ１（ｉ２）は
電流ｉ３の１／３程度に、ｉ４の１／２程度になる。こ
こで、図５は、ＶＤＤ＝６Ｖ、Ｗ１１＝Ｗ１３＝４０μ
ｍ、Ｗ１６＝Ｗ１７＝８０μｍ、Ｗ１４＝Ｗ１５＝８０
０μｍとした場合のシュミレーション結果である。Ｗｉ
は、ＮＭＯＳｉのゲート幅である。First, the NMOSs 14, 15, 16 and 1
7 becomes conductive. When the NMOS 16 becomes conductive, the current i1 flows from the ground to the output terminal OUT via the NMOS 11 and the NMOS 16. At this time, the potential of the node 100 is biased below the ground potential (-αV) by the ON resistance of the NMOS 11. Therefore, NMO
The potential difference between the gate and source of S14 is (-Vt + α)
V. The potential of the node 101 is also biased below the ground potential (-βV) by the ON resistance of the NMOS 13,
The potential difference between the gate and the source of MOS15 is (-Vt +
β) V. Here, α and β are positive. Also, NM
The gate widths of the OSs 11 and 13 and the NMOSs 16 and 17 are each 1 / th compared with the gate widths of the NMOSs 14 and 15.
Small as 20 and 1/10 and NMOS 13 and N
Since the MOS 17 is connected in series between the ground potential and the output terminal, the on resistance value of the path path of i1 and i2 is larger than that of i3 and i4. NMOS1 because it is connected to ground potential
The on resistances of 6 and 17 are relatively large. Therefore, as shown in FIG. 5 (a diagram showing the relationship between the applied voltage and the current characteristic),
When the voltage applied to the output terminal is -3V, the current i1 (i2) is about 1/3 of the current i3 and about 1/2 of i4. Here, in FIG. 5, VDD = 6 V, W11 = W13 = 40 μ
m, W16 = W17 = 80 μm, W14 = W15 = 80
It is a simulation result when it is set to 0 μm. Wi
Is the gate width of NMOSi.
【００２０】ここで、比較のために図１のＮＭＯＳ１６
および１７を含まない回路（図４）について説明する。
図１と同様の部分には同符号を付しその説明を省略す
る。Here, for comparison, the NMOS 16 of FIG.
A circuit (FIG. 4) not including and 17 will be described.
The same parts as those in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted.
【００２１】図４において、入力信号ＩＮ１０およびＮ
Ｉ１１がそれぞれＨレベルの時、出力端子ＯＵＴがハイ
インピーダンス状態となる。この時、ＮＭＯＳ１４、１
５の閾値電位を越える接地電位以下の電位（例えば、−
Ｖｔ）が出力端子ＯＵＴに印加されれば、ＮＭＯＳ１４
および１５が導通状態となり、電源電位ＶＤＤおよび接
地電位ＧＮＤから出力端子ＯＵＴにノ電流ｉ５、ｉ６が
流れ込む。この場合、ノード１００および１０１が接地
電位以下にバイアスされないので、図５に示すように、
電流ｉ３の２〜３倍の電流ｉ５、ｉ６が流れる。In FIG. 4, input signals IN10 and N
When I11 is at the H level, the output terminal OUT is in the high impedance state. At this time, NMOS 14, 1
A potential below the ground potential exceeding the threshold potential of 5 (for example, −
Vt) is applied to the output terminal OUT, the NMOS 14
And 15 become conductive, and currents i5 and i6 flow from the power supply potential VDD and the ground potential GND to the output terminal OUT. In this case, since the nodes 100 and 101 are not biased below the ground potential, as shown in FIG.
Currents i5 and i6 that are 2 to 3 times the current i3 flow.
【００２２】このように、本発明の第１の実施例の出力
バッファ回路によれば、ノード１００と出力端子ＯＵＴ
との間にＮＭＯＳ１６を、ノード１０１と出力端子ＯＵ
Ｔとの間にＮＭＯＳ１７を接続し、それぞれのゲートを
接地電位に接続したので、出力端子ＯＵＴに流れ込む電
流を低減できる。従って、出力端子に過電流が流れ込む
ことによる基板電位の増加を低減でき、ひいては、基板
電位の上昇によってメモリセルのトランスファーゲート
およびフィールドトランジスタの閾値が低下し、セル内
に蓄積された電荷がリークするのを防止できる。As described above, according to the output buffer circuit of the first embodiment of the present invention, the node 100 and the output terminal OUT are
An NMOS 16 is provided between the node 101 and the output terminal OU.
Since the NMOS 17 is connected between T and T and each gate is connected to the ground potential, the current flowing into the output terminal OUT can be reduced. Therefore, the increase in the substrate potential due to the overcurrent flowing into the output terminal can be reduced, and the increase in the substrate potential lowers the thresholds of the transfer gate of the memory cell and the field transistor, and the charge accumulated in the cell leaks. Can be prevented.
【００２３】[0023]
【実施例２】図２は、本発明の第２の実施例の出力バッ
ファ回路である。この出力バッファ回路の構成を、以下
に説明する。図１と同じ構成には、同一の符号を付し、
その説明を省略する。Second Embodiment FIG. 2 shows an output buffer circuit according to a second embodiment of the present invention. The configuration of this output buffer circuit will be described below. The same components as those in FIG. 1 are designated by the same reference numerals,
The description is omitted.
【００２４】ＮＭＯＳ１１とノード１００との間には抵
抗１８が接続され、ＮＭＯＳ１３とノード１０１との間
には抵抗１９が接続されている。A resistor 18 is connected between the NMOS 11 and the node 100, and a resistor 19 is connected between the NMOS 13 and the node 101.
【００２５】次に、図２の出力バッファ回路の動作につ
いて説明するが、図１の回路と同様な動作の説明を避
け、ここでは、図１と異なる抵抗１８、１９に関する動
作のみについて説明する。Next, the operation of the output buffer circuit of FIG. 2 will be described, but the description of the same operation as that of the circuit of FIG. 1 will be omitted, and here, only the operation relating to the resistors 18 and 19 different from FIG. 1 will be described.
【００２６】出力端子ＯＵＴがハイインピーダンス状態
となる場合、入力信号ＩＮ１０およびＩＮ１１は共にＨ
レベルである。このＨレベルの電位が、電源から供給さ
れる場合は、電源電圧の上昇に伴いＮＭＯＳ１１および
ＮＭＯＳ１３のオン抵抗による電圧効果（α，βの大き
さ）が小さくなりＮＭＯＳ１４を流れる電流ｉ３および
ＮＭＯＳ１５を流れる電流ｉ５が大きくなる。しかしな
がら、図２の回路では、抵抗１８、および１９が付加さ
れているので、ノード１００および１０１の電位の上昇
（α、βが小さくなること）を防止できる。When the output terminal OUT is in a high impedance state, the input signals IN10 and IN11 are both H level.
It is a level. When this H-level potential is supplied from the power supply, the voltage effect (the magnitudes of α and β) due to the on resistance of the NMOS 11 and the NMOS 13 decreases as the power supply voltage rises, and the current i3 and the NMOS 15 flowing through the NMOS 14 flow. The current i5 becomes large. However, in the circuit of FIG. 2, since the resistors 18 and 19 are added, it is possible to prevent the potentials of the nodes 100 and 101 from increasing (decreasing α and β).
【００２７】このように、本発明の第２の実施例の出力
バッファ回路では、ＮＭＯＳ１１とノード１００との間
に抵抗１８を、ＮＭＯＳ１３とノード１０１との間に抵
抗１９を接続したので、ＮＭＯＳ１１およびＮＭＯＳ１
３に電源電位が印加され、電源電位の影響を緩和でき、
電源電圧動作マージンが拡大する。As described above, in the output buffer circuit according to the second embodiment of the present invention, the resistor 18 is connected between the NMOS 11 and the node 100, and the resistor 19 is connected between the NMOS 13 and the node 101. NMOS 1
The power supply potential is applied to 3 and the influence of the power supply potential can be mitigated,
Power supply voltage operation margin is expanded.
【００２８】[0028]
【実施例３】図３は、本発明の第３の実施例の電流バッ
ファ回路である。この出力バッファ回路の構成を、以下
に説明する。図１と同じ構成には、同一の符号を付し、
その説明を省略する。Third Embodiment FIG. 3 shows a current buffer circuit according to the third embodiment of the present invention. The configuration of this output buffer circuit will be described below. The same components as those in FIG. 1 are designated by the same reference numerals,
The description is omitted.
【００２９】ノード１００と出力端子ＯＵＴとの間には
コンデンサ２０が接続され、ノード１０１と出力端子Ｏ
ＵＴとの間にはコンデンサ２１が接続されている。A capacitor 20 is connected between the node 100 and the output terminal OUT, and the node 101 and the output terminal O are connected.
A capacitor 21 is connected to the UT.
【００３０】次に、図３の出力バッファ回路の動作につ
いて説明するが、図１の回路と同様な動作の説明を避
け、ここでは、図１と異なるコンデンサ２０、２１に関
する動作のみについて説明する。Next, the operation of the output buffer circuit of FIG. 3 will be described, but the description of the same operation as that of the circuit of FIG. 1 will be omitted, and here, only the operation relating to the capacitors 20 and 21 different from FIG. 1 will be described.
【００３１】出力端子ＯＵＴがハイインピーダンス状態
となる場合に、出力端子ＯＵＴにＮＭＯＳ１４、１５の
閾値電位を越える接地電位以下の電位が過渡的に印加さ
れた場合、例えば、入力波形がリンギングを発生するよ
うな場合である。When the output terminal OUT is in a high impedance state and a potential below the ground potential exceeding the threshold potentials of the NMOSs 14 and 15 is transiently applied to the output terminal OUT, for example, the input waveform causes ringing. This is the case.
【００３２】この場合、ノード１００と出力端子ＯＵＴ
との間にコンデンサ２０が接続されているので、接地電
位ＧＮＤからＮＭＯＳ１１およびコンデンサ２０を介し
て出力端子ＯＵＴに電流ｉ１ｄが流れる。また、同様に
ノード１０１と出力端子ＯＵＴとの間にコンデンサ２１
が接続されているので、グランドからＮＭＯＳ１３およ
びコンデンサ２１を介して出力端子ＯＵＴに電流ｉ２ｄ
が流れる。In this case, the node 100 and the output terminal OUT
Since the capacitor 20 is connected between and, the current i1d flows from the ground potential GND to the output terminal OUT via the NMOS 11 and the capacitor 20. Similarly, a capacitor 21 is provided between the node 101 and the output terminal OUT.
Is connected to the output terminal OUT from the ground through the NMOS 13 and the capacitor 21.
Flows.
【００３３】従って、出力端子ＯＵＴに入力される接地
電位以下の信号レベルに瞬時に応答しＮＭＯＳ１４およ
びＮＭＯＳ１５に流れる電流ｉ３およびｉ４を小さくで
きる。Therefore, the currents i3 and i4 flowing in the NMOS 14 and the NMOS 15 in response to the signal level below the ground potential input to the output terminal OUT can be reduced.
【００３４】このように、本発明の第３の実施例の出力
バッファ回路では、ノード１００と出力端子ＯＵＴとの
間にコンデンサ２０を接続し、ノード１０１と出力端子
ＯＵＴとの間にコンデンサ２１を接続したので、出力端
子ＯＵＴに過渡的にＮＭＯＳ１４、１５の閾値電位を越
える接地電位以下の電位（−Ｖｔ）が印加されても、ノ
ード１００および１０１を接地電位以下の電位にバイア
スすることができるので、高周波動作マージンが拡大す
る。As described above, in the output buffer circuit according to the third embodiment of the present invention, the capacitor 20 is connected between the node 100 and the output terminal OUT, and the capacitor 21 is connected between the node 101 and the output terminal OUT. Since they are connected, even if a potential (-Vt) below the ground potential exceeding the threshold potentials of the NMOSs 14 and 15 is transiently applied to the output terminal OUT, the nodes 100 and 101 can be biased below the ground potential. Therefore, the high frequency operation margin is expanded.
【図１】本発明の第１の実施例の出力バッファ回路図FIG. 1 is an output buffer circuit diagram of a first embodiment of the present invention.
【図２】本発明の第２の実施例の出力バッファ回路図FIG. 2 is an output buffer circuit diagram of a second embodiment of the present invention.
【図３】本発明の第３の実施例の出力バッファ回路図FIG. 3 is an output buffer circuit diagram of a third embodiment of the present invention.
【図４】比較のための参考出力バッファ回路図FIG. 4 is a reference output buffer circuit diagram for comparison.
【図５】印加電圧と電流特性との関係を示す図FIG. 5 is a diagram showing the relationship between applied voltage and current characteristics.
１、２・・・インバータ ３、４・・・入力端子 １４、１５、１６、１７・・・ＮＭＯＳトランジスタ １００、１０１・・・ノード ＯＵＴ・・・出力端子 ＶＤＤ・・・電源電位 ＧＮＤ・・・接地電位 ｉ１、ｉ２、ｉ３、ｉ４、ｉ１ｄ、ｉ２ｄ・・・電流 １８、１９・・・抵抗 ２０、２１・・・コンデンサ 1, 2 ... Inverter 3, 4 ... Input terminal 14, 15, 16, 17 ... NMOS transistor 100, 101 ... Node OUT ... Output terminal VDD ... Power supply potential GND ... Ground potential i1, i2, i3, i4, i1d, i2d ... Current 18, 19 ... Resistor 20, 21 ... Capacitor
Claims (3)
ドと、 第２の電位が印加された第２の電位ノードと、 出力端子と、 第１および第２の入力端子と、 前記第１の電位ノードと前記出力端子との間に接続され
た第１のトランジスタと、 前記第２の電位ノードと前記出力端子との間に接続され
た第２のトランジスタと、 前記第１の入力端子と前記第１のトランジスタのゲート
との間に接続された第１のインバータと、 前記第２の入力端子と前記第２のトランジスタのゲート
との間に接続された第２のインバータと、 前記第１のトランジスタのゲートと前記出力端子との間
に接続され、そのゲートに前記第２の電位が印加されて
いる第３のトランジスタと、 前記第２のトランジスタのゲートと前記出力端子との間
に接続され、そのゲートに前記第２の電位が印加されて
いる第４のトランジスタと、を有することを特徴とする
半導体記憶装置。1. A first potential node to which a first potential is applied, a second potential node to which a second potential is applied, an output terminal, first and second input terminals, and A first transistor connected between a first potential node and the output terminal; a second transistor connected between the second potential node and the output terminal; and a first input A first inverter connected between a terminal and a gate of the first transistor; a second inverter connected between the second input terminal and a gate of the second transistor; Between a third transistor connected between the gate of the first transistor and the output terminal and having the second potential applied to the gate, and between the gate of the second transistor and the output terminal Connected to its gate A fourth transistor to which the second potential is applied, and a semiconductor memory device.
力部、出力部、電源電位ノード、接地電位ノード、前記
電源電位ノードと出力部との間に接続されたＰチャネル
型ＭＯＳトランジスタ、前記出力部に接続された抵抗
と、前記抵抗と前記接地電位ノードとの間に接続された
Ｎチャネルトランジスタとを有することを特徴とする請
求項１記載の半導体記憶装置。2. The first and second inverters include an input section, an output section, a power supply potential node, a ground potential node, a P-channel MOS transistor connected between the power supply potential node and the output section, and 2. The semiconductor memory device according to claim 1, further comprising a resistor connected to the output portion and an N-channel transistor connected between the resistor and the ground potential node.
トランジスタのゲートと前記出力端子との間に接続され
た第１の電荷蓄積手段と、 前記第２のトランジスタのゲートと前記出力端子との間
に接続された第２の電荷蓄積手段と、を有することを特
徴とする請求項１記載の半導体記憶装置。3. The semiconductor memory device further comprises: first charge storage means connected between the gate of the first transistor and the output terminal; and a gate of the second transistor and the output terminal. 2. The semiconductor memory device according to claim 1, further comprising a second charge storage unit connected between them.
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