JPH0934777A - Memory access system - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a memory access system with which plural devices can efficiently use a common memory for different purposes. SOLUTION: This system is provided with a common memory 3, first device 1 for accessing a memory 3, second device 4 for accessing the memory 3 and address translation part 2 for translating the output address of the first device 1 and the translation part 2 translates a prescribed input address AD=3, 6 to a prescribed address AD=9, 10 in the same memory 3, for example. Thus, the access of the first device 1 to the AD=3/6 is automatically translated to the access to the AD=9/10 and even when the AD=3, 6 of the memory 3 is used for the other purpose by the second device 4, the first device 1 does not require any change for its own access control. On the other hand, the second device 4 can directly access the address AD=3/6. The information on address translation is provided from the second device to the address translation part 2. When providing the information, the second device saves the stored data of the memory corresponding to that input address into the translated address.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はメモリアクセス方式に関
し、更に詳しくは複数の装置が共通のメモリを異なる目
的で使用するシステムのメモリアクセス方式に関する。
この種のシステムの一例としては、一方の装置がメモリ
のプログラムやデータのリード・ライトを行い、かつ他
方の装置がメモリのリード・ライト検査を行うものがあ
る。かかるシステムでは、メモリのある領域が、ある時
点ではプログラムやデータのリード・ライトに使用さ
れ、また他の時点ではメモリのリード・ライト検査に使
用されるため、メモリアクセスの効率良い運用が望まれ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory access method, and more particularly to a memory access method for a system in which a plurality of devices use a common memory for different purposes.
As an example of this type of system, there is one in which one device reads / writes a program or data in a memory and the other device performs a read / write test in the memory. In such a system, a certain area of the memory is used for reading and writing of programs and data at a certain point and used for reading and writing of the memory at other points, so efficient operation of memory access is desired. .

【０００２】[0002]

【従来の技術】図６は従来技術を説明する図で、図にお
いて１はＣＰＵ、３はＲＡＭ、４はメモリ監視部、５は
データバス（ＤＢ）、６はアドレスバス（ＡＢ）であ
る。ＣＰＵ１はその稼働によりＲＡＭ３のアドレスＡＤ
＝０〜８をランダムにアクセス（リード／ライト）して
いる。一方、この状態で、メモリ監視部４はＲＡＭ３の
ＡＤ＝３，６に対してメモリ検査（リードアフタライト
検査）を行いたい。かかる場合には、ＣＰＵ１はＡＤ＝
３，６に対するアクセスを止め、又はアクセスを他のＡ
Ｄ＝９，１０に変更しなくてはならない。2. Description of the Related Art FIG. 6 is a diagram for explaining the prior art. In the figure, 1 is a CPU, 3 is a RAM, 4 is a memory monitoring unit, 5 is a data bus (DB), and 6 is an address bus (AB). The CPU 1 operates so that the address AD of the RAM 3
= 0 to 8 are randomly accessed (read / write). On the other hand, in this state, the memory monitoring unit 4 wants to perform a memory inspection (read-after-write inspection) on AD = 3, 6 of the RAM 3. In such a case, the CPU 1 sets AD =
Stop access to 3, 6 or access other A
We have to change to D = 9,10.

【０００３】従来は、メモリ監視部４からの監視アドレ
ス情報に従い、ＣＰＵ１はＲＡＭ３のＡＤ＝３，６に対
するアクセスをＡＤ＝９，１０に回避するように自己の
制御（プログラム等）を変更していた。Conventionally, according to the monitoring address information from the memory monitoring unit 4, the CPU 1 changes its own control (program etc.) so as to avoid accessing AD = 3,6 of the RAM 3 to AD = 9,10. It was

【０００４】[0004]

【発明が解決しようとする課題】しかし、上記従来方式
によると、ＣＰＵ１から見たＲＡＭ３のアクセスフィー
ルドにはＡＤ＝３，６で不連続が生じてしまい、ＣＰＵ
１の処理が煩雑となる。また、メモリ監視部４が検査ア
ドレスを変更すると、これに応じてＣＰＵ１もアクセス
回避処理を変更しなくてはならないから、ＣＰＵ１のス
ループットは著しく低下する。However, according to the above-mentioned conventional method, discontinuity occurs in the access field of the RAM 3 seen from the CPU 1 when AD = 3, 6, and the CPU
The processing of 1 becomes complicated. Further, when the memory monitoring unit 4 changes the inspection address, the CPU 1 also has to change the access avoidance processing in response to this, so that the throughput of the CPU 1 is significantly reduced.

【０００５】本発明の目的は、複数の装置が共通のメモ
リを異なる目的で効率よく使用できるメモリアクセス方
式を提供することにある。It is an object of the present invention to provide a memory access method in which a plurality of devices can efficiently use a common memory for different purposes.

【０００６】[0006]

【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明（１）のメモリアクセ
ス方式は、複数の装置が共通のメモリを異なる目的で使
用するシステムのメモリアクセス方式において、共通の
メモリ３と、メモリ３をアクセスする第１の装置１と、
メモリ３をアクセスする第２の装置４と、入力の所定の
アドレスを同一メモリ内の他の所定のアドレスに変換す
るアドレス変換部２とを備え、第１の装置１はアドレス
変換部２を介してメモリ３にアクセスし、かつ第２の装
置４はメモリ３の前記入力の所定のアドレスに直接アク
アセスするものである。The above-mentioned problems can be solved by the structure shown in FIG. That is, the memory access method of the present invention (1) is a memory access method for a system in which a plurality of devices use a common memory for different purposes. ,
A second device 4 for accessing the memory 3 and an address conversion unit 2 for converting a predetermined input address into another predetermined address in the same memory are provided, and the first device 1 is provided with the address conversion unit 2. To access the memory 3 and the second device 4 directly accesses a predetermined address of the input of the memory 3.

【０００７】[0007]

【作用】図１に従い一例の作用を具体的に説明する。但
し、本発明はこれに限定されない。本発明（１）におい
ては、アドレス変換部２は入力の所定のアドレスＡＤ＝
３，６を同一メモリ３内の他の所定のアドレスＡＤ＝
９，１０に変換する。The operation of one example will be specifically described with reference to FIG. However, the present invention is not limited to this. In the present invention (1), the address conversion unit 2 uses the input predetermined address AD =
Other predetermined addresses AD = 3 in the same memory 3
Convert to 9, 10.

【０００８】これにより、第１の装置１がＡＤ＝３にア
クセスするとこれはＡＤ＝９ヘのアクセスに自動変換さ
れ、またＡＤ＝６にアクセスするとこれはＡＤ＝１０へ
のアクセスに自動変換される。従って、第１の装置１は
ＡＤ＝３，６が他の目的で使用される場合でも自己のア
クセス制御に関しては何らの変更も要しない。一方、第
２の装置４はアドレスＡＤ＝３，６に直接アクアセスで
き、もって複数の装置１，４は共通のメモリ３を異なる
目的で効率良く使用できる。Thus, when the first device 1 accesses AD = 3, it is automatically converted into an access to AD = 9, and when it accesses AD = 6, this is automatically converted into an access to AD = 10. It Therefore, the first device 1 does not require any change in its own access control even when AD = 3 and 6 are used for other purposes. On the other hand, the second device 4 can directly access the addresses AD = 3 and 6, so that the plurality of devices 1 and 4 can efficiently use the common memory 3 for different purposes.

【０００９】好ましくは、本発明（２）においては、ア
ドレス変換部２はアドレス変換に係る情報を第２の装置
から提供される。従って、第２の装置４はメモリ３の任
意のアドレスを指定でき、かつそのアドレス変換に係る
情報に従って第１の装置１の出力アドレスは他の所定の
アドレスに自動変換される。Preferably, in the present invention (2), the address conversion unit 2 is provided with information related to address conversion from the second device. Therefore, the second device 4 can specify an arbitrary address of the memory 3, and the output address of the first device 1 is automatically converted into another predetermined address according to the information related to the address conversion.

【００１０】また好ましくは、本発明（３）において
は、更にサブメモリ（不図示）を備え、かつアドレス変
換部４は入力の内の所定のアドレス情報をサブメモリを
選択する信号に変換する。こうすれば、メモリ３の記憶
容量に余裕が無い場合でも容易に上記のアドレス変化を
行える。Further, in the present invention (3), preferably, a sub memory (not shown) is further provided, and the address conversion unit 4 converts predetermined address information in the input into a signal for selecting the sub memory. This makes it possible to easily perform the above address change even when the memory 3 has no storage capacity.

【００１１】また好ましくは、本発明（４）において
は、第２の装置４は、アドレス変換に係る情報の提供の
際に、その入力アドレスＡＤ＝３，６に対応するメモリ
３の記憶データを変換先のアドレスＡＤ＝９，１０に退
避する。従って、ＡＤ＝３，６の各データはＡＤ＝９，
１０に夫々保存され、第１の装置１はＡＤ＝９，１０の
各データに基づき処理をエラー無く継続できる。また逆
の場合はＡＤ＝９，１０の各データはＡＤ＝３，６に夫
々保存され、第１の装置１はＡＤ＝３，６の各データに
基づき処理をエラー無く継続できる。Further, in the present invention (4), preferably, the second device 4 stores the data stored in the memory 3 corresponding to the input address AD = 3, 6 when providing the information related to the address conversion. The conversion destination address AD = 9, 10 is saved. Therefore, each data of AD = 3,6 is AD = 9,
10 respectively, the first device 1 can continue the processing without error based on each data of AD = 9, 10. In the opposite case, the data of AD = 9 and 10 are stored in AD = 3 and 6, respectively, and the first device 1 can continue the processing without error based on the data of AD = 3 and 6.

【００１２】また好ましくは、本発明（５）において
は、第２の装置４はメモリ３の検査を行う検査装置であ
る。Further, preferably, in the present invention (5), the second device 4 is an inspection device for inspecting the memory 3.

【００１３】[0013]

【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は第１実施例のメ
モリアクセス方式を説明する図で、図において１はＣＰ
Ｕ、２はアドレス変換部、２１は加算器（＋）、２２は
比較器（ＣＰ）、２３はゲート回路（Ｇ）、３はＲＡ
Ｍ、４はメモリ監視部、４１は監視制御部、４２〜４４
は夫々レジスタ（ＡＲ，ＢＲ，ＤＲ）、４５は減算器
（−）、４６，４７はセレクタ（ＳＥＬ）、５はデータ
バス（ＤＢ）、６はアドレスバス（ＡＢ）である。Embodiments of the present invention will be described in detail below with reference to the accompanying drawings. Note that the same reference numerals indicate the same or corresponding parts throughout the drawings. FIG. 2 is a diagram for explaining the memory access method of the first embodiment, where 1 is CP
U, 2 are address conversion units, 21 is an adder (+), 22 is a comparator (CP), 23 is a gate circuit (G), and 3 is RA.
M, 4 are memory monitoring units, 41 is a monitoring control unit, 42 to 44
Are registers (AR, BR, DR), 45 is a subtracter (-), 46 and 47 are selectors (SEL), 5 is a data bus (DB), and 6 is an address bus (AB).

【００１４】なお、図示しないが、バス５，６のドライ
バは３ステートのバッファ回路から成っており、アクセ
ス権のある装置のみがドライバの出力を有効とする。デ
ータのリード／ライトに係る制御信号ＷＥ，ＯＥ等につ
いても同様である。また、この例ではＣＰＵ１はＲＡＭ
３のアドレスＡＤ＝「０〜８」をランダムにアクセス
し、ＡＤ＝「９」は退避エリアとする。Although not shown, the drivers of the buses 5 and 6 are composed of 3-state buffer circuits, and only the device having the access right validates the output of the driver. The same applies to control signals WE, OE, etc. related to data read / write. Also, in this example, the CPU 1 is a RAM
Address AD = “0 to 8” of 3 is randomly accessed, and AD = “9” is set as a save area.

【００１５】かかる構成により、メモリ監視部４がメモ
リ検査中でない場合は、ＡＲ４２には退避エリアのアド
レスＳＡＤ＝「９」がロードされている。従って、比較
器２２の出力（＝）は満足せず、ゲート回路２３の出力
＝「０」である。この場合のＣＰＵ１の出力ＡＤ＝「０
〜８」は何ら変換されず、そのままＲＡＭ３に加えられ
る。以下、メモリ検査を行う場合の動作を説明する。With this configuration, when the memory monitoring unit 4 is not in the memory inspection, the address SAD = “9” of the save area is loaded in the AR 42. Therefore, the output (=) of the comparator 22 is not satisfied, and the output of the gate circuit 23 is "0". Output AD of CPU1 in this case = "0
~ 8 "is added to the RAM 3 as it is without any conversion. The operation of the memory inspection will be described below.

【００１６】図３は第１実施例の監視制御部の制御フロ
ーを説明する図である。図３（Ａ）はメモリ監視の開始
処理を示し、ＲＡＭ３のメモリ監視を開始する時に入力
する。例えばＡＤ＝「３」のメモリ検査を開始する時
は、好ましくは、その前にＡＤ＝「３」のデータをＡＤ
＝「９」に退避する。ステップＳ１ではＣＰＵ１にメモ
リサイクルを要求（ＲＥＱ←１）し、ステップＳ２では
ＣＰＵ１からの許可（ＡＣＫ←１）を待つ。なお、ＣＰ
Ｕ１はＲＥＱ＝１の状態でＡＣＫ＝１を出力すると、Ｒ
ＥＱ＝０となるまで自己のアクセスを待たされる。FIG. 3 is a diagram for explaining the control flow of the supervisory control unit of the first embodiment. FIG. 3A shows a memory monitoring start process, which is input when the memory monitoring of the RAM 3 is started. For example, when starting the memory inspection of AD = “3”, it is preferable to AD the data of AD = “3” before that.
= Save to "9". In step S1, the CPU 1 is requested for a memory cycle (REQ ← 1), and in step S2, the CPU 1 waits for permission (ACK ← 1). Note that CP
When U1 outputs ACK = 1 while REQ = 1, R1
It is kept waiting for its own access until EQ = 0.

【００１７】やがてＡＣＫ＝１になると、バス５，６の
アクセス権はメモリ監視部４の側に移る。ステップＳ３
ではＡＲ４２に検査アドレスＴＡＤ＝「３」をロード
し、ステップＳ４では選択信号Ｓ１＝０とする。これに
よりセレクタ４６の出力ＡＤ＝「３」となる。ステップ
Ｓ５ではリードを行い、ステップＳ６ではリードデータ
ＤＴをＤＲ４４にセットする。When ACK = 1 eventually, the access right of the buses 5 and 6 is transferred to the memory monitoring unit 4. Step S3
Then, the inspection address TAD = "3" is loaded into AR42, and the selection signal S1 = 0 is set in step S4. As a result, the output AD of the selector 46 becomes "3". Reading is performed in step S5, and read data DT is set in DR44 in step S6.

【００１８】更に、ステップＳ７ではＳ１←１，Ｓ２←
０となし、これによりＲＡＭ３のＡＤ＝退避アドレスＳ
ＡＤ「＝９」、ＤＴ＝退避データＲＤＴとなる。ステッ
プＳ８ではライトを行い、これによりＡＤ＝「３」のデ
ータはＡＤ＝「９」に退避された。ステップＳ９ではＲ
ＥＱ←０とする。ＲＥＱ＝０になると、ＣＰＵ１は処理
再開する。この場合にＣＰＵ１からのＡＤ＝「０〜２」
及びＡＤ＝「４〜８」に対するアクセスは、そのままＲ
ＡＭ３に加えられる。Further, in step S7, S1 ← 1, S2 ←
0, which means that AD of RAM3 = save address S
AD “= 9”, DT = save data RDT. In step S8, writing is performed, and the data of AD = “3” is saved to AD = “9”. R in step S9
Let EQ ← 0. When REQ = 0, the CPU 1 restarts processing. In this case, AD from CPU1 = “0-2”
And access to AD = “4 to 8” is R as it is.
Added to AM3.

【００１９】但し、ＣＰＵ１がＡＤ＝「３」にアクセス
をしようとすると、比較器２２は入力のＡＤ＝ＴＡＤ＝
「３」によりその出力（＝）が満足し、ゲート回路２３
が開く。この場合に、減算器４５はＳＡＤ「９」−ＴＡ
Ｄ「３」により補正アドレスＣＡＤ＝「６」を出力して
いる。加算器２１はＡＤ「３」＋ＣＡＤ「６」によりＡ
Ｄ＝「９」を出力する。その結果、ＣＰＵ１からのＡＤ
＝「３」に対するアクセスはＡＤ＝「９」に対するアク
セスに自動変換される。However, when the CPU 1 tries to access AD = “3”, the comparator 22 inputs AD = TAD =
The output (=) is satisfied by “3”, and the gate circuit 23
Opens. In this case, the subtractor 45 uses the SAD "9" -TA
The correction address CAD = “6” is output by D “3”. The adder 21 outputs A by AD “3” + CAD “6”
D = “9” is output. As a result, AD from CPU1
= 3 access is automatically converted to AD = 9 access.

【００２０】一方、この間に監視制御部４１はＡＤ＝
「３」のメモリ検査を行う。検査を行う時は、ＲＥＱ←
１にしてＡＣＫ←１を待つ。やがてＡＣＫ＝１になる
と、Ｓ１＝０，Ｓ２＝１の状態でＡＤ＝「３」に検査デ
ータＴＤＴをライトする。好ましくは、続けてリードを
行い、ＡＤ＝「３」のリードデータＤＴをＤＲ４４にセ
ットする。その後ＲＥＱ←０にする。更に、内部では検
査データＴＤＴとリードデータＲＤＴとを比較し、ＡＤ
＝「３」のメモリ機能を検査する。こうしてＡＤ＝
「３」に対する検査を繰り返し行う。On the other hand, during this period, the monitor control unit 41 has AD =
A memory inspection of "3" is performed. When performing inspection, REQ ←
Set to 1 and wait for ACK ← 1. When ACK = 1 eventually, the inspection data TDT is written to AD = “3” in the state of S1 = 0 and S2 = 1. Preferably, the read is continuously performed, and the read data DT of AD = “3” is set in DR44. Then set REQ ← 0. Further, the inspection data TDT and the read data RDT are compared internally, and AD
Check the memory function of "3". Thus AD =
The inspection for “3” is repeated.

【００２１】図３（Ｂ）はメモリ監視の終了処理を示
し、ＲＡＭ３のメモリ監視を終了する時に入力する。Ａ
Ｄ＝「３」のメモリ検査を終了する時は、好ましくは、
その前にＡＤ＝「９」の退避データをＡＤ＝「３」に戻
す。ステップＳ１１ではＲＥＱ←１とし、ステップＳ１
２ではＡＣＫ←１を待つ。やがてＡＣＫ＝１になると、
ステップＳ１３ではＳ１＝１とする。これによりセレク
タ４６の出力ＡＤ＝「９」となる。ステップＳ１４では
リードを行い、ステップＳ１５ではリードデータＤＴを
ＤＲ４４にセットする。FIG. 3B shows a process of ending the memory monitoring, which is input when the memory monitoring of the RAM 3 is completed. A
When ending the memory check of D = “3”, preferably,
Before that, the saved data of AD = “9” is returned to AD = “3”. In step S11, REQ ← 1 is set, and in step S1
At 2, wait for ACK ← 1. Eventually, when ACK = 1,
In step S13, S1 = 1. As a result, the output AD of the selector 46 becomes "9". In step S14, reading is performed, and in step S15, read data DT is set in DR44.

【００２２】更に、ステップＳ１６ではＳ１＝０，Ｓ２
＝０となし、これによりＲＡＭ３のＡＤ＝「３」、ＤＴ
＝退避データＲＤＴとなる。ステップＳ１７ではライト
を行い、これによりＡＤ＝「９」の退避データはＡＤ＝
「３」に戻された。ステップＳ１８ではＡＲ４２にＳＡ
Ｄ＝「９」をロードし、ステップＳ１９ではＲＥＱ＝０
とする。Further, in step S16, S1 = 0, S2
= 0, which makes AD = “3” in RAM3, DT
= Saved data RDT. In step S17, a write is performed, so that the saved data of AD = "9" is AD =
Returned to "3". In step S18, AR42 is SA
D = “9” is loaded, and REQ = 0 in step S19.
And

【００２３】以下、同様にしてメモリ監視部４はＡＤ＝
「４」，「５」，…とメモリ検査を行い、こうしてＲＡ
Ｍ３全体のメモリ監視を行える。一方、ＣＰＵ１はメモ
リ検査に関しては一切関知せず、自由に稼働できる。図
４は第２実施例のメモリアクセス方式を説明する図で、
図において２５はアドレス変換用のＲＡＭ、２６はアド
レスバス（ＡＢ）、４８はメモリ監視用のＣＰＵであ
る。Thereafter, similarly, the memory monitoring unit 4 outputs AD =
Memory inspection is performed as “4”, “5”, ...
The memory of the entire M3 can be monitored. On the other hand, the CPU 1 has no concern about the memory inspection and can operate freely. FIG. 4 is a diagram for explaining the memory access method of the second embodiment.
In the figure, 25 is a RAM for address conversion, 26 is an address bus (AB), and 48 is a CPU for memory monitoring.

【００２４】この例のＲＡＭ３では複数のＡＤ＝
「３」，「６」をメモリ監視エリアとし、夫々の退避エ
リアをＡＤ＝「９」，「１０」としている。かかる場合
でもＲＡＭ２５を使用すれば複数のアドレスを効率よく
変換できる。ＣＰＵ４８は、メモリ監視を開始する時
は、ＣＰＵ１よりＡＣＫ←１を受け、ＲＡＭ２５にアド
レス変換テーブルを書き込む。その際には、バス５，６
を使用してＡＤ＝「３」のデータをＡＤ＝「９」に退避
し、ＡＤ＝「６」のデータをＡＤ＝「１０」に退避す
る。その後、ＣＰＵ４８がＲＥＱ←０にすると、ＣＰＵ
１は処理再開する。In the RAM 3 of this example, a plurality of AD =
“3” and “6” are set as memory monitoring areas, and the respective save areas are set as AD = “9” and “10”. Even in such a case, the RAM 25 can be used to efficiently convert a plurality of addresses. When starting the memory monitoring, the CPU 48 receives ACK ← 1 from the CPU 1 and writes the address conversion table in the RAM 25. In that case, buses 5 and 6
Is used to save the data of AD = “3” to AD = “9” and the data of AD = “6” to AD = “10”. After that, when the CPU 48 sets REQ ← 0, the CPU
1 restarts the processing.

【００２５】この場合に、ＣＰＵ１からのＡＤ＝「０〜
２」，「４，５」及び「７，８」に対するアクセスは、
そのままＲＡＭ３に加えられる。但し、ＣＰＵ１がＡＤ
＝「３」にアクセスしようとすると、該ＡＤ＝「３」は
ＲＡＭ２５によりＡＤ＝「９」に変換される。またＣＰ
Ｕ１がＡＤ＝「６」にアクセスしようとすると、該ＡＤ
＝「６」はＲＡＭ２５によりＡＤ＝「１０」に変換され
る。こうしてＣＰＵ１の処理は何らの支障もなく継続さ
れる。In this case, AD from CPU 1 = “0
Access to "2", "4,5" and "7,8"
It is added to the RAM 3 as it is. However, CPU1 is AD
== “3”, the AD = “3” is converted into AD = “9” by the RAM 25. Also CP
When U1 tries to access AD = “6”, the AD
= “6” is converted to AD = “10” by the RAM 25. In this way, the processing of the CPU 1 is continued without any trouble.

【００２６】一方、この間にＣＰＵ４８はＣＰＵ１のア
クセスを逐次スチールし、ＡＤ＝「３」，「６」のメモ
リ検査を行う。そして所定回数の検査を終了すると、再
度ＲＥＱ←１となし、やがてＡＣＫ←１になると、ＡＤ
＝「９」の退避データをＡＤ＝「３」に戻し、かつＡＤ
＝「１０」の退避データをＡＤ＝「６」に戻す。更にＲ
ＡＭ２５のアドレス変換テーブルを元に戻し、ＲＥＱ←
０にする。On the other hand, during this period, the CPU 48 successively steals the access of the CPU 1 and performs the memory inspection of AD = “3”, “6”. When the inspections for a predetermined number of times are completed, REQ ← 1 is again established, and when ACK ← 1 is established, AD is reached.
The saved data of "9" is returned to AD = "3", and AD
The saved data of “= 10” is returned to AD = “6”. Further R
Return the AM25 address conversion table to the original, and then REQ ←
Set to 0.

【００２７】なお、ＲＡＭ３についての１又は２以上の
検査アドレスが固定であり、変更を要しない場合は、Ｒ
ＡＭ２５に代えてＲＯＭを使用しても良い。図５は第３
実施例のメモリアクセス方式を説明する図で、図におい
て７は選択制御部、７１はレジスタ（ＲＥＧ）、７２は
比較器（ＣＰ）、８はインバータ回路（Ｉ）、９はデー
タ退避用のＲＡＭである。If one or more inspection addresses of the RAM 3 are fixed and need not be changed, then R
A ROM may be used instead of the AM25. Figure 3 is the third
FIG. 3 is a diagram for explaining the memory access system of the embodiment, in which 7 is a selection control unit, 71 is a register (REG), 72 is a comparator (CP), 8 is an inverter circuit (I), and 9 is a data saving RAM Is.

【００２８】この例のＲＡＭ３の記憶領域は３つのブロ
ック（０）〜（３）から成っており、各ブロック（０）
〜（３）は上位アドレスＡＤＨにより選択される。また
各ブロック中の各バイトアドレスは下位アドレスＡＤＬ
により選択される。一方、ＲＡＭ９はＲＡＭ３の１ブロ
ック分の記憶容量を備えている。なお、チップ選択信号
ＣＳ，ＣＳ／については、ＣＰＵ１にアクセス権がある
場合は有効（ＨＩＧＨ又はＬＯＷレベル）であり、ＣＰ
Ｕ１にアクセス権がない場合は無効（ＨＩＧＨインピー
ダンス）である。またチップ選択信号ＣＳ１，ＣＳ１／
については、ＣＰＵ２にアクセス権がある場合は有効で
あり、アクセス権がない場合は無効である。The storage area of the RAM 3 in this example is composed of three blocks (0) to (3), and each block (0).
(3) to (3) are selected by the upper address ADH. In addition, each byte address in each block is the lower address ADL
Is selected by On the other hand, the RAM 9 has a storage capacity for one block of the RAM 3. Note that the chip selection signals CS and CS / are valid (HIGH or LOW level) when the CPU 1 has an access right, and CP
It is invalid (HIGH impedance) when U1 has no access right. In addition, chip selection signals CS1 and CS1 /
Is valid when the CPU 2 has the access right, and is invalid when the CPU 2 does not have the access right.

【００２９】メモリ検査を行わない時は、レジスタ７１
の内容ＲＡＨは「０」〜「２」以外の例えば「３」にな
っており、よって比較器７２は満足しない。この場合の
ＣＰＵ１からのブロック（０）〜（２）に対するアクセ
スはＲＡＭ３にそのまま加えられる。ＣＰＵ４８は、メ
モリ監視を開始する時は、ＲＥＱ←１とすると共に、Ｃ
ＰＵ１からのＡＣＫ←１を受け、ＲＥＧ７１に例えばデ
ータ「１」を書き込む。その際には、必要ならバス５，
６を使用してＲＡＭ３のブロック「１」のデータをＲＡ
Ｍ９にブロック転送する。その後、ＣＰＵ４８がＲＥＱ
←０にすると、ＣＰＵ１は処理再開する。When the memory check is not performed, the register 71
Content RAH is, for example, "3" other than "0" to "2", and therefore the comparator 72 is not satisfied. In this case, the access to the blocks (0) to (2) from the CPU 1 is added to the RAM 3 as it is. When starting the memory monitoring, the CPU 48 sets REQ ← 1 and C
Upon receiving ACK ← 1 from PU1, for example, data “1” is written in REG71. In that case, if necessary, bus 5,
RA of the data of block "1" of RAM3 using 6
Block transfer to M9. After that, the CPU 48
When ← 0 is set, the CPU 1 restarts processing.

【００３０】この場合に、ＣＰＵ１からのブロック
「０」，「２」に対するアクセスは、そのままＲＡＭ３
に加えられる。即ち、比較器７２の出力ＣＳ＝０により
ＲＡＭ３が選択され、ＲＡＭ９は選択されない。但し、
ＣＰＵ１がブロック「１」中のあるアドレスをアクセス
しようとすると、比較器７２は入力のＡＤＨ＝ＲＡＨ＝
「１」により、チップセレクト信号ＣＳ＝１を出力す
る。これによりＲＡＭ９が選択され、ＲＡＭ３は選択さ
れない。その結果、ＲＡＭ３のブロック「１」に対する
アクセスは自動的にＲＡＭ９に対するアクセスに変換さ
れる。こうしてＣＰＵ１の処理は何らの支障もなく継続
される。In this case, the access to the blocks "0" and "2" from the CPU 1 is performed as it is in the RAM 3
Is added to That is, RAM3 is selected by the output CS = 0 of the comparator 72, and RAM9 is not selected. However,
When the CPU 1 tries to access an address in the block "1", the comparator 72 inputs ADH = RAH =
By "1", the chip select signal CS = 1 is output. As a result, the RAM 9 is selected and the RAM 3 is not selected. As a result, the access to the block "1" of the RAM3 is automatically converted into the access to the RAM9. In this way, the processing of the CPU 1 is continued without any trouble.

【００３１】一方、この間にＣＰＵ４８は、ＣＰＵ１の
アクセスをスチールし、ＲＡＭ３のブロック「１」に対
するメモリ検査を行う。この場合に、ＲＡＭ３のメモリ
検査は１バイトづつ行っても、１ブロック分まとめて行
っても良い。そして、検査終了すると、再度ＲＥＱ←１
となし、やがてＡＣＫ＝１になると、必要ならＲＡＭ９
の退避データをＲＡＭ３のブロック「１」にブロック転
送する。更にＲＥＧ７１にデータ「３」をロードし、か
つＲＥＱ＝０にする。On the other hand, during this time, the CPU 48 steals the access of the CPU 1 and performs the memory inspection for the block "1" of the RAM 3. In this case, the memory inspection of the RAM 3 may be performed byte by byte or collectively for one block. Then, when the inspection is completed, REQ ← 1 again
None, eventually ACK = 1, RAM9 if necessary
Block data of the saved data is transferred to the block “1” of the RAM 3. Further, the data “3” is loaded into the REG 71, and REQ = 0.

【００３２】なお、この第３実施例の如くＲＡＭ３上の
１ブロック分をＲＡＭ９に変換するのではなく、ＲＡＭ
３上の任意の１又は２以上のアドレスをＲＡＭ９上のア
ドレスに変換するように構成しても良い。また、上記各
実施例の構成はシステムに共通のＲＡＭ３をＣＰＵ１と
メモリ監視部４とで共用する構成と考えても良いし、又
はメモリ監視機能を備えるメモリ部１００をＣＰＵ１が
使用する構成と考えてもよい。It should be noted that instead of converting one block on the RAM 3 into the RAM 9 as in the third embodiment, the RAM
Any one or two or more addresses on the RAM 3 may be converted into an address on the RAM 9. Further, the configuration of each of the above embodiments may be considered as a configuration in which the RAM 3 common to the system is shared by the CPU 1 and the memory monitoring unit 4, or the configuration in which the CPU 1 uses the memory unit 100 having a memory monitoring function. May be.

【００３３】また、図２の監視制御部４１は汎用のＣＰ
Ｕで構成しても良いが、図３の制御をクロック毎に逐次
実行するようなハードウエア回路（ＡＳＩＣ等）で構成
しても良い。また、上記各実施例ではメモリとしてＲＡ
Ｍ３を使用したが、該ＲＡＭ３に代えてデュアルポート
ＲＡＭ（ＤＰＲＡＭ）を使用しても良い。この場合のメ
モリ監視部４はＣＰＵ１の一方のポートからのメモリア
クセスと同時に他方のポートかメモリ検査を行える。従
って、ＣＰＵ１の処理が待たされることはない。Further, the monitoring control unit 41 of FIG. 2 is a general-purpose CP.
Although it may be configured by U, it may be configured by a hardware circuit (such as ASIC) that sequentially executes the control of FIG. 3 for each clock. Further, in each of the above embodiments, the RA is used as a memory.
Although M3 is used, a dual port RAM (DPRAM) may be used instead of the RAM3. In this case, the memory monitoring unit 4 can simultaneously perform a memory access from one port of the CPU 1 and a memory inspection of the other port. Therefore, the processing of the CPU 1 is not kept waiting.

【００３４】また、上記各実施例では第１の装置がＣＰ
Ｕ１の場合を述べたが、これに限らない。他にも、例え
ば第１の装置としてデータ伝送装置の主信号データ処理
部等が考えられる。勿論、第２の装置もメモリ監視部に
限らない。また、上記本発明に好適なる複数の実施例を
述べたが、本発明思想を逸脱しない範囲内で、構成及び
制御の様々な変更が行えることは言うまでも無い。In each of the above embodiments, the first device is the CP.
Although the case of U1 has been described, the present invention is not limited to this. In addition, for example, a main signal data processing unit of a data transmission device can be considered as the first device. Of course, the second device is not limited to the memory monitoring unit. Although a plurality of preferred embodiments of the present invention have been described above, it goes without saying that various changes in configuration and control can be made without departing from the spirit of the present invention.

【００３５】[0035]

【発明の効果】以上述べた如く本発明によれば、複数の
装置が共通のメモリを異なる目的で効率よく使用でき
る。As described above, according to the present invention, a plurality of devices can efficiently use a common memory for different purposes.

【図面の簡単な説明】[Brief description of drawings]

【図１】図１は本発明の原理を説明する図である。FIG. 1 is a diagram illustrating the principle of the present invention.

【図２】図２は第１実施例のメモリアクセス方式を説明
する図である。FIG. 2 is a diagram for explaining a memory access method of the first embodiment.

【図３】図３は第１実施例の監視制御部の制御フローを
説明する図である。FIG. 3 is a diagram illustrating a control flow of a monitoring control unit according to the first embodiment.

【図４】図４は第２実施例のメモリアクセス方式を説明
する図である。FIG. 4 is a diagram illustrating a memory access method according to a second embodiment.

【図５】図５は第３実施例のメモリアクセス方式を説明
する図である。FIG. 5 is a diagram illustrating a memory access method according to a third embodiment.

【図６】図６は従来技術を説明する図である。FIG. 6 is a diagram illustrating a conventional technique.

【符号の説明】[Explanation of symbols]

１ 第１の装置 ２ アドレス変換部 ３ メモリ ４ 第２の装置 ５ データバス ６ アドレスバス 1 First Device 2 Address Converter 3 Memory 4 Second Device 5 Data Bus 6 Address Bus

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 複数の装置が共通のメモリを異なる目的
で使用するシステムのメモリアクセス方式において、 共通のメモリと、 メモリをアクセスする第１の装置と、 メモリをアクセスする第２の装置と、 入力の所定のアドレスを同一メモリ内の他の所定のアド
レスに変換するアドレス変換部とを備え、 第１の装置はアドレス変換部を介してメモリにアクセス
し、かつ第２の装置はメモリの前記入力の所定のアドレ
スに直接アクアセスすることを特徴とするメモリアクセ
ス方式。1. A memory access method for a system, wherein a plurality of devices use a common memory for different purposes, wherein a common memory, a first device accessing the memory, and a second device accessing the memory, An address translation unit for translating a predetermined input address into another predetermined address in the same memory, the first device accessing the memory through the address conversion unit, and the second device accessing the memory. A memory access method characterized by directly accessing a specified address of the input. 【請求項２】 アドレス変換部はアドレス変換に係る情
報を第２の装置から提供されることを特徴とする請求項
１のメモリアクセス方式。2. The memory access method according to claim 1, wherein the address conversion unit is provided with information related to the address conversion from the second device. 【請求項３】 サブメモリを備え、かつアドレス変換部
は入力の内の所定のアドレス情報をサブメモリを選択す
る信号に変換することを特徴とする請求項１及び２のメ
モリアクセス方式。3. The memory access method according to claim 1, further comprising a sub memory, wherein the address conversion unit converts predetermined address information in the input into a signal for selecting the sub memory. 【請求項４】 第２の装置は、アドレス変換に係る情報
の提供の際に、その入力アドレスに対応するメモリの記
憶データを変換先のアドレスに退避することを特徴とす
る請求項２及び３のメモリアクセス方式。4. The second device saves the storage data in the memory corresponding to the input address to the conversion destination address when providing the information related to the address conversion. Memory access method. 【請求項５】 第２の装置はメモリの検査を行う検査装
置であることを特徴とする請求項１乃至４のメモリアク
セス方式。5. The memory access method according to claim 1, wherein the second device is an inspection device for inspecting a memory.