JPH0934777A - Memory access system - Google Patents
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- JPH0934777A JPH0934777A JP7179090A JP17909095A JPH0934777A JP H0934777 A JPH0934777 A JP H0934777A JP 7179090 A JP7179090 A JP 7179090A JP 17909095 A JP17909095 A JP 17909095A JP H0934777 A JPH0934777 A JP H0934777A
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- memory
- address
- access
- cpu
- ram
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はメモリアクセス方式に関
し、更に詳しくは複数の装置が共通のメモリを異なる目
的で使用するシステムのメモリアクセス方式に関する。
この種のシステムの一例としては、一方の装置がメモリ
のプログラムやデータのリード・ライトを行い、かつ他
方の装置がメモリのリード・ライト検査を行うものがあ
る。かかるシステムでは、メモリのある領域が、ある時
点ではプログラムやデータのリード・ライトに使用さ
れ、また他の時点ではメモリのリード・ライト検査に使
用されるため、メモリアクセスの効率良い運用が望まれ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory access method, and more particularly to a memory access method for a system in which a plurality of devices use a common memory for different purposes.
As an example of this type of system, there is one in which one device reads / writes a program or data in a memory and the other device performs a read / write test in the memory. In such a system, a certain area of the memory is used for reading and writing of programs and data at a certain point and used for reading and writing of the memory at other points, so efficient operation of memory access is desired. .
【0002】[0002]
【従来の技術】図6は従来技術を説明する図で、図にお
いて1はCPU、3はRAM、4はメモリ監視部、5は
データバス(DB)、6はアドレスバス(AB)であ
る。CPU1はその稼働によりRAM3のアドレスAD
=0〜8をランダムにアクセス(リード/ライト)して
いる。一方、この状態で、メモリ監視部4はRAM3の
AD=3,6に対してメモリ検査(リードアフタライト
検査)を行いたい。かかる場合には、CPU1はAD=
3,6に対するアクセスを止め、又はアクセスを他のA
D=9,10に変更しなくてはならない。2. Description of the Related Art FIG. 6 is a diagram for explaining the prior art. In the figure, 1 is a CPU, 3 is a RAM, 4 is a memory monitoring unit, 5 is a data bus (DB), and 6 is an address bus (AB). The CPU 1 operates so that the address AD of the RAM 3
= 0 to 8 are randomly accessed (read / write). On the other hand, in this state, the memory monitoring unit 4 wants to perform a memory inspection (read-after-write inspection) on AD = 3, 6 of the RAM 3. In such a case, the CPU 1 sets AD =
Stop access to 3, 6 or access other A
We have to change to D = 9,10.
【0003】従来は、メモリ監視部4からの監視アドレ
ス情報に従い、CPU1はRAM3のAD=3,6に対
するアクセスをAD=9,10に回避するように自己の
制御(プログラム等)を変更していた。Conventionally, according to the monitoring address information from the memory monitoring unit 4, the CPU 1 changes its own control (program etc.) so as to avoid accessing AD = 3,6 of the RAM 3 to AD = 9,10. It was
【0004】[0004]
【発明が解決しようとする課題】しかし、上記従来方式
によると、CPU1から見たRAM3のアクセスフィー
ルドにはAD=3,6で不連続が生じてしまい、CPU
1の処理が煩雑となる。また、メモリ監視部4が検査ア
ドレスを変更すると、これに応じてCPU1もアクセス
回避処理を変更しなくてはならないから、CPU1のス
ループットは著しく低下する。However, according to the above-mentioned conventional method, discontinuity occurs in the access field of the RAM 3 seen from the CPU 1 when AD = 3, 6, and the CPU
The processing of 1 becomes complicated. Further, when the memory monitoring unit 4 changes the inspection address, the CPU 1 also has to change the access avoidance processing in response to this, so that the throughput of the CPU 1 is significantly reduced.
【0005】本発明の目的は、複数の装置が共通のメモ
リを異なる目的で効率よく使用できるメモリアクセス方
式を提供することにある。It is an object of the present invention to provide a memory access method in which a plurality of devices can efficiently use a common memory for different purposes.
【0006】[0006]
【課題を解決するための手段】上記の課題は図1の構成
により解決される。即ち、本発明(1)のメモリアクセ
ス方式は、複数の装置が共通のメモリを異なる目的で使
用するシステムのメモリアクセス方式において、共通の
メモリ3と、メモリ3をアクセスする第1の装置1と、
メモリ3をアクセスする第2の装置4と、入力の所定の
アドレスを同一メモリ内の他の所定のアドレスに変換す
るアドレス変換部2とを備え、第1の装置1はアドレス
変換部2を介してメモリ3にアクセスし、かつ第2の装
置4はメモリ3の前記入力の所定のアドレスに直接アク
アセスするものである。The above-mentioned problems can be solved by the structure shown in FIG. That is, the memory access method of the present invention (1) is a memory access method for a system in which a plurality of devices use a common memory for different purposes. ,
A second device 4 for accessing the memory 3 and an address conversion unit 2 for converting a predetermined input address into another predetermined address in the same memory are provided, and the first device 1 is provided with the address conversion unit 2. To access the memory 3 and the second device 4 directly accesses a predetermined address of the input of the memory 3.
【0007】[0007]
【作用】図1に従い一例の作用を具体的に説明する。但
し、本発明はこれに限定されない。本発明(1)におい
ては、アドレス変換部2は入力の所定のアドレスAD=
3,6を同一メモリ3内の他の所定のアドレスAD=
9,10に変換する。The operation of one example will be specifically described with reference to FIG. However, the present invention is not limited to this. In the present invention (1), the address conversion unit 2 uses the input predetermined address AD =
Other predetermined addresses AD = 3 in the same memory 3
Convert to 9, 10.
【0008】これにより、第1の装置1がAD=3にア
クセスするとこれはAD=9ヘのアクセスに自動変換さ
れ、またAD=6にアクセスするとこれはAD=10へ
のアクセスに自動変換される。従って、第1の装置1は
AD=3,6が他の目的で使用される場合でも自己のア
クセス制御に関しては何らの変更も要しない。一方、第
2の装置4はアドレスAD=3,6に直接アクアセスで
き、もって複数の装置1,4は共通のメモリ3を異なる
目的で効率良く使用できる。Thus, when the first device 1 accesses AD = 3, it is automatically converted into an access to AD = 9, and when it accesses AD = 6, this is automatically converted into an access to AD = 10. It Therefore, the first device 1 does not require any change in its own access control even when AD = 3 and 6 are used for other purposes. On the other hand, the second device 4 can directly access the addresses AD = 3 and 6, so that the plurality of devices 1 and 4 can efficiently use the common memory 3 for different purposes.
【0009】好ましくは、本発明(2)においては、ア
ドレス変換部2はアドレス変換に係る情報を第2の装置
から提供される。従って、第2の装置4はメモリ3の任
意のアドレスを指定でき、かつそのアドレス変換に係る
情報に従って第1の装置1の出力アドレスは他の所定の
アドレスに自動変換される。Preferably, in the present invention (2), the address conversion unit 2 is provided with information related to address conversion from the second device. Therefore, the second device 4 can specify an arbitrary address of the memory 3, and the output address of the first device 1 is automatically converted into another predetermined address according to the information related to the address conversion.
【0010】また好ましくは、本発明(3)において
は、更にサブメモリ(不図示)を備え、かつアドレス変
換部4は入力の内の所定のアドレス情報をサブメモリを
選択する信号に変換する。こうすれば、メモリ3の記憶
容量に余裕が無い場合でも容易に上記のアドレス変化を
行える。Further, in the present invention (3), preferably, a sub memory (not shown) is further provided, and the address conversion unit 4 converts predetermined address information in the input into a signal for selecting the sub memory. This makes it possible to easily perform the above address change even when the memory 3 has no storage capacity.
【0011】また好ましくは、本発明(4)において
は、第2の装置4は、アドレス変換に係る情報の提供の
際に、その入力アドレスAD=3,6に対応するメモリ
3の記憶データを変換先のアドレスAD=9,10に退
避する。従って、AD=3,6の各データはAD=9,
10に夫々保存され、第1の装置1はAD=9,10の
各データに基づき処理をエラー無く継続できる。また逆
の場合はAD=9,10の各データはAD=3,6に夫
々保存され、第1の装置1はAD=3,6の各データに
基づき処理をエラー無く継続できる。Further, in the present invention (4), preferably, the second device 4 stores the data stored in the memory 3 corresponding to the input address AD = 3, 6 when providing the information related to the address conversion. The conversion destination address AD = 9, 10 is saved. Therefore, each data of AD = 3,6 is AD = 9,
10 respectively, the first device 1 can continue the processing without error based on each data of AD = 9, 10. In the opposite case, the data of AD = 9 and 10 are stored in AD = 3 and 6, respectively, and the first device 1 can continue the processing without error based on the data of AD = 3 and 6.
【0012】また好ましくは、本発明(5)において
は、第2の装置4はメモリ3の検査を行う検査装置であ
る。Further, preferably, in the present invention (5), the second device 4 is an inspection device for inspecting the memory 3.
【0013】[0013]
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図2は第1実施例のメ
モリアクセス方式を説明する図で、図において1はCP
U、2はアドレス変換部、21は加算器(+)、22は
比較器(CP)、23はゲート回路(G)、3はRA
M、4はメモリ監視部、41は監視制御部、42〜44
は夫々レジスタ(AR,BR,DR)、45は減算器
(−)、46,47はセレクタ(SEL)、5はデータ
バス(DB)、6はアドレスバス(AB)である。Embodiments of the present invention will be described in detail below with reference to the accompanying drawings. Note that the same reference numerals indicate the same or corresponding parts throughout the drawings. FIG. 2 is a diagram for explaining the memory access method of the first embodiment, where 1 is CP
U, 2 are address conversion units, 21 is an adder (+), 22 is a comparator (CP), 23 is a gate circuit (G), and 3 is RA.
M, 4 are memory monitoring units, 41 is a monitoring control unit, 42 to 44
Are registers (AR, BR, DR), 45 is a subtracter (-), 46 and 47 are selectors (SEL), 5 is a data bus (DB), and 6 is an address bus (AB).
【0014】なお、図示しないが、バス5,6のドライ
バは3ステートのバッファ回路から成っており、アクセ
ス権のある装置のみがドライバの出力を有効とする。デ
ータのリード/ライトに係る制御信号WE,OE等につ
いても同様である。また、この例ではCPU1はRAM
3のアドレスAD=「0〜8」をランダムにアクセス
し、AD=「9」は退避エリアとする。Although not shown, the drivers of the buses 5 and 6 are composed of 3-state buffer circuits, and only the device having the access right validates the output of the driver. The same applies to control signals WE, OE, etc. related to data read / write. Also, in this example, the CPU 1 is a RAM
Address AD = “0 to 8” of 3 is randomly accessed, and AD = “9” is set as a save area.
【0015】かかる構成により、メモリ監視部4がメモ
リ検査中でない場合は、AR42には退避エリアのアド
レスSAD=「9」がロードされている。従って、比較
器22の出力(=)は満足せず、ゲート回路23の出力
=「0」である。この場合のCPU1の出力AD=「0
〜8」は何ら変換されず、そのままRAM3に加えられ
る。以下、メモリ検査を行う場合の動作を説明する。With this configuration, when the memory monitoring unit 4 is not in the memory inspection, the address SAD = “9” of the save area is loaded in the AR 42. Therefore, the output (=) of the comparator 22 is not satisfied, and the output of the gate circuit 23 is "0". Output AD of CPU1 in this case = "0
~ 8 "is added to the RAM 3 as it is without any conversion. The operation of the memory inspection will be described below.
【0016】図3は第1実施例の監視制御部の制御フロ
ーを説明する図である。図3(A)はメモリ監視の開始
処理を示し、RAM3のメモリ監視を開始する時に入力
する。例えばAD=「3」のメモリ検査を開始する時
は、好ましくは、その前にAD=「3」のデータをAD
=「9」に退避する。ステップS1ではCPU1にメモ
リサイクルを要求(REQ←1)し、ステップS2では
CPU1からの許可(ACK←1)を待つ。なお、CP
U1はREQ=1の状態でACK=1を出力すると、R
EQ=0となるまで自己のアクセスを待たされる。FIG. 3 is a diagram for explaining the control flow of the supervisory control unit of the first embodiment. FIG. 3A shows a memory monitoring start process, which is input when the memory monitoring of the RAM 3 is started. For example, when starting the memory inspection of AD = “3”, it is preferable to AD the data of AD = “3” before that.
= Save to "9". In step S1, the CPU 1 is requested for a memory cycle (REQ ← 1), and in step S2, the CPU 1 waits for permission (ACK ← 1). Note that CP
When U1 outputs ACK = 1 while REQ = 1, R1
It is kept waiting for its own access until EQ = 0.
【0017】やがてACK=1になると、バス5,6の
アクセス権はメモリ監視部4の側に移る。ステップS3
ではAR42に検査アドレスTAD=「3」をロード
し、ステップS4では選択信号S1=0とする。これに
よりセレクタ46の出力AD=「3」となる。ステップ
S5ではリードを行い、ステップS6ではリードデータ
DTをDR44にセットする。When ACK = 1 eventually, the access right of the buses 5 and 6 is transferred to the memory monitoring unit 4. Step S3
Then, the inspection address TAD = "3" is loaded into AR42, and the selection signal S1 = 0 is set in step S4. As a result, the output AD of the selector 46 becomes "3". Reading is performed in step S5, and read data DT is set in DR44 in step S6.
【0018】更に、ステップS7ではS1←1,S2←
0となし、これによりRAM3のAD=退避アドレスS
AD「=9」、DT=退避データRDTとなる。ステッ
プS8ではライトを行い、これによりAD=「3」のデ
ータはAD=「9」に退避された。ステップS9ではR
EQ←0とする。REQ=0になると、CPU1は処理
再開する。この場合にCPU1からのAD=「0〜2」
及びAD=「4〜8」に対するアクセスは、そのままR
AM3に加えられる。Further, in step S7, S1 ← 1, S2 ←
0, which means that AD of RAM3 = save address S
AD “= 9”, DT = save data RDT. In step S8, writing is performed, and the data of AD = “3” is saved to AD = “9”. R in step S9
Let EQ ← 0. When REQ = 0, the CPU 1 restarts processing. In this case, AD from CPU1 = “0-2”
And access to AD = “4 to 8” is R as it is.
Added to AM3.
【0019】但し、CPU1がAD=「3」にアクセス
をしようとすると、比較器22は入力のAD=TAD=
「3」によりその出力(=)が満足し、ゲート回路23
が開く。この場合に、減算器45はSAD「9」−TA
D「3」により補正アドレスCAD=「6」を出力して
いる。加算器21はAD「3」+CAD「6」によりA
D=「9」を出力する。その結果、CPU1からのAD
=「3」に対するアクセスはAD=「9」に対するアク
セスに自動変換される。However, when the CPU 1 tries to access AD = “3”, the comparator 22 inputs AD = TAD =
The output (=) is satisfied by “3”, and the gate circuit 23
Opens. In this case, the subtractor 45 uses the SAD "9" -TA
The correction address CAD = “6” is output by D “3”. The adder 21 outputs A by AD “3” + CAD “6”
D = “9” is output. As a result, AD from CPU1
= 3 access is automatically converted to AD = 9 access.
【0020】一方、この間に監視制御部41はAD=
「3」のメモリ検査を行う。検査を行う時は、REQ←
1にしてACK←1を待つ。やがてACK=1になる
と、S1=0,S2=1の状態でAD=「3」に検査デ
ータTDTをライトする。好ましくは、続けてリードを
行い、AD=「3」のリードデータDTをDR44にセ
ットする。その後REQ←0にする。更に、内部では検
査データTDTとリードデータRDTとを比較し、AD
=「3」のメモリ機能を検査する。こうしてAD=
「3」に対する検査を繰り返し行う。On the other hand, during this period, the monitor control unit 41 has AD =
A memory inspection of "3" is performed. When performing inspection, REQ ←
Set to 1 and wait for ACK ← 1. When ACK = 1 eventually, the inspection data TDT is written to AD = “3” in the state of S1 = 0 and S2 = 1. Preferably, the read is continuously performed, and the read data DT of AD = “3” is set in DR44. Then set REQ ← 0. Further, the inspection data TDT and the read data RDT are compared internally, and AD
Check the memory function of "3". Thus AD =
The inspection for “3” is repeated.
【0021】図3(B)はメモリ監視の終了処理を示
し、RAM3のメモリ監視を終了する時に入力する。A
D=「3」のメモリ検査を終了する時は、好ましくは、
その前にAD=「9」の退避データをAD=「3」に戻
す。ステップS11ではREQ←1とし、ステップS1
2ではACK←1を待つ。やがてACK=1になると、
ステップS13ではS1=1とする。これによりセレク
タ46の出力AD=「9」となる。ステップS14では
リードを行い、ステップS15ではリードデータDTを
DR44にセットする。FIG. 3B shows a process of ending the memory monitoring, which is input when the memory monitoring of the RAM 3 is completed. A
When ending the memory check of D = “3”, preferably,
Before that, the saved data of AD = “9” is returned to AD = “3”. In step S11, REQ ← 1 is set, and in step S1
At 2, wait for ACK ← 1. Eventually, when ACK = 1,
In step S13, S1 = 1. As a result, the output AD of the selector 46 becomes "9". In step S14, reading is performed, and in step S15, read data DT is set in DR44.
【0022】更に、ステップS16ではS1=0,S2
=0となし、これによりRAM3のAD=「3」、DT
=退避データRDTとなる。ステップS17ではライト
を行い、これによりAD=「9」の退避データはAD=
「3」に戻された。ステップS18ではAR42にSA
D=「9」をロードし、ステップS19ではREQ=0
とする。Further, in step S16, S1 = 0, S2
= 0, which makes AD = “3” in RAM3, DT
= Saved data RDT. In step S17, a write is performed, so that the saved data of AD = "9" is AD =
Returned to "3". In step S18, AR42 is SA
D = “9” is loaded, and REQ = 0 in step S19.
And
【0023】以下、同様にしてメモリ監視部4はAD=
「4」,「5」,…とメモリ検査を行い、こうしてRA
M3全体のメモリ監視を行える。一方、CPU1はメモ
リ検査に関しては一切関知せず、自由に稼働できる。図
4は第2実施例のメモリアクセス方式を説明する図で、
図において25はアドレス変換用のRAM、26はアド
レスバス(AB)、48はメモリ監視用のCPUであ
る。Thereafter, similarly, the memory monitoring unit 4 outputs AD =
Memory inspection is performed as “4”, “5”, ...
The memory of the entire M3 can be monitored. On the other hand, the CPU 1 has no concern about the memory inspection and can operate freely. FIG. 4 is a diagram for explaining the memory access method of the second embodiment.
In the figure, 25 is a RAM for address conversion, 26 is an address bus (AB), and 48 is a CPU for memory monitoring.
【0024】この例のRAM3では複数のAD=
「3」,「6」をメモリ監視エリアとし、夫々の退避エ
リアをAD=「9」,「10」としている。かかる場合
でもRAM25を使用すれば複数のアドレスを効率よく
変換できる。CPU48は、メモリ監視を開始する時
は、CPU1よりACK←1を受け、RAM25にアド
レス変換テーブルを書き込む。その際には、バス5,6
を使用してAD=「3」のデータをAD=「9」に退避
し、AD=「6」のデータをAD=「10」に退避す
る。その後、CPU48がREQ←0にすると、CPU
1は処理再開する。In the RAM 3 of this example, a plurality of AD =
“3” and “6” are set as memory monitoring areas, and the respective save areas are set as AD = “9” and “10”. Even in such a case, the RAM 25 can be used to efficiently convert a plurality of addresses. When starting the memory monitoring, the CPU 48 receives ACK ← 1 from the CPU 1 and writes the address conversion table in the RAM 25. In that case, buses 5 and 6
Is used to save the data of AD = “3” to AD = “9” and the data of AD = “6” to AD = “10”. After that, when the CPU 48 sets REQ ← 0, the CPU
1 restarts the processing.
【0025】この場合に、CPU1からのAD=「0〜
2」,「4,5」及び「7,8」に対するアクセスは、
そのままRAM3に加えられる。但し、CPU1がAD
=「3」にアクセスしようとすると、該AD=「3」は
RAM25によりAD=「9」に変換される。またCP
U1がAD=「6」にアクセスしようとすると、該AD
=「6」はRAM25によりAD=「10」に変換され
る。こうしてCPU1の処理は何らの支障もなく継続さ
れる。In this case, AD from CPU 1 = “0
Access to "2", "4,5" and "7,8"
It is added to the RAM 3 as it is. However, CPU1 is AD
== “3”, the AD = “3” is converted into AD = “9” by the RAM 25. Also CP
When U1 tries to access AD = “6”, the AD
= “6” is converted to AD = “10” by the RAM 25. In this way, the processing of the CPU 1 is continued without any trouble.
【0026】一方、この間にCPU48はCPU1のア
クセスを逐次スチールし、AD=「3」,「6」のメモ
リ検査を行う。そして所定回数の検査を終了すると、再
度REQ←1となし、やがてACK←1になると、AD
=「9」の退避データをAD=「3」に戻し、かつAD
=「10」の退避データをAD=「6」に戻す。更にR
AM25のアドレス変換テーブルを元に戻し、REQ←
0にする。On the other hand, during this period, the CPU 48 successively steals the access of the CPU 1 and performs the memory inspection of AD = “3”, “6”. When the inspections for a predetermined number of times are completed, REQ ← 1 is again established, and when ACK ← 1 is established, AD is reached.
The saved data of "9" is returned to AD = "3", and AD
The saved data of “= 10” is returned to AD = “6”. Further R
Return the AM25 address conversion table to the original, and then REQ ←
Set to 0.
【0027】なお、RAM3についての1又は2以上の
検査アドレスが固定であり、変更を要しない場合は、R
AM25に代えてROMを使用しても良い。図5は第3
実施例のメモリアクセス方式を説明する図で、図におい
て7は選択制御部、71はレジスタ(REG)、72は
比較器(CP)、8はインバータ回路(I)、9はデー
タ退避用のRAMである。If one or more inspection addresses of the RAM 3 are fixed and need not be changed, then R
A ROM may be used instead of the AM25. Figure 3 is the third
FIG. 3 is a diagram for explaining the memory access system of the embodiment, in which 7 is a selection control unit, 71 is a register (REG), 72 is a comparator (CP), 8 is an inverter circuit (I), and 9 is a data saving RAM Is.
【0028】この例のRAM3の記憶領域は3つのブロ
ック(0)〜(3)から成っており、各ブロック(0)
〜(3)は上位アドレスADHにより選択される。また
各ブロック中の各バイトアドレスは下位アドレスADL
により選択される。一方、RAM9はRAM3の1ブロ
ック分の記憶容量を備えている。なお、チップ選択信号
CS,CS/については、CPU1にアクセス権がある
場合は有効(HIGH又はLOWレベル)であり、CP
U1にアクセス権がない場合は無効(HIGHインピー
ダンス)である。またチップ選択信号CS1,CS1/
については、CPU2にアクセス権がある場合は有効で
あり、アクセス権がない場合は無効である。The storage area of the RAM 3 in this example is composed of three blocks (0) to (3), and each block (0).
(3) to (3) are selected by the upper address ADH. In addition, each byte address in each block is the lower address ADL
Is selected by On the other hand, the RAM 9 has a storage capacity for one block of the RAM 3. Note that the chip selection signals CS and CS / are valid (HIGH or LOW level) when the CPU 1 has an access right, and CP
It is invalid (HIGH impedance) when U1 has no access right. In addition, chip selection signals CS1 and CS1 /
Is valid when the CPU 2 has the access right, and is invalid when the CPU 2 does not have the access right.
【0029】メモリ検査を行わない時は、レジスタ71
の内容RAHは「0」〜「2」以外の例えば「3」にな
っており、よって比較器72は満足しない。この場合の
CPU1からのブロック(0)〜(2)に対するアクセ
スはRAM3にそのまま加えられる。CPU48は、メ
モリ監視を開始する時は、REQ←1とすると共に、C
PU1からのACK←1を受け、REG71に例えばデ
ータ「1」を書き込む。その際には、必要ならバス5,
6を使用してRAM3のブロック「1」のデータをRA
M9にブロック転送する。その後、CPU48がREQ
←0にすると、CPU1は処理再開する。When the memory check is not performed, the register 71
Content RAH is, for example, "3" other than "0" to "2", and therefore the comparator 72 is not satisfied. In this case, the access to the blocks (0) to (2) from the CPU 1 is added to the RAM 3 as it is. When starting the memory monitoring, the CPU 48 sets REQ ← 1 and C
Upon receiving ACK ← 1 from PU1, for example, data “1” is written in REG71. In that case, if necessary, bus 5,
RA of the data of block "1" of RAM3 using 6
Block transfer to M9. After that, the CPU 48
When ← 0 is set, the CPU 1 restarts processing.
【0030】この場合に、CPU1からのブロック
「0」,「2」に対するアクセスは、そのままRAM3
に加えられる。即ち、比較器72の出力CS=0により
RAM3が選択され、RAM9は選択されない。但し、
CPU1がブロック「1」中のあるアドレスをアクセス
しようとすると、比較器72は入力のADH=RAH=
「1」により、チップセレクト信号CS=1を出力す
る。これによりRAM9が選択され、RAM3は選択さ
れない。その結果、RAM3のブロック「1」に対する
アクセスは自動的にRAM9に対するアクセスに変換さ
れる。こうしてCPU1の処理は何らの支障もなく継続
される。In this case, the access to the blocks "0" and "2" from the CPU 1 is performed as it is in the RAM 3
Is added to That is, RAM3 is selected by the output CS = 0 of the comparator 72, and RAM9 is not selected. However,
When the CPU 1 tries to access an address in the block "1", the comparator 72 inputs ADH = RAH =
By "1", the chip select signal CS = 1 is output. As a result, the RAM 9 is selected and the RAM 3 is not selected. As a result, the access to the block "1" of the RAM3 is automatically converted into the access to the RAM9. In this way, the processing of the CPU 1 is continued without any trouble.
【0031】一方、この間にCPU48は、CPU1の
アクセスをスチールし、RAM3のブロック「1」に対
するメモリ検査を行う。この場合に、RAM3のメモリ
検査は1バイトづつ行っても、1ブロック分まとめて行
っても良い。そして、検査終了すると、再度REQ←1
となし、やがてACK=1になると、必要ならRAM9
の退避データをRAM3のブロック「1」にブロック転
送する。更にREG71にデータ「3」をロードし、か
つREQ=0にする。On the other hand, during this time, the CPU 48 steals the access of the CPU 1 and performs the memory inspection for the block "1" of the RAM 3. In this case, the memory inspection of the RAM 3 may be performed byte by byte or collectively for one block. Then, when the inspection is completed, REQ ← 1 again
None, eventually ACK = 1, RAM9 if necessary
Block data of the saved data is transferred to the block “1” of the RAM 3. Further, the data “3” is loaded into the REG 71, and REQ = 0.
【0032】なお、この第3実施例の如くRAM3上の
1ブロック分をRAM9に変換するのではなく、RAM
3上の任意の1又は2以上のアドレスをRAM9上のア
ドレスに変換するように構成しても良い。また、上記各
実施例の構成はシステムに共通のRAM3をCPU1と
メモリ監視部4とで共用する構成と考えても良いし、又
はメモリ監視機能を備えるメモリ部100をCPU1が
使用する構成と考えてもよい。It should be noted that instead of converting one block on the RAM 3 into the RAM 9 as in the third embodiment, the RAM
Any one or two or more addresses on the RAM 3 may be converted into an address on the RAM 9. Further, the configuration of each of the above embodiments may be considered as a configuration in which the RAM 3 common to the system is shared by the CPU 1 and the memory monitoring unit 4, or the configuration in which the CPU 1 uses the memory unit 100 having a memory monitoring function. May be.
【0033】また、図2の監視制御部41は汎用のCP
Uで構成しても良いが、図3の制御をクロック毎に逐次
実行するようなハードウエア回路(ASIC等)で構成
しても良い。また、上記各実施例ではメモリとしてRA
M3を使用したが、該RAM3に代えてデュアルポート
RAM(DPRAM)を使用しても良い。この場合のメ
モリ監視部4はCPU1の一方のポートからのメモリア
クセスと同時に他方のポートかメモリ検査を行える。従
って、CPU1の処理が待たされることはない。Further, the monitoring control unit 41 of FIG. 2 is a general-purpose CP.
Although it may be configured by U, it may be configured by a hardware circuit (such as ASIC) that sequentially executes the control of FIG. 3 for each clock. Further, in each of the above embodiments, the RA is used as a memory.
Although M3 is used, a dual port RAM (DPRAM) may be used instead of the RAM3. In this case, the memory monitoring unit 4 can simultaneously perform a memory access from one port of the CPU 1 and a memory inspection of the other port. Therefore, the processing of the CPU 1 is not kept waiting.
【0034】また、上記各実施例では第1の装置がCP
U1の場合を述べたが、これに限らない。他にも、例え
ば第1の装置としてデータ伝送装置の主信号データ処理
部等が考えられる。勿論、第2の装置もメモリ監視部に
限らない。また、上記本発明に好適なる複数の実施例を
述べたが、本発明思想を逸脱しない範囲内で、構成及び
制御の様々な変更が行えることは言うまでも無い。In each of the above embodiments, the first device is the CP.
Although the case of U1 has been described, the present invention is not limited to this. In addition, for example, a main signal data processing unit of a data transmission device can be considered as the first device. Of course, the second device is not limited to the memory monitoring unit. Although a plurality of preferred embodiments of the present invention have been described above, it goes without saying that various changes in configuration and control can be made without departing from the spirit of the present invention.
【0035】[0035]
【発明の効果】以上述べた如く本発明によれば、複数の
装置が共通のメモリを異なる目的で効率よく使用でき
る。As described above, according to the present invention, a plurality of devices can efficiently use a common memory for different purposes.
【図1】図1は本発明の原理を説明する図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図2】図2は第1実施例のメモリアクセス方式を説明
する図である。FIG. 2 is a diagram for explaining a memory access method of the first embodiment.
【図3】図3は第1実施例の監視制御部の制御フローを
説明する図である。FIG. 3 is a diagram illustrating a control flow of a monitoring control unit according to the first embodiment.
【図4】図4は第2実施例のメモリアクセス方式を説明
する図である。FIG. 4 is a diagram illustrating a memory access method according to a second embodiment.
【図5】図5は第3実施例のメモリアクセス方式を説明
する図である。FIG. 5 is a diagram illustrating a memory access method according to a third embodiment.
【図6】図6は従来技術を説明する図である。FIG. 6 is a diagram illustrating a conventional technique.
1 第1の装置 2 アドレス変換部 3 メモリ 4 第2の装置 5 データバス 6 アドレスバス 1 First Device 2 Address Converter 3 Memory 4 Second Device 5 Data Bus 6 Address Bus
Claims (5)
で使用するシステムのメモリアクセス方式において、 共通のメモリと、 メモリをアクセスする第1の装置と、 メモリをアクセスする第2の装置と、 入力の所定のアドレスを同一メモリ内の他の所定のアド
レスに変換するアドレス変換部とを備え、 第1の装置はアドレス変換部を介してメモリにアクセス
し、かつ第2の装置はメモリの前記入力の所定のアドレ
スに直接アクアセスすることを特徴とするメモリアクセ
ス方式。1. A memory access method for a system, wherein a plurality of devices use a common memory for different purposes, wherein a common memory, a first device accessing the memory, and a second device accessing the memory, An address translation unit for translating a predetermined input address into another predetermined address in the same memory, the first device accessing the memory through the address conversion unit, and the second device accessing the memory. A memory access method characterized by directly accessing a specified address of the input.
報を第2の装置から提供されることを特徴とする請求項
1のメモリアクセス方式。2. The memory access method according to claim 1, wherein the address conversion unit is provided with information related to the address conversion from the second device.
は入力の内の所定のアドレス情報をサブメモリを選択す
る信号に変換することを特徴とする請求項1及び2のメ
モリアクセス方式。3. The memory access method according to claim 1, further comprising a sub memory, wherein the address conversion unit converts predetermined address information in the input into a signal for selecting the sub memory.
の提供の際に、その入力アドレスに対応するメモリの記
憶データを変換先のアドレスに退避することを特徴とす
る請求項2及び3のメモリアクセス方式。4. The second device saves the storage data in the memory corresponding to the input address to the conversion destination address when providing the information related to the address conversion. Memory access method.
置であることを特徴とする請求項1乃至4のメモリアク
セス方式。5. The memory access method according to claim 1, wherein the second device is an inspection device for inspecting a memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7179090A JPH0934777A (en) | 1995-07-14 | 1995-07-14 | Memory access system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7179090A JPH0934777A (en) | 1995-07-14 | 1995-07-14 | Memory access system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0934777A true JPH0934777A (en) | 1997-02-07 |
Family
ID=16059899
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7179090A Withdrawn JPH0934777A (en) | 1995-07-14 | 1995-07-14 | Memory access system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0934777A (en) |
-
1995
- 1995-07-14 JP JP7179090A patent/JPH0934777A/en not_active Withdrawn
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