JPH09331065A

JPH09331065A - 薄膜トランジスタ及びその製造方法

Info

Publication number: JPH09331065A
Application number: JP14628796A
Authority: JP
Inventors: Teruhiko Ichimura; 照彦市村; Junichi Watabe; 純一渡部; Tomotaka Matsumoto; 友孝松本; Tsutomu Tanaka; 田中　　勉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-06-07
Filing date: 1996-06-07
Publication date: 1997-12-22

Abstract

(57)【要約】【課題】オン電流を大きく減少させることなく、オフ
電流の増加を抑制することができる薄膜トランジスタ及
びその製造方法を提供する。【解決手段】絶縁性表面を有する基板と、基板上の一
部の領域に配置され、半導体材料により形成されたチャ
ネル層と、基板上であって、チャネル層の両側の領域に
それぞれ配置され、チャネル層と電気的に接続されたソ
ース領域及びドレイン領域と、チャネル層の上に形成さ
れたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲ
ート電極であって、該ゲート電極が低抵抗部と該低抵抗
部よりも高い抵抗率を有する高抵抗部を含んで構成さ
れ、高抵抗部が、低抵抗部とソース領域との間の領域、
及び低抵抗部とドレイン領域との間の領域にそれぞれ配
置されているゲート電極とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
及びその製造方法に関する。

【０００２】

【従来の技術】薄膜トランジスタ（ＴＦＴ）を用いたア
クティブマトリクス型液晶表示装置は、走査中でない画
素電極と信号線とを電気的に切り離すことができるた
め、クロストークの発生を容易に排除することができ
る。また、ＴＦＴで構成した駆動回路を表示領域の周囲
に配置することが可能である。このため、駆動回路を内
蔵した高解像度、高精細な液晶表示パネルを提供するこ
とが可能である。

【０００３】ポリシリコンのキャリア移動度はアモルフ
ァスシリコンのキャリア移動度よりも大きいため、ポリ
シリコンを用いたＴＦＴは高速動作に適している。しか
し、非導通時の電流（オフ電流）がアモルファスシリコ
ンを用いたＴＦＴに比べて大きい。

【０００４】ｎチャネルＴＦＴのゲート電極に負バイア
スを印加すると、ゲート電極直下のチャネル領域にｐ型
反転層が形成される。このｐ型反転層とｎ⁺型のソース
／ドレイン領域との間のｐｎ接合部に大きな電界が発生
する。この電界により、ｐｎ接合部内の欠陥を介して電
流が流れるため、オフ電流が増加してしまう。

【０００５】図５を参照して、オフ電流の増加を抑制す
るための従来のＴＦＴの構成及び作用を説明する。

【０００６】図５（Ａ）は、従来のＴＦＴのソース領域
とチャネル領域との境界近傍の断面図を示す。ガラス基
板１００の表面上にポリシリコン膜１０１が形成され、
ポリシリコン膜１０１の表面上に、図の右側約２／３の
領域を覆うゲート絶縁膜１０２が形成されている。ゲー
ト絶縁膜１０２の表面上に、図の右側約１／３の領域を
覆うゲート電極１０３が形成されている。

【０００７】ポリシリコン膜１０１は、ゲート絶縁膜１
０２で覆われていないソース領域１０５、ゲート絶縁膜
１０２で覆われ且つゲート電極１０３で覆われていない
境界領域１０４、及びゲート電極１０３で覆われた被制
御領域１０６に区分される。被制御領域１０６と境界領
域１０４がチャネル領域を構成する。ソース領域１０５
はｎ⁺型、境界領域１０４はノンドープまたはｎ^-型、
被制御領域１０６はノンドープである。

【０００８】図５（Ｂ）及び（Ｃ）は、それぞれ境界領
域１０４がｎ^-型及びノンドープの場合のキャリア濃度
分布を示す。横軸はポリシリコン膜１０１の基板面内位
置、縦軸はキャリア濃度を任意目盛りで表す。ゲート電
極１０３に負のバイアスを印加すると、被制御領域１０
６がｐ型になる。被制御領域１０６とソース領域１０５
との間に、ｎ^-型もしくはノンドープの境界領域１０４
が設けられているため、この部分に発生する電界強度が
弱められる。電界強度が弱くなることにより、オフ電流
の増加を抑制することができる。

【０００９】

【発明が解決しようとする課題】図５（Ｂ）に示すよう
に、ソース領域１０５と被制御領域１０６との間に低濃
度領域１０４を形成する場合には、図５（Ａ）に示すゲ
ート絶縁膜１０２を通してポリシリコン膜１０１内にリ
ン等の不純物イオンを注入する。従って、低濃度領域１
０４の不純物濃度がゲート絶縁膜１０２の厚さに依存す
る。ゲート絶縁膜１０２の厚さが所望の値からずれる
と、低濃度領域１０４の不純物濃度を所望の濃度とする
ことが困難になる。

【００１０】図５（Ｃ）に示すように、ソース領域１０
５と被制御領域１０６との間にノンドープの領域１０４
を設けると、オフ電流の増加を抑制することができる
が、ソース領域１０５と被制御領域１０６との間に高抵
抗の領域１０４が直列に挿入されるため、導通時の電流
（オン電流）も減少してしまう。

【００１１】本発明の目的は、オン電流を大きく減少さ
せることなく、オフ電流の増加を抑制することができる
薄膜トランジスタ及びその製造方法を提供することであ
る。

【００１２】

【課題を解決するための手段】本発明の一観点による
と、絶縁性表面を有する基板と、前記基板上の一部の領
域に配置され、半導体材料により形成されたチャネル層
と、前記基板上であって、前記チャネル層の両側の領域
にそれぞれ配置され、前記チャネル層と電気的に接続さ
れたソース領域及びドレイン領域と、前記チャネル層の
上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上
に形成されたゲート電極であって、該ゲート電極が低抵
抗部と該低抵抗部よりも高い抵抗率を有する高抵抗部を
含んで構成され、該高抵抗部が、前記低抵抗部と前記ソ
ース領域との間の領域、及び前記低抵抗部と前記ドレイ
ン領域との間の領域にそれぞれ配置されている前記ゲー
ト電極とを有する薄膜トランジスタが提供される。

【００１３】チャネルが非導通状態になる向きのバイア
スをゲート電極に印加すると、チャネル層のうち低抵抗
部直下の領域に反転層が形成される。また、低抵抗部と
ソース領域及びドレイン領域との間に、高抵抗部及びゲ
ート絶縁膜を通ってリーク電流が流れる。このリーク電
流のために高抵抗部内に電圧降下が生ずる。このため、
高抵抗部直下のチャネル層内では、低抵抗部直下の領域
からソース領域及びドレイン領域に近づくに従って反転
の強さが弱くなる。すなわち、キャリア濃度が低下す
る。

【００１４】ソース領域及びドレイン領域とチャネルと
の間に、キャリア濃度の低い領域が直列に挿入されるた
め、この部分に発生する電界強度が抑制される。強電界
が発生する場合に増加するオフ電流を抑制することがで
きる。

【００１５】本発明の他の観点によると、絶縁性表面を
有する基板の該絶縁性表面上の一部の領域に半導体薄膜
を形成する工程と、前記半導体薄膜の表面上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜の表面上であ
って前記半導体薄膜の上方の領域内の一部に、金属から
なるゲート電極を形成する工程と、前記ゲート電極の表
面層のうち少なくとも側面に位置する表面層を陽極酸化
し、陽極酸化膜を形成する工程と、前記陽極酸化膜に不
純物を添加して導電性を付与する工程とを含む薄膜トラ
ンジスタの製造方法が提供される。

【００１６】ゲート電極の表面に形成された不純物を含
む陽極酸化膜が、上述の高抵抗部を構成する。

【００１７】本発明の他の観点によると、絶縁性表面を
有する基板の該絶縁性表面上の一部の領域に半導体薄膜
を形成する工程と、前記半導体薄膜の表面上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜の上に、高抵
抗層を形成する工程と、前記高抵抗層の上に金属層を堆
積する工程と、前記金属層の表面のうち前記半導体薄膜
の上方の領域内の一部をレジストパターンで覆う工程
と、前記レジストパターンをエッチングマクスとして前
記金属層と高抵抗層とをエッチングし、レジストパター
ンで覆われた領域に高抵抗層と金属層との積層構造を有
するゲート電極を残す工程と、前記ゲート電極の上面を
前記レジストパターンで覆った状態で前記金属層の側面
を陽極酸化して陽極酸化膜を形成する工程と、前記レジ
ストパターンと前記陽極酸化膜とを除去する工程とを有
する薄膜トランジスタの製造方法が提供される。

【００１８】金属層の側面に形成された陽極酸化膜を除
去すると、金属層の両側に高抵抗層の端部が張り出した
構成が得られる。この張り出した部分が、上述の高抵抗
部を構成する。

【００１９】

【発明の実施の形態】図１及び図２を参照して、本発明
の第１の実施例による薄膜トランジスタの製造方法、構
成及び作用を説明する。

【００２０】図１（Ａ）は、薄膜トランジスタの概略平
面図を示す。ガラス基板上に、図の横方向に延在するポ
リシリコン膜２が配置されている。ポリシリコン膜２の
長さ方向のほぼ中央部においてポリシリコン膜２と交差
するゲート電極４が配置されている。ゲート電極４の一
端は、図の横方向に延在するゲート線に連続している。
ゲート電極４及びゲート線は、Ａｌで形成された低抵抗
部４ｂとその側面を取り囲む陽極酸化膜４ａにより構成
されている。

【００２１】図１（Ｂ）〜（Ｇ）は、図１（Ａ）の一点
鎖線Ａ１−Ａ１で示す断面における工程図を示す。

【００２２】図１（Ｂ）において、ガラス基板１の上に
全面に厚さ約４０〜５０ｎｍのアモルファスシリコン膜
を堆積した後、レーザアニールによりポリシリコン化
し、このポリシリコン膜をパターニングしてポリシリコ
ン膜２を形成する。アモルファスシリコン膜の堆積は、
例えば原料ガスとしてモノシラン（ＳｉＨ₄）、還元ガ
スとしてＨ₂を用い、成長温度を約２５０℃としたプラ
ズマ励起型化学気相成長（ＰＥ−ＣＶＤ）により行う。
レーザアニールは、例えばエネルギ密度２５０ｍＪ／ｃ
ｍ²のＸｅＣｌレーザを照射することにより行う。ポリ
シリコン膜のパターニングは、例えばＣｌ₂系ガスを用
いたドライエッチングにより行う。

【００２３】ポリシリコン膜２を覆うように基板１の全
面にＳｉＯ₂からなる厚さ約１２０ｎｍのゲート絶縁膜
３を堆積する。ゲート絶縁膜３の堆積は、例えばＳｉＨ
₄とＮ₂Ｏを用いたＰＥ−ＣＶＤにより行う。

【００２４】ゲート絶縁膜３の上に、スパッタリングに
より厚さ約３５０ｎｍのＡｌ膜を堆積する。このＡｌ膜
上に、図１（Ａ）のポリシリコン膜２と交差するゲート
電極４と同一パターンを有するレジストパターン５を形
成する。レジストパターン５をエッチングマスクとし
て、Ｃｌ₂系ガスを用いたドライエッチングによりＡｌ
膜をパターニングし、レジストパターン５で覆われた領
域にゲート電極４を残す。

【００２５】図１（Ｃ）に示すように、レジストパター
ン５をマスクとして用い、ゲート電極４の露出した表面
を陽極酸化する。ゲート電極４の内部にＡｌからなる低
抵抗部４ｂが残り、その側面に厚さ約１〜２μｍの陽極
酸化膜４ａが形成される。陽極酸化は、シュウ酸を成分
とした水溶液中で行う。陽極酸化後、レジストパターン
５を除去する。

【００２６】図１（Ｄ）に示すように、ゲート電極４を
マスクとしてゲート絶縁膜３をエッチングし、ゲート電
極４の直下にのみゲート絶縁膜３ａを残す。ゲート絶縁
膜３のエッチングは、例えばフッ素系ガスを用いたドラ
イエッチングにより行う。ゲート絶縁膜３ａの両側にポ
リシリコン膜２の一部表面が露出する。

【００２７】図１（Ｅ）に示すように、基板全面にＰ⁺
イオンを注入し、レーザ照射による活性化アニールを行
う。注入量は、ポリシリコン膜２のイオン注入領域のシ
ート抵抗が約１ｋΩ／□以下となる量とする。ポリシリ
コン膜２のうち、ゲート絶縁膜３ａの両側に露出した部
分にｎ⁺型のソース領域２Ｓ及びドレイン領域２Ｄが形
成される。陽極酸化膜４ａにもＰ⁺イオンが注入され
る。

【００２８】Ａｌの陽極酸化膜４ａにＰ⁺イオンを注入
することにより、導電性が付与される。このようにし
て、Ａｌからなる低抵抗部４ｂと、そのソース領域２Ｓ
側及びドレイン領域２Ｄ側に配置された高抵抗部４ａか
らなるゲート電極４が形成される。

【００２９】Ｐ⁺イオンが注入された陽極酸化膜４ａを
Ｘ線光電子分光（ＸＰＳ）で分析したところ、ＡｌとＰ
との結合が確認された。また、加速エネルギ１０ｋｅ
Ｖ、ドーズ量５×１０¹⁵ｃｍ^-2の条件でＰ⁺イオンを注
入した場合、膜最表面におけるＡｌ、Ｐ、Ｏ、Ｃの濃度
が、それぞれ２６原子％、４原子％、５１原子％、及び
１９原子％であり、最表面から１０ｎｍの深さにおける
Ａｌ、Ｐ、Ｏの濃度が、それぞれ４２原子％、９原子
％、４９原子％であった。なお、膜最表面に含まれるＣ
は、大気中からの混入と思われる。

【００３０】図１（Ｆ）に示すように、基板全面に厚さ
約３０ｎｍのＳｉＯ₂膜と厚さ約２７０ｎｍのＳｉＮ膜
がこの順番に積層された層間絶縁膜６を堆積する。Ｓｉ
Ｏ₂膜の堆積は、例えば原料ガスとしてＳｉＨ₄とＮ₂
Ｏを用い、成長温度を３００℃としたＰＥ−ＣＶＤによ
り行い、ＳｉＮ膜の堆積は、例えば原料ガスとしてＳｉ
Ｈ₄とＮＨ₃を用い、成長温度を３００℃としたＰＥ−
ＣＶＤにより行う。

【００３１】層間絶縁膜６に、ソース領域２Ｓ及びドレ
イン領域２Ｄの各々の一部表面を露出させるコンタクト
ホール７Ｓ及び７Ｄを形成する。ＳｉＮ膜のエッチング
は、例えばフッ素系ガスを用いたドライエッチングによ
り行い、ＳｉＯ₂膜のエッチングは、例えばＮＨ₄Ｆと
ＨＦとＨ₂Ｏとを混合したバッファード弗酸を用いたウ
ェットエッチングにより行う。

【００３２】図１（Ｇ）において、基板全面に厚さ約５
０ｎｍのＴｉ膜と厚さ約３００ｎｍのＡｌ膜をこの順番
に積層する。この積層構造をパターニングし、ソース領
域２Ｓに接続されたソース引出線８Ｓ及びドレイン領域
２Ｄに接続されたドレイン引出線８Ｄを形成する。Ｔｉ
膜及びＡｌ膜のエッチングは、例えば塩素系ガスを用い
たドライエッチングにより行う。

【００３３】次に、図２を参照して、上記第１の実施例
による薄膜トランジスタの作用を説明する。

【００３４】図２（Ａ）は、第１の実施例による薄膜ト
ランジスタのソース領域２Ｓとゲート電極４との境界部
近傍の断面図を示す。各構成部分には、図１（Ｇ）の対
応する構成部分と同一の参照符号が付されている。ポリ
シリコン膜２が、ゲート電極４の低抵抗部４ｂ直下の被
制御領域２Ｃ、高抵抗部４ａ直下の境界領域２Ｂ、及び
ソース領域２Ｓに区分されている。

【００３５】図２（Ｂ）は、ゲート電極４に負バイアス
を印加したときのポリシリコン膜２内のキャリア濃度分
布を示す。横軸はポリシリコン膜２の基板面内の位置に
対応し、縦軸はキャリア濃度を任意目盛りで表す。

【００３６】ソース領域２Ｓはｎ⁺型であり、被制御領
域２Ｃはｐ型になる。図２（Ａ）において、ソース領域
２Ｓからゲート絶縁膜３ａ及び高抵抗部４ａを通って低
抵抗部４ｂに、わずかのリーク電流が流れる。リーク電
流のために、高抵抗部４ａ内に、ソース領域２Ｓ側の端
部から低抵抗部４ｂ側の端部に向かって電圧降下が生ず
る。

【００３７】電圧降下のため、境界領域２Ｂ内において
は、被制御領域２Ｃからソース領域２Ｓに近づくに従っ
て正孔濃度が徐々に低くなる。ソース領域２Ｓと被制御
領域２Ｃとの間にキャリア濃度の低い領域が形成される
ため、ｐｎ接合部に発生する電界強度を弱めることがで
き、オフ電流の増加が抑制される。

【００３８】図２（Ｃ）は、ゲート電極４に正バイアス
を印加したときのポリシリコン膜２内のキャリア濃度分
布を表す。被制御領域２Ｃに電子が蓄積されてｎ型にな
る。図２（Ｂ）の場合と同様に、境界領域２Ｂにおいて
は、高抵抗部４ａ内の電圧降下により、被制御領域２Ｃ
との境界からソース領域２Ｓに近づくに従って電子濃度
が徐々に低下する。

【００３９】図５（Ｃ）に示した従来の薄膜トランジス
タの場合は、境界領域１０４内にキャリアがほとんど存
在しないため、オン電流の減少を招く。これに対し、図
２（Ｃ）の場合には、境界領域２Ｂ内の被制御領域２Ｃ
側の部分にはキャリアが存在し、キャリアのほとんど存
在しない部分がソース領域２Ｓ側の短い領域に限定され
る。このため、オン電流の減少を抑制することができ
る。

【００４０】また、図５（Ｂ）の場合に必要であったゲ
ート絶縁膜１０２を通した境界領域１０４へのイオン注
入を行う必要がない。ゲート絶縁膜を通してイオン注入
を行う場合には、不純物添加量を再現性良く制御するこ
とが困難である。第１の実施例による薄膜トランジスタ
の製造方法により、製造歩留りを高めることが可能にな
る。

【００４１】ゲート電極の低抵抗部としてＡｌもしくは
Ａｌ合金を用い、高抵抗部としてＡｌの陽極酸化膜（Ａ
ｌ₂Ｏ₃）を用いた場合を説明したが、ゲート電極材料
としてその他の陽極酸化可能な材料を用いてもよい。例
えば、ゲート電極材料としてＴａまたはＭｏ等を使用し
てもよい。これらの陽極酸化膜にも、Ｐを添加すること
により導電性を付与することができる。

【００４２】また、上記第１の実施例では、Ａｌの陽極
酸化膜にＰを添加して導電性を付与する場合を説明した
が、導電性が得られるその他の不純物、例えばＡｓ等を
添加してもよい。

【００４３】次に、図３を参照して、本発明の第２の実
施例による薄膜トランジスタの製造方法を説明する。

【００４４】図３（Ａ）に示すように、図１（Ｂ）の場
合と同様の方法で、ガラス基板１の上にポリシリコン膜
２及びゲート絶縁膜３を形成する。ゲート絶縁膜３の上
に、厚さ約５０ｎｍのアモルファスシリコン膜１１ａを
堆積する。アモルファスシリコン膜１１ａの堆積は、例
えば原料ガスとしてＳｉＨ₄、還元ガスとしてＨ₂を用
いたＰＥ−ＣＶＤにより行う。アモルファスシリコン膜
１１ａの上に、スパッタリングにより厚さ約３５０ｎｍ
のＡｌ膜１１ｂを堆積する。

【００４５】図３（Ｂ）に示すように、Ａｌ膜１１ｂ及
びアモルファスシリコン膜１１ａをパターニングして、
ポリシリコン膜２の上方にアモルファスシリコン膜４ｃ
とＡｌ膜４ｄの積層からなるゲート電極４を残す。酒石
酸を含む水溶液を用いてゲート電極４の表面を陽極酸化
する。

【００４６】図３（Ｃ）に示すように、ゲート電極４を
マスクとし、図１（Ｄ）の場合と同様の方法でゲート絶
縁膜３をエッチングし、ゲート電極４の直下にのみゲー
ト絶縁膜３ａを残す。

【００４７】図３（Ｄ）に示すように、図１（Ｅ）の場
合と同様の方法でポリシリコン膜２にＰ⁺をイオン注入
し、活性化アニールを行って、ソース領域２Ｓ及びドレ
イン領域２Ｄを形成する。なお、この活性化アニール
は、アモルファスシリコンが結晶化しない条件で行うこ
とが好ましい。

【００４８】図３（Ｅ）において、基板全面にポジ型レ
ジスト膜を塗布し、基板の裏面から紫外線を照射する。
レジスト膜のうち、ゲート電極４の直上の部分には紫外
線が照射されず、その他の部分には紫外線が照射され
る。レジスト膜を現像すると、ゲート電極４の直上にの
みレジスト膜１２が残る。

【００４９】図３（Ｆ）に示すように、レジスト膜１２
をマスクとして、Ａｌ膜４ｄの露出した側面を陽極酸化
し、厚さ約１〜２μｍの陽極酸化膜４ｅを形成する。こ
の陽極酸化は、例えばシュウ酸を含む水溶液を用いて行
う。シュウ酸を用いて陽極酸化を行うと、図３（Ｂ）の
工程で行った酒石酸を用いた陽極酸化に比べて、緻密性
の低い膜が形成される。陽極酸化した後、レジスト膜１
２を除去する。

【００５０】なお、Ａｌ膜４ｄの表面は、図３（Ｂ）の
工程で行われた酒石酸を用いた陽極酸化により、予め薄
い陽極酸化膜で覆われている。本願発明者らの実験によ
ると、図３（Ｂ）の工程で陽極酸化を行わない場合に
は、図３（Ｆ）の工程における側面からの陽極酸化の深
さを安定して制御することが困難であった。図３（Ｂ）
の工程で、Ａｌ膜４ｄの表面を予め陽極酸化しておくこ
とにより、Ａｌ膜４ｄの側面に均一に陽極酸化膜を形成
することができるようになった。

【００５１】図３（Ｇ）に示すように、陽極酸化膜４ｂ
（図３（Ｆ））をエッチング除去する。Ａｌ膜４ｄの両
側にアモルファスシリコン膜４ｃの端部近傍表面が露出
する。陽極酸化膜のエッチングは、クロム酸及びリン酸
を主成分とする水溶液を用いたウェットエッチングによ
り行う。

【００５２】図３（Ｈ）に示すように、図１（Ｆ）及び
（Ｇ）の場合と同様に、層間絶縁膜６、ソース引出線８
Ｓ及びドレイン引出線８Ｄを形成する。

【００５３】アモルファスシリコン膜４ｃはＡｌ膜４ｄ
よりも高い抵抗率を有する。このため、Ａｌ膜４ｄが図
１（Ｇ）の低抵抗部４ｂと同様の作用をし、アモルファ
スシリコン膜４ｃのうちＡｌ膜４ｄの両側に張り出した
部分が、図１（Ｇ）の高抵抗部４ａと同様の作用をす
る。なお、図３（Ｈ）に示すＴＦＴでは、Ａｌ膜４ｄと
ゲート絶縁膜３ａとの間にもアモルファスシリコン膜４
ｃが配置されているが、その厚さはＡｌ膜４ｄの両側に
張り出した部分の張り出し長に比べて十分薄いため、図
１（Ｇ）のＴＦＴと比べて動作上の有意な差異はない。

【００５４】このように、ゲート電極４のＡｌ膜４ｄと
ゲート絶縁膜３ａとの間にＡｌ膜４ｄの両側に張り出し
たアモルファスシリコン膜４ｃを配置することにより、
図２を参照して説明した第１の実施例の場合と同様の効
果を得ることができる。

【００５５】図４は、第１または第２の実施例によるＴ
ＦＴを用いた液晶表示パネルの１画素部分の平面図を示
す。図４の縦方向に延在する複数の信号線２０と横方向
に延在する複数の制御線２１が格子模様を構成してい
る。信号線２０と制御線２１とは、その交差箇所におい
て層間絶縁膜により相互に絶縁されている。信号線２０
と制御線２１との交差箇所に対応して第１または第２の
実施例によるＴＦＴ２２が配置されている。

【００５６】ＴＦＴ２２のゲート電極２２Ｇは、対応す
る制御線２１に連続している。ソース領域２２Ｓは、Ｔ
ＦＴ２２を覆う層間絶縁膜上に形成された透明画素電極
２３に、コンタクトホール２４Ｓを介して接続されてい
る。ドレイン領域２２Ｄは、層間絶縁膜に形成されたコ
ンタクトホール２４Ｄを介して、対応する信号線２０に
接続されている。

【００５７】本発明の第１または第２の実施例によるＴ
ＦＴを用いることにより、オフ電流を少なくすることが
できる。このため、選択されていない画素、すなわちＴ
ＦＴが非導通状態になっている画素の画素電極２３に、
対応する信号線２０に印加されている画像信号が漏れる
ことを抑制することができる。

【００５８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【００５９】

【発明の効果】以上説明したように、本発明によれば、
ゲート電極の両側にゲート電極に接続された高抵抗体を
配置することにより、ＴＦＴのオフ電流の増加を抑制す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるＴＦＴの製造方法
を説明するための、ＴＦＴの平面図及び製造工程途中の
ＴＦＴの断面図である。

【図２】本発明の第１の実施例によるＴＦＴの動作を説
明するためのＴＦＴの部分断面図及びキャリア密度分布
を表すグラフである。

【図３】本発明の第２の実施例によるＴＦＴの製造方法
を説明するための製造工程途中のＴＦＴの断面図であ
る。

【図４】液晶表示パネルの１画素部分の平面図である。

【図５】従来のＴＦＴの動作を説明するためのＴＦＴの
部分断面図及びキャリア密度分布を表すグラフである。

【符号の説明】

１ガラス基板２ポリシリコン膜２Ｓソース領域２Ｄドレイン領域２Ｃ被制御領域２Ｂ境界領域３、３ａゲート絶縁膜４ゲート電極４ａ陽極酸化膜、高抵抗部４ｂ低抵抗部４ｃアモルファスシリコン膜４ｄＡｌ膜５レジストパターン６層間絶縁膜７Ｓ、７Ｄコンタクトホール８Ｓ、８Ｄ引出線１２レジスト膜２０信号線２１制御線２２ＴＦＴ２２Ｇゲート電極２２Ｓソース領域２２Ｄドレイン領域２３画素電極２４Ｓ、２４Ｄコンタクトホール１００ガラス基板１０１ポリシリコン膜１０２ゲート絶縁膜１０３ゲート電極１０４境界領域１０５ソース領域１０６被制御領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者松本友孝神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者田中勉神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】絶縁性表面を有する基板と、前記基板上の一部の領域に配置され、半導体材料により
形成されたチャネル層と、前記基板上であって、前記チャネル層の両側の領域にそ
れぞれ配置され、前記チャネル層と電気的に接続された
ソース領域及びドレイン領域と、前記チャネル層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極であっ
て、該ゲート電極が低抵抗部と該低抵抗部よりも高い抵
抗率を有する高抵抗部を含んで構成され、該高抵抗部
が、前記低抵抗部と前記ソース領域との間の領域、及び
前記低抵抗部と前記ドレイン領域との間の領域にそれぞ
れ配置されている前記ゲート電極とを有する薄膜トラン
ジスタ。
【請求項２】前記ゲート電極の低抵抗部がＡｌもしく
はＡｌ合金であり、高抵抗部が、不純物が添加されて導
電性を付与されたＡｌもしくはＡｌ合金の陽極酸化膜で
ある請求項１に記載の薄膜トランジスタ。
【請求項３】前記ゲート電極が、前記低抵抗部と前記
ゲート絶縁膜との間に配置された他の高抵抗部を有し、
前記高抵抗部と前記他の高抵抗部が同一の材料で形成さ
れた１つの層を構成している請求項１に記載の薄膜トラ
ンジスタ。
【請求項４】絶縁性表面を有する基板の該絶縁性表面
上の一部の領域に半導体薄膜を形成する工程と、前記半導体薄膜の表面上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜の表面上であって前記半導体薄膜の上
方の領域内の一部に、金属からなるゲート電極を形成す
る工程と、前記ゲート電極の表面層のうち少なくとも側面に位置す
る表面層を陽極酸化し、陽極酸化膜を形成する工程と、前記陽極酸化膜に不純物を添加して導電性を付与する工
程とを含む薄膜トランジスタの製造方法。
【請求項５】絶縁性表面を有する基板の該絶縁性表面
上の一部の領域に半導体薄膜を形成する工程と、前記半導体薄膜の表面上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜の上に、高抵抗層を形成する工程と、前記高抵抗層の上に金属層を堆積する工程と、前記金属層の表面のうち前記半導体薄膜の上方の領域内
の一部をレジストパターンで覆う工程と、前記レジストパターンをエッチングマクスとして前記金
属層、高抵抗層、及びゲート絶縁膜とをエッチングし、
レジストパターンで覆われた領域に、高抵抗層と金属層
との積層構造を有するゲート電極を残すとともに、該ゲ
ート電極の直下にゲート絶縁膜を残す工程と、前記ゲート電極の上面を前記レジストパターンで覆った
状態で前記金属層の側面を陽極酸化して陽極酸化膜を形
成する工程と、前記レジストパターンと前記陽極酸化膜とを除去する工
程とを有する薄膜トランジスタの製造方法。