JPH09330588A - 順次データ記憶装置 - Google Patents
順次データ記憶装置Info
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- JPH09330588A JPH09330588A JP8149008A JP14900896A JPH09330588A JP H09330588 A JPH09330588 A JP H09330588A JP 8149008 A JP8149008 A JP 8149008A JP 14900896 A JP14900896 A JP 14900896A JP H09330588 A JPH09330588 A JP H09330588A
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Abstract
(57)【要約】
【課題】 複数のデータが１組となって有意な情報を表
すデータを先入れ先出し又は先入れ後出し可能な順次デ
ータ記憶装置を得る。 【解決手段】 ライトポインタ７及びリードポインタ９
で管理された内部ＲＡＭアレイ５の入力側に入力ＲＡＭ
アレイ１を設けて入力アドレスデコーダ２によりアドレ
ス指定を行い、出力側に出力ＲＡＭアレイ３を設けて出
力アドレスデコーダ２によりアドレス指定を行う。
すデータを先入れ先出し又は先入れ後出し可能な順次デ
ータ記憶装置を得る。 【解決手段】 ライトポインタ７及びリードポインタ９
で管理された内部ＲＡＭアレイ５の入力側に入力ＲＡＭ
アレイ１を設けて入力アドレスデコーダ２によりアドレ
ス指定を行い、出力側に出力ＲＡＭアレイ３を設けて出
力アドレスデコーダ２によりアドレス指定を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、データを順次に入
力して記憶し、記憶した順次データを所定の優先順位で
出力する順次データ記憶装置に関する。
力して記憶し、記憶した順次データを所定の優先順位で
出力する順次データ記憶装置に関する。
【０００２】
【従来の技術】かかる順次データ記憶装置の具体的な例
としては、記憶データの中で最初に書き込まれたものを
最初に読み出すことによりデータの読出しに優先順位を
設けるようにした所謂先入れ先出し (First-In First-O
ut) 方式のメモリ（以下「ＦＩＦＯメモリ」と呼ぶ。）
や、逆に最後に書き込まれたものを最初に読み出すよう
に優先順位を定めた所謂先入れ後出し (First-In Last-
Out)方式のメモリ（以下「ＦＩＬＯメモリ」と呼ぶ。）
が知られている。
としては、記憶データの中で最初に書き込まれたものを
最初に読み出すことによりデータの読出しに優先順位を
設けるようにした所謂先入れ先出し (First-In First-O
ut) 方式のメモリ（以下「ＦＩＦＯメモリ」と呼ぶ。）
や、逆に最後に書き込まれたものを最初に読み出すよう
に優先順位を定めた所謂先入れ後出し (First-In Last-
Out)方式のメモリ（以下「ＦＩＬＯメモリ」と呼ぶ。）
が知られている。
【０００３】図２に従来の順次データ記憶装置の一般的
な構成を示す。
な構成を示す。
【０００４】図２に示す順次データ記憶装置は、ライト
ポインタ５７及びリードポインタ５９でアクセス位置が
管理される記憶部として複数のランダムアクセスメモリ
（以下「ＲＡＭ」と呼ぶ。）により構成された内部ＲＡ
Ｍアレイ５５と、このＲＡＭアレイ５５へ書き込むデー
タD0〜Dn７１を順次保持する入力レジスタ５１と、ＲＡ
Ｍアレイ５５から読み出したデータQ0〜Qn７３を順次保
持する出力レジスタ５３とを有する。
ポインタ５７及びリードポインタ５９でアクセス位置が
管理される記憶部として複数のランダムアクセスメモリ
（以下「ＲＡＭ」と呼ぶ。）により構成された内部ＲＡ
Ｍアレイ５５と、このＲＡＭアレイ５５へ書き込むデー
タD0〜Dn７１を順次保持する入力レジスタ５１と、ＲＡ
Ｍアレイ５５から読み出したデータQ0〜Qn７３を順次保
持する出力レジスタ５３とを有する。
【０００５】この装置は、ライトポインタ５７をライト
コントロール回路５６で制御し、ＷＣ(write control)
信号７６により書込み系のタイミングをとる。またリー
ドポインタ５９をリードコントロール回路５８で制御
し、ＲＣ(read control)信号７７により読出し系のタイ
ミングをとる。読み出したデータQ0〜Qn７３の出力は、
出力バッファ６０をＯＥ(output enable) 信号７８で駆
動して行う。必要に応じＲＳＴ(reset) 信号７９が出さ
れ、リセットコントロール回路６１を駆動する。
コントロール回路５６で制御し、ＷＣ(write control)
信号７６により書込み系のタイミングをとる。またリー
ドポインタ５９をリードコントロール回路５８で制御
し、ＲＣ(read control)信号７７により読出し系のタイ
ミングをとる。読み出したデータQ0〜Qn７３の出力は、
出力バッファ６０をＯＥ(output enable) 信号７８で駆
動して行う。必要に応じＲＳＴ(reset) 信号７９が出さ
れ、リセットコントロール回路６１を駆動する。
【０００６】ＦＩＦＯメモリであるかＦＩＬＯメモリで
あるかは、各ポインタ５７，５９の制御の方法により定
まる。
あるかは、各ポインタ５７，５９の制御の方法により定
まる。
【０００７】図３は特開平5-128839号公報に開示された
ＦＩＦＯメモリの構成を示すブロック図であり、図４は
特開平5-159561号公報に開示されたＦＩＦＯメモリのブ
ロック図である。
ＦＩＦＯメモリの構成を示すブロック図であり、図４は
特開平5-159561号公報に開示されたＦＩＦＯメモリのブ
ロック図である。
【０００８】図３のＦＩＦＯメモリは管理機構１１１を
備えた記憶部としてのメモリ１０１と、このメモリ１０
１へのアクセスを調停する回路１０２とを有する。
備えた記憶部としてのメモリ１０１と、このメモリ１０
１へのアクセスを調停する回路１０２とを有する。
【０００９】この回路１０２は管理機構１１１と協働
し、データ端子１０３から入力された書込みデータを信
号端子１０４から受けた書込み信号に応じてメモリ１０
１へ順次に書き込み、またメモリ１０１に記憶されたデ
ータを信号端子１０７から受けた読出し信号に応じて先
入れ先出し順に読み出し、データ端子１０６から出力す
る。データ書込み及び読出しのアドレスはそれぞれカウ
ンタ１０５及び１０８でカウントされ、カウント値はク
リア端子１０９及び１１０からの信号によりクリアされ
る。
し、データ端子１０３から入力された書込みデータを信
号端子１０４から受けた書込み信号に応じてメモリ１０
１へ順次に書き込み、またメモリ１０１に記憶されたデ
ータを信号端子１０７から受けた読出し信号に応じて先
入れ先出し順に読み出し、データ端子１０６から出力す
る。データ書込み及び読出しのアドレスはそれぞれカウ
ンタ１０５及び１０８でカウントされ、カウント値はク
リア端子１０９及び１１０からの信号によりクリアされ
る。
【００１０】上記回路１０２はさらに端子１１３，１１
４及び１１５を用いて、メモリ１０１へのデータの挿入
及び削除を行い、そのためのアドレスは端子１１２から
指定される。
４及び１１５を用いて、メモリ１０１へのデータの挿入
及び削除を行い、そのためのアドレスは端子１１２から
指定される。
【００１１】図４のＦＩＦＯメモリはライトポインタ２
０４及びリードポインタ２０５で管理された記憶部とし
てのメモリセルのアレイ２０１と、このセルアレイ２０
１へ入出力するデータ２１１及び２１６をそれぞれ一時
的に保持するバッファ２０２及び２０３とを有する。
０４及びリードポインタ２０５で管理された記憶部とし
てのメモリセルのアレイ２０１と、このセルアレイ２０
１へ入出力するデータ２１１及び２１６をそれぞれ一時
的に保持するバッファ２０２及び２０３とを有する。
【００１２】ライトポインタ２０４はクロック２１２に
応じてシフトするポイント信号２１７を信号線２２１−
１〜２２１−３２からセルアレイ２０１に供給してセル
列をシリアルに選択し、そこにデータ群２１４がシリア
ルに書き込まれる。リードポインタ２０５はクロック２
１３に応じてシフトするポイント信号２１８を信号線２
２２−１〜２２２−３２からセルアレイ２０１に供給し
てセル列をシリアルに選択し、そこからデータ群２１５
がシリアルに読み出される。各ポイント信号２１７又は
２１８はテスト回路２０６又は２０７で処理され、外部
試験信号として利用される。
応じてシフトするポイント信号２１７を信号線２２１−
１〜２２１−３２からセルアレイ２０１に供給してセル
列をシリアルに選択し、そこにデータ群２１４がシリア
ルに書き込まれる。リードポインタ２０５はクロック２
１３に応じてシフトするポイント信号２１８を信号線２
２２−１〜２２２−３２からセルアレイ２０１に供給し
てセル列をシリアルに選択し、そこからデータ群２１５
がシリアルに読み出される。各ポイント信号２１７又は
２１８はテスト回路２０６又は２０７で処理され、外部
試験信号として利用される。
【００１３】かかる従来の順次データ記憶装置は、その
入力側及び出力側でのデータ保持を１つのレジスタで行
っていた。
入力側及び出力側でのデータ保持を１つのレジスタで行
っていた。
【００１４】
【発明が解決しようとする課題】このため１つのポイン
タで指定できるデータが１レジスタ分に限定され、複数
のデータが１組となって有意な情報を表すような場合に
は適用することが難しかった。
タで指定できるデータが１レジスタ分に限定され、複数
のデータが１組となって有意な情報を表すような場合に
は適用することが難しかった。
【００１５】本発明はかかる点に鑑みなされたものであ
り、その目的とする処は、複数のデータが１組となって
有意な情報を表すようなデータの格納に適した順次デー
タ記憶装置を提供するにある。
り、その目的とする処は、複数のデータが１組となって
有意な情報を表すようなデータの格納に適した順次デー
タ記憶装置を提供するにある。
【００１６】
【課題を解決するための手段】本発明にかかる順次デー
タ記憶装置は、その記憶部の入力側に第１のＲＡＭ手段
を有する。
タ記憶装置は、その記憶部の入力側に第１のＲＡＭ手段
を有する。
【００１７】本発明にかかる順次データ記憶装置は、前
記第１のＲＡＭ手段が複数のＲＡＭからなり、該ＲＡＭ
の１つを選択可能な第１のアドレスデコーダ手段をさら
に有している。
記第１のＲＡＭ手段が複数のＲＡＭからなり、該ＲＡＭ
の１つを選択可能な第１のアドレスデコーダ手段をさら
に有している。
【００１８】本発明にかかる順次データ記憶装置は、前
記第１のＲＡＭ手段に複数のデータを書込み可能であ
る。
記第１のＲＡＭ手段に複数のデータを書込み可能であ
る。
【００１９】本発明にかかる順次データ記憶装置は、前
記第１のＲＡＭ手段に書き込まれた複数のデータを１組
としてライトポインタ手段が示す前記記憶部内の位置へ
書き込む手段をさらに有している。
記第１のＲＡＭ手段に書き込まれた複数のデータを１組
としてライトポインタ手段が示す前記記憶部内の位置へ
書き込む手段をさらに有している。
【００２０】本発明にかかる順次データ記憶装置は、前
記記憶部の出力側に第２のＲＡＭ手段を有する。
記記憶部の出力側に第２のＲＡＭ手段を有する。
【００２１】また本発明にかかる順次データ記憶装置
が、その記憶部の出力側に第２のＲＡＭ手段を有してい
る。
が、その記憶部の出力側に第２のＲＡＭ手段を有してい
る。
【００２２】本発明にかかる順次データ記憶装置は、リ
ードポインタ手段が示す前記記憶部内の位置に書き込ま
れた複数のデータを１組として前記第２のＲＡＭ手段へ
読み出す手段をさらに有している。
ードポインタ手段が示す前記記憶部内の位置に書き込ま
れた複数のデータを１組として前記第２のＲＡＭ手段へ
読み出す手段をさらに有している。
【００２３】本発明にかかる順次データ記憶装置は、前
記第２のＲＡＭ手段は複数のＲＡＭからなり、該ＲＡＭ
の１つを選択可能な第２のアドレスデコーダ手段をさら
に有している。
記第２のＲＡＭ手段は複数のＲＡＭからなり、該ＲＡＭ
の１つを選択可能な第２のアドレスデコーダ手段をさら
に有している。
【００２４】本発明にかかる順次データ記憶装置は、前
記第２のＲＡＭ手段から複数のデータを読出し可能であ
る。
記第２のＲＡＭ手段から複数のデータを読出し可能であ
る。
【００２５】本発明にかかる順次データ記憶装置は前記
記憶部がＲＡＭアレイからなる。
記憶部がＲＡＭアレイからなる。
【００２６】本発明にかかる順次データ記憶装置は、前
記記憶部が複数のデータを１組として先入れ先出しする
か、先入れ後出しする。
記記憶部が複数のデータを１組として先入れ先出しする
か、先入れ後出しする。
【００２７】
【作用】従って本発明によれば、記憶部の入力側に第１
のＲＡＭ手段を備え出力側に第２のＲＡＭ手段を備えた
順次データ記憶装置が、前記記憶部に対し複数のデータ
を１組として先入れ先出し又は先入れ後出しする。
のＲＡＭ手段を備え出力側に第２のＲＡＭ手段を備えた
順次データ記憶装置が、前記記憶部に対し複数のデータ
を１組として先入れ先出し又は先入れ後出しする。
【００２８】より詳細には、ＲＡＭアレイからなる記憶
部（例えば図１の内部ＲＡＭアレイ５）のデータ入力部
に複数のＲＡＭ（例えば入力ＲＡＭアレイ１）と第１の
アドレスデコーダ手段（例えば入力アドレスデコーダ
２）とを有し、これにより前記記憶部へ一組の複数デー
タの書込みを行う。
部（例えば図１の内部ＲＡＭアレイ５）のデータ入力部
に複数のＲＡＭ（例えば入力ＲＡＭアレイ１）と第１の
アドレスデコーダ手段（例えば入力アドレスデコーダ
２）とを有し、これにより前記記憶部へ一組の複数デー
タの書込みを行う。
【００２９】これら複数のデータはライトポインタ手段
（例えばライトポインタ７）が示す前記記憶部内の位置
へひとまとまりのデータとして書き込まれる。またリー
ドポインタ手段（例えばリードポインタ９）が示す前記
記憶部内の位置から、そこに書き込まれていた複数のデ
ータがひとまりのデータとして読み出される。
（例えばライトポインタ７）が示す前記記憶部内の位置
へひとまとまりのデータとして書き込まれる。またリー
ドポインタ手段（例えばリードポインタ９）が示す前記
記憶部内の位置から、そこに書き込まれていた複数のデ
ータがひとまりのデータとして読み出される。
【００３０】この点、前記順次データ記憶装置は、前記
記憶部のデータ出力部に複数のＲＡＭ（例えば出力ＲＡ
Ｍアレイ３）と第２のアドレスデコーダ手段（例えば出
力アドレスデコーダ４）とを有し、これにより前記記憶
部から一組の複数データの読出しが行われる。
記憶部のデータ出力部に複数のＲＡＭ（例えば出力ＲＡ
Ｍアレイ３）と第２のアドレスデコーダ手段（例えば出
力アドレスデコーダ４）とを有し、これにより前記記憶
部から一組の複数データの読出しが行われる。
【００３１】従って本発明に係る順次データ記憶装置
は、複数の入力データを第１のアドレスデコーダ手段が
順次指定する第１のＲＡＭ手段内の複数のアドレスに保
持し、これら複数の保持データをライトポインタ手段が
指定する記憶部内の位置へ１組のデータとして書き込
み、また記憶部内に書き込まれている複数組のデータの
うち１組のデータの位置をリードポインタ手段で指定
し、この指定された位置の１組のデータを構成する複数
のデータを第２のアドレスデコーダ手段が順次指定する
第２のＲＡＭ手段内の複数のアドレスへ読み出して保持
し、これを出力データとする。
は、複数の入力データを第１のアドレスデコーダ手段が
順次指定する第１のＲＡＭ手段内の複数のアドレスに保
持し、これら複数の保持データをライトポインタ手段が
指定する記憶部内の位置へ１組のデータとして書き込
み、また記憶部内に書き込まれている複数組のデータの
うち１組のデータの位置をリードポインタ手段で指定
し、この指定された位置の１組のデータを構成する複数
のデータを第２のアドレスデコーダ手段が順次指定する
第２のＲＡＭ手段内の複数のアドレスへ読み出して保持
し、これを出力データとする。
【００３２】
【発明の実施の形態】次に本発明の実施の形態を詳細に
説明する。
説明する。
【００３３】図１に本発明の好適な実施の形態に係る順
次データ記憶装置の構成をブロック図として示す。
次データ記憶装置の構成をブロック図として示す。
【００３４】図１の順次データ記憶装置は、ライトポイ
ンタ７及びリードポインタ９で管理された記憶部として
の内部ＲＡＭアレイ５と、その入力側に設けられた入力
ＲＡＭアレイ１と、出力側に設けられた出力ＲＡＭアレ
イ３とを有する。
ンタ７及びリードポインタ９で管理された記憶部として
の内部ＲＡＭアレイ５と、その入力側に設けられた入力
ＲＡＭアレイ１と、出力側に設けられた出力ＲＡＭアレ
イ３とを有する。
【００３５】ライトポインタ７はＷＣ(write control)
信号２６に応答するライトコントロール回路６で制御さ
れ、リードポインタ９はＲＣ(read control)信号２７に
応答するリードコントロール回路８で制御される。
信号２６に応答するライトコントロール回路６で制御さ
れ、リードポインタ９はＲＣ(read control)信号２７に
応答するリードコントロール回路８で制御される。
【００３６】入力ＲＡＭアレイ１は、入力アドレスデコ
ーダ２でアドレス指定され、ＷＥ(write enable)信号２
５に応じて入力データD0〜Dn２１を書き込む。出力ＲＡ
Ｍアレイ３は、出力アドレスデコーダ４でアドレス指定
され、ＲＣ信号２７に応じて読込みを行う。読み込まれ
たデータQ0〜Qn２３は、ＯＥ(output enable) 信号２８
に応答する出力バッファ１０を介して出力される。１１
はＲＳＴ(reset) 信号２９に応じてポインタリセット動
作を行うリセットコントロール回路である。
ーダ２でアドレス指定され、ＷＥ(write enable)信号２
５に応じて入力データD0〜Dn２１を書き込む。出力ＲＡ
Ｍアレイ３は、出力アドレスデコーダ４でアドレス指定
され、ＲＣ信号２７に応じて読込みを行う。読み込まれ
たデータQ0〜Qn２３は、ＯＥ(output enable) 信号２８
に応答する出力バッファ１０を介して出力される。１１
はＲＳＴ(reset) 信号２９に応じてポインタリセット動
作を行うリセットコントロール回路である。
【００３７】即ち、図１の順次データ記憶装置は、デー
タ２１の入力部に入力ＲＡＭアレイ１及び入力アドレス
デコーダ２を設け、入力データ選択アドレスAI0 〜AIm
２２を入力アドレスデコーダ２に入力してデータ２１の
書き込み先を選択し、ＷＥ信号２５を入力して入力デー
タ２１を入力ＲＡＭアレイ１に書き込む。入力データ選
択アドレス２２を変えながら、ＷＥ信号２５を入力する
ことにより、複数データ２１の書込みを行うことができ
る。
タ２１の入力部に入力ＲＡＭアレイ１及び入力アドレス
デコーダ２を設け、入力データ選択アドレスAI0 〜AIm
２２を入力アドレスデコーダ２に入力してデータ２１の
書き込み先を選択し、ＷＥ信号２５を入力して入力デー
タ２１を入力ＲＡＭアレイ１に書き込む。入力データ選
択アドレス２２を変えながら、ＷＥ信号２５を入力する
ことにより、複数データ２１の書込みを行うことができ
る。
【００３８】次にＷＣ信号２６を入力すると、入力ＲＡ
Ｍアレイ１の複数のデータをひとまとまりのデータとし
て、ライトポインタ７が示す内部ＲＡＭアレイ５内の位
置に転送する。このひとまとまりのデータが転送される
と、ライトコントロール回路１１はライトポインタ７を
１つ進める。
Ｍアレイ１の複数のデータをひとまとまりのデータとし
て、ライトポインタ７が示す内部ＲＡＭアレイ５内の位
置に転送する。このひとまとまりのデータが転送される
と、ライトコントロール回路１１はライトポインタ７を
１つ進める。
【００３９】さらに、データの出力部に出力ＲＡＭアレ
イ３及び出力アドレスデコーダ４が設けられており、リ
ードコントロール信号２７を入力すると、内部ＲＡＭア
レイ５のひとまとまり複数のデータがリードポインタ９
により示される位置から出力ＲＡＭアレイ３に転送され
る。このひとまりのデータが転送されると、リードポイ
ンタ９を１つ進める。
イ３及び出力アドレスデコーダ４が設けられており、リ
ードコントロール信号２７を入力すると、内部ＲＡＭア
レイ５のひとまとまり複数のデータがリードポインタ９
により示される位置から出力ＲＡＭアレイ３に転送され
る。このひとまりのデータが転送されると、リードポイ
ンタ９を１つ進める。
【００４０】次に、出力データ選択アドレスAO0 〜AOm
２４を出力アドレスデコーダ４に入力してデータ２３の
読出し先を選択し、ＯＥ信号２８を入力して、出力デー
タ２３を出力ＲＡＭアレイ３から出力バッファ１０を通
して読み出す。出力データ選択アドレス２４を変えなが
ら、ＯＥ信号２８を入力することにより、複数データの
読出しを行うことができる。
２４を出力アドレスデコーダ４に入力してデータ２３の
読出し先を選択し、ＯＥ信号２８を入力して、出力デー
タ２３を出力ＲＡＭアレイ３から出力バッファ１０を通
して読み出す。出力データ選択アドレス２４を変えなが
ら、ＯＥ信号２８を入力することにより、複数データの
読出しを行うことができる。
【００４１】またリセットコントロール回路１１１にＲ
ＳＴ信号２９を入力することにより、ライトポインタ７
及びリードポインタ９をクリアすることができる。
ＳＴ信号２９を入力することにより、ライトポインタ７
及びリードポインタ９をクリアすることができる。
【００４２】次に４つの３２ビットデータを１組のデー
タとして扱う場合に付き、図１の順次データ記憶装置の
詳細な動作説明を行う。
タとして扱う場合に付き、図１の順次データ記憶装置の
詳細な動作説明を行う。
【００４３】前記データの入力部には、４つのアレイか
らなる入力ＲＡＭアレイ１及び２つの入力データ選択ア
ドレス５２のAI0 〜AI1 を４つの信号に分ける入力アド
レスデコーダ２を設けている。
らなる入力ＲＡＭアレイ１及び２つの入力データ選択ア
ドレス５２のAI0 〜AI1 を４つの信号に分ける入力アド
レスデコーダ２を設けている。
【００４４】入力データ選択アドレス５２から“００”
を入力してＷＥ信号２５を入力することにより３２ビッ
トの入力データ２１のD0〜D31 を入力ＲＡＭアレイ１の
０番目のアレイに書き込む。
を入力してＷＥ信号２５を入力することにより３２ビッ
トの入力データ２１のD0〜D31 を入力ＲＡＭアレイ１の
０番目のアレイに書き込む。
【００４５】以下同様に入力データ選択アドレス２２か
ら“０１”，“１０”及び“１１”を入力してＷＥ信号
２５を入力することにより、３２ビットの入力データ２
１のD0〜D31 を入力ＲＡＭアレイ１の１〜３番目のアレ
イに書き込む。
ら“０１”，“１０”及び“１１”を入力してＷＥ信号
２５を入力することにより、３２ビットの入力データ２
１のD0〜D31 を入力ＲＡＭアレイ１の１〜３番目のアレ
イに書き込む。
【００４６】次にＷＣ信号２６を入力すると、入力ＲＡ
Ｍアレイ１の４つのデータをひとまとまりのデータとし
て内部ＲＡＭアレイ５のライトポインタ７が示す位置に
転送する。このひとまとまりのデータが転送されると、
ライトコンロール回路６がライトポインタ７を１つ進め
る。先入れ後出し方式の場合、ライトコントロール回路
６がリードポインタ９も１つ進める。
Ｍアレイ１の４つのデータをひとまとまりのデータとし
て内部ＲＡＭアレイ５のライトポインタ７が示す位置に
転送する。このひとまとまりのデータが転送されると、
ライトコンロール回路６がライトポインタ７を１つ進め
る。先入れ後出し方式の場合、ライトコントロール回路
６がリードポインタ９も１つ進める。
【００４７】一方、前記データの出力部には、４つのア
レイからなる出力ＲＡＭアレイ３及び２つの出力データ
選択アドレス２４のAO0 〜AO1 を4 つの信号に分ける出
力アドレスデコーダ4 を設けている。
レイからなる出力ＲＡＭアレイ３及び２つの出力データ
選択アドレス２４のAO0 〜AO1 を4 つの信号に分ける出
力アドレスデコーダ4 を設けている。
【００４８】ＲＣ信号２７を入力すると内部ＲＡＭアレ
イ５のひとまとまりの４つのデータをリードポインタ９
が示す位置から出力ＲＡＭアレイ３に転送する。このひ
とまとまりのデータが転送されると、リードコンロール
回路８がリードポインタ９を１つ進める。先入れ後出し
方式の場合、リードコントロール回路８はリードポイン
タ９を１つ戻し、ライトポインタ７も１つ戻す。
イ５のひとまとまりの４つのデータをリードポインタ９
が示す位置から出力ＲＡＭアレイ３に転送する。このひ
とまとまりのデータが転送されると、リードコンロール
回路８がリードポインタ９を１つ進める。先入れ後出し
方式の場合、リードコントロール回路８はリードポイン
タ９を１つ戻し、ライトポインタ７も１つ戻す。
【００４９】次に出力データ選択アドレス２４から“０
０”を入力してＯＥ信号２８を入力することにより３２
ビットの入力データ２３のQ0〜Q31 を出力ＲＡＭアレイ
３の０番目のアレイから出力バッファ１０を通して読み
出す。
０”を入力してＯＥ信号２８を入力することにより３２
ビットの入力データ２３のQ0〜Q31 を出力ＲＡＭアレイ
３の０番目のアレイから出力バッファ１０を通して読み
出す。
【００５０】以下同様に出力データ選択アドレス２４か
ら“０１”，“１０”及び“１１”を入力してＯＥ信号
２８を入力することにより、３２ビットの出力データ２
３のQ0〜Q31 を出力ＲＡＭアレイ３の１〜３番目のアレ
イから出力バッファ１０を通して読み出す。
ら“０１”，“１０”及び“１１”を入力してＯＥ信号
２８を入力することにより、３２ビットの出力データ２
３のQ0〜Q31 を出力ＲＡＭアレイ３の１〜３番目のアレ
イから出力バッファ１０を通して読み出す。
【００５１】なお、入力ＲＡＭアレイ１の０番目のアレ
イは出力ＲＡＭアレイ３の０番目のアレイに対応し、ま
た各アレイの選択は０番目から順番に行う必要はなくラ
ンダムに行える。またリセットコントロール回路１１に
ＲＳＴ信号２９を入力することにより、ライトポインタ
７及びリードポインタ９をクリアすることができる。
イは出力ＲＡＭアレイ３の０番目のアレイに対応し、ま
た各アレイの選択は０番目から順番に行う必要はなくラ
ンダムに行える。またリセットコントロール回路１１に
ＲＳＴ信号２９を入力することにより、ライトポインタ
７及びリードポインタ９をクリアすることができる。
【００５２】
【発明の効果】以上の説明から明らかなように、本発明
によれば、記憶部の入力側及び出力側にＲＡＭ手段を設
け、複数のデータをひとまとまりのデータとして記憶部
に先入れ先出し又は先入れ後出しできるようにしたた
め、複数のデータが１組になって１つの情報を示す様な
データにも適用できる。
によれば、記憶部の入力側及び出力側にＲＡＭ手段を設
け、複数のデータをひとまとまりのデータとして記憶部
に先入れ先出し又は先入れ後出しできるようにしたた
め、複数のデータが１組になって１つの情報を示す様な
データにも適用できる。
【図１】本発明の好適な実施の形態に係る順次データ記
憶装置の構成を示すブッロク図である。
憶装置の構成を示すブッロク図である。
【図２】従来の順次データ記憶装置の一般的な構成を示
すブッロク図である。
すブッロク図である。
【図３】従来のＦＩＦＯメモリのブロック図である。
【図４】従来のＦＩＦＯメモリのブロック図である。
１ 入力ＲＡＭアレイ ２ 入力アドレスデコーダ ３ 出力ＲＡＭアレイ ４ 出力アドレスデコーダ ５ 内部ＲＡＭアレイ ７ ライトポインタ ９ リードポインタ
Claims (12)
- 【請求項１】 記憶部の入力側に第１のランダムアクセ
スメモリ手段を有することを特徴とする順次データ記憶
装置。 - 【請求項２】 前記第１のランダムアクセスメモリ手段
は複数のランダムアクセスメモリからなり、該ランダム
アクセスメモリの１つを選択可能な第１のアドレスデコ
ーダ手段をさらに有している請求項１記載の順次データ
記憶装置。 - 【請求項３】 前記第１のランダムアクセスメモリ手段
に複数のデータを書込み可能な請求項１又は２に記載の
順次データ記憶装置。 - 【請求項４】 前記第１のランダムアクセスメモリ手段
に書き込まれた複数のデータを１組としてライトポイン
タ手段が示す前記記憶部内の位置へ書き込む手段をさら
に有している請求項１から３のいずれかに記載の順次デ
ータ記憶装置。 - 【請求項５】 前記記憶部の出力側に第２のランダムア
クセスメモリ手段を有している請求項１から４のいずれ
かに記載の順次データ記憶装置。 - 【請求項６】 記憶部の出力側に第２のランダムアクセ
スメモリ手段を有することを特徴とする順次データ記憶
装置。 - 【請求項７】 リードポインタ手段が示す前記記憶部内
の位置に書き込まれた複数のデータを１組として前記第
２のランダムアクセスメモリ手段へ読み出す手段をさら
に有している請求項５または６に記載の順次データ記憶
装置。 - 【請求項８】 前記第２のランダムアクセスメモリ手段
は複数のランダムアクセスメモリからなり、該ランダム
アクセスメモリの１つを選択可能な第２のアドレスデコ
ーダ手段をさらに有している請求項５から７のいずれか
に記載の順次データ記憶装置。 - 【請求項９】 前記第２のランダムアクセスメモリ手段
から複数のデータを読出し可能な請求項５から８のいず
れかに記載の順次データ記憶装置。 - 【請求項１０】 前記記憶部はランダムアクセスメモリ
アレイからなる請求項１から９のいずれかに記載の順次
データ記憶装置。 - 【請求項１１】 前記記憶部は複数のデータを１組とし
て先入れ先出しする請求項１から１０のいずれかに記載
の順次データ記憶装置。 - 【請求項１２】 前記記憶部は複数のデータを１組とし
て先入れ後出しする請求項１から１０のいずれかに記載
の順次データ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8149008A JPH09330588A (ja) | 1996-06-11 | 1996-06-11 | 順次データ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8149008A JPH09330588A (ja) | 1996-06-11 | 1996-06-11 | 順次データ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330588A true JPH09330588A (ja) | 1997-12-22 |
Family
ID=15465661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8149008A Pending JPH09330588A (ja) | 1996-06-11 | 1996-06-11 | 順次データ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09330588A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03235285A (ja) * | 1990-02-09 | 1991-10-21 | Nec Corp | Ｆｉｆｏ型半導体メモリ |
-
1996
- 1996-06-11 JP JP8149008A patent/JPH09330588A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03235285A (ja) * | 1990-02-09 | 1991-10-21 | Nec Corp | Ｆｉｆｏ型半導体メモリ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980623 |