JPH09330339A - Automatic description dividing device - Google Patents
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- JPH09330339A JPH09330339A JP8149029A JP14902996A JPH09330339A JP H09330339 A JPH09330339 A JP H09330339A JP 8149029 A JP8149029 A JP 8149029A JP 14902996 A JP14902996 A JP 14902996A JP H09330339 A JPH09330339 A JP H09330339A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、ＬＳＩ回路の設
計に際して論理合成ツールの適用に用いられる自動記述
分割装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic description division device used for applying a logic synthesis tool when designing an LSI circuit.
【０００２】[0002]
【従来の技術】近年、ＬＳＩ回路の大規模化に対応する
ため、ＬＳＩ設計に際して論理回路を自動的に合成する
論理合成システムが用いられてきている。現在実用にな
っている論理合成システムないし論理合成ツールには、
一度に扱える回路規模に制限があるため、通常、ＲＴＬ
記述のＨＤＬに対して複数のブロックに分割する処理を
人手により施して上記回路規模の制限を克服することと
して、論理合成システムを使用可能としている。2. Description of the Related Art In recent years, a logic synthesis system for automatically synthesizing logic circuits has been used in LSI design in order to cope with the large scale of LSI circuits. The logic synthesis system or logic synthesis tool currently in use is
Since the circuit scale that can be handled at once is limited, RTL is usually used.
The logic synthesis system can be used by manually performing a process for dividing the described HDL into a plurality of blocks to overcome the circuit size limitation.
【０００３】尚、従来の階層設計では、例えば特開平７
−７８１８９号公報に見られるように、ブロック間の遅
延調整を人手の介入無しに自動的に行なう論理合成方式
も提案されている。Incidentally, in the conventional hierarchical design, for example, Japanese Patent Laid-Open No.
As disclosed in Japanese Patent Laid-Open No. 78189, there is also proposed a logic synthesis method in which delay adjustment between blocks is automatically performed without manual intervention.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
システムでは、対象となるブロックが論理合成システム
で扱える回路規模よりも大きすぎるために、論理合成プ
ログラムを実行できなくなる点を解消する必要があり、
このために、既述した通り、設計者が人手で上記ブロッ
ク分割を行うことで対応していた。このため、人手によ
る修正時にしばしばミスが生じており、このような人為
的ミスを完全に防止するためにも、ブロック分割そのも
のを自動的に変更・実行して論理合成を行なうシステム
の実現が要望されている。However, in the conventional system, it is necessary to solve the problem that the logic synthesis program cannot be executed because the target block is too large in the circuit scale that the logic synthesis system can handle.
Therefore, as described above, the designer manually handles the block division. For this reason, mistakes often occur during manual correction, and in order to completely prevent such human mistakes, it is desirable to realize a system that automatically changes / executes block division itself to perform logic synthesis. Has been done.
【０００５】また、一部のタイミングエラーパスをその
ブロックに設計上要求される処理速度に満足させるため
に、大きな回路ブロックを何度も繰り返し論理合成する
のは不効率なため、設計者が、タイミングエラーパスを
含む回路規模の小さなブロックを人手で分割していた。
このため、論理合成処理に要する実行時間が増加してし
まうという問題が生じ、また、人手のために必ずしも適
切な論理合成処理を行えるとは限らないという問題点も
生じていた。Further, since it is inefficient to repeatedly synthesize a large circuit block many times in order to satisfy a part of the timing error paths with the processing speed required for the block in design, the designer is A block with a small circuit scale including a timing error path was manually divided.
For this reason, there has been a problem that the execution time required for the logic synthesis processing increases, and there is also a problem that an appropriate logic synthesis processing cannot always be performed manually.
【０００６】更に、フロアプランの結果、ブロック間の
配線数が多くなる等の理由で、当初考えていたブロック
分割を変更しなければならない場合もあり、このために
設計者が人手でブロック分割を修正する必要があった。
このため、ブロック分割の変更処理についても、その実
時間が長くなると共に、その確実性が問題となってい
た。Further, there are cases where the initially planned block division must be changed due to the fact that the number of wirings between blocks increases as a result of the floorplan. For this reason, the designer manually changes the block division. I had to fix it.
Therefore, with respect to the block division changing process, the actual time becomes long and the reliability thereof becomes a problem.
【０００７】このように、従来の論理合成方式では、常
に人手でブロックを分割する必要があるため、現在のよ
うに大規模なＬＳＩ回路の開発では、人手による最適な
分割を試行錯誤でおこなうこと自体に限界が生じてい
る。As described above, in the conventional logic synthesis method, it is always necessary to manually divide a block. Therefore, in the development of a large-scale LSI circuit as at present, it is necessary to perform the optimum division manually by trial and error. There is a limit in itself.
【０００８】本発明は、このような問題点に鑑みてなさ
れたものであり、ＬＳＩ回路設計において、レジスタ転
送レベル（Register Transfer Level：以下、ＲＴＬと
記述する）記述されたＬＳＩ回路に対し、自動もしくは
簡単な分割の指示を行なうだけで、従来人手で行なって
いた各分割処理、即ち、１）論理合成ツールが扱える回
路規模へのブロック分割、２）タイミングエラーパスを
含む小さなブロックヘの分割、３）フロアプランの結果
を満足するようになされる、適切なブロック分割への変
更、を自動的に行えるようにすることを目的としてい
る。The present invention has been made in view of the above problems, and in an LSI circuit design, an LSI circuit having a register transfer level (hereinafter, referred to as RTL) is described automatically. Alternatively, by simply giving a simple division instruction, each division processing that is conventionally performed manually, that is, 1) division into a circuit scale that can be handled by a logic synthesis tool, 2) division into small blocks including timing error paths, 3 ) The purpose is to enable automatic changes to appropriate block divisions that satisfy the results of the floor plan.
【０００９】[0009]
【課題を解決するための手段】請求項１に係る発明は、
自動記述分割装置において、ＬＳＩ回路のレジスタトラ
ンスファレベル記述言語データに基づき、少なくとも論
理合成ツールを適用することができる回路規模にまで前
記レジスタトランスファレベル記述言語データを自動的
にブロック分割して分割済みレジスタトランスファレベ
ル記述言語データを生成することを特徴とする。The invention according to claim 1 is
In the automatic description division device, based on the register transfer level description language data of the LSI circuit, the register transfer level description language data is automatically divided into blocks up to a circuit scale at which a logic synthesis tool can be applied It is characterized by generating transfer level description language data.
【００１０】請求項２に係る発明は、請求項１記載の自
動記述分割装置において、（ａ）前記レジスタトランス
ファレベル記述言語データを読み込んで前記ブロック分
割をすべきブロックを指定するデータを生成する手段
と、（ｂ）前記手段（ａ）により対象となる前記ブロッ
クが指定された前記レジスタトランスファレベル記述言
語データに基づき前記分割済みレジスタトランスファレ
ベル記述言語データを生成する手段とを、備えることを
特徴とする。According to a second aspect of the present invention, in the automatic description division device according to the first aspect, (a) means for reading the register transfer level description language data and generating data designating a block to be divided into the blocks. And (b) means for generating the divided register transfer level description language data based on the register transfer level description language data in which the target block is designated by the means (a). To do.
【００１１】請求項３に係る発明では、請求項２記載の
自動記述分割装置において、前記手段（ｂ）は、前記指
定後のレジスタトランスファレベル記述言語データに含
まれる全ての変数のリファレンスデータを作成し、前記
リファレンスデータに基づき前記対象となるブロック毎
にその入力ポート及び出力ポートを決定して前記分割済
みレジスタトランスファレベル記述言語データを生成す
ることを特徴とする。According to a third aspect of the present invention, in the automatic description division device according to the second aspect, the means (b) creates reference data for all variables included in the designated register transfer level description language data. The divided register transfer level description language data is generated by determining the input port and the output port of each target block based on the reference data.
【００１２】請求項４に係る発明では、請求項２記載の
自動記述分割装置において、前記手段（ａ）は、最初は
前記レジスタトランスファレベル記述言語データに対し
て、その後は前記分割済みレジスタトランスファレベル
記述言語データに対してそれぞれ論理合成処理を実行
し、各論理合成処理において、前記レジスタトランスフ
ァレベル記述言語データ又は前記分割済みレジスタトラ
ンスファレベル記述言語データ内に含まれる各ブロック
中にタイミングエラーがあれば、当該タイミングエラー
の発生した各ブロック毎にその中に含まれるタイミング
エラーパスを指示するタイミングエラーパス情報を出力
する手段と、前記タイミングエラーパス情報を読み込ん
で、前記タイミングエラーの発生した各ブロック毎に、
当該ブロック内に含まれる前記タイミングエラーパスを
含む回路部分が前記論理合成ツールを適用することがで
きる回路規模にあって且つこれを新たなブロックとして
分割した方がその後の前記論理合成処理にとって最適と
なるか否かを判断する手段と、前記判断手段により分割
すべきと判断されたときには、読み込んだ前記タイミン
グエラーパス情報に基づき、前記タイミングエラーの発
生した各ブロック内の前記タイミングエラーパスを含む
回路部分をそれぞれ前記ブロック分割すべきブロックと
して選別して前記レジスタトランスファレベル記述言語
データ又は前記分割済みレジスタトランスファレベル記
述言語データ内に指定する手段とを、備えており、前記
手段（ｂ）は、前記手段（ａ）により指定された前記レ
ジスタトランスファレベル記述言語データ又は改めて指
定された前記分割済みレジスタトランスファレベル記述
言語データに基づき、前記分割済みレジスタトランスフ
ァレベル記述言語データを生成すると共に、生成された
当該分割済みレジスタトランスファレベル記述言語デー
タを前記手段（ａ）中の前記論理合成処理手段へと出力
することを特徴とする。According to a fourth aspect of the present invention, in the automatic description dividing device according to the second aspect, the means (a) first applies to the register transfer level description language data, and thereafter the divided register transfer level. If there is a timing error in each block included in the register transfer level description language data or the divided register transfer level description language data in each logic synthesis process A unit for outputting timing error path information indicating a timing error path included in each block in which the timing error has occurred, and each block in which the timing error path information is read and the timing error has occurred To
It is considered that the circuit portion including the timing error path included in the block has a circuit scale to which the logic synthesis tool can be applied and it is optimal to divide this into a new block for the subsequent logic synthesis processing. And a circuit including the timing error path in each block in which the timing error has occurred, based on the read timing error path information when it is determined that the division should be performed. Means for selecting each part as a block to be divided into the blocks and designating in the register transfer level description language data or the divided register transfer level description language data, the means (b) comprising: The register transfer specified by the means (a) The divided register transfer level description language data is generated based on the level description language data or the newly designated divided register transfer level description language data, and the generated divided register transfer level description language data is generated by the means. It is output to the logic synthesis processing means in (a).
【００１３】請求項５に係る発明は、請求項１記載の自
動記述分割装置において、（ａ）前記レジスタトランス
ファレベル記述言語データ内のブロック間配線数がフロ
アプランにより定まるブロック間配線数の制限を満たし
ているか否かを判断する手段と、（ｂ）前記ブロック間
配線数の制限を満たしていないと判断されたときには、
前記ブロック間配線数の制限を満たしていない前記レジ
スタトランスファレベル記述言語データ内のブロック同
士を、前記ブロック間配線数を最小にするように且つ前
記論理合成ツールを適用することができる回路規模とな
るように、分割対象とすべき旨を指定された前記レジス
タトランスファレベル記述言語データに基づき、前記ブ
ロック分割を実行し、当該ブロック分割後の前記ブロッ
ク間配線数のデータを生成する手段と、（ｃ）前記ブロ
ック間配線数のデータがなお前記ブロック間配線数の制
限を満たしていないか又は更にそれを最小化できると判
断したオペレータによって、更に分割対象とすべき新た
なブロックの指定が前記レジスタトランスファレベル記
述言語データに対してなされたときには、当該レジスタ
トランスファレベル記述言語データを読み込んで更に前
記ブロック分割を実行して前記分割済みレジスタトラン
スファレベル記述言語データを生成する一方、前記オペ
レータの判断がなされないときには前記手段（ｂ）のブ
ロック分割の実行により得られたものを前記分割済みレ
ジスタトランスファレベル記述言語データとして生成す
ることを特徴とする。According to a fifth aspect of the present invention, in the automatic description dividing device according to the first aspect, (a) the number of wirings between blocks in the register transfer level description language data is limited by a floor plan. Means for determining whether or not the condition is satisfied, and (b) when it is determined that the limit on the number of inter-block wirings is not satisfied,
The circuit scale is such that the blocks in the register transfer level description language data that do not satisfy the limitation on the number of inter-block wirings can be applied with the logic synthesis tool so as to minimize the number of inter-block wirings. A unit for executing the block division based on the register transfer level description language data designated to be divided, and generating data of the inter-block wiring number after the block division, ) By the operator who has judged that the data of the number of wirings between blocks still does not satisfy the limitation of the number of wirings between blocks or can further minimize it, the designation of a new block to be further divided is performed by the register transfer. When it is applied to level description language data, the register transfer level While the description language data is read and the block division is further executed to generate the divided register transfer level description language data, when the operator's judgment is not made, it is obtained by executing the block division of the means (b). The data is generated as the divided register transfer level description language data.
【００１４】[0014]
【発明の実施の形態】本発明に係る自動記述分割装置
は、ＬＳＩ回路のレジスタトランスファレベル記述言語
データに基づき、少なくとも論理合成ツールを適用する
ことができる回路規模にまでレジスタトランスファレベ
ル（ＲＴＬ）記述言語データを自動的にブロック分割し
て分割済みレジスタトランスファレベル記述言語データ
を生成するものである。そして、本発明の内、後述する
実施の形態１では、単に論理合成ツールを適用できる回
路規模にまでＲＴＬのハードウェア記述言語（ＨＤＬ）
をブロック分割するものであり、後述する実施の形態２
では、実施の形態１の上記技術的思想を応用して、論理
合成処理後に、タイミングエラーの発生したブロック毎
に、その内に含まれるタイミングエラーパスを含む小規
模な回路部分を自動的にブロック分割して、論理合成処
理の実行に最適なＲＴＬ記述言語データを生成するもの
である。従って、実施の形態２で得られる分割済ＲＴＬ
記述言語では、各ブロック規模は当然に論理合成ツール
に適用可能な回路規模の範囲内にある。また、本発明の
後述する実施の形態３も実施の形態１の上記技術的思想
を応用したものであり、ここでは特にフロアプランによ
り定まるブロック間配線数の制御を満たすように、従っ
て各ブロック間配線数を最小化するように、ＲＴＬ記述
言語データをブロック分割している。従って、勿論、こ
こで得られるブロック分割後の各ブロック規模も又、論
理合成ツールが扱える回路規模の範囲内にある。BEST MODE FOR CARRYING OUT THE INVENTION An automatic description dividing apparatus according to the present invention is based on register transfer level description language data of an LSI circuit and describes register transfer level (RTL) at least to a circuit scale to which a logic synthesis tool can be applied. The language data is automatically divided into blocks to generate divided register transfer level description language data. In the first embodiment, which will be described later, of the present invention, a hardware description language (HDL) of RTL is used up to a circuit scale to which a logic synthesis tool can be simply applied.
Is divided into blocks, and a second embodiment to be described later
Then, by applying the above-described technical idea of the first embodiment, after logic synthesis processing, for each block in which a timing error occurs, a small-scale circuit portion including a timing error path included therein is automatically blocked. The RTL description language data optimal for execution of logic synthesis processing is divided. Therefore, the divided RTL obtained in the second embodiment
In the description language, each block size is naturally within the range of the circuit size applicable to the logic synthesis tool. Further, a third embodiment of the present invention to be described later is also an application of the above technical idea of the first embodiment. Here, in order to satisfy the control of the number of wirings between blocks determined by the floor plan in particular, therefore The RTL description language data is divided into blocks so as to minimize the number of wires. Therefore, of course, the size of each block obtained after the block division here is also within the range of the circuit size that can be handled by the logic synthesis tool.
【００１５】（実施の形態１）図１は、実施の形態１に
係る自動記述分割装置を使用した時の論理合成処理まで
の手順を示す図であると共に、同時に上記自動記述分割
装置内の各機能手段の構成をも示す図である。(Embodiment 1) FIG. 1 is a diagram showing a procedure up to a logic synthesizing process when the automatic description division device according to the first embodiment is used, and at the same time, each unit in the automatic description division device is described. It is a figure which also shows the structure of a functional means.
【００１６】同図中、設計すべきＬＳＩ回路のＲＴＬ記
述言語データ（以下、単にＲＴＬ記述と称す）１は、本
装置内の図示しない記憶装置（メモリ）に格納されファ
イルされている。この時点では、ＲＴＬ記述１はまだ分
割すべきブロックの指定を受けておらず、例えば、後述
する図３の符号７，８を除いた部分にあたる。In the figure, RTL description language data (hereinafter, simply referred to as RTL description) 1 of an LSI circuit to be designed is stored and filed in a storage device (memory) (not shown) in this device. At this point, the RTL description 1 has not yet received the designation of the block to be divided, and corresponds to, for example, the part excluding the reference numerals 7 and 8 in FIG. 3 described later.
【００１７】自動記述分割手段２は、ブロック分け指示
手段３とブロック分割手段４とから成る。ブロック分け
指示手段３は、ＲＴＬ記述１を読み込んで、オペレータ
からの外部入力に応じて、ＲＴＬ記述１に対して、これ
からブロック分割すべきブロックを指定するデータを生
成する部分であり、このブロック分け指示手段３によ
り、分割対象となるブロックが識別される。又、ブロッ
ク分割手段４は、上記手段３の指定に基づき対象となる
ブロックを指定数通りの更なる小さなブロックに分割
し、分割済みＲＴＬ記述５を生成・出力する。尚、オペ
レータからの指令は、分割後の各ブロックの回路規模が
論理合成ツールが扱える回路規模の制限内に入るように
検討・判断されたものである。The automatic description division means 2 comprises a block division instruction means 3 and a block division means 4. The block division instruction means 3 is a part that reads the RTL description 1 and generates data designating a block to be divided into blocks for the RTL description 1 according to an external input from the operator. The instruction means 3 identifies the block to be divided. Further, the block dividing means 4 divides the target block into a smaller number of specified number of smaller blocks based on the designation of the means 3, and generates and outputs the divided RTL description 5. The instruction from the operator has been examined and judged so that the circuit scale of each block after division falls within the limit of the circuit scale that can be handled by the logic synthesis tool.
【００１８】論理合成手段６は、分割済みＲＴＬ記述５
を入力として論理合成処理を実行し、論理を生成する。The logic synthesizing means 6 uses the divided RTL description 5
Is used as an input to perform logic synthesis processing to generate logic.
【００１９】図２は、図１の自動記述分割手段２の分割
アルゴリズムないし機能ブロック図を示す。図２中、手
段１２が図１のブロック分け指示手段３の機能に該当
し、他の手段１３〜１７が図１のブロック分割手段４の
各機能に該当する。図１２において、手段１２は、分割
すべきＲＴＬ記述を読み込む。即ち、図１中の未指定の
ＲＴＬ記述１をファイル中から読み込んで、オペレータ
の分割指定指示に応じて、ブロック分割対象となるブロ
ックを指定するデータをＲＴＬ記述１中に生成する。例
えば、図３に示すように、分割前ＲＴＬ記述は手段１２
により生成される。FIG. 2 shows a division algorithm or functional block diagram of the automatic description division means 2 of FIG. In FIG. 2, the means 12 corresponds to the function of the block division instruction means 3 of FIG. 1, and the other means 13 to 17 correspond to the respective functions of the block division means 4 of FIG. In FIG. 12, the means 12 reads the RTL description to be divided. That is, the undesignated RTL description 1 in FIG. 1 is read from the file, and data designating a block to be divided into blocks is generated in the RTL description 1 in accordance with a division designation instruction from the operator. For example, as shown in FIG.
Is generated by.
【００２０】図３では、例示を簡単化する観点から、１
つのブロックｅｘｐ１（入力ポート：Ａ，Ｂ，Ｓ，ＣＬ
Ｋ，出力ポート：Ｙ，レジスタ：Ｙ，Ｃ，ｔｍｐ）を２
つに分割する時の、分割前ＲＴＬ記述とその指定例を示
している。図３中、符号７は、分割後の一方のブロック
がＢＬＯＣＫ１に属することを指定している。又、符号
８は、分割後の他方のブロックがＢＬＯＣＫ２に属する
ことを指定している。この例では、分割前のＲＴＬ記述
には、２つのブロック（ＢＬＯＣＫ１，ＢＬＯＣＫ２）
しか含まれていないため、自動的に２つに分割すること
となる。このとき、図３中の符号７、または８に示した
指示のどちらかを省略することができる。すなわち、Ｎ
（Ｎ≧２）個に分割するときは、Ｎ−１個までのブロッ
クを明示的に指定するだけでよい。In FIG. 3, from the viewpoint of simplifying the illustration, 1
Block exp1 (input ports: A, B, S, CL
K, output port: Y, register: Y, C, tmp) 2
An RTL description before division and an example of designation thereof when dividing into two are shown. In FIG. 3, reference numeral 7 designates that one block after division belongs to BLOCK1. Further, reference numeral 8 designates that the other block after division belongs to BLOCK2. In this example, two blocks (BLOCK1, BLOCK2) are included in the RTL description before division.
Since it is only included, it will be automatically divided into two. At this time, either of the instructions indicated by reference numerals 7 or 8 in FIG. 3 can be omitted. That is, N
When dividing into (N ≧ 2), it is only necessary to explicitly specify up to N−1 blocks.
【００２１】次に、手段１３は、指定後のＲＴＬ記述に
含まれるすべての変数のリファレンスを作成する。ここ
で、リファレンスとは、分割すべきブロック同士がどの
ようにつながっているかを与える情報であり、従って各
ブロックの入力及び出力ポートの情報として与えられ
る。そのため、同手段１３では、バックワード伝播（出
力ポート側から入力ポート側への信号伝播）とフォワー
ド伝播（逆に入力ポート側から出力ポート側への信号伝
播）とを実行して、上記リファレンスのデータを得てい
る。Next, the means 13 creates references for all the variables included in the RTL description after designation. Here, the reference is information that gives how the blocks to be divided are connected, and is therefore given as information on the input and output ports of each block. Therefore, the means 13 executes backward propagation (signal propagation from the output port side to the input port side) and forward propagation (conversely, signal propagation from the input port side to the output port side), and I'm getting the data.
【００２２】図４に、図３で示されたＲＴＬ記述に対し
て図２の手段１３によって処理された結果の一例を示
す。ここに、変数名は、元のブロックｅｘｐ１の入力及
び出力ポートとレジスタとにあたる。FIG. 4 shows an example of the result of processing the RTL description shown in FIG. 3 by the means 13 shown in FIG. Here, the variable name corresponds to the input and output ports and the register of the original block exp1.
【００２３】次に、図２の手段１４は、分割対象となる
ブロック毎に、手段１３により作成されたリファレンス
のデータに基づき、入力ポートと出力ポートを決める。Next, the means 14 of FIG. 2 determines the input port and the output port for each block to be divided based on the reference data created by the means 13.
【００２４】図５に、図３で示されたＲＴＬ記述に対し
て図２の手段１４によって処理された結果の一例を示
す。図４のリファレンスデータによれば、分割すべきブ
ロックＢＬＯＣＫ１の入力ポートはＡ，Ｂ，ＣＬＫ（Ｃ
ＬＫのフォワード結果はＢＬＯＣＫ１となっている）と
なり、又、他方のブロックＢＬＯＣＫ２の入力ポート
は、ｔｍｐ，Ｓ，ＣＬＫとなる。出力ポートについて
は、ブロックＢＬＯＣＫ１ではｔｍｐとなり、ブロック
ＢＬＯＣＫ２ではＹとなる。このような論理判断はプロ
グラム処理により実行されている。FIG. 5 shows an example of the result of processing the RTL description shown in FIG. 3 by the means 14 shown in FIG. According to the reference data of FIG. 4, the input ports of the block BLOCK1 to be divided are A, B, CLK (C
The forward result of LK is BLOCK1), and the input ports of the other block BLOCK2 are tmp, S, and CLK. Regarding the output port, it is tmp in the block BLOCK1 and Y in the block BLOCK2. Such logical judgment is executed by program processing.
【００２５】次に、手段１５は、分割されたブロックの
ＲＴＬ記述をファイルに出力する。そして、手段１６
は、分割すべきブロックすべてに対して手段１５の処理
を繰り返す。更に、手段１７は、分割されたブロックす
べてを階層的に呼び出すためのブロックのＲＴＬ記述を
出力する。Next, the means 15 outputs the RTL description of the divided blocks to a file. And means 16
Repeats the processing of the means 15 for all the blocks to be divided. Further, the means 17 outputs the RTL description of the block for hierarchically calling all the divided blocks.
【００２６】図６に、図３に示された分割指示７，８に
よって分割されたＲＴＬ記述（図１の分割済みＲＴＬ記
述に該当）を示す。図６において、１０は、図３の分割
指示７を実行して得られたブロックの分割結果である。
１１は、図３の分割指示８を実行して得られるブロック
の分割結果である。更に９は、上記符号１０、１１で示
される分割されたブロックを階層的に呼び出している上
位のブロックである。これらのブロック１０，１１，９
が順次にファイルされて、分割済みＲＴＬ記述を構成す
る。FIG. 6 shows an RTL description divided by the division instructions 7 and 8 shown in FIG. 3 (corresponding to the divided RTL description in FIG. 1). In FIG. 6, 10 is a block division result obtained by executing the division instruction 7 of FIG.
11 is a block division result obtained by executing the division instruction 8 in FIG. Further, 9 is an upper block which hierarchically calls the divided blocks shown by the above-mentioned reference numerals 10 and 11. These blocks 10, 11, 9
Are sequentially filed to form a split RTL description.
【００２７】以上述べた自動分割により、論理合成シス
テムが一度に扱える回路規模には制約があるために行う
必要のある回路分割処理を、従来の人手による実行に代
えて自動化することが可能となる、その結果、従来人手
による修正の際にしばしば発生していたミスを完全に防
ぐことが可能となると共に、分割のためのＲＴＬ記述の
修正作業時間を格段に短縮することが可能となる。By the automatic division described above, it is possible to automate the circuit division processing which needs to be performed because there is a limit to the circuit scale that the logic synthesis system can handle at once, instead of the conventional manual execution. As a result, it is possible to completely prevent mistakes that have often occurred in the conventional manual correction, and it is possible to significantly reduce the correction work time of the RTL description for division.
【００２８】（実施の形態２）実施の形態１では、オペ
レータの指令に基づき図１の手段３が分割すべき対象ブ
ロックを指定していたが、ここでは、分割対象ブロック
の指定も自動的に決定されることとし、しかも、タイミ
ングエラーパスを含んだ回路を分割対象とすることで、
ＲＴＬ記述の修正・変更作業時間の短縮化のみならず、
論理合成処理の実行時間の短縮化をも同時に達成しよう
としている。そのため、論理合成処理を行った結果から
分割対象ブロックを自動選別、指定し、分割済みＲＴＬ
記述を再び論理合成処理へフィードバックするという構
成を採用している。以下、その詳細を図７を基にして説
明する。(Embodiment 2) In Embodiment 1, the target block to be divided by the means 3 in FIG. 1 is designated based on the instruction from the operator, but here, the designation of the division target block is also automatically performed. By determining that the circuit that includes the timing error path is to be divided,
In addition to shortening the time for modifying and changing RTL descriptions,
At the same time, we are trying to reduce the execution time of logic synthesis processing. Therefore, the block to be divided is automatically selected and specified from the result of the logic synthesis process, and the divided RTL is completed.
The configuration is adopted in which the description is fed back to the logic synthesis process. The details will be described below with reference to FIG. 7.
【００２９】図７は、実施の形態２の一例としての自動
記述分割装置の各機能部の構成を示す図であり、論理合
成手段６を用いた時に発生したタイミングエラーを含む
ブロックを自動的に分割し、分割されたブロックを入力
として再度、論理合成手段６の処理を繰り返し行なう手
順を示している。FIG. 7 is a diagram showing the configuration of each functional unit of the automatic description division device as an example of the second embodiment, in which the block including the timing error generated when the logic synthesizing means 6 is used is automatically identified. The procedure is shown in which the process of the logic synthesizing means 6 is repeated by dividing the block and using the divided block as an input.
【００３０】論理合成手段６は、ファイルされたＲＴＬ
記述１を入力して論理合成を実行する。勿論、ここで
は、入力されるＲＴＬ記述１内の各ブロックは論理合成
ツールが扱える回路規模の範囲内にあることが前提とさ
れている。論理合成手段６は、論理合成を実行する際
に、その機能の一つとして、各ブロック毎にそのブロッ
ク内を信号が伝達してそのブロックの出力ピンやブロッ
ク内部のレジスタへ到達するまでの時間がそのブロック
に要求される到達時間内にあるか否かをも検出してお
り、もし要求される到達時間を越えているブロックにつ
いてはタイミングエラーと判定する。その結果、タイミ
ングエラーが発生していれば、論理合成手段６は、タイ
ミングエラーパス情報１８を出力することができる。こ
のタイミングエラーパス情報１８とは、入力したＲＴＬ
記述１中のブロックの内で実際にタイミングエラーあり
と判定されたブロック毎に、当該ブロック中に含まれる
タイミングエラーパスを含む回路部分の入力及び出力ピ
ンやレジスタ等を与える情報である。The logic synthesizing means 6 is a filed RTL.
Description 1 is input to perform logic synthesis. Of course, here, it is assumed that each block in the input RTL description 1 is within the range of the circuit scale that can be handled by the logic synthesis tool. As one of the functions of the logic synthesizing means 6 when performing logic synthesis, the time required for a signal to be transmitted in each block for each block to reach an output pin of the block or a register inside the block. Also detects whether or not it is within the arrival time required for the block, and if the block exceeds the required arrival time, it is judged as a timing error. As a result, if a timing error has occurred, the logic synthesis means 6 can output the timing error path information 18. This timing error path information 18 is the input RTL
It is information that gives input and output pins and registers of the circuit portion including the timing error path included in the block, for each block that is actually determined to have a timing error among the blocks in the description 1.
【００３１】次に、手段１９は、上記情報データ１８を
読み込んで、タイミングエラーがあるか否か、タイミン
グエラーの発生した各ブロック毎に、当該ブロック内に
含まれるタイミングエラーパスを含む回路部分が論理合
成ツールを適用することができる回路規模にあって且つ
これを新たなブロックとして分割した方がその後の論理
合成処理にとって最適となるか否かを判断する。“Ｎ
Ｏ”と判定したときは、以後の処理を行わない。それに
対して、“ＹＥＳ”と判定したときは、同手段１９は上
記情報１８を次の手段２０へ出力する。手段２０は、タ
イミングエラーパス情報１８を読み込み、タイミングエ
ラーパスを含む各ブロックの情報データより、タイミン
グエラーのあった各ブロック毎に、当該ブロックをタ
イミングエラーパスを含む回路部分と、その他の部分
とにブロック分割するための選別・指定を自動的に行う
（尚、記述した通り、上記の指定は省略しても良
い）。Next, the means 19 reads the above-mentioned information data 18 and determines whether or not there is a timing error, and for each block in which the timing error has occurred, a circuit portion including a timing error path included in the block is detected. It is determined whether or not there is a circuit scale to which the logic synthesis tool can be applied and dividing this as a new block is optimal for the subsequent logic synthesis processing. "N
When it is determined to be "O", the subsequent processing is not performed. On the other hand, when it is determined to be "YES", the means 19 outputs the information 18 to the next means 20. The means 20 outputs the timing error. The path information 18 is read, and based on the information data of each block including the timing error path, for each block having a timing error, the block is divided into a circuit portion including the timing error path and another portion. Sorting / designation is performed automatically (the above designation may be omitted as described).
【００３２】手段２は、実施の形態１で述べたものと同
一機能を有し、図２で示した一連の処理をタイミングエ
ラーパスを含むブロック分割指定されたＲＴＬ記述に対
して行うことにより、ブロック分割を実行し、分割済み
ＲＴＬ記述５を生成・ファイルする。The means 2 has the same function as that described in the first embodiment, and by performing the series of processing shown in FIG. 2 on the RTL description designated by the block division including the timing error path, Block division is executed, and the divided RTL description 5 is generated and filed.
【００３３】その後は、分割されたＲＴＬ記述５を入力
として、論理合成手段６を繰り返し実行する。そして、
論理合成時にタイミングエラーが完全に発生しなくなる
まで、即ち有効な分割が完全に行われるまで、上記一連
の手順が繰り返される。なお、論理合成手段６に再入力
する分割済みＲＴＬ記述５と最初に入力するＲＴＬ記述
１とを、「ＲＴＬ記述」と総称する。After that, the logic synthesis means 6 is repeatedly executed with the divided RTL description 5 as an input. And
The above sequence of steps is repeated until the timing error does not completely occur at the time of logic synthesis, that is, the effective division is completely performed. The divided RTL description 5 to be re-input to the logic synthesis means 6 and the RTL description 1 to be input first are collectively referred to as "RTL description".
【００３４】以上のように、タイミングエラーパスを含
むブロックを逐一分割していくことにより、設計上タイ
ミングに対する要求が厳しいブロック、即ちタイミング
エラーパスを含むブロック（例えば上記の）には速度
優先で、タイミングに対する要求が比較的厳しくない他
のブロック（例えば上記）には面積優先という様に、
各ブロック毎に適切な論理合成手段ないし論理合成ツー
ルを行なえることが可能となる。これにより、論理合成
手段６の必要な実行時間の削減と、生成された論理回路
の性能が向上するという効果が得られる。As described above, by dividing the block including the timing error path one by one, the block having the strict timing requirement in design, that is, the block including the timing error path (for example, the above) is given the speed priority, For other blocks (for example, above) where the timing requirements are relatively strict, area priority is given,
Appropriate logic synthesis means or logic synthesis tools can be provided for each block. As a result, the required execution time of the logic synthesizing means 6 is reduced and the performance of the generated logic circuit is improved.
【００３５】（実施の形態３）図８は、実施の形態３の
一例である自動記述分割装置の各機能部の構成を示す図
であり、ここでは、フロアプランの条件であるブロック
間配線数の制限値を意識して自動記述分割を実行する際
の手順を示している。前提として、入力されるＲＴＬ記
述１内の各ブロックは、実施の形態１の技術等によっ
て、既に論理合成ツールが扱える回路規模にまで設定さ
れているものとする。(Embodiment 3) FIG. 8 is a diagram showing a configuration of each functional unit of an automatic description division apparatus as an example of Embodiment 3, and here, the number of wirings between blocks which is a condition of a floor plan. The following shows the procedure for executing automatic description segmentation with the limit value of. As a premise, it is assumed that each block in the input RTL description 1 is already set to a circuit scale that can be handled by a logic synthesis tool by the technique of the first embodiment or the like.
【００３６】先ず、手段２１は、ＲＴＬ記述１内の各ブ
ロック間配線数がフロアプランの条件である、定められ
たブロック間配線数の制限を満たしているか否かを判断
する。“ＹＥＳ”であれば、処理は終わるが、“ＮＯ”
であれば、同手段２１は、ＲＴＬ記述１を次の手段２２
へ出力する。First, the means 21 determines whether or not the number of inter-block wirings in the RTL description 1 satisfies a predetermined limit of the number of inter-block wirings, which is a floor plan condition. If "YES", the process ends, but "NO"
If so, the means 21 transfers the RTL description 1 to the next means 22.
Output to
【００３７】次に、最小ブロック間配線数自動記述分割
手段２２により、ブロック間配線数を最小ないし最適に
するためのブロック分割を行なう。同手段２２は、２つ
の手段２３，２よりなり、手段２は実施の形態１で述べ
たものと全く同一の処理を実行する。先ず手段２３は、
ブロック間配線数の制限を満たしていないＲＴＬ記述言
語データ内のブロック同士を、そのブロック間配線数を
最小にするように（論理合成ツールを適用することがで
きる回路規模となるように）、オペレータにより分割対
象とすべき旨を指定されたＲＴＬ記述言語データに基づ
き、実施の形態１の図２の手段１３〜１７と同様にして
ブロック分割を実行し、当該ブロック分割後のブロック
間配線数のデータ２４を生成して出力する。Next, the minimum inter-block wiring number automatic description dividing means 22 performs block division for minimizing or optimizing the inter-block wiring number. The means 22 comprises two means 23 and 2, and the means 2 executes exactly the same processing as described in the first embodiment. First, the means 23
An operator that minimizes the number of inter-block wirings among blocks in the RTL description language data that do not meet the limit of the number of inter-block wirings (so that the circuit scale is such that a logic synthesis tool can be applied). Block division is performed based on the RTL description language data that specifies that it should be divided by the same as the means 13 to 17 of FIG. 2 of the first embodiment, and the number of inter-block wirings after the block division is determined. Data 24 is generated and output.
【００３８】そして、出力されたブロック間配線数のデ
ータ（レポート）をオペレータが評価し、それらのデー
タが依然としてフロアプランの条件を満たしていない
か、又は、更にブロック間配線数を小さくできると判断
したときは、なされたブロック分割が不都合な場合とし
て、設計者は、手段２３で決められたブロック分割の代
わりに、人手で更にブロック分割すべきブロックを指定
する。この指定を受けて、手段２は更にＲＴＬ記述を分
割して、ブロック間配線数がより小さい最適な分割済み
ＲＴＬ記述５を生成する。このときの手段２の各機能・
動作は、図２の各手段１２〜１７の動作と同一である。Then, the operator evaluates the outputted data (report) of the inter-block wiring, and judges that the data still does not satisfy the conditions of the floor plan, or that the inter-block wiring number can be further reduced. In such a case, if the block division performed is inconvenient, the designer manually specifies a block to be further divided into blocks instead of the block division determined by the means 23. In response to this designation, the means 2 further divides the RTL description to generate an optimum divided RTL description 5 having a smaller number of inter-block wirings. Each function of the means 2 at this time
The operation is the same as the operation of each means 12 to 17 in FIG.
【００３９】以上により、この実施の形態３によれば、
従来ブロック間配線数を減らすために試行錯誤かつ人手
で、ブロック分割を行なっていたことを自動化すること
ができることとなり、これにより作業効率を向上させる
ことができると共に、最適なブロック分割（ブロック間
配線数を最小ないしは最小に近い最適な値としうるの
で）を行なうことができる効果がある。As described above, according to the third embodiment,
It is possible to automate the block division that was performed by trial and error and manually in order to reduce the number of wiring between blocks in the past, which can improve work efficiency and optimize the block division (wiring between blocks). Since the number can be set to the minimum value or an optimum value close to the minimum value, there is an effect.
【００４０】[0040]
【発明の効果】請求項１ないし５の各発明によれば、レ
ジスタトランスファレベル記述言語データを論理合成ツ
ールを一度に扱うことのできるブロックのレジスタトラ
ンスファレベル記述言語データに自動的に分割すること
ができ、従来人手による修正でしばしば発生していたミ
スを防止すると共に、修正作業時間を短縮することが可
能となる。According to each of the first to fifth aspects of the present invention, the register transfer level description language data can be automatically divided into the register transfer level description language data of a block which can be handled by the logic synthesis tool at one time. This makes it possible to prevent mistakes that have often been made by manual correction, and shorten the correction work time.
【００４１】しかも、請求項４の発明によれば、レジス
タトランスファレベル記述言語データ中、クリティカル
パスを含むブロックを自動的に分割することにより、ク
リティカルパスを含むブロックには速度優先で、他のブ
ロックには面積優先で論理合成ツールを使用することが
可能となり、最適な論理合成ツールの使い方を実現でき
る。これにより、本発明は、論理合成ツールの実行時間
を減少させることができると共に、性能の良い回路を設
計することができる。Further, according to the invention of claim 4, in the register transfer level description language data, by automatically dividing the block including the critical path, the block including the critical path is prioritized in speed and the other blocks are It is possible to use the logic synthesis tool with priority on the area, and the optimum use of the logic synthesis tool can be realized. As a result, the present invention can reduce the execution time of the logic synthesis tool and design a circuit with good performance.
【００４２】又、請求項５の発明によれば、ブロック間
配線数を減らすためのブロック分割をも自動化すること
が可能となり、より一層最適なブロック分割を実現する
ことができる。Further, according to the invention of claim 5, it is possible to automate the block division for reducing the number of wirings between blocks, and it is possible to realize a more optimal block division.
【図１】 この発明の実施の形態１における自動記述分
割方法の一形態を示す図である。FIG. 1 is a diagram showing one form of an automatic description division method according to a first embodiment of the present invention.
【図２】 実施の形態１の記述分割方法の処理手順を示
すフローチャートである。FIG. 2 is a flowchart showing a processing procedure of a description division method according to the first embodiment.
【図３】 入力となるＲＴＬ記述の一例を示す図であ
る。FIG. 3 is a diagram showing an example of an RTL description as an input.
【図４】 変数のリファレンスの一例を示す図である。FIG. 4 is a diagram illustrating an example of a variable reference.
【図５】 入力ポート、出力ポートを決める一例を示す
図である。FIG. 5 is a diagram showing an example of determining an input port and an output port.
【図６】 分割済みＲＴＬ記述の一例を示す図である。FIG. 6 is a diagram showing an example of a divided RTL description.
【図７】 この発明の実施の形態２における自動記述分
割方法の一形態の手順を示す図である。FIG. 7 is a diagram showing a procedure of one form of an automatic description division method according to the second embodiment of the present invention.
【図８】 この発明の実施の形態３における自動記述分
割方法の一形態の手順を示す図である。FIG. 8 is a diagram showing a procedure of one form of an automatic description division method according to the third embodiment of the present invention.
１ ＲＴＬ記述、２ 自動記述分割手段、３ ブロック
分け指示手段、４ ブロック分割手段、５ 分割済みＲ
ＴＬ記述、６ 論理合成手段、２０ ブロック自動選別
手段、２２ 最小ブロック間配線数自動記述手段。1 RTL description, 2 automatic description dividing means, 3 block dividing instruction means, 4 block dividing means, 5 divided R
TL description, 6 logic synthesis means, 20 block automatic selection means, 22 minimum inter-block wiring number automatic description means.
Claims (5)
ル記述言語データに基づき、少なくとも論理合成ツール
を適用することができる回路規模にまで前記レジスタト
ランスファレベル記述言語データを自動的にブロック分
割して分割済みレジスタトランスファレベル記述言語デ
ータを生成する、自動記述分割装置。1. Based on the register transfer level description language data of an LSI circuit, the register transfer level description language data is automatically divided into blocks up to a circuit scale to which a logic synthesis tool can be applied. An automatic description division device that generates level description language data.
て、（ａ）前記レジスタトランスファレベル記述言語デ
ータを読み込んで前記ブロック分割をすべきブロックを
指定するデータを生成する手段と、（ｂ）前記手段
（ａ）により対象となる前記ブロックが指定された前記
レジスタトランスファレベル記述言語データに基づき前
記分割済みレジスタトランスファレベル記述言語データ
を生成する手段とを、備える自動記述分割装置。2. The automatic description division device according to claim 1, wherein: (a) means for reading the register transfer level description language data to generate data designating a block to be divided into the blocks; Means for generating the divided register transfer level description language data based on the register transfer level description language data in which the target block is designated by means (a).
て、 前記手段（ｂ）は、前記指定後のレジスタトランスファ
レベル記述言語データに含まれる全ての変数のリファレ
ンスデータを作成し、前記リファレンスデータに基づき
前記対象となるブロック毎にその入力ポート及び出力ポ
ートを決定して前記分割済みレジスタトランスファレベ
ル記述言語データを生成することを特徴とする、自動記
述分割装置。3. The automatic description dividing device according to claim 2, wherein the means (b) creates reference data of all variables included in the designated register transfer level description language data, and stores the reference data in the reference data. An automatic description dividing device, characterized in that the input port and the output port of each target block are determined based on the generated block to generate the divided register transfer level description language data.
て、 前記手段（ａ）は、 最初は前記レジスタトランスファレベル記述言語データ
に対して、その後は前記分割済みレジスタトランスファ
レベル記述言語データに対してそれぞれ論理合成処理を
実行し、各論理合成処理において、前記レジスタトラン
スファレベル記述言語データ又は前記分割済みレジスタ
トランスファレベル記述言語データ内に含まれる各ブロ
ック中にタイミングエラーがあれば、当該タイミングエ
ラーの発生した各ブロック毎にその中に含まれるタイミ
ングエラーパスを指示するタイミングエラーパス情報を
出力する手段と、 前記タイミングエラーパス情報を読み込んで、前記タイ
ミングエラーの発生した各ブロック毎に、当該ブロック
内に含まれる前記タイミングエラーパスを含む回路部分
が前記論理合成ツールを適用することができる回路規模
にあって且つこれを新たなブロックとして分割した方が
その後の前記論理合成処理にとって最適となるか否かを
判断する手段と、 前記判断手段により分割すべきと判断されたときには、
読み込んだ前記タイミングエラーパス情報に基づき、前
記タイミングエラーの発生した各ブロック内の前記タイ
ミングエラーパスを含む回路部分をそれぞれ前記ブロッ
ク分割すべきブロックとして選別して前記レジスタトラ
ンスファレベル記述言語データ又は前記分割済みレジス
タトランスファレベル記述言語データ内に指定する手段
とを、備えており、 前記手段（ｂ）は、前記手段（ａ）により指定された前
記レジスタトランスファレベル記述言語データ又は改め
て指定された前記分割済みレジスタトランスファレベル
記述言語データに基づき、前記分割済みレジスタトラン
スファレベル記述言語データを生成すると共に、生成さ
れた当該分割済みレジスタトランスファレベル記述言語
データを前記手段（ａ）中の前記論理合成処理手段へと
出力することを特徴とする、自動記述分割装置。4. The automatic description division apparatus according to claim 2, wherein the means (a) first applies to the register transfer level description language data, and thereafter to the divided register transfer level description language data. If a timing error is present in each block included in the register transfer level description language data or the divided register transfer level description language data in each logic synthesis process, the timing error is generated. A unit for outputting timing error path information indicating a timing error path included in each block, and reading the timing error path information, and for each block in which the timing error has occurred, within the block The timings included A means for determining whether or not a circuit portion including a Laplace has a circuit scale to which the logic synthesis tool can be applied and dividing this as a new block is optimal for the subsequent logic synthesis processing; , When it is judged by the judging means that the division should be made,
Based on the read timing error path information, the circuit portion including the timing error path in each block in which the timing error has occurred is selected as a block to be divided into the blocks, and the register transfer level description language data or the division is selected. And registering means in the register transfer level description language data, wherein the means (b) specifies the register transfer level description language data specified by the means (a) or the newly specified divided The divided register transfer level description language data is generated based on the register transfer level description language data, and the generated divided register transfer level description language data is sent to the logic synthesis processing means in the means (a). An automatic description division device characterized by outputting
て、 （ａ）前記レジスタトランスファレベル記述言語データ
内のブロック間配線数がフロアプランにより定まるブロ
ック間配線数の制限を満たしているか否かを判断する手
段と、 （ｂ）前記ブロック間配線数の制限を満たしていないと
判断されたときには、前記ブロック間配線数の制限を満
たしていない前記レジスタトランスファレベル記述言語
データ内のブロック同士を、前記ブロック間配線数を最
小にするように且つ前記論理合成ツールを適用すること
ができる回路規模となるように、分割対象とすべき旨を
指定された前記レジスタトランスファレベル記述言語デ
ータに基づき、前記ブロック分割を実行し、当該ブロッ
ク分割後の前記ブロック間配線数のデータを生成する手
段と、 （ｃ）前記ブロック間配線数のデータがなお前記ブロッ
ク間配線数の制限を満たしていないか又は更にそれを最
小化できると判断したオペレータによって、更に分割対
象とすべき新たなブロックの指定が前記レジスタトラン
スファレベル記述言語データに対してなされたときに
は、当該レジスタトランスファレベル記述言語データを
読み込んで更に前記ブロック分割を実行して前記分割済
みレジスタトランスファレベル記述言語データを生成す
る一方、前記オペレータの判断がなされないときには前
記手段（ｂ）のブロック分割の実行により得られたもの
を前記分割済みレジスタトランスファレベル記述言語デ
ータとして生成する手段とを、備えることを特徴とする
自動記述分割装置。5. The automatic description division device according to claim 1, wherein (a) whether or not the number of inter-block wirings in the register transfer level description language data satisfies a limit of the number of inter-block wirings determined by a floor plan. (B) if it is determined that the number of inter-block wirings is not satisfied, the blocks in the register transfer level description language data that do not meet the number of inter-block wirings are Based on the register transfer level description language data specified to be divided, the block is designed to minimize the number of wires between blocks and to have a circuit scale to which the logic synthesis tool can be applied. Means for executing division, and generating data of the number of wirings between blocks after the block division, (C) A new block to be further divided is designated by the operator who has judged that the data on the number of wirings between blocks does not still satisfy the limitation on the number of wirings between blocks or can further minimize it. When the register transfer level description language data is read, the register transfer level description language data is read and the block division is further performed to generate the divided register transfer level description language data. An automatic description dividing device, characterized in that, when not performed, a means obtained by executing the block division of the means (b) is generated as the divided register transfer level description language data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8149029A JPH09330339A (en) | 1996-06-11 | 1996-06-11 | Automatic description dividing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8149029A JPH09330339A (en) | 1996-06-11 | 1996-06-11 | Automatic description dividing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330339A true JPH09330339A (en) | 1997-12-22 |
Family
ID=15466121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8149029A Pending JPH09330339A (en) | 1996-06-11 | 1996-06-11 | Automatic description dividing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09330339A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008112299A (en) * | 2006-10-30 | 2008-05-15 | Fujitsu Ltd | Layout design method, layout design program, and layout design device |
| US8024681B2 (en) | 2006-06-13 | 2011-09-20 | Fujitsu Limited | Hierarchical HDL processing method and non-transitory computer-readable storage medium |
| WO2015075805A1 (en) * | 2013-11-22 | 2015-05-28 | 株式会社日立製作所 | Source code division method and lsi implementation device |
| WO2021130876A1 (en) * | 2019-12-24 | 2021-07-01 | 太陽誘電株式会社 | Generation apparatus, generation method, and program |
-
1996
- 1996-06-11 JP JP8149029A patent/JPH09330339A/en active Pending
Cited By (4)
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|---|---|---|---|---|
| US8024681B2 (en) | 2006-06-13 | 2011-09-20 | Fujitsu Limited | Hierarchical HDL processing method and non-transitory computer-readable storage medium |
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| WO2015075805A1 (en) * | 2013-11-22 | 2015-05-28 | 株式会社日立製作所 | Source code division method and lsi implementation device |
| WO2021130876A1 (en) * | 2019-12-24 | 2021-07-01 | 太陽誘電株式会社 | Generation apparatus, generation method, and program |
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