JPH09325362A - Matrix type display element - Google Patents
Matrix type display elementInfo
- Publication number
- JPH09325362A JPH09325362A JP14274696A JP14274696A JPH09325362A JP H09325362 A JPH09325362 A JP H09325362A JP 14274696 A JP14274696 A JP 14274696A JP 14274696 A JP14274696 A JP 14274696A JP H09325362 A JPH09325362 A JP H09325362A
- Authority
- JP
- Japan
- Prior art keywords
- switching element
- transistor
- area
- switching
- switching elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、主として液晶表示
装置に用いられるマトリックス状表示素子に係り、特に
は、２次元マトリックス状に配列された画素と各画素を
駆動するために２次元マトリックス状に配列された三端
子以上のスイッチング素子とを備え、同一基板上で複数
のエリアに分けて形成したパターンどうしをつないで作
製される表示素子であって、この表示素子を作製する工
程に用いるパターン形成装置のアライメント精度のばら
つき、あるいはパターン形状のばらつきが隣接エリアの
境界線において隣り合うスイッチング素子間で電気特性
の変化を与える結果生じるショットムラを解消する技術
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a matrix display device mainly used in a liquid crystal display device, and more particularly, to a pixel arranged in a two-dimensional matrix and a two-dimensional matrix for driving each pixel. A display element which is provided with switching elements having three or more terminals arranged and which is formed by connecting patterns formed in a plurality of areas on the same substrate and forming a pattern used in the step of producing the display element. The present invention relates to a technique for eliminating shot unevenness resulting from a variation in alignment accuracy of a device or a variation in pattern shape that causes a change in electrical characteristics between adjacent switching elements at a boundary line between adjacent areas.
【０００２】[0002]
【従来の技術】近年、スイッチング素子として非品質シ
リコン（アモルファスシリコン：以下、ａ−Ｓｉと略
す）を用いた薄膜トランジスタアレー（以下、ＴＦＴア
レーと略す）と画素としての液晶とを組み合わせた液晶
表示装置がフラットパネルディスプレイとして商品化さ
れている。この液晶表示装置が製造されて以来、ａ−Ｓ
ｉＴＦＴアレー基板を生産するためにいろいろな技術が
開発され、表示面積の大型化が進んできた。その製造技
術の中でもパターン形成装置の１つである露光機の進歩
は目を見張る勢いである。特に発達しているのは、ステ
ッパー方式とミラープロジェクション方式であり、それ
ぞれにメリットとデメリットがあるが、ここでは本発明
に関係するステッパー方式を取り上げて、以下に説明す
る。2. Description of the Related Art In recent years, a liquid crystal display device in which a thin film transistor array (hereinafter abbreviated as TFT array) using non-quality silicon (amorphous silicon: hereinafter abbreviated as a-Si) as a switching element and a liquid crystal as a pixel are combined. Has been commercialized as a flat panel display. Since the production of this liquid crystal display device, aS
Various technologies have been developed to produce the iTFT array substrate, and the display area has been increased. Among the manufacturing techniques, the progress of the exposure machine, which is one of the pattern forming apparatuses, is remarkable. Particularly developed are the stepper system and the mirror projection system, each of which has its advantages and disadvantages. Here, the stepper system related to the present invention will be taken up and described below.
【０００３】ステッパー方式とは、いくつものエリアに
分割したパターンを順次に基板の中につなぎ込んでいく
方式であり、メリットとして、レンズ系をコンパクトに
できるとともに、基板サイズの大きさが変わってもコン
トロールしやすいという点があげられる。デメリット
は、つなぎ合わせるために、拡大電気回路記号略図の図
５に示すような隣接エリア間の境界線７が発生し、点灯
表示したときにエリアのつなぎ目で表示ムラ（以下、シ
ョットムラと呼ぶ）が発生するという点である。The stepper system is a system in which a pattern divided into a number of areas is sequentially connected to the substrate, and as a merit, the lens system can be made compact and the size of the substrate is changed. It is easy to control. The disadvantage is that in order to connect them, a boundary line 7 between adjacent areas as shown in FIG. 5 of the enlarged electric circuit symbol diagram is generated, and when the display is lit, display unevenness (hereinafter referred to as shot unevenness) at the joints of the areas Is the point that occurs.
【０００４】ここで、図５に示すマトリックス状表示素
子の構造を説明しておく。図５において、１はａ−Ｓｉ
を半導体層として形成した逆スタガー型の薄膜トランジ
スタ（ＴＦＴ）、３はトランジスタ１に充電電気信号を
送るソース配線、４はトランジスタ１に書き込み電気信
号を送るゲート配線、破線で示した５は画素である。Here, the structure of the matrix display element shown in FIG. 5 will be described. In FIG. 5, 1 is a-Si
An inverted staggered thin film transistor (TFT) formed as a semiconductor layer, 3 is a source wiring for sending a charging electric signal to the transistor 1, 4 is a gate wiring for sending a writing electric signal to the transistor 1, and 5 shown by a broken line is a pixel. .
【０００５】トランジスタ１のゲートはゲート配線４に
接続され、ソースはソース配線３に接続され、ドレイン
は画素５に接続されている。この画素５の上に液晶層が
配置され、トランジスタ１の電流が画素５に流れて電位
差を生じることにより、液晶層が駆動されて表示が行わ
れる。The gate of the transistor 1 is connected to the gate wiring 4, the source is connected to the source wiring 3, and the drain is connected to the pixel 5. A liquid crystal layer is arranged on the pixel 5, and a current of the transistor 1 flows to the pixel 5 to generate a potential difference, so that the liquid crystal layer is driven and display is performed.
【０００６】一点鎖線で示す６ａ，６ｂはプロセス的に
できた第１および第２のエリアで、具体的にはＴＦＴア
レーを形成する際に使用する露光機におけるグループ化
されたエリアであり、電気回路設計上生じたものではな
い。各エリア６ａ，６ｂにおいて、複数のトランジスタ
１の電気特性は同一である。図５においては、左側の第
１のエリア６ａと右側の第２のエリア６ｂとの境界線７
でゲート配線４のつなぎ目で位置ずれが生じ、第１のエ
リア６ａ内と第２のエリア６ｂ内との互いに隣り合った
画素５，５…間のゲート配線４がずれて形成されるため
に、トランジスタ１を形成したときに、第１のエリア６
ａのトランジスタ１の充電容量と第２のエリア６ｂのト
ランジスタ１の充電容量とが相違するようになる。この
充電容量の相違は１点のみで生じるのではなく、直線的
な境界線７に沿って全体的に生じる。充電容量の変化
は、境界線７全体で同等な数字のステップ関数となる。
したがって、画像を表示して境界線７を見たときに、境
界線７を境として隣り合ったトランジスタ１どうしのＷ
／Ｌが互いに同一であれば、ショットムラ（輝度ムラ）
として感知されることになる。ここで、Ｌはトランジス
タのソース・ドレイン間長さであり、Ｗはそれに直交す
る方向の長さであり、Ｗ／Ｌはその両者の長さの比であ
る。6a and 6b indicated by alternate long and short dash lines are first and second areas formed in a process manner, specifically, grouped areas in an exposure machine used when forming a TFT array, and It did not occur in the circuit design. In each area 6a, 6b, the electric characteristics of the plurality of transistors 1 are the same. In FIG. 5, a boundary line 7 between the first area 6a on the left side and the second area 6b on the right side
, A positional deviation occurs at the joint of the gate wirings 4, and the gate wirings 4 between the adjacent pixels 5, 5 ... In the first area 6a and the second area 6b are formed deviated. When the transistor 1 is formed, the first area 6
The charge capacity of the transistor 1 of a and the charge capacity of the transistor 1 of the second area 6b become different. This difference in charging capacity does not occur at only one point, but entirely occurs along the straight boundary line 7. The change in the charge capacity is a step function of the same number on the entire boundary line 7.
Therefore, when an image is displayed and the boundary line 7 is viewed, the Ws of the transistors 1 that are adjacent to each other with the boundary line 7 as a boundary.
If / L is the same, shot unevenness (luminance unevenness)
Will be perceived as. Here, L is the length between the source and drain of the transistor, W is the length in the direction orthogonal thereto, and W / L is the ratio of the lengths of both.
【０００７】[0007]
【発明が解決しようとする課題】上記した従来の構造の
マトリックス状表示素子においては、ＴＦＴカラー液晶
ディスプレイを生産していく過程でショットムラという
画像性能の劣化が発生する。これは、１つのＴＦＴアレ
ーの画像面積に対し、ＴＦＴアレーを形成する製造装置
が一括で処理できず、複数のエリアに分割して形成する
ために、分割の境界線でトランジスタに与える充電容量
がステップ関数的に変化するために起こる現象である。
現在、この現象をなくすためにトランジスタの能力を上
げたり、トランジスタパターンの大きさがばらついても
画像の歪が生じないようなキャパシタンスを設計したり
して、設計的改善をしている。しかし、今後、大画面で
高画質なディスプレイをユーザー（液晶ディスプレイの
メーカー）が要求してくれば、現在のプロセス設計や電
気回路設計では対応できない。また、現在の大きさまで
は、露光機以外の装置はガラス基板に対して一括で処理
してきたが、これ以上の大きさになれば、今後は分割処
理を考えなくてはならず、前記露光機と同じようなずれ
が発生してくる。In the matrix-shaped display device having the above-mentioned conventional structure, the image performance such as shot unevenness is deteriorated in the process of producing the TFT color liquid crystal display. This is because the manufacturing device for forming the TFT array cannot process the image area of one TFT array at a time, and the TFT array is divided into a plurality of areas to be formed. This is a phenomenon that occurs because it changes like a step function.
At present, in order to eliminate this phenomenon, the performance of the transistor is increased, and the capacitance is designed so that the image distortion does not occur even if the size of the transistor pattern varies, thereby improving the design. However, if users (liquid crystal display manufacturers) demand large-screen, high-quality displays in the future, the current process design and electric circuit design cannot handle it. In addition, in the current size, devices other than the exposure machine have processed the glass substrate in a lump, but if the size is larger than this, it is necessary to consider division processing in the future. The same deviation as occurs.
【０００８】そこで、本発明は上記欠点を解消してショ
ットムラを目立たなくし、かつ安価に生産できる液晶表
示装置等のマトリックス状表示素子を提供することを目
的とする。SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a matrix display element such as a liquid crystal display device which eliminates the above-mentioned drawbacks, makes shot unevenness inconspicuous, and can be produced at low cost.
【０００９】[0009]
【課題を解決するための手段】本発明に係るマトリック
ス状表示素子は、同一基板上で複数のエリアに分けて形
成した画素とそのスイッチング素子とからなる２次元マ
トリックス状パターンどうしをつないで作製される表示
素子であって、各エリアでの複数のスイッチング素子の
間で電気特性に差を与えて、隣接エリアの境界線で隣り
合うスイッチング素子間の電気特性の変化によるショッ
トムラを相殺するように構成してあることを特徴として
いる。各エリアでの複数のスイッチング素子の間で電気
特性に差を与えることにより、そのエリアでも隣接エリ
アでもほぼ全域にわたってショットムラと同じ現象を作
り上げ、結果として境界線でのショットムラを画面全体
に紛れ込ませてしまうことで、境界線でのショットムラ
を目立たなくする。また、各エリアでの複数のスイッチ
ング素子の電気特性は同一とし、隣接エリア間の境界線
を２次元的にランダムな折れ線状に形成することによ
り、隣接エリアの境界線が直線状であったことが１要因
であったショットムラを、目立たなくする。A matrix display element according to the present invention is manufactured by connecting two-dimensional matrix patterns each including a pixel formed on a same substrate divided into a plurality of areas and its switching element. It is a display element that provides a difference in electrical characteristics among a plurality of switching elements in each area so as to cancel shot unevenness due to a change in electrical characteristics between adjacent switching elements at a boundary line between adjacent areas. It is characterized by being configured. By giving a difference in electrical characteristics between multiple switching elements in each area, the same phenomenon as shot unevenness is created over almost the entire area, whether in that area or in an adjacent area.As a result, shot unevenness at the boundary line is mixed into the entire screen. This makes the shot unevenness at the boundary line inconspicuous. Further, the electrical characteristics of the plurality of switching elements in each area are the same, and the boundary line between adjacent areas is formed in a two-dimensional random polygonal line shape, so that the boundary line between adjacent areas is linear. The unevenness of shots, which was one factor, was made inconspicuous.
【００１０】[0010]
【発明の実施の形態】本発明に係る請求項１のマトリッ
クス状表示素子の構造は、２次元マトリックス状に配列
された画素と各画素を駆動するために２次元マトリック
ス状に配列された三端子以上のスイッチング素子とを備
え、同一基板上で複数のエリアに分けて形成したパター
ンどうしをつないで作製される表示素子であって、この
表示素子を作製する工程に用いるパターン形成装置のア
ライメント精度のばらつき、あるいはパターン形状のば
らつきが隣接エリアの境界線で隣り合うスイッチング素
子間で電気特性の変化を与える場合において、各エリア
での複数のスイッチング素子の間で電気特性に差を与え
て、前記隣接スイッチング素子間の電気特性の変化によ
るショットムラを相殺するように構成してあることを特
徴としている。各エリアでの複数のスイッチング素子の
電気特性を均一にしてあると、画像表示したときに、隣
接スイッチング素子間の電気特性の変化によるショット
ムラが目立つことになるが、各エリアでの複数のスイッ
チング素子の間で電気特性に差を与えることにより、そ
のエリアでも隣接エリアでもほぼ全域にわたってショッ
トムラと同じ現象を作り上げ、結果として境界線でのシ
ョットムラを画面全体に紛れ込ませてしまうことで、境
界線でのショットムラを目立たなくすることができ、大
画面・高画質のディスプレイの製造に有利となる。BEST MODE FOR CARRYING OUT THE INVENTION The structure of the matrix display device according to claim 1 of the present invention comprises pixels arranged in a two-dimensional matrix and three terminals arranged in a two-dimensional matrix for driving each pixel. A display element that is provided with the above switching elements and is formed by connecting patterns formed in a plurality of areas separately on the same substrate, and the alignment accuracy of a pattern forming apparatus used in the step of producing the display element When the variation or the variation of the pattern shape gives a change in the electrical characteristics between the switching elements adjacent to each other at the boundary line of the adjacent area, the electrical characteristics are varied between the plurality of switching elements in each area, and It is characterized in that it is configured so as to cancel shot unevenness due to a change in electrical characteristics between switching elements. If the electrical characteristics of multiple switching elements in each area are made uniform, shot unevenness due to changes in electrical characteristics between adjacent switching elements will be noticeable when an image is displayed. By creating the same phenomenon as shot unevenness over the entire area in both that area and adjacent areas by giving a difference in electrical characteristics between elements, as a result, the shot unevenness at the boundary line is mixed in with the entire screen, It is possible to make shot irregularities in a line inconspicuous, which is advantageous for manufacturing a large-screen / high-quality display.
【００１１】本発明に係る請求項２のマトリックス状表
示素子は、上記請求項１において、画素を駆動するため
のスイッチング素子として、第１の電気特性をもつ第１
のスイッチング素子と、第２の電気特性をもつ第２のス
イッチング素子との２種類のスイッチング素子を形成す
るものとし、前記第１のスイッチング素子と第２のスイ
ッチング素子とを２次元的に千鳥足状に配列してあるこ
とを特徴としている。According to a second aspect of the present invention, in the matrix display element according to the first aspect, the first element having the first electric characteristic is provided as the switching element for driving the pixel.
And a second switching element having a second electric characteristic are formed, and the first switching element and the second switching element are two-dimensionally staggered. It is characterized by being arranged in.
【００１２】各エリアで、互いに電気特性の異なる第１
のスイッチング素子と第２のスイッチング素子とを２次
元的に千鳥足状に配列することにより、そのエリアでも
隣接エリアでもほぼ全域にわたってショットムラと同じ
現象を作り上げ、結果として境界線でのショットムラを
画面全体に紛れ込ませてしまうことで、境界線でのショ
ットムラを目立たなくすることができる。[0012] In each area, the first
By arranging the switching elements and the second switching elements in a two-dimensional zigzag manner, the same phenomenon as shot unevenness is created over almost the entire area in the area and adjacent areas, and as a result, the shot unevenness at the boundary line is displayed on the screen. It is possible to make the shot unevenness at the boundary line inconspicuous by making it fit into the whole.
【００１３】本発明に係る請求項３のマトリックス状表
示素子は、上記請求項２において、第１のスイッチング
素子がソース・ドレイン間長さＬとそれに直交する方向
の長さＷとの比Ｗ／Ｌの大きい第１のトランジスタであ
り、第２のスイッチング素子がＷ／Ｌの小さい第２のト
ランジスタであり、前記第１のトランジスタと第２のト
ランジスタとを２次元的に千鳥足状に配列してあること
を特徴としている。隣接エリアの境界線上でのショット
ムラは隣接トランジスタの充電容量の変化に起因してい
るが、各エリアで、Ｗ／Ｌの大きい第１のトランジスタ
とＷ／Ｌの小さい第２のトランジスタとを２次元的に千
鳥足状に配列することにより、第１のトランジスタの充
電容量と第２のトランジスタの充電容量とに差をもたせ
て、そのエリアでも隣接エリアでもほぼ全域にわたって
ショットムラと同じ現象を作り上げ、結果として境界線
でのショットムラを画面全体に紛れ込ませてしまうこと
で、境界線でのショットムラを目立たなくすることがで
きる。According to a third aspect of the present invention, in the matrix display element according to the second aspect, the ratio W / the length L between the source and drain of the first switching element and the length W in the direction orthogonal thereto is W / A first transistor having a large L, a second switching element is a second transistor having a small W / L, and the first transistor and the second transistor are two-dimensionally arranged in a staggered pattern. It is characterized by being. The shot unevenness on the boundary line between the adjacent areas is caused by the change in the charge capacity of the adjacent transistors. In each area, the first transistor having a large W / L and the second transistor having a small W / L are divided into two areas. By arranging in a zigzag manner in a dimension, a difference is created between the charge capacity of the first transistor and the charge capacity of the second transistor, and the same phenomenon as shot unevenness is created over the entire area, whether in that area or in an adjacent area. As a result, the shot unevenness at the boundary line is mixed into the entire screen, so that the shot unevenness at the boundary line can be made inconspicuous.
【００１４】本発明に係る請求項４のマトリックス状表
示素子は、上記請求項１において、画素を駆動するため
のスイッチング素子として、第１の電気特性をもつ第１
のスイッチング素子と、第２の電気特性をもつ第２のス
イッチング素子との２種類のスイッチング素子を形成す
るものとし、列方向に沿っては、第１行目で第１のスイ
ッチング素子、第２のスイッチング素子および第２のス
イッチング素子の順またはその順の繰り返しとし、第２
行目で第２のスイッチング素子、第１のスイッチング素
子および第２のスイッチング素子の順またはその順の繰
り返しとし、第３行目で第２のスイッチング素子、第２
のスイッチング素子および第１のスイッチング素子の順
またはその順の繰り返しとし、行方向に沿っては、前記
列方向と同一パターンとなしてあることを特徴としてい
る。各エリアで、互いに電気特性の異なる第１のスイッ
チング素子と第２のスイッチング素子とを、２次元的に
千鳥足状に配列することに代えて、上記のように第１の
スイッチング素子１個と第２のスイッチング素子２個の
組み合わせからなる２次元的変形千鳥足状に配列するこ
とにより、そのエリアでも隣接エリアでもほぼ全域にわ
たってショットムラと同じ現象を作り上げ、結果として
境界線でのショットムラを画面全体に紛れ込ませてしま
うことで、境界線でのショットムラを目立たなくするこ
とができる。According to a fourth aspect of the present invention, in the matrix display element according to the first aspect, the first element having the first electric characteristic is provided as the switching element for driving the pixel.
And two switching elements having a second electric characteristic are formed, and the first switching element, the second switching element, and the second switching element having the second electrical characteristics are formed in the first row along the column direction. The switching element and the second switching element in the order or repeated in that order,
The second switching element, the first switching element, and the second switching element are arranged in this order in the row, or are repeated in that order, and the second switching element, the second switching element are arranged in the third row.
The switching element and the first switching element are or are repeated in that order, and the same pattern is formed in the row direction as in the column direction. In each area, instead of arranging the first switching elements and the second switching elements having different electrical characteristics in a two-dimensional zigzag pattern, one first switching element and one second switching element are arranged as described above. By arranging in a zigzag two-dimensional deformation consisting of a combination of two switching elements of No. 2, the same phenomenon as shot unevenness is created over almost the entire area in the area and adjacent areas. It is possible to make the shot unevenness at the boundary line inconspicuous by making it slip into.
【００１５】本発明に係る請求項５のマトリックス状表
示素子は、上記請求項４において、第１のスイッチング
素子がソース・ドレイン間長さＬとそれに直交する方向
の長さＷとの比Ｗ／Ｌの大きい第１のトランジスタであ
り、第２のスイッチング素子がＷ／Ｌの小さい第２のト
ランジスタであり、前記第１のトランジスタと第２のト
ランジスタとを２次元的変形千鳥足状に配列してあるこ
とを特徴としている。According to a fifth aspect of the present invention, in the matrix display element according to the fourth aspect, the ratio W / the length L between the source and drain of the first switching element and the length W in the direction orthogonal thereto W / A first transistor having a large L, a second switching element is a second transistor having a small W / L, and the first transistor and the second transistor are arranged in a two-dimensionally modified zigzag pattern. It is characterized by being.
【００１６】隣接エリアの境界線上でのショットムラは
隣接トランジスタの充電容量の変化に起因しているが、
各エリアで、Ｗ／Ｌの大きい第１のトランジスタの１個
とＷ／Ｌの小さい第２のトランジスタの２個との組み合
わせからなる２次元的変形千鳥足状に配列することによ
り、そのパターンでの第１のトランジスタと第２のトラ
ンジスタとの間に充電容量の差をもたせて、そのエリア
でも隣接エリアでもほぼ全域にわたってショットムラと
同じ現象を作り上げ、結果として境界線でのショットム
ラを画面全体に紛れ込ませてしまうことで、境界線での
ショットムラを目立たなくすることができる。Shot unevenness on the border of the adjacent area is caused by a change in the charge capacity of the adjacent transistor.
In each area, by arranging in a two-dimensionally modified zigzag pattern consisting of a combination of one first transistor having a large W / L and two second transistors having a small W / L, By making a difference in charge capacity between the first transistor and the second transistor, the same phenomenon as shot unevenness is created almost in the entire area in the area and in the adjacent area, and as a result, shot unevenness at the boundary line is displayed on the entire screen. It is possible to make the shot unevenness at the boundary line inconspicuous by making it mix.
【００１７】なお、以上では２種類以上のスイッチング
素子あるいはトランジスタでの構成について説明した
が、２種類以上のスイッチング素子あるいはトランジス
タで境界線でのショットムラを目立たなくすることがで
きる配列であれば、本発明の範囲に属するものとする。
すなわち、３種類のスイッチング素子を形成する場合に
は、列方向に沿っては、第１行目で第１のスイッチング
素子、第２のスイッチング素子および第３のスイッチン
グ素子の順またはその順の繰り返しとし、第２行目で第
２のスイッチング素子、第３のスイッチング素子および
第１のスイッチング素子の順またはその順の繰り返しと
し、第３行目で第３のスイッチング素子、第１のスイッ
チング素子および第２のスイッチング素子の順またはそ
の順の繰り返しとし、行方向に沿っては、前記列方向と
同一パターンとなしてある、あるいは４種類以上のスイ
ッチング素子を形成する場合には、上記と同様の条件の
配列のパターンとなしてあってもよい。In the above description, the configuration of two or more types of switching elements or transistors has been described, but if the arrangement is such that two or more types of switching elements or transistors can make shot unevenness at the boundary line inconspicuous. It shall belong to the scope of the present invention.
That is, in the case of forming three types of switching elements, the first switching element, the second switching element, and the third switching element are arranged in the order of the first row along the column direction or the order thereof is repeated. In the second row, the second switching element, the third switching element, and the first switching element are arranged in this order or repeated in that order. In the third row, the third switching element, the first switching element, and When the second switching elements are arranged in the order or repeated in the order, and the same pattern as the column direction is formed along the row direction, or when four or more kinds of switching elements are formed, the same as above. It may be in the form of an array of conditions.
【００１８】本発明に係る請求項６のマトリックス状表
示素子は、２次元マトリックス状に配列された画素と各
画素を駆動するために２次元マトリックス状に配列され
た三端子以上のスイッチング素子とを備え、同一基板上
で複数のエリアに分けて形成したパターンどうしをつな
いで作製される表示素子であって、この表示素子を作製
する工程に用いるパターン形成装置のアライメント精度
のばらつき、あるいはパターン形状のばらつきが隣接エ
リアの境界線で隣り合うスイッチング素子間で電気特性
の変化を与える場合において、各エリアでの複数のスイ
ッチング素子の電気特性は同一とし、隣接エリア間の境
界線を２次元的にランダムな折れ線状に形成することを
特徴としている。従来においては、隣接エリアの境界線
が直線状であったことがショットムラの１要因となって
いたが、隣接エリア間の境界線を２次元的にランダムな
折れ線状にすることで、結果として境界線でのショット
ムラを画面全体に紛れ込ませてしまうことにより、境界
線でのショットムラを目立たなくすることができる。According to a sixth aspect of the present invention, there is provided a matrix display device comprising pixels arranged in a two-dimensional matrix and switching elements having three or more terminals arranged in a two-dimensional matrix for driving each pixel. A display element that is provided by connecting patterns that are formed in a plurality of areas on the same substrate and that is different in alignment accuracy of the pattern forming device used in the step of manufacturing the display element or the pattern shape. When variations cause changes in electrical characteristics between adjacent switching elements at the boundary between adjacent areas, the electrical characteristics of a plurality of switching elements in each area are the same, and the boundary between adjacent areas is two-dimensionally random. The feature is that it is formed in a straight line shape. In the past, the fact that the boundary line between adjacent areas was linear was one factor of shot unevenness, but by making the boundary line between adjacent areas two-dimensionally random polygonal lines, as a result By causing the shot unevenness at the boundary line to be mixed into the entire screen, the shot unevenness at the boundary line can be made inconspicuous.
【００１９】本発明に係る請求項７のマトリックス状表
示素子は、上記請求項６において、隣接するエリアを形
成する工程が２工程以上あり、少なくとも２工程での隣
接エリア間の境界線がともに２次元的にランダムな折れ
線状でかつ全部もしくは大部分において平面的に重なっ
ていないことを特徴としている。２工程での隣接エリア
の境界線を互いに重ならない折れ線状にしてあるので、
境界線でのショットムラを目立たなくすることができ
る。According to a seventh aspect of the present invention, in the matrix display element according to the sixth aspect, there are two or more steps of forming the adjacent areas, and the boundary lines between the adjacent areas in at least two steps are both two steps. It is characterized by the fact that it is a polygonal line that is dimensionally random and that it does not overlap planarly in all or most of it. Since the boundary lines of the adjacent areas in the two processes are made into polygonal lines that do not overlap each other,
It is possible to make the shot unevenness at the boundary line inconspicuous.
【００２０】本発明に係る請求項８のマトリックス状表
示素子は、上記請求項６または請求項７において、スイ
ッチング素子が薄膜トランジスタであり、隣接エリア間
の境界線を折れ線状にする工程がゲート配線の形成工程
とソース配線の形成工程とであることを特徴としてい
る。ゲート配線の位置ずれによるショットムラもソース
配線の位置ずれによるショットムラも目立たないものに
することができる。According to an eighth aspect of the present invention, in the matrix display element according to the sixth or seventh aspect, the switching element is a thin film transistor, and the step of forming a boundary line between adjacent areas into a polygonal line is a gate wiring. It is characterized in that it includes a forming step and a source wiring forming step. It is possible to make the shot unevenness due to the displacement of the gate wiring and the shot unevenness due to the displacement of the source wiring inconspicuous.
【００２１】以下、本発明に係るマトリックス状表示素
子の実施の形態について、図面に基づいて詳細に説明す
る。Hereinafter, embodiments of the matrix display device according to the present invention will be described in detail with reference to the drawings.
【００２２】〔実施の形態１〕まず、本発明の実施の形
態１に係るマトリックス状表示素子について説明する。[First Embodiment] First, a matrix display device according to a first embodiment of the present invention will be described.
【００２３】図１は本発明の実施の形態１に係るマトリ
ックス状表示素子におけるＴＦＴアレー配置を示す部分
拡大電気回路記号略図である。図１において、１は非晶
質シリコン（ａ−Ｓｉ）を半導体層として形成した逆ス
タガー型の薄膜トランジスタ（ＴＦＴ）で、電気移動度
μがほぼ１、Ｗ／Ｌが１／２（＝１１／２２）の三端子
トランジスタである。ここで、Ｌはトランジスタのソー
ス・ドレイン間長さであり、Ｗはそれに直交する方向の
長さであり、Ｗ／Ｌはその両者の長さの比である。以
下、このＷ／Ｌが１／２の逆スタガー型トランジスタ１
を第１のトランジスタ１と記載する。２は非晶質シリコ
ン（ａ−Ｓｉ）を半導体層として形成した逆スタガー型
の薄膜トランジスタで、電気移動度μがほぼ１、Ｗ／Ｌ
が１０／２２の三端子トランジスタである。以下、この
Ｗ／Ｌが１０／２２の逆スタガー型トランジスタ２を第
２のトランジスタ２と記載する。第１のトランジスタ１
と第２のトランジスタ２とは、プロセス上や電気設計上
の構造は同一であり、ただ、Ｗ／Ｌのみが異なってい
る。そのＷ／Ｌの相違のパーセンテージは、 (11/22−10/22)/(10/22)×100 ＝(1/10)×100 ＝10
（％） である。このように、第１のトランジスタ１と第２のト
ランジスタ２の各Ｗ／Ｌを上記のように１／２，１０／
２２と定め、Ｗ／Ｌの相違のパーセンテージを１０％と
したのは、後述するように、用いる製造装置によるゲー
ト配線４のつなぎ目のずれの割合が１０％であるからで
ある。FIG. 1 is a schematic diagram of a partially enlarged electric circuit symbol showing a TFT array arrangement in a matrix display device according to a first embodiment of the present invention. In FIG. 1, reference numeral 1 denotes an inverted stagger type thin film transistor (TFT) in which amorphous silicon (a-Si) is formed as a semiconductor layer, which has an electric mobility μ of about 1 and a W / L of 1/2 (= 11 / 22) three-terminal transistor. Here, L is the length between the source and drain of the transistor, W is the length in the direction orthogonal thereto, and W / L is the ratio of the lengths of both. Hereinafter, this inverted staggered transistor 1 having a W / L of 1/2
Is referred to as a first transistor 1. Reference numeral 2 is an inverted stagger type thin film transistor in which amorphous silicon (a-Si) is formed as a semiconductor layer, and has an electric mobility μ of about 1 and W / L.
Is a three-terminal transistor of 10/22. Hereinafter, the inverted staggered transistor 2 having a W / L of 10/22 will be referred to as a second transistor 2. First transistor 1
And the second transistor 2 have the same structure in terms of process and electrical design, but are different only in W / L. The W / L difference percentage is (11 / 22-10 / 22) / (10/22) × 100 = (1/10) × 100 = 10
(%). In this way, the W / L of each of the first transistor 1 and the second transistor 2 is set to 1/2, 10 /
22 and the W / L difference percentage is set to 10% because the shift ratio of the joints of the gate wirings 4 due to the manufacturing apparatus used is 10%, as described later.
【００２４】第１のトランジスタ１と第２のトランジス
タ２とは、ソース配線３の配線方向においても、また、
ゲート配線４の配線方向においても、互い違い（交互）
に配列されており、第１のトランジスタ１も第２のトラ
ンジスタ２も２次元的に千鳥足状に配列されている。In the wiring direction of the source wiring 3, the first transistor 1 and the second transistor 2 are also
Alternate (alternate) also in the wiring direction of the gate wiring 4.
The first transistors 1 and the second transistors 2 are two-dimensionally arranged in a zigzag pattern.
【００２５】３はソース配線で、第１のトランジスタ１
および第２のトランジスタ２に充電電気信号を送る配線
である。４はゲート配線で、２０μｍの幅（配線材料の
抵抗と配線長さからくる抵抗値により規定される）を有
し、第１のトランジスタ１および第２のトランジスタ２
に書き込み電気信号を送る配線である。破線で示した５
はディスプレイパネルにしたときに画素になる部分であ
る。トランジスタ１，２のゲートはゲート配線４に接続
され、ソースはソース配線３に接続され、ドレインは画
素５に接続されている。画素５の上に液晶層が配置さ
れ、トランジスタの電流が画素５に流れて電位差を生じ
ることにより、液晶層が駆動されて表示が行われるよう
になっている。Reference numeral 3 denotes a source wiring, which is the first transistor 1
And a wiring for sending a charging electric signal to the second transistor 2. Reference numeral 4 denotes a gate wiring, having a width of 20 μm (defined by the resistance of the wiring material and the resistance value derived from the wiring length), and the first transistor 1 and the second transistor 2
It is a wiring for sending a writing electric signal to the. 5 indicated by the broken line
Is a portion that becomes a pixel when used as a display panel. The gates of the transistors 1 and 2 are connected to the gate wiring 4, the sources are connected to the source wiring 3, and the drains are connected to the pixels 5. A liquid crystal layer is arranged on the pixel 5, and a current of a transistor flows to the pixel 5 to generate a potential difference, so that the liquid crystal layer is driven to perform display.
【００２６】一点鎖線で示す６ａ，６ｂはプロセス的に
できた第１および第２のエリアで、具体的にはＴＦＴア
レーを形成する際に使用する露光機におけるグループ化
されたエリアであり、電気回路設計上生じたものではな
い。両エリア６ａ，６ｂとも、５×５のマトリックスア
レーとなっている。図１においては、左側の第１のエリ
ア６ａと右側の第２のエリア６ｂとの直線状の境界線７
でゲート配線４のつなぎ目で最大２μｍのずれが生じ、
第１のエリア６ａ内と第２のエリア６ｂ内との互いに隣
り合った画素５，５…間のゲート配線４がずれて形成さ
れるために、ゲート配線４の幅が２０μｍであることか
ら、トランジスタを形成したときの充電容量が第１のエ
リア６ａと第２のエリア６ｂとで１０％変化する。充電
容量の変化は１点のみで生じるのではなく、直線状の境
界線７に沿って全体的に生じる。6a and 6b indicated by alternate long and short dash lines are first and second areas formed in a process, specifically, grouped areas in an exposure machine used when forming a TFT array, and It did not occur in the circuit design. Both areas 6a and 6b are 5 × 5 matrix arrays. In FIG. 1, a linear boundary line 7 between the first area 6a on the left side and the second area 6b on the right side.
At the joint of the gate wiring 4, a maximum deviation of 2 μm occurs,
Since the gate wiring 4 between the pixels 5, 5 ... Adjacent to each other in the first area 6a and the second area 6b is formed deviated, the width of the gate wiring 4 is 20 μm. The charge capacity when forming the transistor changes by 10% between the first area 6a and the second area 6b. The change in the charging capacity does not occur at only one point, but entirely occurs along the straight boundary line 7.
【００２７】充電容量の変化は、境界線７全体で同等な
数字のステップ関数となる。したがって、画像を表示し
て境界線７を見たときに、第１のトランジスタ１と第２
のトランジスタ２とが、それぞれのＷ／Ｌが互いに同一
であれば、ショットムラ（輝度ムラ）として感知される
ことになる。The change of the charge capacity becomes a step function of the same number in the entire boundary line 7. Therefore, when displaying the image and seeing the boundary line 7, the first transistor 1 and the second transistor 1
If the transistors 2 and 2 have the same W / L, they are detected as shot unevenness (luminance unevenness).
【００２８】しかし、本実施の形態１においては、Ｗ／
Ｌを１０％異ならせた第１のトランジスタ１と第２のト
ランジスタ２とを、第１のエリア６ａにおいても第２の
エリア６ｂにおいても、２次元的に千鳥足状に配列し
て、各エリアの画面全体にショットムラと同じ現象を作
り上げているので、しかも、充電容量の１０％の相違を
生み出す境界線７でゲート配線４の配線方向で隣接する
トランジスタは、同じ第１のトランジスタ１どうし、お
よび、同じ第２のトランジスタ２どうしとすることで、
境界線７での充電容量の１０％の変化が相殺されること
となり、結果として境界線７でのショットムラを画面全
体に紛れ込ませてしまうこととなり、人間の目にはショ
ットムラとは感知されない状態となる。したがって、大
画面・高画質のディスプレイの製造に有利となる。However, in the first embodiment, W /
The first transistor 1 and the second transistor 2 in which L is different by 10% are arranged two-dimensionally in a zigzag manner in both the first area 6a and the second area 6b, and Since the same phenomenon as shot unevenness is created on the entire screen, moreover, the transistors adjacent to each other in the wiring direction of the gate wiring 4 at the boundary line 7 that produces a difference of 10% in charging capacity are the same first transistors 1 and, , By using the same second transistor 2,
The change of 10% of the charge capacity at the boundary line 7 is offset, and as a result, the shot unevenness at the boundary line 7 is mixed in with the entire screen, and it is not perceived by human eyes as shot unevenness. It becomes a state. Therefore, it is advantageous for manufacturing a large-screen / high-quality display.
【００２９】また、第１のエリア６ａと第２のエリア６
ｂとで、ソース配線３と第１のトランジスタ１および第
２のトランジスタ２とが接続される位置がソース配線方
向で異なる。しかし、これも上記同様に画面全体で差が
目立たなくなり、人間の目にはショットムラとは感知さ
れない状態となる。In addition, the first area 6a and the second area 6
b, the position where the source wiring 3 is connected to the first transistor 1 and the second transistor 2 is different in the source wiring direction. However, as in the above case, the difference is not noticeable on the entire screen, and the human eye does not perceive shot unevenness.
【００３０】なお、本実施の形態１では、それぞれ２次
元的に千鳥足状に配列された第１のトランジスタ１と第
２のトランジスタ２とで電気特性を変化させるために、
Ｗ／Ｌを設計的に変化させたが、ゲート線幅を変化させ
た状態に構成してもよく、この場合も本実施の形態１と
同様の効果が得られる。In the first embodiment, in order to change the electric characteristics of the first transistor 2 and the second transistor 2 which are two-dimensionally arranged in a zigzag pattern,
Although the W / L is changed by design, the gate line width may be changed, and in this case, the same effect as that of the first embodiment can be obtained.
【００３１】さらに、本実施の形態１では、第１のトラ
ンジスタ１と第２のトランジスタ２を三端子トランジス
タとして説明したが、三端子以上のスイッチング素子で
あるならば、本実施の形態１と同様の構成を採用するこ
とにより、本実施の形態１と同様の効果が得られる。Further, in the first embodiment, the first transistor 1 and the second transistor 2 are described as three-terminal transistors, but if the switching element has three or more terminals, the same as in the first embodiment. By adopting the configuration described above, the same effect as that of the first embodiment can be obtained.
【００３２】また、プロセス的にできた第１のエリア６
ａと第２のエリア６ｂとでゲート配線４のずれを１０％
とし、第１のエリア６ａおよび第２のエリア６ｂでの２
次元的に千鳥足状に配列した第１のトランジスタ１と第
２のトランジスタ２のＷ／Ｌを１０％の違いとして電気
特性の差を説明したが、それ以外のずれ量であっても、
充電容量の差を相殺するように第１のトランジスタ１と
第２のトランジスタ２とを形成することができ、また、
違うずれのパターン（例えばトランジスタのチャンネル
長のパターン変化等）であっても、本実施の形態１と同
様の構成を採用することにより、本実施の形態１と同様
の効果が得られる。Also, the first area 6 formed in the process
The deviation of the gate wiring 4 between a and the second area 6b is 10%.
2 in the first area 6a and the second area 6b
Although the difference in the electrical characteristics has been described by assuming that the W / L of the first transistor 1 and the second transistor 2 arranged in a zigzag in a dimension is 10%, the difference in the electrical characteristics may be other than that.
The first transistor 1 and the second transistor 2 can be formed so as to cancel the difference in charging capacity, and
Even if the pattern has a different shift (for example, a change in the pattern of the channel length of the transistor), the same effect as that of the first embodiment can be obtained by adopting the same configuration as that of the first embodiment.
【００３３】さらに、プロセス的にできた隣接エリアの
ずれを本実施の形態１では露光機という製造装置による
ものと説明したが、本発明では、マトリックス状アレー
に対して分割的に作用する装置、例えば、レーザーアニ
ール装置やイオンドーピング装置等による隣接エリアの
ずれに対しても、本実施の形態１と同様の構成を採用す
ることにより、本実施の形態１と同様の効果が得られ
る。Further, although it has been explained in the first embodiment that the deviation of the process-formed adjacent areas is caused by the manufacturing apparatus called the exposure machine, in the present invention, an apparatus which acts on the matrix array in a divided manner, For example, the same effect as that of the first embodiment can be obtained by adopting the same configuration as that of the first embodiment even with respect to the shift of the adjacent area due to the laser annealing device, the ion doping device, or the like.
【００３４】なお、本実施の形態１の説明では、プロセ
ス的に生じたエリアを５×５のマトリックス状ＴＦＴア
レーで構成したが、奇数個×奇数個のマトリックス状Ｔ
ＦＴアレーであれば、プロセス的に生じた電気的な容量
差を、本実施の形態１で人為的に生じさせた電気的な容
量差によって相殺することにより、ショットムラを防止
することができる。In the description of the first embodiment, the process-generated area is formed by a 5 × 5 matrix TFT array, but an odd number × odd matrix T is formed.
With the FT array, it is possible to prevent shot unevenness by canceling out the electrical capacitance difference generated in the process by the electrical capacitance difference artificially generated in the first embodiment.
【００３５】ただし、２×２以上のマトリックス状の三
端子以上のスイッチング素子アレーでプロセス的なエリ
アが区切られているものに対して、本発明を適用しても
同様の効果が得られる。However, the same effect can be obtained by applying the present invention to a device in which a process area is divided by a switching element array of 2 × 2 or more matrix-like three terminals or more.
【００３６】〔実施の形態２〕次に、本発明の実施の形
態２に係るマトリックス状表示素子について説明する。
上記した実施の形態１においては、Ｗ／Ｌが互いに相違
する第１のトランジスタ１と第２のトランジスタ２とを
２次元的に千鳥足状に配列したが、本実施の形態２は、
２つのトランジスタの２次元的な千鳥足状配列を必須と
しないことを示すものである。[Second Embodiment] Next, a matrix display device according to a second embodiment of the present invention will be described.
In the above-described first embodiment, the first transistor 1 and the second transistor 2 having different W / L are two-dimensionally arranged in a zigzag pattern. However, in the second embodiment,
It is shown that a two-dimensional staggered arrangement of two transistors is not essential.
【００３７】図２は本発明の実施の形態２に係るマトリ
ックス状表示素子におけるＴＦＴアレー配置を示す部分
拡大電気回路記号略図である。図２において、１は非晶
質シリコン（ａ−Ｓｉ）を半導体層として形成した逆ス
タガー型の薄膜トランジスタ（ＴＦＴ）で、電気移動度
μがほぼ１、Ｗ／Ｌが１／２（＝１１／２２）の三端子
トランジスタである第１のトランジスタである。２は非
晶質シリコン（ａ−Ｓｉ）を半導体層として形成した逆
スタガー型の薄膜トランジスタで、電気移動度μがほぼ
１、Ｗ／Ｌが１０／２２の三端子トランジスタである第
２のトランジスタである。第１のトランジスタ１と第２
のトランジスタ２とは、プロセス上や電気設計上の構造
は同一であり、ただ、Ｗ／Ｌのみが異なっている。その
Ｗ／Ｌの相違のパーセンテージは、実施の形態１の場合
と同様で、１０％である。また、このように、第１のト
ランジスタ１と第２のトランジスタ２の各Ｗ／Ｌを上記
のように１／２，１０／２２と定め、Ｗ／Ｌの相違のパ
ーセンテージを１０％としたのは、後述するように、用
いる製造装置によるゲート配線４のつなぎ目のずれの割
合が１０％であるからである。FIG. 2 is a schematic diagram of a partially enlarged electric circuit symbol showing the arrangement of the TFT array in the matrix display element according to the second embodiment of the present invention. In FIG. 2, reference numeral 1 is an inverted staggered thin film transistor (TFT) in which amorphous silicon (a-Si) is used as a semiconductor layer, and has an electric mobility μ of about 1 and a W / L of 1/2 (= 11 / It is the first transistor which is the three-terminal transistor of 22). Reference numeral 2 denotes a reverse stagger type thin film transistor in which amorphous silicon (a-Si) is formed as a semiconductor layer, and is a second transistor which is a three-terminal transistor having an electric mobility μ of about 1 and a W / L of 10/22. is there. First transistor 1 and second
The transistor 2 has the same structure in terms of process and electrical design, but is different only in W / L. The W / L difference percentage is 10%, which is the same as in the first embodiment. Further, as described above, the W / L of the first transistor 1 and the W / L of the second transistor 2 are defined as 1/2 and 10/22 as described above, and the percentage difference of W / L is set to 10%. This is because, as will be described later, the ratio of misalignment of the joints of the gate wirings 4 depending on the manufacturing apparatus used is 10%.
【００３８】第１のトランジスタ１と第２のトランジス
タ２とは、第１のトランジスタ１をＴｒ１、第２のトラ
ンジスタ２をＴｒ２と表すと、列方向すなわちゲート配
線４の配線方向において、１行目は、Ｔｒ１、Ｔｒ２、
Ｔｒ２の繰り返しであり、２行目は、Ｔｒ２、Ｔｒ１、
Ｔｒ２の繰り返しであり、３行目は、Ｔｒ２、Ｔｒ２、
Ｔｒ１の繰り返しであり、以下、４行目以降は１行目か
らの繰り返しとなる。The first transistor 1 and the second transistor 2 are the first row in the column direction, that is, the wiring direction of the gate wiring 4, when the first transistor 1 is represented by Tr1 and the second transistor 2 is represented by Tr2. Is Tr1, Tr2,
It is the repetition of Tr2, and the second line is Tr2, Tr1,
It is the repetition of Tr2, and the third line is Tr2, Tr2,
It is the repetition of Tr1, and the fourth and subsequent rows are repeated from the first row.
【００３９】また、行方向すなわちソース配線３の配線
方向において、１列目、２列目、３列目はそれぞれ１行
目、２行目、３行目と同様であり、４列目以降は１列目
からの繰り返しとなっている。この実施の形態２の場合
は、第１のトランジスタ１の１個と第２のトランジスタ
２の２個との組み合わせからなる２次元的変形千鳥足状
の配列となっている。In the row direction, that is, the wiring direction of the source wiring 3, the first, second, and third columns are the same as the first, second, and third rows, respectively, and the fourth and subsequent columns are the same. It is repeated from the first row. In the case of the second embodiment, a two-dimensional modified staggered array is formed by a combination of one first transistor 1 and two second transistors 2.
【００４０】３はソース配線で、第１のトランジスタ１
および第２のトランジスタ２に充電電気信号を送る配線
である。４はゲート配線で、２０μｍの幅（配線材料の
抵抗と配線長さからくる抵抗値により規定される）を有
し、第１のトランジスタ１および第２のトランジスタ２
に書き込み電気信号を送る配線である。トランジスタ
１，２のゲートはゲート配線４に接続され、ソースはソ
ース配線３に接続され、ドレインは画素５に接続されて
いる。破線で示す５はディスプレイパネルにしたときに
画素になる部分である。画素５の上に液晶層が配置さ
れ、トランジスタの電流が画素５に流れて電位差を生じ
ることにより、液晶層が駆動されて表示が行われるよう
になっている。Reference numeral 3 denotes a source wiring, which is the first transistor 1
And a wiring for sending a charging electric signal to the second transistor 2. Reference numeral 4 denotes a gate wiring, having a width of 20 μm (defined by the resistance of the wiring material and the resistance value derived from the wiring length), and the first transistor 1 and the second transistor 2
It is a wiring for sending a writing electric signal to the. The gates of the transistors 1 and 2 are connected to the gate wiring 4, the sources are connected to the source wiring 3, and the drains are connected to the pixels 5. Reference numeral 5 shown by a broken line is a portion which becomes a pixel when the display panel is used. A liquid crystal layer is arranged on the pixel 5, and a current of a transistor flows to the pixel 5 to generate a potential difference, so that the liquid crystal layer is driven to perform display.
【００４１】一点鎖線で示す６ａ，６ｂはプロセス的に
できた第１および第２のエリアで、具体的にはＴＦＴア
レーを形成する際に使用する露光機におけるグループ化
されたエリアであり、電気回路設計上生じたものではな
い。両エリア６ａ，６ｂとも、７×７のマトリックスア
レーとなっている。図２においては、左側の第１のエリ
ア６ａと右側の第２のエリア６ｂとの境界線７でゲート
配線４のつなぎ目で最大２μｍのずれが生じ、第１のエ
リア６ａ内と第２のエリア６ｂ内との互いに隣り合った
画素５，５…間のゲート配線４がずれて形成されるため
に、ゲート配線４の幅が２０μｍであることから、トラ
ンジスタを形成したときの充電容量が第１のエリア６ａ
と第２のエリア６ｂとで１０％変化する。充電容量の変
化は１点のみで生じるのではなく、直線的な境界線７に
沿って全体的に生じる。充電容量の変化は、境界線７全
体で同等な数字のステップ関数となる。したがって、画
像を表示して境界線７を見たときに、第１のトランジス
タ１と第２のトランジスタ２とが、それぞれのＷ／Ｌが
互いに同一であれば、ショットムラ（輝度ムラ）として
感知されることになる。6a and 6b indicated by alternate long and short dash lines are the first and second areas formed by the process, specifically, the grouped areas in the exposure machine used when forming the TFT array, and It did not occur in the circuit design. Both areas 6a and 6b are 7 × 7 matrix arrays. In FIG. 2, the boundary 7 between the first area 6a on the left side and the second area 6b on the right side is displaced by a maximum of 2 μm at the joint between the gate wirings 4, and the first area 6a and the second area 6a are deviated from each other. Since the gate wiring 4 between the pixels 5, 5 ... Adjacent to each other in 6b is formed deviated, the width of the gate wiring 4 is 20 μm. Therefore, the charge capacity when the transistor is formed is the first. Area 6a
And the second area 6b changes by 10%. The change in the charging capacity does not occur at only one point, but entirely occurs along the linear boundary line 7. The change in the charge capacity is a step function of the same number on the entire boundary line 7. Therefore, when the image is displayed and the boundary line 7 is viewed, if the first transistor 1 and the second transistor 2 have the same W / L, they are sensed as shot unevenness (luminance unevenness). Will be done.
【００４２】しかし、本実施の形態２においては、Ｗ／
Ｌを１０％異ならせた１個の第１のトランジスタ１と２
個の第２のトランジスタ２との組み合わせを２次元的変
形千鳥足状に配列して、各エリアの画面全体にショット
ムラと同じ現象を作り上げているので、しかも、充電容
量の１０％の相違を生み出す境界線７でゲート配線４の
配線方向で隣接するトランジスタは、同じ第１のトラン
ジスタ１どうし、および、同じ第２のトランジスタ２ど
うしとすることで、境界線７での充電容量の１０％の変
化が目立たないものとなり、結果として境界線７でのシ
ョットムラを画面全体に紛れ込ませてしまうこととな
り、人間の目にはショットムラとは感知されない状態と
なる。However, in the second embodiment, W /
One first transistor 1 and 2 with L different by 10%
The combination with the second transistors 2 is arranged in a two-dimensional staggered pattern to create the same phenomenon as shot unevenness on the entire screen of each area, and yet, a difference of 10% of the charging capacity is produced. Transistors adjacent to each other on the boundary line 7 in the wiring direction of the gate wiring 4 are the same first transistors 1 and the same second transistors 2 so that a change of 10% of the charging capacity at the boundary line 7 occurs. Becomes inconspicuous, and as a result, the shot unevenness at the boundary line 7 is mixed into the entire screen, and the human eyes cannot perceive the shot unevenness.
【００４３】また、第１のエリア６ａと第２のエリア６
ｂとで、ソース配線３と第１のトランジスタ１および第
２のトランジスタ２とが接続される位置がソース配線方
向で異なる。しかし、これも上記同様に画面全体で差が
目立たなくなり、人間の目にはショットムラとは感知さ
れない状態となる。In addition, the first area 6a and the second area 6
b, the position where the source wiring 3 is connected to the first transistor 1 and the second transistor 2 is different in the source wiring direction. However, as in the above case, the difference is not noticeable on the entire screen, and the human eye does not perceive shot unevenness.
【００４４】なお、本本実施の形態２では、それぞれ２
次元的変形千鳥足状に配列された第１のトランジスタ１
と第２のトランジスタ２とで電気特性を変化させるため
に、Ｗ／Ｌを設計的に変化させたが、ゲート線幅を変化
させた状態に構成してもよく、この場合も本実施の形態
２と同様の効果が得られる。In the second embodiment, each of the two
Dimensionally deformed first transistors 1 arranged in a staggered pattern
In order to change the electric characteristics between the second transistor 2 and the second transistor 2, W / L is changed by design, but the gate line width may be changed. In this case also, the present embodiment is used. The same effect as 2 can be obtained.
【００４５】さらに、本実施の形態２では、第１のトラ
ンジスタ１と第２のトランジスタ２を三端子トランジス
タとして説明したが、三端子以上のスイッチング素子で
あるならば、本実施の形態２と同様の構成を採用するこ
とにより、本実施の形態２と同様の効果が得られる。Furthermore, in the second embodiment, the first transistor 1 and the second transistor 2 are described as three-terminal transistors, but if the switching elements have three or more terminals, the same as in the second embodiment. By adopting the configuration described above, the same effect as that of the second embodiment can be obtained.
【００４６】また、プロセス的にできた第１のエリア６
ａと第２のエリア６ｂとでゲート配線４のずれを１０％
とし、第１のエリア６ａおよび第２のエリア６ｂでの２
次元的変形千鳥足状に配列した第１のトランジスタ１と
第２のエリア６ｂのＷ／Ｌを１０％の違いとして電気特
性の差を説明したが、それ以外のずれ量であっても、充
電容量の差を相殺するように第１のトランジスタ１と第
２のエリア６ｂとを形成することができ、また、違うず
れのパターン（例えばトランジスタのチャンネル長のパ
ターン変化等）であっても、本実施の形態２と同様の構
成を採用することにより、本実施の形態２と同様の効果
が得られる。Further, the first area 6 formed in the process
The deviation of the gate wiring 4 between a and the second area 6b is 10%.
2 in the first area 6a and the second area 6b
Although the difference in electrical characteristics has been described with the difference in W / L between the first transistor 1 and the second area 6b arranged in a zigzag three-dimensionally as 10%, the charging capacity is different even if the deviation amount is other than that. The first transistor 1 and the second area 6b can be formed so as to cancel out the difference between the two, and even if the pattern is different (for example, the pattern change of the channel length of the transistor), the present embodiment By adopting the same configuration as that of the second embodiment, the same effect as that of the second embodiment can be obtained.
【００４７】さらに、プロセス的にできた隣接エリアの
ずれを本実施の形態２では露光機という製造装置による
ものと説明したが、本発明では、マトリックス状アレー
に対して分割的に作用する装置、例えば、レーザーアニ
ール装置やイオンドーピング装置等による隣接エリアの
ずれに対しても、本実施の形態２と同様の構成を採用す
ることにより、本実施の形態２と同様の効果が得られ
る。Further, although it has been described in the second embodiment that the deviation of the adjacent areas formed by the process is caused by the manufacturing apparatus called the exposure machine, in the present invention, the apparatus acting in a divided manner on the matrix array, For example, the same effect as that of the second embodiment can be obtained by adopting the same configuration as that of the second embodiment even with respect to the shift of the adjacent area due to the laser annealing device or the ion doping device.
【００４８】なお、本実施の形態２の説明では、プロセ
ス的に生じたエリアを７×７のマトリックス状ＴＦＴア
レーで構成したが、｛（グループ化された数の倍数）＋
１｝×｛（グループ化された数の倍数）＋１｝のマトリ
ックス状ＴＦＴアレーであれば、プロセス的に生じた電
気的な容量差を、本実施の形態２で人為的に生じさせた
電気的な容量差によって相殺することにより、ショット
ムラを防止することができる。なお、７×７の場合は、
グループ化された数＝３である。In the description of the second embodiment, the area generated by the process is formed by the 7 × 7 matrix TFT array, but {(multiple of grouped number) +
In the case of a matrix TFT array of 1} × {(multiple of the number of grouped) +1}, an electrical capacitance difference generated in a process is electrically generated in the second embodiment. It is possible to prevent shot unevenness by canceling out by a large capacity difference. In the case of 7 × 7,
Grouped number = 3.
【００４９】ただし、３×３以上のマトリックス状の三
端子以上のスイッチング素子アレーでプロセス的なエリ
アが区切られているものに対して、本発明を適用しても
同様の効果が得られる。また、本実施の形態２では２種
類のトランジスタ１，２を用いて７×７のマトリックス
状の三端子トランジスタアレーを１つの集合体として説
明したが、２種類以上電気特性をもつスイッチング素子
の集合体であり、かつ、３×３以上のマトリックス状の
スイッチング素子の集合体であるならば、本実施の形態
２と同様の構成を採用することにより、本実施の形態２
と同様の効果が得られる。However, the same effect can be obtained by applying the present invention to a device in which a process-like area is divided by a switching element array of 3 × 3 or more matrix-like three terminals or more. In the second embodiment, the 7 × 7 matrix three-terminal transistor array using two types of transistors 1 and 2 has been described as one set, but a set of switching elements having two or more types of electrical characteristics. If it is a body and is an aggregate of 3 × 3 or more matrix-shaped switching elements, by adopting the same configuration as that of the second embodiment, the second embodiment
The same effect can be obtained.
【００５０】これまでの説明では、第１のトランジスタ
１（Ｔｒ１）と第２のトランジスタ２（Ｔｒ２）の２種
類のトランジスタでアレイを構成する場合を扱ったが、
本発明はこれに限定されるものではない。本発明は、３
種類以上のトランジスタ（一般的にはスイッチング素
子）を用いてアレイを構成するものでもよい。第１のト
ランジスタＴｒ１と第２のトランジスタＴｒ２と第３の
トランジスタＴｒ３とを用いる場合には、次のような配
列とする。すなわち、１行目は、Ｔｒ１、Ｔｒ２、Ｔｒ
３の繰り返しであり、２行目はＴｒ２、Ｔｒ３、Ｔｒ１
の繰り返しであり、３行目はＴｒ３、Ｔｒ１、Ｔｒ２の
繰り返しであり、以下、４行目以降は１行目からの繰り
返しとする。そして、１列目、２列目、３列目はそれぞ
れ１行目、２行目、３行目と同様であり、４列目以降は
１列目からの繰り返しとする。さらに、４種類のトラン
ジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４を用いる場合に
は、次のような配列とする。すなわち、１行目は、Ｔｒ
１、Ｔｒ２、Ｔｒ３、Ｔｒ４の繰り返しであり、２行目
はＴｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ１の繰り返しであり、
３行目はＴｒ３、Ｔｒ４、Ｔｒ１、Ｔｒ２の繰り返しで
あり、４行目はＴｒ４、Ｔｒ１、Ｔｒ２、Ｔｒ３の繰り
返しであり、以下、５行目以降は１行目からの繰り返し
とする。そして、１列目、２列目、３列目、４列目はそ
れぞれ１行目、２行目、３行目、４行目と同様であり、
５列目以降は１列目からの繰り返しとする。さらにトラ
ンジスタ（スイッチング素子）の種類を増やすときに
は、上記と同様の条件の配列のパターンとする。In the above description, the case where the array is composed of two types of transistors, that is, the first transistor 1 (Tr1) and the second transistor 2 (Tr2) has been dealt with.
The present invention is not limited to this. The present invention provides 3
An array may be configured using transistors (generally switching elements) of more than one type. When using the first transistor Tr1, the second transistor Tr2, and the third transistor Tr3, the following arrangement is used. That is, the first row is Tr1, Tr2, Tr
3 is repeated, and the second row is Tr2, Tr3, Tr1.
The third row is the repetition of Tr3, Tr1, and Tr2, and the fourth and subsequent rows are repeated from the first row. The first, second, and third columns are similar to the first, second, and third rows, respectively, and the fourth and subsequent columns are repeated from the first column. Furthermore, when four types of transistors Tr1, Tr2, Tr3, Tr4 are used, the following arrangement is used. That is, the first line is Tr
1, Tr2, Tr3, Tr4 are repeated, and the second row is Tr2, Tr3, Tr4, Tr1 repeated,
The third row is the repetition of Tr3, Tr4, Tr1, Tr2, the fourth row is the repetition of Tr4, Tr1, Tr2, Tr3, and the fifth and subsequent rows are the repetitions from the first row. The first, second, third, and fourth columns are the same as the first, second, third, and fourth rows, respectively.
The fifth and subsequent columns are repeated from the first column. When the number of types of transistors (switching elements) is further increased, the arrangement pattern is set under the same conditions as described above.
【００５１】〔実施の形態３〕次に、本発明の実施の形
態３に係るマトリックス状表示素子について説明する。
本実施の形態３は、第１のトランジスタ１と第２のトラ
ンジスタ２について２次元的な千鳥足状配列あるいは２
次元的な変形千鳥足状配列を必須としないものである。[Third Embodiment] Next, a matrix display device according to a third embodiment of the present invention will be described.
In the third embodiment, the first transistor 1 and the second transistor 2 have a two-dimensional staggered arrangement or two-dimensional arrangement.
It does not require a dimensional modified staggered arrangement.
【００５２】図３は本発明の実施の形態３に係るマトリ
ックス状表示素子におけるＴＦＴアレー配置を示す部分
拡大電気回路記号略図である。図３において、１は非晶
質シリコン（ａ−Ｓｉ）を半導体層として形成した逆ス
タガー型の薄膜トランジスタ（ＴＦＴ）で、電気移動度
μがほぼ１、Ｗ／Ｌが１／２の三端子トランジスタであ
る。本実施の形態３においては、すべてのトランジスタ
１がＷ／Ｌ＝１／２となっている。３はソース配線で、
トランジスタ１に充電電気信号を送る配線である。４は
ゲート配線で、２０μｍの幅（配線材料の抵抗と配線長
さからくる抵抗値により規定される）を有し、トランジ
スタ１に書き込み電気信号を送る配線である。トランジ
スタ１のゲートはゲート配線４に接続され、ソースはソ
ース配線３に接続され、ドレインは画素５に接続されて
いる。破線で示す５はディスプレイパネルにしたときに
画素になる部分である。画素５の上に液晶層が配置さ
れ、トランジスタの電流が画素５に流れて電位差を生じ
ることにより、液晶層が駆動されて表示が行われるよう
になっている。FIG. 3 is a partially enlarged electric circuit symbol schematic diagram showing a TFT array arrangement in a matrix display element according to a third embodiment of the present invention. In FIG. 3, reference numeral 1 is an inverted stagger type thin film transistor (TFT) in which amorphous silicon (a-Si) is formed as a semiconductor layer, and a three-terminal transistor having an electric mobility μ of about 1 and a W / L of 1/2. Is. In the third embodiment, all transistors 1 have W / L = 1/2. 3 is the source wiring,
It is a wiring that sends a charging electric signal to the transistor 1. Reference numeral 4 is a gate wiring, which has a width of 20 μm (defined by the resistance of the wiring material and the resistance value derived from the wiring length) and sends a write electric signal to the transistor 1. The gate of the transistor 1 is connected to the gate wiring 4, the source is connected to the source wiring 3, and the drain is connected to the pixel 5. Reference numeral 5 shown by a broken line is a portion which becomes a pixel when the display panel is used. A liquid crystal layer is arranged on the pixel 5, and a current of a transistor flows to the pixel 5 to generate a potential difference, so that the liquid crystal layer is driven to perform display.
【００５３】一点鎖線で示す６ｃ，６ｄはゲート配線４
を形成するプロセス工程でできた第１および第２のエリ
アで、具体的にはゲート配線４を形成する際に使用する
露光機におけるグループ化されたエリアであり、電気回
路設計上生じたものではない。6c and 6d indicated by the one-dot chain line are the gate wiring 4
The first and second areas formed in the process step of forming the gate wiring, specifically, the grouped areas in the exposure device used when forming the gate wiring 4, which are not generated in the electric circuit design. Absent.
【００５４】図４（ａ）は、ゲート配線４を形成する工
程において露光機でグループ化されたエリアを電気回路
設計上に転記した図である。図４（ａ）における一点鎖
線で示した６ｃのエリアは図３の第１のエリア６ｃと同
じものであり、６ｄのエリアは図３の第２のエリア６ｄ
と同じものである。第１のエリア６ｃと第２のエリア６
ｄとの境界線８は、２次元的にランダムな折れ線状にな
っている。FIG. 4A is a diagram in which the areas grouped by the exposure device in the step of forming the gate wiring 4 are transcribed on the electric circuit design. The area 6c indicated by the alternate long and short dash line in FIG. 4A is the same as the first area 6c in FIG. 3, and the area 6d is the second area 6d in FIG.
Is the same as. First area 6c and second area 6
The boundary line 8 with d is a two-dimensionally random polygonal line.
【００５５】図４（ｂ）は、ソース配線３を形成する工
程において露光機でグループ化されたエリアを電気回路
設計上に転記した図である。図４（ｂ）における一点鎖
線で示した左側の第３のエリア６ｅと右側の第４のエリ
ア６ｆとは、ソース配線３を形成する際に使用する露光
機におけるグループ化されたエリアを示している。第３
のエリア６ｅと第３のエリア６ｆとの境界線９も、２次
元的にランダムな折れ線状になっている。FIG. 4B is a diagram in which the areas grouped by the exposure device in the step of forming the source wiring 3 are transcribed on the electric circuit design. The left-side third area 6e and the right-side fourth area 6f, which are indicated by alternate long and short dash lines in FIG. 4 (b), indicate grouped areas in the exposure device used when forming the source wiring 3. There is. Third
The boundary line 9 between the area 6e and the third area 6f is also a two-dimensional random polygonal line.
【００５６】露光機の特性上、第１のエリア６ｃと第２
のエリア６ｄとの境界線８でのゲート配線４のつなぎ目
で最大２μｍのずれが生じ、第１のエリア６ｃ内と第２
のエリア６ｄ内との互いに隣り合った画素５，５…のゲ
ート配線４がずれて形成されるために、トランジスタ１
を形成したときの充電容量が折れ線状の境界線８を境に
して１０％変化する。それも１点のみではなく、境界線
８全体で同等な数字のステップ関数となる。また、同様
に、第３のエリア６ｅと第４のエリア６ｆとの折れ線状
の境界線９でのソース配線３のつなぎ目で最大２μｍの
ずれが生じ、第３のエリア６ｅ内と第４のエリア６ｆ内
との互いに隣り合った画素５，５…のソース配線３がず
れて形成されるために、トランジスタ１を形成したとき
の充電容量が境界線９を境にして１０％変化する。それ
も１点のみではなく、境界線９全体で同等な数字のステ
ップ関数となる。したがって、境界線８，９が直線状で
あれば、画像として見たときにショットムラとして感知
されることになる。Due to the characteristics of the exposure device, the first area 6c and the second area 6c
The maximum gap of 2 μm is generated at the joint of the gate wiring 4 at the boundary line 8 with the area 6d in the first area 6c and the second area 6d.
, The gate wirings 4 of the pixels 5, 5 ... Which are adjacent to each other in the area 6d of FIG.
The charging capacity at the time of forming is changed by 10% with the polygonal boundary line 8 as a boundary. Not only one point but also the step function of the same number in the entire boundary line 8. Similarly, at the joint of the source wiring 3 at the polygonal boundary line 9 between the third area 6e and the fourth area 6f, a maximum deviation of 2 μm occurs, and the third area 6e and the fourth area 6e differ from each other. Since the source wirings 3 of the pixels 5, 5 ... Adjacent to each other within 6f are formed deviated from each other, the charging capacitance when the transistor 1 is formed changes by 10% with the boundary line 9 as a boundary. Not only one point but also the step function of the same number in the entire boundary line 9. Therefore, if the boundary lines 8 and 9 are linear, they are perceived as shot unevenness when viewed as an image.
【００５７】しかし、本実施の形態３においては、ステ
ップ関数の電気特性差を出す境界線８，９が直線状では
なく２次元的にランダムな折れ線状になっているので、
画像として見ると、画面全体で境界線が発生せず、結果
として境界線でのショットムラを画面全体に紛れ込ませ
てしまうこととなり、人間の目にはショットムラとは感
知されない状態となる。However, in the third embodiment, since the boundary lines 8 and 9 for producing the electric characteristic difference of the step function are not linear but are two-dimensionally random polygonal lines,
When viewed as an image, a boundary line does not occur on the entire screen, and as a result, shot unevenness on the boundary line is mixed in with the entire screen, and the human eye does not perceive shot unevenness.
【００５８】すなわち、ゲート配線４を形成する工程に
おいて、図４（ａ）のような２次元的にランダムな折れ
線状の境界線８で仕切られた第１のエリア６ｃと第２の
エリア６ｄとを形成し、ソース配線３を形成する工程に
おいて、図４（ｂ）のような２次元的にランダムな折れ
線状の境界線９で仕切られた第３のエリア６ｅと第４の
エリア６ｆとを形成してあるので、境界線８，９には直
線性がないので、画像として見ると、画面全体で境界線
が発生せず、人間の目にはショットムラとは感知されな
い状態となる。That is, in the step of forming the gate wiring 4, the first area 6c and the second area 6d which are partitioned by the two-dimensionally random polygonal boundary line 8 as shown in FIG. In the step of forming the source wiring 3, the third area 6e and the fourth area 6f partitioned by a two-dimensionally random polygonal boundary line 9 as shown in FIG. Since the boundary lines 8 and 9 have no linearity because they are formed, when viewed as an image, the boundary line does not occur on the entire screen, and human eyes cannot sense shot unevenness.
【００５９】なお、本実施の形態３では、トランジスタ
１を三端子トランジスタとして説明したが、三端子以上
のスイッチング素子であるならば、本実施の形態３と同
様の構成を採用することにより、本実施の形態３と同様
の効果が得られる。In the third embodiment, the transistor 1 has been described as a three-terminal transistor, but if it is a switching element having three or more terminals, the same configuration as that of the third embodiment is adopted, so that The same effect as that of the third embodiment can be obtained.
【００６０】また、プロセス的にできたエリアを、第１
のエリア６ｃと第２のエリア６ｄと第３のエリア６ｅと
第４のエリア６ｆとし、ゲート配線４のずれとソース配
線３のずれがあるとして電気特性の差を説明したが、そ
れ以外のずれ（たとえばトランジスタのチャンネル長の
パターン変化等）であっても、本実施の形態３と同様の
構成を採用することにより、本実施の形態３と同様の効
果が得られる。The area formed by the process is first
The area 6c, the second area 6d, the third area 6e, and the fourth area 6f have been described as the difference in the electrical characteristics assuming that the gate wiring 4 is displaced and the source wiring 3 is displaced. Even in the case of (for example, a change in the channel length pattern of a transistor), the same effect as that of the third embodiment can be obtained by adopting the same configuration as that of the third embodiment.
【００６１】さらに、プロセス的にできた隣接エリアの
ずれを本実施の形態３では露光機という製造装置による
ものと説明したが、本発明では、マトリックス状アレー
に対して分割的に作用する装置、例えば、レーザーアニ
ール装置やイオンドーピング装置等による隣接エリアの
ずれに対しても、本実施の形態３と同様の構成を採用す
ることにより、本実施の形態３と同様の効果が得られ
る。Further, although it has been explained in the third embodiment that the deviation of the adjacent areas formed by the process is caused by the manufacturing apparatus called the exposure machine, in the present invention, the apparatus acting in a divided manner on the matrix array, For example, by adopting the same configuration as that of the third embodiment, the same effect as that of the third embodiment can be obtained even when the adjacent area is displaced by the laser annealing device or the ion doping device.
【００６２】なお、本実施の形態３の説明では、プロセ
ス的に生じたエリアを６×６のマトリックス状ＴＦＴア
レーで構成したが、３×３以上のマトリックス状の三端
子以上のスイッチング素子アレーでプロセス的なエリア
をゲート配線４の工程とソース配線３の工程とで２次元
的にランダムな折れ線状で区切っても、また、トランジ
スタのチャンネルパターン形成工程とゲート配線４とソ
ース配線３の３種類のうち２つ以上でそれぞれ違う２次
元的にランダムな折れ線状で区切っても、同様な効果が
得られる。In the description of the third embodiment, the processally generated area is formed by a 6 × 6 matrix TFT array, but it is formed by a 3 × 3 or more matrix-shaped switching element array having three or more terminals. Even if the process area is divided into two-dimensionally random polygonal lines by the process of the gate wiring 4 and the process of the source wiring 3, the channel pattern forming process of the transistor, the gate wiring 4 and the source wiring 3 are three types. Similar effects can be obtained even if two or more of them are divided into different two-dimensional random polygonal lines.
【００６３】[0063]
【発明の効果】本発明に係るマトリックス状表示素子に
よれば、同一基板上で複数のエリアに分けて形成した画
素とそのスイッチング素子とからなる２次元マトリック
ス状パターンどうしをつないで作製されるものにおい
て、各エリアでの複数のスイッチング素子の間で電気特
性に差を与えることにより、そのエリアでも隣接エリア
でもほぼ全域にわたってショットムラと同じ現象を作り
上げ、結果として境界線でのショットムラを画面全体に
紛れ込ませてしまうことで、境界線でのショットムラを
目立たなくすることができる。また、各エリアでの複数
のスイッチング素子の電気特性は同一とし、隣接エリア
間の境界線を２次元的にランダムな折れ線状に形成する
ことにより、ショットムラを目立たなくすることができ
る。これにより、大画面・高画質のディスプレイの製造
を有利なものとすることができる。According to the matrix display element of the present invention, a two-dimensional matrix pattern composed of pixels formed in a plurality of areas on the same substrate and their switching elements is connected to each other. In the above, by giving a difference in electrical characteristics between multiple switching elements in each area, the same phenomenon as shot unevenness is created over the entire area in both that area and adjacent areas. It is possible to make the shot unevenness at the boundary line inconspicuous by making it slip into. In addition, the electrical characteristics of the plurality of switching elements in each area are the same, and the boundary between adjacent areas is formed in a two-dimensionally random polygonal shape so that shot unevenness can be made inconspicuous. As a result, the manufacture of a large-screen / high-quality display can be made advantageous.
【図１】本発明の実施の形態１に係るマトリックス状表
示素子におけるＴＦＴアレー配置を示す部分拡大電気回
路記号略図である。FIG. 1 is a schematic diagram of a partially enlarged electric circuit symbol showing a TFT array arrangement in a matrix display device according to a first embodiment of the present invention.
【図２】本発明の実施の形態２に係るマトリックス状表
示素子におけるＴＦＴアレー配置を示す部分拡大電気回
路記号略図である。FIG. 2 is a schematic diagram of a partially enlarged electric circuit symbol showing a TFT array arrangement in a matrix display element according to a second embodiment of the present invention.
【図３】本発明の実施の形態３に係るマトリックス状表
示素子におけるＴＦＴアレー配置を示す部分拡大電気回
路記号略図である。FIG. 3 is a schematic diagram of a partially enlarged electric circuit symbol showing a TFT array arrangement in a matrix display device according to a third embodiment of the present invention.
【図４】実施の形態３における第１のエリアと第２のエ
リアの境界線および第３のエリアと第４のエリアの境界
線を示す概略パターン図である。FIG. 4 is a schematic pattern diagram showing a boundary line between a first area and a second area and a boundary line between a third area and a fourth area in the third embodiment.
【図５】従来の技術に係るマトリックス状表示素子にお
けるＴＦＴアレー配置を示す部分拡大電気回路記号略図
である。FIG. 5 is a partially enlarged electric circuit symbol schematic diagram showing a TFT array arrangement in a matrix display device according to a conventional technique.
１……第１のトランジスタ ２……第２のトランジスタ ３……ソース配線 ４……ゲート配線 ５……画素 ６ａ…第１のエリア ６ｂ…第２のエリア ６ｃ…第１のエリア ６ｄ…第２のエリア ６ｅ…第３のエリア ６ｆ…第４のエリア ７……境界線 ８……境界線 ９……境界線 1 ... 1st transistor 2 ... 2nd transistor 3 ... Source wiring 4 ... Gate wiring 5 ... Pixel 6a ... 1st area 6b ... 2nd area 6c ... 1st area 6d ... 2nd Area 6e ... third area 6f ... fourth area 7 ... boundary line 8 ... boundary line 9 ... boundary line
Claims (8)
と各画素を駆動するために２次元マトリックス状に配列
された三端子以上のスイッチング素子とを備え、同一基
板上で複数のエリアに分けて形成したパターンどうしを
つないで作製される表示素子であって、この表示素子を
作製する工程に用いるパターン形成装置のアライメント
精度のばらつき、あるいはパターン形状のばらつきが隣
接エリアの境界線で隣り合うスイッチング素子間で電気
特性の変化を与える場合において、各エリアでの複数の
スイッチング素子の間で電気特性に差を与えて、前記隣
接スイッチング素子間の電気特性の変化によるショット
ムラを相殺するように構成してあることを特徴とするマ
トリックス状表示素子。1. A pixel comprising pixels arranged in a two-dimensional matrix and switching elements having three or more terminals arranged in a two-dimensional matrix for driving each pixel, and divided into a plurality of areas on the same substrate. A display element manufactured by connecting formed patterns, wherein a variation in alignment accuracy of a pattern forming device used in a process of manufacturing the display element or a variation in pattern shape is adjacent to each other at a boundary line between adjacent areas. In the case of giving a change in the electrical characteristics between the switching elements in each area, a difference in the electrical characteristics is given between the switching elements to cancel the shot unevenness due to the change in the electrical characteristics between the adjacent switching elements. A matrix display device characterized by being provided.
として、第１の電気特性をもつ第１のスイッチング素子
と、第２の電気特性をもつ第２のスイッチング素子との
２種類のスイッチング素子を形成するものとし、前記第
１のスイッチング素子と第２のスイッチング素子とを２
次元的に千鳥足状に配列してあることを特徴とする請求
項１に記載のマトリックス状表示素子。2. As a switching element for driving a pixel, two kinds of switching elements are formed: a first switching element having a first electric characteristic and a second switching element having a second electric characteristic. And the first switching element and the second switching element are
The matrix display element according to claim 1, wherein the display elements are arranged in a zigzag in a dimension.
イン間長さＬとそれに直交する方向の長さＷとの比Ｗ／
Ｌの大きい第１のトランジスタであり、第２のスイッチ
ング素子がＷ／Ｌの小さい第２のトランジスタであり、
前記第１のトランジスタと第２のトランジスタとを２次
元的に千鳥足状に配列してあることを特徴とする請求項
２に記載のマトリックス状表示素子。3. The ratio W / of the length L between the source and the drain of the first switching element and the length W in the direction orthogonal thereto.
A first transistor having a large L, a second switching element is a second transistor having a small W / L,
3. The matrix display device according to claim 2, wherein the first transistors and the second transistors are two-dimensionally arranged in a staggered pattern.
として、第１の電気特性をもつ第１のスイッチング素子
と、第２の電気特性をもつ第２のスイッチング素子との
２種類のスイッチング素子、あるいは２種類以上のスイ
ッチング素子を形成するものとし、２種類のスイッチン
グ素子を形成する場合には、列方向に沿っては、第１行
目で第１のスイッチング素子、第２のスイッチング素子
および第２のスイッチング素子の順またはその順の繰り
返しとし、第２行目で第２のスイッチング素子、第１の
スイッチング素子および第２のスイッチング素子の順ま
たはその順の繰り返しとし、第３行目で第２のスイッチ
ング素子、第２のスイッチング素子および第１のスイッ
チング素子の順またはその順の繰り返しとし、行方向に
沿っては、前記列方向と同一パターンとなしてある、あ
るいは３種類のスイッチング素子を形成する場合には、
列方向に沿っては、第１行目で第１のスイッチング素
子、第２のスイッチング素子および第３のスイッチング
素子の順またはその順の繰り返しとし、第２行目で第２
のスイッチング素子、第３のスイッチング素子および第
１のスイッチング素子の順またはその順の繰り返しと
し、第３行目で第３のスイッチング素子、第１のスイッ
チング素子および第２のスイッチング素子の順またはそ
の順の繰り返しとし、行方向に沿っては、前記列方向と
同一パターンとなしてある、あるいは４種類以上のスイ
ッチング素子を形成する場合には、上記と同様の条件の
配列のパターンとなしてあることを特徴とする請求項１
に記載のマトリックス状表示素子。4. Two types of switching elements, a first switching element having a first electrical characteristic and a second switching element having a second electrical characteristic, as a switching element for driving a pixel, or Two or more kinds of switching elements are formed, and when two kinds of switching elements are formed, the first switching element, the second switching element, and the second switching element are formed in the first row along the column direction. Switching elements in the order or repeated in that order, the second switching element, the first switching element and the second switching element in order or repeated in the second row, and the second in the third row. Switching element, the second switching element and the first switching element in this order or repeated in that order, and in the row direction, Direction or the same pattern, or when forming three types of switching elements,
Along the column direction, the first switching element, the second switching element, and the third switching element are arranged in this order in the first row or repeated in that order, and the second switching element is arranged in the second row.
Of the third switching element, the third switching element, and the first switching element, or the order thereof is repeated, and in the third row, the third switching element, the first switching element, and the second switching element, or the order thereof. The same pattern as that in the column direction is provided along the row direction, or when four or more kinds of switching elements are formed, the pattern is arranged under the same conditions as described above. Claim 1 characterized by the above.
The matrix-shaped display device described in 1.
イン間長さＬとそれに直交する方向の長さＷとの比Ｗ／
Ｌの大きい第１のトランジスタであり、第２のスイッチ
ング素子がＷ／Ｌの小さい第２のトランジスタであり、
あるいは第３のスイッチング素子がＷ／Ｌのさらに小さ
い第３以上のトランジスタであり、前記第１のトランジ
スタと第２のトランジスタとを、あるいは前記第１ない
し第３以上のトランジスタを、２次元的変形千鳥足状に
配列してあることを特徴とする請求項４に記載のマトリ
ックス状表示素子。5. A ratio W / of a length L between a source and a drain of the first switching element and a length W in a direction orthogonal to the source / drain.
A first transistor having a large L, a second switching element is a second transistor having a small W / L,
Alternatively, the third switching element is a third or more transistor having a smaller W / L, and the first transistor and the second transistor or the first to third or more transistors are two-dimensionally modified. The matrix display device according to claim 4, wherein the display devices are arranged in a staggered pattern.
と各画素を駆動するために２次元マトリックス状に配列
された三端子以上のスイッチング素子とを備え、同一基
板上で複数のエリアに分けて形成したパターンどうしを
つないで作製される表示素子であって、この表示素子を
作製する工程に用いるパターン形成装置のアライメント
精度のばらつき、あるいはパターン形状のばらつきが隣
接エリアの境界線で隣り合うスイッチング素子間で電気
特性の変化を与える場合において、各エリアでの複数の
スイッチング素子の電気特性は同一となし、隣接エリア
間の境界線を２次元的にランダムな折れ線状に形成する
ことを特徴とするマトリックス状表示素子。6. The display device comprises pixels arranged in a two-dimensional matrix and switching elements having three or more terminals arranged in a two-dimensional matrix for driving each pixel and divided into a plurality of areas on the same substrate. A display element manufactured by connecting formed patterns, wherein a variation in alignment accuracy of a pattern forming device used in a process of manufacturing the display element or a variation in pattern shape is adjacent to each other at a boundary line between adjacent areas. In the case where the electric characteristics are changed between the areas, the electric characteristics of the plurality of switching elements in each area are not the same, and the boundary line between the adjacent areas is formed in a two-dimensional random polygonal line shape. Matrix display device.
以上あり、少なくとも２工程での隣接エリア間の境界線
がともに２次元的にランダムな折れ線状でかつ全部もし
くは大部分において平面的に重なっていないことを特徴
とする請求項６に記載のマトリックス状表示素子。7. The step of forming adjacent areas includes two or more steps, and the boundary lines between the adjacent areas in at least two steps are two-dimensionally random polygonal lines and are planarly overlapped in all or most of them. The matrix-shaped display device according to claim 6, which is not provided.
あり、隣接エリア間の境界線を折れ線状にする工程がゲ
ート配線の形成工程とソース配線の形成工程とであるこ
とを特徴とする請求項６または請求項７に記載のマトリ
ックス状表示素子。8. The method according to claim 6, wherein the switching element is a thin film transistor, and the step of forming a boundary line between adjacent areas into a polygonal line is a step of forming a gate wiring and a step of forming a source wiring. 7. The matrix display device according to 7.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14274696A JP3211055B2 (en) | 1996-06-05 | 1996-06-05 | Matrix display element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14274696A JP3211055B2 (en) | 1996-06-05 | 1996-06-05 | Matrix display element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09325362A true JPH09325362A (en) | 1997-12-16 |
| JP3211055B2 JP3211055B2 (en) | 2001-09-25 |
Family
ID=15322620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14274696A Expired - Fee Related JP3211055B2 (en) | 1996-06-05 | 1996-06-05 | Matrix display element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3211055B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004213027A (en) * | 2003-01-08 | 2004-07-29 | Samsung Electronics Co Ltd | Polycrystalline silicon thin film transistor display panel and its manufacturing method |
| CN103969875A (en) * | 2014-05-04 | 2014-08-06 | 京东方科技集团股份有限公司 | Display substrate, manufacturing method of display substrate, mask plate and mask plate set |
-
1996
- 1996-06-05 JP JP14274696A patent/JP3211055B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004213027A (en) * | 2003-01-08 | 2004-07-29 | Samsung Electronics Co Ltd | Polycrystalline silicon thin film transistor display panel and its manufacturing method |
| JP4636487B2 (en) * | 2003-01-08 | 2011-02-23 | サムスン エレクトロニクス カンパニー リミテッド | Method for manufacturing thin film transistor array panel |
| CN103969875A (en) * | 2014-05-04 | 2014-08-06 | 京东方科技集团股份有限公司 | Display substrate, manufacturing method of display substrate, mask plate and mask plate set |
| US9391100B2 (en) | 2014-05-04 | 2016-07-12 | Boe Technology Group Co., Ltd. | Display substrate and fabricating method thereof, mask plate, and mask plate group |
| US9620537B2 (en) | 2014-05-04 | 2017-04-11 | Boe Technology Group Co., Ltd. | Display substrate and fabricating method thereof, mask plate, and mask plate group |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3211055B2 (en) | 2001-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI386882B (en) | Liquid crystal display panel, method for driving the same, and liquid crystal display apparatus using the same | |
| CN101424850B (en) | Display device, driving method thereof, terminal device, and display panel | |
| JP5089733B2 (en) | LCD display | |
| JP6053278B2 (en) | Two-screen display device | |
| US8035596B2 (en) | Liquid crystal display device | |
| EP2395391A1 (en) | Image display device and a driving method thereof | |
| JPS63274985A (en) | Thin film transistor array | |
| US8471992B2 (en) | Liquid crystal display device and method for manufacturing the same | |
| US20070188432A1 (en) | Method and apparatus of driving liquid crystal display device | |
| CN106997128A (en) | Substrate and display device | |
| JP3379491B2 (en) | Liquid crystal display | |
| JP2009037220A (en) | Liquid crystal display device | |
| JP3971222B2 (en) | Liquid crystal display | |
| JPH11119254A (en) | Reflection type liquid crystal display device | |
| JP5299407B2 (en) | Liquid crystal display | |
| US7116303B2 (en) | Apparatus and method of driving liquid crystal display device | |
| KR101946927B1 (en) | Array substrate for lcd and fabricating method of the same | |
| JP3298109B2 (en) | Active matrix substrate and color liquid crystal display | |
| JP3211055B2 (en) | Matrix display element | |
| JP3969163B2 (en) | Reflective liquid crystal display | |
| JP3063732B2 (en) | Liquid crystal display device and driving method thereof | |
| JPH08240811A (en) | Thin-film transistor panel | |
| JPH09139286A (en) | Display device | |
| JP4357613B2 (en) | LCD with integrated driver | |
| JP2006010980A (en) | Display device and its image display method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080719 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090719 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090719 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100719 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100719 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110719 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120719 Year of fee payment: 11 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120719 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120719 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130719 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |