JPH09321810A - Serial data communication system - Google Patents
Serial data communication systemInfo
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- JPH09321810A JPH09321810A JP13330996A JP13330996A JPH09321810A JP H09321810 A JPH09321810 A JP H09321810A JP 13330996 A JP13330996 A JP 13330996A JP 13330996 A JP13330996 A JP 13330996A JP H09321810 A JPH09321810 A JP H09321810A
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、時分割したシリア
ル信号によってデータの送信を行うようにしたシリアル
データ通信方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a serial data communication system in which data is transmitted by a time-division serial signal.
【０００２】[0002]
【発明が解決しようとする課題】シリアルデータ通信に
おいて、例えばデータ値を信号のパルス長に変換して送
信するパルス長可変方式（ＰＷＭ方式）を採用した場
合、１回の送信により伝送可能なデータの種類は、その
送信データの１フレーム長と、受信側のサンプリングレ
ートによる制約を受けることになり、また、例えば８ビ
ットデータの調歩同期式通信を行う場合には、１回の送
信により伝送可能なデータは２５６種類に限定されるこ
とになる。In serial data communication, for example, when a pulse length variable system (PWM system) for converting a data value into a pulse length of a signal and transmitting the signal is adopted, data that can be transmitted by one transmission is transmitted. Types are limited by the frame length of the transmitted data and the sampling rate of the receiving side. For example, when performing asynchronous communication of 8-bit data, it can be transmitted by one transmission. This data will be limited to 256 types.
【０００３】この場合、パルス長可変方式において、１
回の送信により伝送可能なデータ種類を増やすために
は、１フレーム長を長くすることが考えられるが、これ
では通信遅れが大きくなるという新たな問題が発生する
ことになる。また、受信側のサンプリングレートを早く
することにより、データの種類を増やすことも考えられ
る。しかしながら、受信側には、その受信動作制御用の
プログラム中に基本的な割り込み処理ルーチンが存在す
るのが通常であるため、上記のようなサンプリングレー
トの短縮には自ずと制約が多くなるものであり、実用的
でないという問題点がある。In this case, in the pulse length variable system, 1
In order to increase the number of types of data that can be transmitted by one transmission, it is conceivable to increase the length of one frame, but this causes a new problem that the communication delay increases. It is also possible to increase the data types by increasing the sampling rate on the receiving side. However, on the receiving side, since a basic interrupt processing routine usually exists in the program for controlling the receiving operation, the above-mentioned shortening of the sampling rate naturally has many restrictions. However, there is a problem that it is not practical.
【０００４】８ビットデータの調歩同期式通信におい
て、１回の送信により伝送可能なデータ種類を増やす場
合には、データのビット数を増やせば良いが、これでは
受信側のデータ処理の手順が面倒になることが避けられ
ず、実用的ではない。In the asynchronous communication of 8-bit data, if the number of types of data that can be transmitted by one transmission is increased, the number of bits of data may be increased, but this makes the procedure of data processing on the receiving side troublesome. It is unavoidable that it becomes impractical.
【０００５】本発明は上記のような事情に鑑みてなされ
たものであり、その目的は、１回の送信により伝送可能
なデータ種類を、送信データのフレーム長に影響を与え
たり、或いは受信側でのサンプリングレートの変更やデ
ータ処理のための手順の煩雑化を招くことなく増加させ
得るようになるシリアルデータ通信方式を提供すること
にある。The present invention has been made in view of the above circumstances, and an object of the present invention is to influence the type of data that can be transmitted by one transmission to affect the frame length of transmission data or to the receiving side. (EN) Provided is a serial data communication system which can be increased without changing the sampling rate and complicating the procedure for data processing.
【０００６】[0006]
【課題を解決するための手段】請求項１記載の発明で
は、送信装置側から信号ラインに対して、少なくとも３
段階のレベルに設定された第１の電圧信号、第２の電圧
信号及び第３の電圧信号を、出力インタフェース回路を
通じて選択的に出力できる。このように信号ラインに電
圧信号が出力された場合、受信装置側の入力インタフェ
ース回路は、当該電圧信号のレベルを弁別して二値信号
に変換するようになる。具体的には、信号ラインに対し
て、第１の電圧信号が出力された状態と第２の電圧信号
が出力された状態とが反復された場合には、第１信号弁
別手段からその反復モードに応じた二値信号が出力さ
れ、信号ラインに対して、第１の電圧信号が出力された
状態と第３の電圧信号が出力された状態とが反復された
場合には、第２信号弁別手段からその反復モードに応じ
た二値信号が出力されることになる。According to a first aspect of the invention, at least 3 signal lines are provided from the transmitter side to the signal line.
The first voltage signal, the second voltage signal, and the third voltage signal that are set to the stepped level can be selectively output through the output interface circuit. When the voltage signal is output to the signal line in this way, the input interface circuit on the receiving device side discriminates the level of the voltage signal and converts it into a binary signal. Specifically, when the state in which the first voltage signal is output and the state in which the second voltage signal is output are repeated with respect to the signal line, the repeating mode is set by the first signal discriminating means. When the binary signal corresponding to the signal is output and the state in which the first voltage signal is output and the state in which the third voltage signal is output are repeated for the signal line, the second signal discrimination is performed. The means outputs a binary signal corresponding to the repetition mode.
【０００７】つまり、送信装置側から信号ラインに対し
て、第１の電圧信号及び第２の電圧信号を交互に送信し
た状態と、第１の電圧信号及び第３の電圧信号を交互に
送信した状態との相違を、受信装置側で認識できるもの
であり、結果的に、１回の送信により伝送可能なデータ
の種類が増えることになる。この場合、送信するデータ
の１フレーム長やビット数を増やしたり、受信側のサン
プリングレートを高めたりする必要がなくなるから、従
来構成のような問題点を招く虞がなくなるものである。That is, a state in which the first voltage signal and the second voltage signal are alternately transmitted and a state in which the first voltage signal and the third voltage signal are alternately transmitted from the transmitter side to the signal line The difference from the state can be recognized on the receiving device side, and as a result, the number of types of data that can be transmitted by one transmission increases. In this case, there is no need to increase the length of one frame or the number of bits of the data to be transmitted or to increase the sampling rate on the receiving side, so that there is no risk of causing the problems of the conventional configuration.
【０００８】請求項２記載の発明では、電源端子の出力
電圧を分圧するための第１の抵抗及び第２の抵抗を有し
た分圧回路による分圧電圧を、常時において信号ライン
に対し第２の電圧として印加しておくことができる。According to the second aspect of the present invention, the divided voltage by the voltage dividing circuit having the first resistance and the second resistance for dividing the output voltage of the power supply terminal is constantly applied to the signal line by the second voltage. Can be applied as the voltage of.
【０００９】出力インタフェース回路内の第１のスイッ
チング素子がオンされた状態では、第３の抵抗が前記分
圧回路内の第１の抵抗と並列に接続されて、信号ライン
に対し前記第１の電圧信号とレベルが異なる第１の電圧
信号が印加されるようになる。また、出力インタフェー
ス回路内の第２のスイッチング素子がオンされた状態で
は、分圧回路内の第２の抵抗の両端が短絡されて、信号
ラインに対し前記第１の電圧信号及び第２の電圧信号と
レベルが異なる第３の電圧信号が印加されるようにな
る。In a state in which the first switching element in the output interface circuit is turned on, the third resistor is connected in parallel with the first resistor in the voltage dividing circuit, and the first resistor is connected to the signal line. The first voltage signal having a level different from that of the voltage signal is applied. Further, when the second switching element in the output interface circuit is turned on, both ends of the second resistor in the voltage dividing circuit are short-circuited, and the first voltage signal and the second voltage are supplied to the signal line. The third voltage signal having a level different from that of the signal is applied.
【００１０】従って、送信装置側において、上述のよう
なデータ送信に必要な制御、つまり、第１のスイッチン
グ素子及び第２のスイッチング素子を選択的にオンオフ
させることにより、信号ラインに対して、第１の電圧信
号及び第２の電圧信号を交互に送信した状態と、第１の
電圧信号及び第３の電圧信号を交互に送信した状態とに
切り換えるという制御を容易に行い得るようになる。Therefore, on the side of the transmitter, the control necessary for the above-mentioned data transmission, that is, by selectively turning on and off the first switching element and the second switching element, The control of switching between the state in which the first voltage signal and the second voltage signal are alternately transmitted and the state in which the first voltage signal and the third voltage signal are alternately transmitted can be easily performed.
【００１１】[0011]
【発明の実施の形態】以下、本発明の一実施例について
図面を参照しながら説明する。図１には本発明によるシ
リアルデータ通信方式を採用したデータ伝送システムの
電気的な構成例が示されている。この図１に示すシステ
ムでは、送信装置を構成するＥＣＵ１００から受信装置
を構成するＥＣＵ２００へ信号ライン３を通じてデジタ
ルデータを送信する構成となっている。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows an electrical configuration example of a data transmission system adopting a serial data communication system according to the present invention. The system shown in FIG. 1 is configured to transmit digital data from the ECU 100, which constitutes the transmitter, to the ECU 200, which constitutes the receiver, through the signal line 3.
【００１２】送信側のＥＣＵ１００には、図示しない操
作部から入力される操作信号の処理や信号ライン３を通
じた送信制御などを行うためのＭＰＵ１０１が設けられ
る。また、受信側のＥＣＵ２００には、信号ライン３を
通じた受信制御や図示しない負荷の制御などを行うため
のＭＰＵ２０１が設けられている。この場合、上記ＭＰ
Ｕ１０１及び２０１は、基準電位レベルを得るためのグ
ランド電位ライン４を介して互いに接続されている。The transmission side ECU 100 is provided with an MPU 101 for processing an operation signal input from an operation section (not shown) and controlling transmission through the signal line 3. Further, the receiving ECU 200 is provided with an MPU 201 for performing reception control through the signal line 3 and control of a load (not shown). In this case, the MP
U101 and 201 are connected to each other via the ground potential line 4 for obtaining the reference potential level.
【００１３】送信側のＥＣＵ１００には、信号ライン３
にデジタルデータを送り出すための出力インタフェース
回路１０２が設けられている。この出力インタフェース
回路１０２は、ｐｎｐ形のトランジスタ１０３（本発明
でいう第１のスイッチング素子に相当）及びｎｐｎ形の
トランジスタ１０４（本発明でいう第２のスイッチング
素子に相当）を備えており、トランジスタ１０３のベー
スは、ＭＰＵ１０１の出力ポートＱ１に抵抗１０５を介
して接続され、トランジスタ１０４のベースは、ＭＰＵ
１０１の出力ポートＱ２に抵抗１０６を介して接続され
ている。尚、上記トランジスタ１０３及び１０４のベー
ス・エミッタ間には、ベースバイアス抵抗１０７及び１
０８がそれぞれ接続される。The signal line 3 is connected to the ECU 100 on the transmission side.
An output interface circuit 102 for transmitting digital data to the digital camera is provided. The output interface circuit 102 includes a pnp-type transistor 103 (corresponding to the first switching element in the present invention) and an npn-type transistor 104 (corresponding to the second switching element in the present invention). The base of 103 is connected to the output port Q1 of the MPU 101 via the resistor 105, and the base of the transistor 104 is MPU.
The output port Q2 of 101 is connected via a resistor 106. The base bias resistors 107 and 1 are provided between the base and emitter of the transistors 103 and 104.
08 are respectively connected.
【００１４】また、上記出力インタフェース回路１０２
にあっては、電源端子＋Ｖccと前記グランド電位ライン
４との間に、前記トランジスタ１０３のエミッタ・コレ
クタ間、分圧用抵抗１０９（本発明でいう第３の抵抗に
相当）及び１１０（本発明でいう第２の抵抗に相当）が
直列に接続されると共に、それら分圧用抵抗１０９及び
１１０の共通接続点が信号ライン３に接続される。さら
に、グランド電位ライン４側の分圧用抵抗１１０と並列
に、前記トランジスタ１０４のコレクタ・エミッタ間が
接続される。The output interface circuit 102 is also provided.
In this case, between the power supply terminal + Vcc and the ground potential line 4, between the emitter and collector of the transistor 103, the voltage dividing resistor 109 (corresponding to the third resistor in the present invention) and 110 (in the present invention). The so-called second resistor) is connected in series, and the common connection point of the voltage dividing resistors 109 and 110 is connected to the signal line 3. Further, the collector-emitter of the transistor 104 is connected in parallel with the voltage dividing resistor 110 on the ground potential line 4 side.
【００１５】一方、受信側のＥＣＵ２００には、信号ラ
イン３に送り出されたデジタルデータを受信するための
入力インタフェース回路２０２が設けられている。この
入力インタフェース回路２０２は、それぞれ帰還抵抗２
０３ａ及び２０４ａにより適度なヒステリシスが付与さ
れたコンパレータ２０３及び２０４（それぞれ本発明で
いう第１信号弁別手段及び第２信号弁別手段に相当）を
備えており、これらコンパレータ２０３及び２０４の出
力端子は、ＭＰＵ２０１の入力ポートＰ１及びＰ２にそ
れぞれ接続されている。On the other hand, the receiving ECU 200 is provided with an input interface circuit 202 for receiving the digital data sent to the signal line 3. The input interface circuit 202 includes feedback resistors 2
The comparators 203 and 204 (corresponding to the first signal discriminating means and the second signal discriminating means in the present invention, respectively) to which appropriate hysteresis is given by 03a and 204a are provided, and the output terminals of these comparators 203 and 204 are They are connected to the input ports P1 and P2 of the MPU 201, respectively.
【００１６】また、上記入力インタフェース回路２０２
には、コンパレータ２０３及び２０４の各非反転入力端
子（＋）に対して互いに異なるレベルの基準電圧を与え
るための基準電圧発生回路２０５が設けられている。こ
の基準電圧発生回路２０５は、電源端子＋Ｖccとグラン
ド電源ラインとの間に抵抗２０５ａ、２０５ｂ及び２０
５ｃを直列に接続した構成となっている。本実施例で
は、コンパレータ２０３の非反転入力端子（＋）に対し
て例えば３．７５Ｖの基準電圧Ｖref1が与えられ、コン
パレータ２０４の非反転入力端子（＋）に対して例えば
１．２５Ｖの基準電圧Ｖref2が与えられるように設定し
ている。The input interface circuit 202 is also provided.
Is provided with a reference voltage generation circuit 205 for applying reference voltages of different levels to the respective non-inverting input terminals (+) of the comparators 203 and 204. This reference voltage generating circuit 205 includes resistors 205a, 205b and 20 between a power supply terminal + Vcc and a ground power supply line.
5c is connected in series. In this embodiment, a reference voltage Vref1 of, for example, 3.75V is applied to the non-inverting input terminal (+) of the comparator 203, and a reference voltage of, for example, 1.25V is applied to the non-inverting input terminal (+) of the comparator 204. It is set so that Vref2 is given.
【００１７】さらに、入力インタフェース回路２０２に
あっては、電源端子＋Ｖccと信号ライン３との間にプル
アップ抵抗２０６（本発明でいう第１の抵抗に相当）が
接続されると共に、その信号ライン３が入力抵抗２０７
を介してコンパレータ２０３及び２０４の各反転入力端
子（−）に接続されている。尚、上記プルアップ抵抗２
０６及び前記分圧用抵抗１１０によって本発明でいう分
圧回路５００が構成されるものである。Further, in the input interface circuit 202, a pull-up resistor 206 (corresponding to the first resistor in the present invention) is connected between the power supply terminal + Vcc and the signal line 3 and the signal line thereof is connected. 3 is the input resistance 207
Is connected to each inverting input terminal (−) of the comparators 203 and 204 via. The pull-up resistor 2
The voltage dividing circuit 500 according to the present invention is configured by 06 and the voltage dividing resistor 110.
【００１８】上記のような構成の出力インタフェース回
路１０２が設けられ、且つ入力インタフェース回路２０
２側に、出力インタフェース回路１０２内の分圧用抵抗
１１０とで分圧回路５００を構成するプルアップ抵抗２
０６が設けられた結果、出力インタフェース回路１０２
から信号ライン３に対して、内部のトランジスタ１０３
及び１０４のオンオフ状態に応じて以下〜に示すよ
うな３段階の電圧信号を選択的に出力できるものであ
る。但し、トランジスタ１０３及び１０４のコレクタ・
エミッタ間飽和電圧は無視する。The output interface circuit 102 having the above configuration is provided, and the input interface circuit 20 is provided.
The pull-up resistor 2 that forms the voltage dividing circuit 500 with the voltage dividing resistor 110 in the output interface circuit 102 on the second side.
As a result of the provision of 06, the output interface circuit 102
From the signal line 3 to the internal transistor 103
According to the ON / OFF state of the switch 104 and the switch 104, it is possible to selectively output the following three-stage voltage signals. However, the collectors of the transistors 103 and 104
Ignore the emitter saturation voltage.
【００１９】…トランジスタ１０４がオンされた状態
では、当該トランジスタ１０４が、分圧回路５００内の
分圧用抵抗１１０の両端を短絡するため、信号ライン３
にグランド電位レベルの第３の電圧信号δv3が出力され
る（トランジスタ１０３のオンオフ状態とは無関係）。When the transistor 104 is turned on, the transistor 104 short-circuits both ends of the voltage dividing resistor 110 in the voltage dividing circuit 500, so that the signal line 3
A third voltage signal δv3 at the ground potential level is output to (independent of the on / off state of the transistor 103).
【００２０】…トランジスタ１０４がオフされ、且つ
トランジスタ１０３がオンされた状態では、当該トラン
ジスタ１０３が、分圧用抵抗１０９を分圧回路５００内
の分圧用抵抗２０６と並列に接続するため、信号ライン
３に対し、抵抗１０９及び２０６の並列回路と抵抗１１
０とにより分圧された比較高いレベルの第１の電圧信号
δv1が出力される。本実施例では、この第１の電圧信号
δv1のレベルが５Ｖとなるように設定している。When the transistor 104 is turned off and the transistor 103 is turned on, the transistor 103 connects the voltage dividing resistor 109 in parallel with the voltage dividing resistor 206 in the voltage dividing circuit 500, so that the signal line 3 In contrast, the parallel circuit of the resistors 109 and 206 and the resistor 11
A relatively high level first voltage signal δv1 divided by 0 is output. In this embodiment, the level of the first voltage signal δv1 is set to 5V.
【００２１】…トランジスタ１０３及び１０４が双方
ともオフされた状態では、信号ライン３に対し、プルア
ップ抵抗２０６と分圧用抵抗１１０とにより分圧された
比較低いレベルの第２の電圧信号δv2が出力される。本
実施例では、この第２の電圧信号δv2のレベルが２．５
Ｖとなるように設定している。When both the transistors 103 and 104 are turned off, the second low-level second voltage signal δv2, which is divided by the pull-up resistor 206 and the voltage dividing resistor 110, is output to the signal line 3. To be done. In this embodiment, the level of this second voltage signal δv2 is 2.5.
It is set to V.
【００２２】この場合、前述の説明によって明らかなよ
うに、入力インタフェース回路２０２内のコンパレータ
２０３及び２０４は、反転入力端子（−）に与えられる
信号ライン３の電圧信号と、非反転入力端子（＋）にそ
れぞれに与えられる基準電圧Ｖref1（＝３．７５Ｖ）及
びＶref2（＝１．２５Ｖ）とを比較する構成となってい
る。In this case, as is apparent from the above description, the comparators 203 and 204 in the input interface circuit 202 have the voltage signal of the signal line 3 applied to the inverting input terminal (-) and the non-inverting input terminal (+). ) Is compared with the reference voltages Vref1 (= 3.75V) and Vref2 (= 1.25V) given to each of the above.
【００２３】従って、信号ライン３に第３の電圧信号δ
v3（グランド電位レベル）が出力された状態（の状
態）では、コンパレータ２０３及び２０４の双方から
「Ｈ」レベル信号が出力される。また、信号ライン３に
第１の電圧信号δv1（５Ｖ）が出力された状態（の状
態）では、コンパレータ２０３及び２０４の双方から
「Ｌ」レベル信号が出力される。さらに、信号ライン３
に第２の電圧信号δv2（２．５Ｖ）が出力された状態
（の状態）では、コンパレータ２０３から「Ｈ」レベ
ル信号が出力されると共に、コンパレータ２０４から
「Ｌ」レベル信号が出力される。Therefore, the third voltage signal δ is applied to the signal line 3.
In the state (the state) in which v3 (ground potential level) is output, both the comparators 203 and 204 output the “H” level signal. Further, in the state (the state) in which the first voltage signal δv1 (5V) is output to the signal line 3, both the comparators 203 and 204 output the “L” level signal. In addition, signal line 3
In the state (the state) in which the second voltage signal δv2 (2.5V) is output to, the comparator 203 outputs the “H” level signal and the comparator 204 outputs the “L” level signal.
【００２４】これにより、コンパレータ２０３は、信号
ライン３を通じて第１の電圧信号δv1が入力された状態
と第２の電圧信号δv2が入力された状態とで異なる論理
レベルとなる二値信号を発生できる構成となっている。
また、コンパレータ２０４は、信号ライン３を通じて第
１の電圧信号δv1が入力された状態と第３の電圧信号δ
v3が入力された状態とで異なる論理レベルとなる二値信
号を発生できる構成となっている。As a result, the comparator 203 can generate a binary signal having a different logic level depending on whether the first voltage signal δv1 is input through the signal line 3 or the second voltage signal δv2 is input. It is composed.
In addition, the comparator 204 receives the state in which the first voltage signal δv1 is input through the signal line 3 and the third voltage signal δ
It is configured to generate a binary signal that has a different logic level when v3 is input.
【００２５】上記のようなコンパレータ２０３及び２０
４の出力は、それぞれＭＰＵ２０１の入力ポートＰ１及
びＰ２に入力されるようになっており、当該ＭＰＵ２０
１にあっては、上記のような入力信号に基づいて信号ラ
イン３を通じて送信されてくる電圧信号のレベルを３段
階に判定すると共に、その判定結果に基づいて上述した
二値信号（第１の電圧信号δv1が「マーク」、第２の電
圧信号δv2が「スペース」のものと、第１の電圧信号δ
v1が「マーク」、第３の電圧信号δv3が「スペース」の
もの）の種類を識別できる構成となっている。Comparators 203 and 20 as described above
4 are input to the input ports P1 and P2 of the MPU 201, respectively.
In No. 1, the level of the voltage signal transmitted through the signal line 3 is determined in three stages based on the input signal as described above, and based on the determination result, the above-mentioned binary signal (first The voltage signal δv1 is “mark”, the second voltage signal δv2 is “space”, and the first voltage signal δ
v1 is a “mark”, and the third voltage signal δv3 is a “space”).
【００２６】ここで、ＥＣＵ１００及び２００間で、デ
ータ値を信号のパルス長に変換して送信するパルス長可
変方式（ＰＷＭ方式）によるデータ通信を行う場合の例
について説明する。Here, an example will be described in which data communication is performed between the ECUs 100 and 200 by a pulse length variable system (PWM system) in which a data value is converted into a pulse length of a signal and transmitted.
【００２７】即ち、例えば１フレーム４０ｍｓのパルス
長可変方式の信号を送信する場合には、図２（ａ）に示
すように、マーク状態から立ち下がるパルス幅ΔＴ（例
えば１０ｍｓ、２０ｍｓ、３０ｍｓの何れか）をデータ
値とした各パルス信号を、それぞれ二値信号より成るデ
ータＡ、Ｂ、Ｃとして信号ライン３を通じて送信するこ
とになる。That is, for example, when transmitting a signal of a variable pulse length system of 40 ms per frame, as shown in FIG. 2A, the pulse width ΔT (for example, 10 ms, 20 ms, or 30 ms) which falls from the mark state. Each pulse signal whose data value is (?) Is transmitted through the signal line 3 as data A, B, and C each of which is a binary signal.
【００２８】この場合、送信可能なデータの種類を例え
ば２倍に増やすためには、全体のフレーム長を２倍にす
れば良いが、これでは通信遅れが大きくなるため実用的
ではない。また、受信側ＥＣＵ２００における入力信号
のサンプリングレートを早くすることにより、送信デー
タの最小パルス幅を１／２に縮小することによっても対
応可能である。しかしながら、受信側ＥＣＵ２００のＭ
ＰＵ２０１には、その制御プログラム中に基本的な割り
込み処理ルーチンが数多く存在するのが通常であるた
め、上記のようなサンプリングレートの短縮には自ずと
制約が出てくるものであり、結果的に実用的でないとい
う問題点がある。In this case, the total frame length may be doubled in order to double the number of types of data that can be transmitted, but this is not practical because the communication delay increases. Further, by increasing the sampling rate of the input signal in the receiving ECU 200, the minimum pulse width of the transmission data can be reduced to ½. However, M of the receiving ECU 200
Since the PU 201 usually has a large number of basic interrupt processing routines in its control program, the above-mentioned reduction of the sampling rate is naturally constrained, resulting in practical application. There is a problem that it is not appropriate.
【００２９】これに対して、本実施例では、図２
（ｂ）、（ｃ）に示すように、ＥＣＵ１００側から、出
力インタフェース回路１０２内のトランジスタ１０３、
１０４の選択的なオンオフ状態に応じて、それぞれ識別
可能な異なる二値信号より成る２種類ずつのデータＡ′
及びＡ″、Ｂ′及びＢ″、Ｃ′及びＣ″を送信できると
共に、ＥＣＵ２００側において斯様に送信されたデータ
の論理レベルを入力インタフェース回路２０２を通じて
識別できるようになる。On the other hand, in this embodiment, as shown in FIG.
As shown in (b) and (c), from the ECU 100 side, the transistor 103 in the output interface circuit 102,
Two types of data A ′ composed of different binary signals that can be respectively identified according to the selective on / off state of 104.
And A ″, B ′ and B ″, C ′ and C ″ can be transmitted, and the logic level of the data thus transmitted can be identified on the ECU 200 side through the input interface circuit 202.
【００３０】但し、図２（ｂ）、（ｃ）では、トランジ
スタ１０３、１０４のオン及びオフ状態をそれぞれＯ
Ｎ、ＯＦＦで示し、ＭＰＵ２０１の入力端子Ｐ１及びＰ
２に与えられる二値信号のレベルを、「Ｈ」レベル信号
に対応した「１」及び「Ｌ」レベル信号に対応した
「０」で表現している。However, in FIGS. 2B and 2C, the ON and OFF states of the transistors 103 and 104 are respectively set to O.
Shown by N and OFF, input terminals P1 and P of MPU201
The level of the binary signal given to 2 is represented by "1" corresponding to the "H" level signal and "0" corresponding to the "L" level signal.
【００３１】従って、本実施例によれば、送信データの
フレーム長を長くしたり、或いは受信側ＥＣＵ２００に
おける入力信号のサンプリングレートを早くすることな
く送信可能なデータの種類を増やし得るものであり、実
用上においてきわめて有益になるものである。Therefore, according to the present embodiment, it is possible to increase the frame length of the transmission data or increase the types of data that can be transmitted without increasing the sampling rate of the input signal in the receiving ECU 200. It is extremely useful in practical use.
【００３２】また、ＥＣＵ１００及び２００間で例えば
調歩同期式によるデータ通信を行う場合、従来構成で
は、送信データが８ビットの場合で２５６種類のデータ
しか送信できないものであるが、本実施例ではデータの
論理レベルを２段階に切り換えた状態で送信できるか
ら、結果的に５１２種類のデータを送信できることにな
り、受信側では８ビット処理を行うだけで済むようにな
る。Further, when data communication is performed between the ECUs 100 and 200 by a start-stop synchronization method, in the conventional configuration, only 256 kinds of data can be transmitted when the transmission data is 8 bits. Since the data can be transmitted in a state in which the logical level of is switched in two steps, 512 types of data can be transmitted as a result, and the receiving side only needs to perform 8-bit processing.
【００３３】尚、本発明は上記した実施例に限定される
ものではなく、次のような変形または拡張が可能であ
る。送信側において、信号ラインに出力する電圧信号の
レベルを３段階（０Ｖ、２．５Ｖ、５Ｖ）に切り換える
構成としたが、さらに多段階に切り換える構成としても
良い。但し、この場合には、受信側にそれら電圧信号の
レベルを弁別できる信号弁別手段を追加する必要があ
る。第１及び第２の信号弁別手段をＡ−ＤコンバータＩ
Ｃを利用して構成しても良い。The present invention is not limited to the above-described embodiment, but the following modifications or expansions are possible. On the transmitting side, the level of the voltage signal output to the signal line is switched to three levels (0V, 2.5V, 5V), but it may be switched to multiple levels. However, in this case, it is necessary to add signal discriminating means capable of discriminating the levels of the voltage signals to the receiving side. The first and second signal discriminating means are connected to the AD converter I.
It may be configured by using C.
【００３４】図１の例では、トランジスタ１０３及び１
０４と抵抗１０５〜１１０とを組み合わせて出力インタ
フェース回路１０２を構成したが、抵抗とＦＥＴなどの
他の回路素子とを組み合わせて同様機能の出力インタフ
ェース回路を構成することもできる。分圧回路５００を
構成するプルアップ抵抗２０６は、出力インタフェース
回路１０２側に設ける構成とすることもできる。In the example of FIG. 1, transistors 103 and 1
Although the output interface circuit 102 is configured by combining 04 and the resistors 105 to 110, the output interface circuit having the same function can be configured by combining the resistor and another circuit element such as an FET. The pull-up resistor 206 included in the voltage dividing circuit 500 may be provided on the output interface circuit 102 side.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の一実施例を示す電気的構成図FIG. 1 is an electrical configuration diagram showing one embodiment of the present invention.
【図２】作用説明用の波形図FIG. 2 is a waveform chart for explaining the operation.
図中、３は信号ライン、１００はＥＣＵ（送信装置）、
１０１はＭＰＵ、１０２は出力インタフェース回路、１
０３はトランジスタ（第１のスイッチング素子）、１０
４はトランジスタ（第２のスイッチング素子）、１０９
は分圧用抵抗（第３の抵抗）、１１０は分圧用抵抗（第
２の抵抗）、２００はＥＣＵ（受信装置）、２０１はＭ
ＰＵ、２０２は入力インタフェース回路、２０３はコン
パレータ（第１信号弁別手段）、２０４はコンパレータ
（第２信号弁別手段）、２０５は基準電圧発生回路、２
０６はプルアップ抵抗（第１の抵抗）、５００は分圧回
路を示す。In the figure, 3 is a signal line, 100 is an ECU (transmission device),
101 is an MPU, 102 is an output interface circuit, 1
03 is a transistor (first switching element), 10
4 is a transistor (second switching element), 109
Is a resistance for voltage division (third resistance), 110 is a resistance for voltage division (second resistance), 200 is an ECU (reception device), and 201 is M.
PU, 202 is an input interface circuit, 203 is a comparator (first signal discriminating means), 204 is a comparator (second signal discriminating means), 205 is a reference voltage generating circuit, 2
Reference numeral 06 represents a pull-up resistor (first resistor), and 500 represents a voltage dividing circuit.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 5/04 Ｈ０４Ｌ 5/04 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H04L 5/04 H04L 5/04
Claims (2)
してシリアル信号を送信するためのシリアルデータ通信
方式において、 前記送信装置側に、前記信号ラインに対し少なくとも３
段階のレベルに設定された第１の電圧信号、第２の電圧
信号及び第３の電圧信号を選択的に出力可能な出力イン
タフェース回路を設け、 前記受信装置側に、前記信号ラインを通じて前記第１の
電圧信号が入力された状態と前記第２の電圧信号が入力
された状態とで異なる論理レベルとなる二値信号を発生
する第１信号弁別手段と、前記信号ラインを通じて前記
第１の電圧信号が入力された状態と前記第３の電圧信号
が入力された状態とで異なる論理レベルとなる二値信号
を発生する第２信号弁別手段とを設けたことを特徴とす
るシリアルデータ通信方式。1. A serial data communication system for transmitting a serial signal from a transmitting device to a receiving device via a signal line, wherein the transmitting device has at least 3 lines for the signal line.
An output interface circuit capable of selectively outputting the first voltage signal, the second voltage signal, and the third voltage signal set to the stepped level is provided, and the first interface is provided on the receiving device side through the signal line. First signal discriminating means for generating a binary signal having different logical levels depending on the state in which the voltage signal is input and the state in which the second voltage signal is input, and the first voltage signal through the signal line. And a second signal discriminating means for generating a binary signal having a different logic level depending on the input of the signal and the input of the third voltage signal.
１の抵抗及び第２の抵抗を有し、その分圧電圧を前記信
号ラインに前記第２の電圧信号として印加するように設
けられた分圧回路を備え、 前記出力インタフェース回路は、オン状態で第３の抵抗
を前記分圧回路内の第１の抵抗と並列に接続することに
より前記信号ラインに前記第１の電圧信号を印加する第
１のスイッチング素子と、オン状態で前記分圧回路内の
第２の抵抗の両端を短絡することにより前記信号ライン
に前記第３の電圧信号を印加する第２のスイッチング素
子とを含んだ構成とされていることを特徴とする請求項
１記載のシリアルデータ通信方式。2. A first resistor and a second resistor for dividing the output voltage of the power supply terminal, the divided voltage being provided so as to be applied to the signal line as the second voltage signal. The output interface circuit applies the first voltage signal to the signal line by connecting a third resistor in parallel with a first resistor in the voltage divider circuit in an ON state. And a second switching element for applying the third voltage signal to the signal line by short-circuiting both ends of the second resistor in the voltage dividing circuit in the ON state. The serial data communication system according to claim 1, wherein the serial data communication system is configured.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13330996A JP3541566B2 (en) | 1996-05-28 | 1996-05-28 | Serial data communication method |
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| Publication Number | Publication Date |
|---|---|
| JPH09321810A true JPH09321810A (en) | 1997-12-12 |
| JP3541566B2 JP3541566B2 (en) | 2004-07-14 |
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
| JP (1) | JP3541566B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001095519A1 (en) * | 2000-06-09 | 2001-12-13 | Mitsubishi Denki Kabushiki Kaisha | Communication system |
| US7167536B2 (en) | 2001-05-30 | 2007-01-23 | Elpida Memory, Inc. | Signal receiving circuit, semiconductor device and system |
| CN112532216A (en) * | 2020-12-04 | 2021-03-19 | 深圳佑驾创新科技有限公司 | Multi-signal processing circuit and automobile |
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1996
- 1996-05-28 JP JP13330996A patent/JP3541566B2/en not_active Expired - Fee Related
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| WO2001095519A1 (en) * | 2000-06-09 | 2001-12-13 | Mitsubishi Denki Kabushiki Kaisha | Communication system |
| US7167536B2 (en) | 2001-05-30 | 2007-01-23 | Elpida Memory, Inc. | Signal receiving circuit, semiconductor device and system |
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| Publication number | Publication date |
|---|---|
| JP3541566B2 (en) | 2004-07-14 |
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