JPH09321587A - ヒステリシス調整機能付コンパレータ及び電流検出回路 - Google Patents
ヒステリシス調整機能付コンパレータ及び電流検出回路Info
- Publication number
- JPH09321587A JPH09321587A JP8131901A JP13190196A JPH09321587A JP H09321587 A JPH09321587 A JP H09321587A JP 8131901 A JP8131901 A JP 8131901A JP 13190196 A JP13190196 A JP 13190196A JP H09321587 A JPH09321587 A JP H09321587A
- Authority
- JP
- Japan
- Prior art keywords
- current
- circuit
- voltage
- detection
- bypass
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
出抵抗のバラつきによる検出精度の低下がないヒステリ
シス機能調整付コンパレータを提供する。 【解決手段】コンパレータ3は、差動増幅回路11、電
圧増幅回路12、電力増幅回路13、バイアス電流設定
回路14、ヒステリシス電圧調整回路15とから構成さ
れる。ヒステリシス電圧設定回路15はバイパス回路1
5aとバイパス電流設定回路15bとから構成されてい
る。バイパス回路15aのうち、一方を出力側の電圧が
ハイレベルとなったときオン作動し、他方をオフさせ
る。オン作動しているバイパス回路15aは作動増幅回
路11のトランジスタQ4から流れる電流の一部をバイ
パスする。又、このバイパスされた電流は、バイパス電
流設定回路15bにより検出電圧と関連した電流と比例
する電流値となる。
Description
機能付コンパレータ及び同コンパレータを含む電流検出
回路に関するものである。
レータは例えば特開平5−167405号に提案されて
いる。このヒステリシスを可変とするコンパレータは、
入力電圧と閾値とを比較して出力端子に二値電圧を出力
させるようにされており、入力電圧に応じてヒステリシ
スを可変にするようされている。
タを適用して出力電流の検出回路を構成した場合、出力
電流を検出抵抗により電圧に変換する必要がある。
抗の絶対値のバラツキにより正確に出力電流を検出でき
ない問題が生じる。又、検出対象の出力電流、すなわ
ち、電気負荷からの出力電流は、電気負荷がPMW駆動
等によりオンオフ制御されている場合には、出力電流に
リップルが生じているため、出力電流の大小により電流
検出回路のヒステリシスを可変する機能が不可欠であ
る。すなわち、電圧ではなく電流にてヒステリシスを可
変できるヒステリシス自動調整機能付電流検出回路が必
要となってくる。
テリシスが変化するため、入力電圧に比例してヒステリ
シスを可変とするコンパレータに比し、検出抵抗のバラ
つきによる検出精度の低下がないヒステリシス調整機能
付コンパレータ及び同ヒステリシス調整機能付コンパレ
ータを使用した電流検出回路を提供することを目的とし
ている。
めに請求項1の発明は、検出電圧と、閾値電圧とを比較
して出力側に二値電圧を出力する差動回路を含むコンパ
レータにおいて、差動回路を構成するとともに前記検出
電圧と閾値電圧とにより、各々作動する差動対の各トラ
ンジスタには、前記出力側の二値電圧により互いに逆に
オン・オフ作動し、オン時に前記トランジスタから流れ
る一部の電流をバイパスする差動段電流バイパス回路
と、前記差動段電流バイパス回路に接続され、前記検出
電圧と関連した電流と比例する電流に基づいてバイパス
電流値を設定するバイパス電流設定回路とを含むヒステ
リシス電圧設定回路を接続したことを特徴とするヒステ
リシス調整機能付コンパレータをその要旨としている。
基づいて同検出抵抗に流れる検出電流に比例した電流を
流す電圧電流変換回路と、検出抵抗の検出電圧と、閾値
電圧とを比較して出力側に二値電圧を出力する差動回路
を含むコンパレータであって、差動回路を構成するとと
もに前記検出電圧と閾値電圧とにより、各々作動する差
動対の各トランジスタには、前記出力側の二値電圧によ
り互いに逆にオン・オフ作動し、オン時に前記トランジ
スタから流れる一部の電流をバイパスする差動段電流バ
イパス回路と、前記差動段電流バイパス回路に接続さ
れ、前記検出抵抗に流れる検出電流と比例した電流に基
づいてバイパス電流値を設定するバイパス電流設定回路
とを含むヒステリシス電圧設定回路を接続したコンパレ
ータとを備えた電流検出回路をその要旨としている。な
お、この発明においては、比例とは、1:1の関係も含
むものとする。
のトランジスタの差動段電流バイパス回路のうち、一方
を出力側の電圧がハイレベルとなったときオン作動し、
他方をオフさせる。ヒステリシス電圧設定回路におい
て、オン作動している差動段電流バイパス回路は、差動
対の一方のトランジスタから流れる電流の一部をバイパ
スする。又、このバイパスされた電流は、バイパス電流
設定回路により検出電圧と関連した電流と比例する電流
値となる。又、出力側の電圧がローレベルとなったと
き、一方の差動段電流バイパス回路をオフし、他方の差
動段電流バイパス回路をオン作動させる。オン作動して
いる差動段電流バイパス回路は、差動対の他方のトラン
ジスタから流れる電流の一部をバイパスする。又、この
バイパスされた電流は、バイパス電流設定回路により検
出電圧と関連した電流と比例する電流値となる。この結
果、検出電圧と関連した電流に応じたヒステリシスをも
ったコンパレータとなる。
路は、検出抵抗の検出電圧に基づいて同検出抵抗に流れ
る検出電流に比例した電流を流す。コンパレータは、ヒ
ステリシス電圧設定回路において、差動対のトランジス
タの差動段電流バイパス回路のうち、一方を出力側の電
圧がハイレベルとなったときオン作動し、他方をオフさ
せる。オン作動している差動段電流バイパス回路は、差
動対の一方のトランジスタから流れる電流の一部をバイ
パスする。又、このバイパスされた電流は、バイパス電
流設定回路により検出抵抗の検出電圧と関連した電流と
比例する電流値となる。又、出力側の電圧がローレベル
となったとき、一方の差動段電流バイパス回路をオフ
し、他方の差動段電流バイパス回路をオン作動させる。
オン作動している差動段電流バイパス回路は、差動対の
他方のトランジスタから流れる電流の一部をバイパスす
る。又、このバイパスされた電流は、バイパス電流設定
回路により検出抵抗の検出電圧と関連した電流と比例す
る電流値となる。
は、検出抵抗の検出電流に応じたヒステリシスを備える
ため、電流検出回路は検出抵抗のバラつきによる検出精
度の低下がない。
一形態を図1乃至図3及び図5に従って説明する。
る。図2はヒステリシス調整機能付コンパレータの電気
回路を示している。図3は電流検出電圧発生回路の特性
図、図5はヒステリシス調整機能付コンパレータの特性
図を示している。
〜Q5、Q9,Q18、Q19,Q21はPチャネルM
OSトランジスタにて構成され、又、トランジスタQ6
〜Q8、Q10〜Q17、Q20はNチャネルMOSト
ランジスタにて構成されている。
回路1は、電圧電流変換回路2、ヒステリシス調整機能
付コンパレータ(以下、コンパレータという)3、電流
検出電圧発生回路4、出力制御回路5等により構成さ
れ、ICチップ化されている。
電源VBBに接続され、出力制御回路5から印加される制
御信号に基づいてトランジスタQ21がオン・オフ制御
されることにより駆動される。電気負荷6の接地側端子
は検出抵抗RSを介して接地されている。前記出力制御
回路5は図示しない制御回路からの出力ON/OFF信
号に基づいて前記トランジスタQ21に制御信号を印加
する。なお、トランジスタQ21のドレイン・ソース間
には保護用のダイオードDが接続されている。
9、Q20、抵抗R1の直列回路が接続されている。前
記トランジスタQ19のゲートはドレインに接続されて
いる。前記抵抗R1は抵抗RSと同じ抵抗値とされてい
る。オペアンプ7はその非反転入力端子が前記電気負荷
6と検出抵抗RSとの接続点aに接続され、反転入力端
子は、抵抗R1とトランジスタQ20との接続点bに接
続されている。前記オペアンプ7の出力端子はトランジ
スタQ20のゲートに接続されている。オペアンプ7は
電気負荷6の駆動時に検出抵抗RSに検出電流としての
出力電流I1が流れ、検出抵抗RSによる電圧降下V1
(検出電圧)が非反転入力端子に印加されると、この印
加電圧V1と接続点bの電圧(抵抗R1による電圧降
下)とが同じとなるようにトランジスタQ20のゲート
に出力制御電圧を印加するようにされている。すなわ
ち、このオペアンプ7により、抵抗RSに流れる出力電
流I1と同じ電流値であるI2が抵抗R1に流れること
になる。
0、抵抗R1とにより電圧電流変換回路2が構成されて
いる。コンパレータ3はオペアンプにより構成され、そ
の非反転入力端子IN+は接続点aに接続され、反転入
力端子IN−は電流検出電圧発生回路4に接続されてい
る。前記電流検出電圧発生回路4は図3に示すように印
加電圧VBBが大きくなるほど反転入力端子IN−に印加
する閾値電圧としての電圧Vrefがリニアに小となる特
性を有する。又、コンパレータ3は単電源にて駆動され
ている。コンパレータ3のVR端子はトランジスタ19
のゲートに接続されている。さらに、コンパレータ3の
出力端子OUTは前記出力制御回路5に接続され、コン
パレータ3の出力制御電圧を出力制御回路5に印加す
る。出力制御回路5は出力ON/OFF信号が入力され
ているときにこの出力制御電圧のハイレベル(H)が印
加されると、出力ON/OFF信号を無効化し、トラン
ジスタQ21のオン制御を停止するようにされている。
照して説明する。コンパレータ3は、差動回路としての
差動増幅回路11、電圧増幅回路12、電力増幅回路1
3、バイアス電流設定回路14、ヒステリシス電圧調整
回路15とから構成されている。
ンジスタQ4,Q5,Q6,Q7及び定電流源となるト
ランジスタQ1とから構成されている。前記トランジス
タQ6,Q7とによりカレントミラー回路が構成され、
トランジスタQ4,Q5の定電流負荷とされている。
ンジスタQ8及び定電流源となるトランジスタQ2とか
ら構成され、差動増幅回路11からの信号を電圧増幅す
る。電力増幅回路13はトランジスタQ9,Q10とか
ら構成され、前記電圧増幅回路12からの信号を電力増
幅する。
Q11,Q12、抵抗R2及び定電流源となるトランジ
スタQ3とから構成され、このコンパレータ3のバイア
ス電流を設定している。前記Q11,Q12とによりカ
レントミラー回路が構成され、定電流負荷とされてい
る。又、前記トランジスタQ1,Q2,Q3によりカレ
ントミラー回路が構成され、それぞれ定電流源とされて
いる。
流バイパス回路(以下、バイパス回路という)15aと
バイパス電流設定回路15bとから構成されている。前
記バイパス回路15aはトランジスタQ4,Q6間の接
続点とGNDとの間に接続されたトランジスタQ13,
Q14からなる直列回路、及びトランジスタQ5,Q7
間の接続点とGNDとの間に接続されたトランジスタQ
15,Q16からなる直列回路とから構成されている。
ccとGND間に接続されたトランジスタQ18,Q17
の直列回路にて構成されている。前記Q14,Q16,
Q17とによりカレントミラー回路が構成され、定電流
負荷とされている。又、前記Q18,Q19とによりカ
レントミラー回路が構成され、定電流源とされている。
ち、トランジスタQ19とトランジスタQ18とはチャ
ネル長を異ならしめることにより、電流比がQ19:Q
18=1:X(Xは1未満の任意の値である)とされ、
残りの他の各カレントミラー回路は、それぞれ回路を構
成する各トランジスタ間の電流比が1:1とされてい
る。
タ3の作用について説明する。差動増幅回路11につい
て説明する。図2において、トランジスタQ4,Q6,
Q13に流れる電流をそれぞれIA0,IA1,IA2とし、
トランジスタQ5,Q7,Q15に流れる電流をそれぞ
れIB0,IB1,IB2とする。
路15aを備えていない場合、反転入力端子の印加電圧
V(IN-)と非反転入力端子の印加電圧V(IN+)との大
小関係により、下記の出力電圧となる。
となり、 Vout=Vcc V(IN-)>V(IN+)のときは、又はV(IN-)<V(I
N+)のとき、 Vout=(V(IN+)−V(IN-))A0+Vcc なお、A0はコンパレータ3の増幅度である。
レベル(以下、Hという)のとき、トランジスタQ13
がオン動作するとともに、トランジスタQ14がVR電
圧により、オン動作するものとする。又、このとき、ト
ランジスタQ15はトランジスタQ9,Q10のゲート
間の接続点cの電圧は「ロー」レベルとなっているた
め、トランジスタQ15はオフとなっている。この状態
では、差動増幅回路11の差動段電流バイパス回路15
aのトランジスタQ13に電流IA2が分流するため、 IA0=IA1+IA2,IB0=IB1 となる。そして、トランジスタQ6,Q7は定電流負荷
であるため、 IA1=IB1(=IB0) この結果、IA0>IB0となる。
スタQ13に流れる分流IA2のため、トランジスタQ4
に流れる電流IA0が増加するのである。従って、このト
ランジスタQ4,Q5に流れる電流IA0と電流IB0とを
バランスするためには、反転入力端子の印加電圧V(IN
-)を一定とした場合には、ヒステリシスがない場合よ
りも非反転入力端子の印加電圧V(IN+)を低くしてや
る必要がある。
13がオン状態で、IA0=IB0となったとき、すなわ
ち、Voutが0となったときの両入力端子の印加電圧の
差をVh2すると、 V(IN+)−V(IN-)=−Vh2 となり、図5に示すようになる。なお、Vh2>0であ
る。
−Vh2以下となったとき、図5に示すようにαの線に沿
ってLとなるようにコンパレータ3の出力電圧が変化す
る。又、逆に、VoutがVcc未満の「ロー」レベル(以
下、Lという)のとき、トランジスタQ13がオフ動作
するとともに、トランジスタQ16がVR電圧により、
オン動作するものとする。又、このとき、トランジスタ
Q15はトランジスタQ9,Q10のゲート間の接続点
cの電圧は「ハイ」レベルとなっているため、トランジ
スタQ15はオンとなっている。この状態では、差動増
幅回路11の差動段電流バイパス回路15aのトランジ
スタQ15に電流IB2が分流するため、 IB0=IB1+IB2,IA0=IA1 となる。そして、トランジスタQ6,Q7は定電流負荷
であるため、 IB1=IA1(=IA0) この結果、IB0>IA0となる。
スタQ15に流れる分流IB2のため、トランジスタQ5
に流れる電流IB0が増加するのである。従って、このト
ランジスタQ4,Q5に流れる電流IA0と電流IB0とを
バランスするためには、反転入力端子の印加電圧V(IN
-)を一定とした場合には、ヒステリシスがない場合よ
りも非反転入力端子の印加電圧V(IN+)を高くしてや
る必要がある。
5がオン状態で、IA0=IB0となったとき、すなわち、
Voutが0となったときの両入力端子の印加電圧の差を
Vh1すると、 V(IN+)−V(IN-)=Vh1 となり、図5に示すようになる。なお、Vh1>0であ
る。
Vh1以上となったとき、図5に示すようにβの線に沿っ
てHとなるようにコンパレータ3の出力電圧が変化す
る。なお、この実施の形態では、Q14,Q16の電流
比は1:1とされているため、Vh1=Vh2である。
はトランジスタQ19に流れる電流I2のX倍(X<
1)、すなわち、電流I1のX倍となる。その結果、電
流I1の微少な変化がX倍に縮小されることになる。そ
して、トランジスタQ14,Q16はトランジスタQ1
7とカレントミラー回路を構成しているため、トランジ
スタQ14,Q16に流れる電流はこの縮小された電流
と同じ電流値となる。このトランジスタQ14,Q16
に流れる電流値が変化すると、バイパス回路15aに流
れる電流値が変化することになる。この結果、前記Vh
1,Vh2の大きさが変わり、すなわち、出力電流I1の
変化によりコンパレータ3のヒステリシスが変化するこ
とになる。
検出回路1の作用を説明する。出力制御回路5から印加
される制御信号に基づいてトランジスタQ21がオン・
オフ制御されると、電気負荷6は駆動される。オペアン
プ7は電気負荷6から出力電流I1が流れると、検出抵
抗RSによる電圧降下V1が非反転入力端子に印加され
る。この結果、オペアンプ7はこの印加電圧V1と接続
点bの電圧(抵抗R1による電圧降下)とが同じとなる
ようにトランジスタQ20のゲートに出力制御電圧を印
加する。すなわち、このオペアンプ7により、抵抗RS
に流れる出力電流I1と同じ電流値であるI2が抵抗R
1に流れる。
N+に検出抵抗RSの電圧降下V1が印加されると、そ
の印加電圧V1(=V(IN+))と電流検出電圧発生回
路4から印加される電圧Vref(=V(IN-))と比較
し、A0(V1−Vref)+Vccの出力電圧を出力制御回路
5に印加する。
F信号が入力されているときに、この出力制御電圧がV
ccよりも高い電圧、すなわちハイ(H)レベルの電圧が
印加されると、出力ON/OFF信号を無効化し、トラ
ンジスタQ21のオン制御を停止する。又、出力制御回
路5は出力ON/OFF信号が入力されているときに、
この出力制御電圧がVccよりも低い電圧、すなわちロー
(L)レベルの電圧が印加されると、出力ON/OFF
信号Iに基づいて、トランジスタQ21をオンオフ制御
する。
によれば、トランジスタQ19とトランジスタQ18と
はチャネル長を異ならしめることにより、電流比がQ1
9:Q18=1:X(Xは1未満の任意の値である)と
した。この結果、出力電流I1が低い電流値から高い電
流値となるような、例えば低い電流値が10ミリアンペ
ア、高い電流値が10アンペアというような桁が相違す
るように絶対値が違う場合でも、その変化に追従してヒ
ステリシスを変化させることができる。
電流検出回路1は、抵抗RSを流れる出力電流I1に応
じた正確なヒステリシスをもってコンパレータ3が作動
するため、検出抵抗RS等のバラつきに左右されること
がないヒステリシス電圧を実現することができる。又、
このことにより、出力電流にノイズが重畳している場合
であっても、耐ノイズ性に優れた電流検出回路とするこ
とができる。
生回路4は、図3に示すように印加電圧VBBが大きくな
るほど反転入力端子IN−に印加する電圧Vrefがリニ
アに小となる特性を有するようにした。この結果、この
電圧を反転入力単糸に印加することにより、ICにより
消費される電力を一定にすることができる。
する電圧VBBにより出力電流I1を連続的に変化させる
場合、従来は検出抵抗RSの電圧降下(検出電圧)とそ
れに対応するヒステリシスを備えたコンパレータを数種
類用意する必要があったが、1つのコンパレータ3で電
流検出回路1を構成することが可能となる。
出力電流に応じて正確にヒステリシス幅を制御できるた
め、駆動方式により特異に発生するノイズ等も除去で
き、安定性の高い負荷駆動を行うことが可能となる。
れるものではなく、下記のように実施することも可能で
ある。 (イ)前記実施の形態では、トランジスタQ14,Q1
6との電流比が1:1となるように設定したが、他の電
流比にしてもよい。こうすることにより、図5における
Vh1とVh2との大小関係ができ、必要に応じたヒステリ
シスを得ることができる。
Q19とトランジスタQ18とはチャネル長を異ならし
めることにより、電流比がQ19:Q18=1:X(X
は1未満の任意の値である)とした。この代わりに、ト
ランジスタQ19とトランジスタQ18とのチャネル長
を同一とすることにより、電流比がQ19:Q18=
1:1としてもよい。又、微少電流を検出し、この微少
電流によってもヒステリシスを得たい場合には、Xを1
以上としてもよい。こうすることにより、微少な検出電
流I1においても、好適なヒステリシスを得ることがで
きる。
発生回路4の特性を電気負荷6に印加する電圧VBBが大
きくなれば、コンパレータ3の反転入力端子IN−に印
加する電圧Vrefを小さくなるようにしたが、図4に示
すように電気負荷6の温度Tcが大きくなればコンパレ
ータ3の反転入力端子IN−に印加する電圧Vrefを小
さくなるようにしてもよい。このようにすれば、温度が
高くなると、ノイズが重畳しやすくなるが、このノイズ
に対してもヒステリシスがあるため、問題がなくなり、
駆動時の電気負荷6の温度上昇を一定にすることができ
る。この場合でも、出力電流値I1は数10ミリアンペ
ア〜数10アンペア程度まで変化するため、誤検出を防
止することができる。
スタの構成をバイポーラトランジスタにて構成してもよ
い。この明細書中に記載された事項から特許請求の範囲
に記載された請求項以外に把握される技術的思想につい
てその効果とともに記載する。
出抵抗の電圧であり、検出電圧と関連した電流は検出抵
抗に流れる検出電流であるヒステリシス調整機能付コン
パレータ。この構成により、コンパレータは検出抵抗の
検出電圧と、検出抵抗に流れる検出電流により、ヒステ
リシス電圧を調整することができる。
流設定回路はカレントミラー回路にて構成されているヒ
ステリシス調整機能付コンパレータ。バイパス電流設定
回路がカレントミラー回路にて構成されているため、検
出抵抗に流れる電流と比例した電流を容易に得ることが
できる。
よれば、電流値によりヒステリシスが変化するため、入
力電圧に比例してヒステリシスを可変とするコンパレー
タに比し、検出抵抗のバラつきによる検出精度の低下が
ない優れた効果を奏する。
ラつきに左右されることがないヒステリシス電圧を実現
することができる。又、このことにより、出力電流にノ
イズが重畳している場合であっても、耐ノイズ性に優れ
た電流検出回路とすることができる。
の回路図。
図。
リシス調整機能付コンパレータ、4…電流検出電圧発生
回路、5…出力性回路、6…電気負荷、7…オペアン
プ、11…差動回路としての差動増幅回路、12…電圧
増幅回路、13…電力増幅回路、14…バイアス電流設
定回路、15…ヒステリシス電圧調整回路、15a…差
動段電流バイパス回路、15b…バイパス電流設定回
路、Q1〜Q21…トランジスタ、R1…抵抗、RS…
検出抵抗。
Claims (2)
- 【請求項1】 検出電圧と、閾値電圧とを比較して出力
側に二値電圧を出力する差動回路を含むコンパレータに
おいて、 差動回路を構成するとともに前記検出電圧と閾値電圧と
により、各々作動する差動対の各トランジスタには、 前記出力側の二値電圧により互いに逆にオン・オフ作動
し、オン時に前記トランジスタから流れる一部の電流を
バイパスする差動段電流バイパス回路と、前記差動段電
流バイパス回路に接続され、前記検出電圧と関連した電
流と比例する電流に基づいてバイパス電流値を設定する
バイパス電流設定回路とを含むヒステリシス電圧設定回
路を接続したことを特徴とするヒステリシス調整機能付
コンパレータ。 - 【請求項2】 検出抵抗の検出電圧に基づいて同検出抵
抗に流れる検出電流に比例した電流を流す電圧電流変換
回路と、 検出抵抗の検出電圧と、閾値電圧とを比較して出力側に
二値電圧を出力する差動回路を含むコンパレータであっ
て、差動回路を構成するとともに前記検出電圧と閾値電
圧とにより、各々作動する差動対の各トランジスタに
は、前記出力側の二値電圧により互いに逆にオン・オフ
作動し、オン時に前記トランジスタから流れる一部の電
流をバイパスする差動段電流バイパス回路と、前記差動
段電流バイパス回路に接続され、前記検出抵抗に流れる
検出電流と比例した電流に基づいてバイパス電流値を設
定するバイパス電流設定回路とを含むヒステリシス電圧
設定回路を接続したコンパレータとを備えた電流検出回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13190196A JP3385849B2 (ja) | 1996-05-27 | 1996-05-27 | ヒステリシス調整機能付コンパレータ及び電流検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13190196A JP3385849B2 (ja) | 1996-05-27 | 1996-05-27 | ヒステリシス調整機能付コンパレータ及び電流検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09321587A true JPH09321587A (ja) | 1997-12-12 |
JP3385849B2 JP3385849B2 (ja) | 2003-03-10 |
Family
ID=15068824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13190196A Expired - Fee Related JP3385849B2 (ja) | 1996-05-27 | 1996-05-27 | ヒステリシス調整機能付コンパレータ及び電流検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3385849B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006060692A (ja) * | 2004-08-23 | 2006-03-02 | Mitsumi Electric Co Ltd | コンパレータ |
JP2013236342A (ja) * | 2012-05-10 | 2013-11-21 | Lapis Semiconductor Co Ltd | ヒステリシスコンパレータ及び半導体装置 |
US11349435B1 (en) | 2021-03-03 | 2022-05-31 | Saudi Arabian Oil Company | Current-mode square wave oscillator |
US11349460B1 (en) | 2021-03-03 | 2022-05-31 | Saudi Arabian Oil Company | Current-mode Schmitt trigger using current output stages |
-
1996
- 1996-05-27 JP JP13190196A patent/JP3385849B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006060692A (ja) * | 2004-08-23 | 2006-03-02 | Mitsumi Electric Co Ltd | コンパレータ |
JP2013236342A (ja) * | 2012-05-10 | 2013-11-21 | Lapis Semiconductor Co Ltd | ヒステリシスコンパレータ及び半導体装置 |
US11349435B1 (en) | 2021-03-03 | 2022-05-31 | Saudi Arabian Oil Company | Current-mode square wave oscillator |
US11349460B1 (en) | 2021-03-03 | 2022-05-31 | Saudi Arabian Oil Company | Current-mode Schmitt trigger using current output stages |
Also Published As
Publication number | Publication date |
---|---|
JP3385849B2 (ja) | 2003-03-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6621259B2 (en) | Current sense amplifier and method | |
US7576524B2 (en) | Constant voltage generating apparatus with simple overcurrent/short-circuit protection circuit | |
US5498984A (en) | High side, current sense amplifier using a symmetric amplifier | |
US6867647B2 (en) | Operational amplifier arrangement including a quiescent current control circuit | |
US6208187B1 (en) | Comparator circuit with built-in hysteresis offset | |
US6208208B1 (en) | Operationally amplifying method and operational amplifier | |
JPH04126409A (ja) | バイアス電流制御回路 | |
US9709603B2 (en) | Current sensing system and method | |
US20050184805A1 (en) | Differential amplifier circuit | |
JPH11272346A (ja) | 電流ソース | |
US4227127A (en) | Motor speed control circuit having improved starting characteristics | |
US6894477B1 (en) | Electrical current monitor | |
US8237505B2 (en) | Signal amplification circuit | |
KR987001154A (ko) | 증폭기 | |
JP3385849B2 (ja) | ヒステリシス調整機能付コンパレータ及び電流検出回路 | |
US5703477A (en) | Current driver circuit with transverse current regulation | |
JP2819992B2 (ja) | ピーク検出回路 | |
KR20000075637A (ko) | 전류 리미터 회로 | |
CN115276207A (zh) | 宽范围高适应性电源转换电路 | |
JP4184245B2 (ja) | 電流/電圧変換回路 | |
JP2001251149A (ja) | 増幅回路 | |
JPH09321555A (ja) | 半導体集積回路の差動増幅器 | |
US20230184813A1 (en) | Current sense circuit | |
US20230268916A1 (en) | Semiconductor device | |
US20060123301A1 (en) | Transconductance stage operating as an active load for pin electronics |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080110 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090110 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090110 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100110 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120110 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130110 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |