JPH09321220A - 薄膜型の静電放電保護構造を有するマイクロエレクトロニクス・デバイス - Google Patents

薄膜型の静電放電保護構造を有するマイクロエレクトロニクス・デバイス

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JPH09321220A
JPH09321220A JP1876397A JP1876397A JPH09321220A JP H09321220 A JPH09321220 A JP H09321220A JP 1876397 A JP1876397 A JP 1876397A JP 1876397 A JP1876397 A JP 1876397A JP H09321220 A JPH09321220 A JP H09321220A
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JP
Japan
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integrated circuit
discharge path
terminal
conductive member
forming
Prior art date
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Application number
JP1876397A
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English (en)
Inventor
James W Hively
ジェームズ・ダブリュー・ヒヴレー
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LSI Corp
Original Assignee
LSI Logic Corp
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Filing date
Publication date
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Abstract

(57)【要約】 【課題】 集積回路をＥＳＤから保護すること。 【解決手段】 集積回路（１４）が実装された基板（１
２）の上に、導電性のグランド又は電力面と、ＥＳＤ保
護層（２２）とが、形成される。ハンダ・ボールなどの
端子（２４ａ、２４ｂ）が、基板上に形成され、デバイ
スに電気的に接続される。保護層は、その一部分が端子
と面との間に配置されて、垂直方向の放電経路を定義す
る。保護層は、ＥＳＤ現象の間に端子に印加される静電
電位によって放電経路において導電性になり、静電電位
を、端子から面にシャントする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、広くは、マイクロ
エレクトロニクス・デバイスの技術に関し、更に詳しく
は、薄膜型の静電放電保護構造を有するマイクロエレク
トロニクス集積回路に関する。
【０００２】
【従来の技術】金属酸化物半導体（ＭＯＳ）集積回路で
は、入力信号は、ＭＯＳ電界効果トランジスタ（ＦＥ
Ｔ）のゲートに接続された端子に印加される。ゲート絶
縁体に印加された電圧が過剰になると、ゲート酸化物
は、ブレークダウン（降伏）する可能性がある。
【０００３】ＳｉＯ２の誘電ブレークダウン強度は、約
８×１０６Ｖ／ｃｍである。従って、１５ｎｍのゲート
酸化物は、１２Ｖよりも大きな電圧に耐えられず、ブレ
ークダウンする。これは、５Ｖの集積回路の通常の動作
電圧を明らかに超えてはいるが、これよりも高い電圧
が、人間によるオペレータ又は機械的なハンドリング動
作の間に回路の入力部に加わることがあり得る。
【０００４】
【発明が解決しようとする課題】そのような電圧の主な
原因は、摩擦電気（２つの物質が相互にこすり合わせら
れるときに生じる電気）である。一人の人間が単に部屋
を歩いて横切ることによって、又は、注意深い取り扱い
手順がその後になされた場合でさえも集積回路をそのプ
ラスチック・パッケージから取り去ることによって、非
常に高い静電電圧（すなわち、数百から数千ボルト）を
生じさせることができる。そのような高い電圧が集積回
路パッケージのピンに偶然に印加されると、その放電
（静電放電又はＥＳＤと称される）によって、この電圧
が印加されたデバイスのゲート酸化物のブレークダウン
が生じ得る。
【０００５】ブレークダウン現象が生じると、直ちに破
壊するのに十分な損傷をデバイスに与え得るし、又は、
デバイスの動作寿命の早い時期における故障の原因とな
るのに十分な程度まで酸化物を劣化させ得る。
【０００６】ＭＯＳ集積回路のすべてのピンには、この
ような電圧によってＭＯＳゲートが損傷されることを防
止する保護回路が備わっていなければならない。このよ
うな回路の必要性は、パーソナル・コンピュータ、自動
車、及び製造制御システムなどのような高ノイズ環境に
おけるＶＬＳＩデバイスの使用が増加していることにも
起因している。
【０００７】これらの保護回路は、通常はチップ上の入
力及び出力パッドとそれらのパッドが接続されているト
ランジスタ・ゲートとの間に配置されるが、導通を開始
する又はブレークダウンを経験し、それによって、グラ
ンドへの電気的な経路を提供するように設計される。ブ
レークダウンのメカニズムは非破壊的なものとなるよう
に設計されているので、この回路は、高電圧が入力又は
出力端子に生じているときにだけ閉じる通常は開いてい
る経路を提供し、それが接続されているノードを損傷を
与えることなく放電する。
【０００８】従来技術では、ＥＳＤによる損傷に対する
保護を与えるものとしては、次に挙げる４つの主要なタ
イプの回路を含む。
【０００９】１．ダイオード・ブレークダウン ２．ノード間パンチスルー ３．ゲート電界誘導ブレークダウン ４．寄生ｐｎｐｎダイオード（サイリスタ）ラッチアッ
プ これらの回路は広く知られており、ここでは、これ以上
詳しく述べることはしない。保護方法を組み合わせるこ
とも、よく行われる。例えば、ブレークダウン・ダイオ
ードとそれ以外の保護デバイスの中の１つとを、保護さ
れるべきゲートと並列に接続したりする。
【００１０】従来技術でのＥＳＤ保護回路では、集積回
路は、それぞれの端子に対してダイオードやサイリスタ
などの追加的な素子が提供されていることを必要とす
る。これは、一次的な論理機能を与えるデバイスのため
の回路上の面積を減少させ、更に、集積回路の複雑性と
コストとを増大させる。
【００１１】
【課題を解決するための手段】本発明によれば、マイク
ロエレクトロニクス・デバイスが、集積回路基板上に形
成される。導電性のグランド又は電力面と、静電放電
（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ＝
ＥＳＤ）保護層とが、基板の上に形成される。ハンダ・
ボール又はワイヤ・ボンド・パッドなどの端子が、基板
上に形成され、デバイスに電気的に接続される。
【００１２】保護層は、その一部分が端子と面との間に
配置されて、垂直方向の放電経路を定義する。保護層
は、通常は誘電性であるＳｕｒｇＸTMなどの材料によっ
て形成され、ＥＳＤ現象の間に端子に印加される静電電
位によって放電経路において導電性になり、静電電位
を、端子から面にシャントする。
【００１３】また、保護層は、端子の間に形成されて横
方向の放電経路を形成することもある。
【００１４】本発明のこれらの及びそれ以外の特徴と効
果とは、以下の詳細な説明と添付の図面とから当業者に
明らかになる。図面では、同じ部分には同じ参照番号を
付してある。
【００１５】
【発明の実施の形態】図１には、本発明による薄膜型の
静電放電保護構造を含む集積回路１０の第１の実施例が
図解されている。回路１０は、フリップチップ構成を有
するものとして図解されているが、本発明は、このフリ
ップチップ構成に限定されるものではない。
【００１６】回路１０は、その上にＭＯＳＦＥＴなどの
マイクロエレクトロニクス・デバイスが多数形成された
半導体基板１２を含む。ここでは、図解を単純にする目
的で、ただ１つのデバイスを示し、参照番号１４を付し
た。
【００１７】導電性の金属信号層１６が基板上に形成さ
れ、パターニングされて、要求される論理機能を与え
る。信号層１６は、デバイス１４に適切に接続されてい
る。
【００１８】二酸化シリコンなどの誘電層１８が信号層
１６の上に形成され、やはり、適切にパターニングされ
る。電力面又は接地面である金属面の層２０が、誘電層
１８の上に形成される。
【００１９】本発明によると、静電放電（ＥＳＤ）保護
層２２が、面層２０の上に形成される。保護層２２は、
ポリマ又はそれ以外の適切な材料から成る薄膜であり、
通常は誘電性であるが、ＥＳＤ現象の間に生じるような
高い静電電位が印加されると導電性になる。
【００２０】本発明の技術的範囲はどのような特定の材
料にも限定されないが、保護層２２のための好適な材料
にＳｕｒｇＸTMがあり、これは、米国カリフォルニア州
ＦｒｅｍｏｎｔのＯｒｙｘ Ｔｅｃｈｎｏｌｏｇｙ社か
ら市販されている。図解した例では、保護層２２の厚さ
は、２マイクロメートルのオーダーである。
【００２１】デバイス１４への外部的な接続は、ハンダ
・ボール２４ａ、２４ｂの形態の端子の列によって与え
られる。ボール２４ａ、２４ｂは同一であり、これらに
異なる参照番号が付されているのは、単に、ボール２４
ａは導電性のバイア２６ａによって信号層２０に接続さ
れ、ボール２４ｂはバイア２６ｂによって面層２０に接
続されているからである。「ハンダ・ボール」の用語
は、伸ばされたハンダのコラムにも、更には、他の類似
の構成にも当てはまるものであることが、本発明の目的
から理解されよう。
【００２２】２マイクロメートルの長さを有する垂直方
向の放電経路２８が、保護層２２において、ハンダ・ボ
ール２４ａの側面部分と面層２０の下にある部分との間
に定義される。層２２は、通常は誘電性であり、集積回
路１０の機能的な動作には影響しない。しかし、ＥＳＤ
現象の間に高い静電電位が印加されるのに応答して、層
２２は、一次的に導電性になり、この電位が印加されて
いるハンダ・ボール２４ａからのＥＳＤ電位を、放電経
路２８を通じて、デバイス１４から面層２０にシャント
する。
【００２３】本発明によると、ＥＳＤ電位がデバイス１
４に印加されないので、デバイス１４は損傷を受けな
い。保護層２２の材料は、ＥＳＤ電位が除かれた後でそ
の抵抗値がその当初のレベルに戻り層２２が再び誘電性
になるように選択される。ハンダ・ボール２４ｂの中の
１つに印加されるＥＳＤ電位は保護層２２を通過しない
が、その代わりに、バイア２６ｂを通して、面層２０に
直接に導通する。
【００２４】図２は、図１に類似するが、集積回路１０
が、ハンダ・ボール２４ａ、２４ｂを介してプリント回
路ボード３０上にフリップチップ構成で動作的に実装さ
れているものとして、図解されている。
【００２５】図３は、本発明による別の集積回路４０を
図解するが、ここでは、保護層における放電経路は、垂
直ではなく横方向に設けられている。回路４０は、その
上にマイクロエレクトロニクス・デバイス（図示せず）
が形成された半導体基板４２を含む。
【００２６】導電性の金属信号層４４が基板４２の上に
形成され、パターニングされて、必要とされる論理機能
を与え、上述のようにデバイスに適切に接続される。
【００２７】二酸化シリコンなどの誘電層４６が信号層
４４の上に形成され、電力面又は接地（グランド）面で
ある金属面の層４８が、誘電層４６の上に形成される。
別の誘電層５０が面層４８の上に形成される。
【００２８】デバイスへの外部的な接続は、ハンダ・ボ
ール５２ａ、５２ｂの形態の端子の列によって与えられ
る。ボール５２ａはバイア５４ａによって信号層４４に
接続され、ボール５２ｂはバイア５４ｂによって面層４
８に接続されている。集積回路４０は、ハンダ・ボール
５２ａ、５２ｂを介して、チップ・パッケージ基板、又
は、プリント回路ボード５５上に実装されている。
【００２９】集積回路４０では、ハンダ・ボール５２
ａ、５２ｂの間の横方向の空間は、上述のＳｕｒｇＸTM
などの材料から形成される放電保護層５８で充填されて
いる。これらの空間は、印加されたＥＳＤ電位が参照番
号６０に示すようにボール５２ｂから面層４８にシャン
トされる横方向の放電経路５６を構成する。
【００３０】更に詳しくは、ハンダ・ボール５２ａに印
加されるＥＳＤ電位によって、保護層５８の材料は、６
０の位置において導電性になり、ハンダ・ボール５２ａ
と隣接するハンダ・ボール５２ａ又は５２ｂとの間の電
気的経路を与える。
【００３１】直接に隣接するハンダ・ボールが５２ｂで
あり、従って、面層４８に接続されている場合には、こ
の接続により、ＥＳＤ電位は、ハンダ・ボール５２ａか
ら、放電経路５６、ハンダ・ボール５２ｂ及びバイア５
４ｂを通って、面層４８にシャントされる。このよう
に、ＥＳＤ電位は、基板４２上のデバイスに達すること
が阻止される。ＥＳＤ電位が印加されるハンダ・ボール
５２ａに直接に隣接するハンダ・ボール５２ｂが存在し
ない場合には、この電位は、放電経路５６と１又は複数
のハンダ・ボール５２ａとを通じて、ハンダ・ボール５
２ｂの中の１つに、従って、面層４８にシャントされ
る。
【００３２】本発明はどのような特定の寸法にも限定さ
れないが、ハンダ・ボール５２ａ、５２ｂは、好ましく
は、直径が４ミル（０．０１ミリメートル）であり、相
互には、８ミル（０．０２ミリメートル）のピッチで離
間している。よって、横方向の放電経路５６は、長さ
が、４ミル（０．０１ミリメートル）である。
【００３３】図４は、上述したフリップチップ・ハンダ
・ボール・グリッド・アレーのための保護層５８のパタ
ーン構成を図解する平面図である。層５８は、ハンダ・
ボール５２ａ、５２ｂのための開口６２を有するように
形成されている。
【００３４】図５は、本発明を実現する別の集積回路７
０を図解しており、実質的に上述したような、基板７２
と、信号層７４と、誘電層７６と、電力及び接地面層７
８と、ＥＳＤ保護層８０とを含む。回路７０が本発明の
別の実施例と異なる点は、端子が、ハンダ・ボールでは
なく、保護層８０において放電経路８４の上に位置する
側面部分を有するワイヤ・ボンド・パッド８２であるこ
とである。ＥＳＤ現象が生じると、放電経路８４は、参
照番号８６によって示されるように導電性になり、ＥＳ
Ｄ電位をワイヤ・ボンド・パッド８２から面層７８にシ
ャントする。
【００３５】上述の集積回路は、デバイスを基板内に形
成するステップと、金属製の誘電性の保護層を基板上に
形成しパターニングするステップと、端子を保護層の上
に図解された構成で形成するステップと、によって製造
される。
【００３６】ここで開示されている内容を参照すること
により、種々の修正が、本発明の技術的範囲から離れず
に当業者には可能である。
【図面の簡単な説明】
【図１】本発明によるフリップチップ集積回路を図解す
る単純化した断面図である。
【図２】回路ボード上に実装された図１のフリップチッ
プ集積回路を図解する単純化した断面図である。
【図３】回路ボード上に実装された別のフリップチップ
集積回路を図解する単純化した断面図である。
【図４】本発明によるパターニングされた静電放電（Ｅ
ＳＤ）保護層を図解する平面図である。
【図５】本発明によるワイヤ・ボンド接続集積回路を図
解する単純化した断面図である。

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 マイクロエレクトロニクス・デバイスが
    その上に形成されている基板と、 前記基板の上に形成された導電性部材と、 前記基板の上に形成された静電放電（ＥＳＤ）保護層
    と、 前記基板の上に形成され前記デバイスに電気的に接続さ
    れた端子と、から構成される集積回路において、 前記保護層は、その一部分が前記端子と前記導電性部材
    との間に配置され放電経路を定義するようにパターニン
    グされ、 前記保護層は、通常は誘電性であるが、ＥＳＤ事象の間
    には前記端子に印加される静電電位によって前記放電経
    路において一時的に導電性になり、前記静電電位を前記
    端子から前記導電性部材にシャントすることを特徴とす
    る集積回路。
  2. 【請求項２】 請求項１記載の集積回路において、前記
    材料は、ＳｕｒｇＸTMから構成されることを特徴とする
    集積回路。
  3. 【請求項３】 請求項１記載の集積回路において、 前記導電性部材は、電力面を含み、 前記放電経路は、実質的に垂直方向であることを特徴と
    する集積回路。
  4. 【請求項４】 請求項１記載の集積回路において、 前記導電性部材は、接地面を含み、 前記放電経路は、実質的に垂直方向であることを特徴と
    する集積回路。
  5. 【請求項５】 請求項１記載の集積回路において、 前記導電性部材は、前記放電経路の下にあり、 前記端子は、前記放電経路の上にある側面部分を有する
    ハンダ・ボールから構成されることを特徴とする集積回
    路。
  6. 【請求項６】 請求項５記載の集積回路において、フリ
    ップチップ構成を有することを特徴とする集積回路。
  7. 【請求項７】 請求項１記載の集積回路において、 前記導電性部材は、前記放電経路の下にあり、 前記端子は、前記放電経路の上にある側面部分を有する
    ワイヤ・ボンド・パッドから構成されることを特徴とす
    る集積回路。
  8. 【請求項８】 請求項１記載の集積回路において、 前記導電性部材は、前記端子から横方向に離間した別の
    端子から構成され、 前記放電経路は、実質的に横方向であることを特徴とす
    る集積回路。
  9. 【請求項９】 請求項８記載の集積回路において、前記
    端子は、直径が約０．０１ミリメートルであり、ピッチ
    が約０．０２ミリメートルであるハンダ・ボールから構
    成されることを特徴とする集積回路。
  10. 【請求項１０】 請求項１記載の集積回路において、前
    記放電経路は、実質的に垂直方向であり、約２マイクロ
    メートルの長さを有することを特徴とする集積回路。
  11. 【請求項１１】 集積回路を製造する方法において、 （ａ）基板上にマイクロエレクトロニクス・デバイスを
    形成するステップと、 （ｂ）前記基板上に導電性部材を形成するステップと、 （ｃ）前記基板上に静電放電（ＥＳＤ）保護層を形成し
    パターニングするステップと、 （ｄ）前記基板上に、前記デバイスに電気的に接続され
    た端子を形成するステップと、から構成され、 前記保護層は、その一部分が前記端子と前記導電性部材
    との間に配置され放電経路を定義するようにパターニン
    グされ、 前記保護層は、通常は誘電性であるが、ＥＳＤ事象の間
    には前記端子に印加される静電電位によって前記放電経
    路において一時的に導電性になり、前記静電電位を前記
    端子から前記導電性部材にシャントすることを特徴とす
    る方法。
  12. 【請求項１２】 請求項１１記載の方法において、ステ
    ップ（ｃ）は、ＳｕｒｇＸTMの保護層を形成するステッ
    プを含むことを特徴とする方法。
  13. 【請求項１３】 請求項１１記載の方法において、 ステップ（ｂ）は、前記導電性部材を電力面として形成
    するステップを含み、ステップ（ｄ）は、前記放電経路
    が実質的に垂直方向となるように前記端子を形成するス
    テップを含むことを特徴とする方法。
  14. 【請求項１４】 請求項１１記載の方法において、 ステップ（ｂ）は、前記導電性部材を接地面として形成
    するステップを含み、 ステップ（ｄ）は、前記放電経路が実質的に垂直方向と
    なるように前記端子を形成するステップを含むことを特
    徴とする方法。
  15. 【請求項１５】 請求項１１記載の方法において、 ステップ（ｂ）は、前記導電性部材を前記放電経路の下
    に位置するものとして形成するステップを含み、 ステップ（ｄ）は、前記端子を前記放電経路の上に位置
    する側面部分を有するハンダ・ボールから構成されるも
    のとして形成するステップを含むことを特徴とする方
    法。
  16. 【請求項１６】 請求項１５記載の方法において、ステ
    ップ（ａ）、（ｂ）及び（ｃ）は、組み合わせとして、
    前記集積回路をフリップチップ構成を有するものとして
    形成するステップを含むことを特徴とする方法。
  17. 【請求項１７】 請求項１１記載の方法において、 ステップ（ｂ）は、前記導電性部材を前記放電経路の下
    に位置するものとして形成するステップを含み、 ステップ（ｄ）は、前記端子を前記放電経路の上に位置
    する側面部分を有するワイヤ・ボンド・パッドから構成
    されるものとして形成するステップを含むことを特徴と
    する方法。
  18. 【請求項１８】 請求項１１記載の方法において、 ステップ（ｂ）は、前記導電性部材を前記端子から横方
    向に離間した別の端子から構成されるものとして形成す
    るステップを含み、 ステップ（ｄ）は、前記放電経路が実質的に横方向であ
    るように前記端子を形成するステップを含むことを特徴
    とする方法。
  19. 【請求項１９】 請求項１８記載の方法において、ステ
    ップ（ｂ）及びステップ（ｄ）は、前記端子を、直径が
    約０．０１ミリメートルであり、ピッチが約０．０２ミ
    リメートルであるハンダ・ボールから構成されるものと
    して形成するステップを含むことを特徴とする方法。
  20. 【請求項２０】 請求項１１記載の方法において、ステ
    ップ（ｂ）及びステップ（ｄ）は、前記放電経路は実質
    的に垂直方向であり約２マイクロメートルの長さを有す
    るように、前記導電性部材と前記端子とを形成するステ
    ップを含むことを特徴とする方法。
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