JPH09321145A - 半導体集積回路のレイアウト方法 - Google Patents
半導体集積回路のレイアウト方法Info
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- JPH09321145A JPH09321145A JP8136699A JP13669996A JPH09321145A JP H09321145 A JPH09321145 A JP H09321145A JP 8136699 A JP8136699 A JP 8136699A JP 13669996 A JP13669996 A JP 13669996A JP H09321145 A JPH09321145 A JP H09321145A
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- Japan
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- cluster
- circuit
- clusters
- cells
- cell
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】半導体集積回路のレイアウトを容易に実施する
と共に、パターンの未使用領域を少なくし、マスクパタ
ーンを有効利用する。 【解決手段】目的回路とセルライブラリとを、ソースま
たはドレイン同士が接続したトランジスタの小ブロック
であるクラスタ毎に分割し（Ｓ１，２）、目的回路のク
ラスタの接続関係とセルライブラリの中の回路ブロック
の接続関係とを順次照合して同形判定を行い、これらの
うち探索開始が示されたクラスタを探索開始クラスタと
し（Ｓ３）、この探索開始クラスタと一致したクラスタ
を含むセルライブラリのセルを全て選択し（Ｓ４）、選
択されたセルの中から探索開始クラスタの出力に接続し
たクラスタを含むセルを選択し、目的回路のクラスタ接
続と一致するセルを選択してこれらセルの中でクラスタ
数の最も多いセルを選択する（Ｓ６）ことで、目的回路
をセルで分割したレイアウトを生成する。
と共に、パターンの未使用領域を少なくし、マスクパタ
ーンを有効利用する。 【解決手段】目的回路とセルライブラリとを、ソースま
たはドレイン同士が接続したトランジスタの小ブロック
であるクラスタ毎に分割し（Ｓ１，２）、目的回路のク
ラスタの接続関係とセルライブラリの中の回路ブロック
の接続関係とを順次照合して同形判定を行い、これらの
うち探索開始が示されたクラスタを探索開始クラスタと
し（Ｓ３）、この探索開始クラスタと一致したクラスタ
を含むセルライブラリのセルを全て選択し（Ｓ４）、選
択されたセルの中から探索開始クラスタの出力に接続し
たクラスタを含むセルを選択し、目的回路のクラスタ接
続と一致するセルを選択してこれらセルの中でクラスタ
数の最も多いセルを選択する（Ｓ６）ことで、目的回路
をセルで分割したレイアウトを生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト方法に関し、特にクラスタを用いて容易に配
置できるようにしたレイアウト方法に関する。
レイアウト方法に関し、特にクラスタを用いて容易に配
置できるようにしたレイアウト方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の集積度の向上は
著しく、それに伴ないマスクパターン作成の開発費も多
く必要となるため、マスクパターンの自動作成システム
を用いることが重要となってくる。
著しく、それに伴ないマスクパターン作成の開発費も多
く必要となるため、マスクパターンの自動作成システム
を用いることが重要となってくる。
【０００３】従来、トランジスタレベルの接続記述を入
力してマスクパターンを自動作成するための半導体集積
回路の自動生成プログラムとしては、次の２つの方法が
知られている。 (1) トランジスタを１次元に配置していく方法（図６の
レイアウト図参照）。 (2) 予め定義されたトランジスタ・サイズが変更可能な
レイアウトセル・ライブラリを用いる。
力してマスクパターンを自動作成するための半導体集積
回路の自動生成プログラムとしては、次の２つの方法が
知られている。 (1) トランジスタを１次元に配置していく方法（図６の
レイアウト図参照）。 (2) 予め定義されたトランジスタ・サイズが変更可能な
レイアウトセル・ライブラリを用いる。
【０００４】まず第１の方法では、与えられた接続記述
がどのような接続であっても、マスクパターンの生成が
可能である。しかし、トランジスタ配置が１次元である
ため、図６に示すように、マスクパターン１０上にトラ
ンジスタ領域１３を１次元で順次並べると、その使用領
域１１が決まるが、このトランジスタ領域１３の大きさ
（トランジスタのサイズ）が揃っていない場合には、未
使用領域１２として無駄な領域が発生し、そのため信号
配線長が長くなり、電気特性上不利となり、所定の面積
で所定の特性を求める集積回路（ＬＳＩ）では事実上使
用できないことになる。
がどのような接続であっても、マスクパターンの生成が
可能である。しかし、トランジスタ配置が１次元である
ため、図６に示すように、マスクパターン１０上にトラ
ンジスタ領域１３を１次元で順次並べると、その使用領
域１１が決まるが、このトランジスタ領域１３の大きさ
（トランジスタのサイズ）が揃っていない場合には、未
使用領域１２として無駄な領域が発生し、そのため信号
配線長が長くなり、電気特性上不利となり、所定の面積
で所定の特性を求める集積回路（ＬＳＩ）では事実上使
用できないことになる。
【０００５】また第２の方法では、与えられた接続記述
の中に、レイアウトセル・ライブラリに未定義の部分が
あると完全なマスクパターンを生成することが不可能で
あるが、面積・性能を重視する場合には、第１の方法と
比較して有利である。この第２の方法を実現するために
は、与えられた接続記述を最適な小ブロックに分割し
て、レイアウトセル・ライブラリに登録されているセル
との同形判定を行うことが必要となる。
の中に、レイアウトセル・ライブラリに未定義の部分が
あると完全なマスクパターンを生成することが不可能で
あるが、面積・性能を重視する場合には、第１の方法と
比較して有利である。この第２の方法を実現するために
は、与えられた接続記述を最適な小ブロックに分割し
て、レイアウトセル・ライブラリに登録されているセル
との同形判定を行うことが必要となる。
【０００６】このブロックの同形判定方法としては、
“ＩＣＣＡＤ’９１”（ＩＥＥＥ）のｐｐ２９０〜２９
３に掲載の論文“Circuit Comparison by Pattern Matc
hing”に報告されたものがある。この方法は、与えられ
た接続記述を予め定義された接続パターンと接続の階層
ごとに順次照合していくことで、その回路ブロックの認
識を行っている。
“ＩＣＣＡＤ’９１”（ＩＥＥＥ）のｐｐ２９０〜２９
３に掲載の論文“Circuit Comparison by Pattern Matc
hing”に報告されたものがある。この方法は、与えられ
た接続記述を予め定義された接続パターンと接続の階層
ごとに順次照合していくことで、その回路ブロックの認
識を行っている。
【０００７】
【発明が解決しようとする課題】一般に、ＬＳＩの製造
において、マスクパターンの面積を小さくすることは、
極めて重要なことであり、そのためにはその未使用領域
の発生を極力抑える必要がある。このため上述のレイア
ウトセル・ライブラリに登録されているセルは、ＮＡＮ
Ｄゲート、インバータなどの基本ゲートの他に、これら
を複数組合せたセルを登録しておく必要がある。
において、マスクパターンの面積を小さくすることは、
極めて重要なことであり、そのためにはその未使用領域
の発生を極力抑える必要がある。このため上述のレイア
ウトセル・ライブラリに登録されているセルは、ＮＡＮ
Ｄゲート、インバータなどの基本ゲートの他に、これら
を複数組合せたセルを登録しておく必要がある。
【０００８】しかし、前述の論文にも述べられているよ
うに、図７のような回路図における接続記述をする場
合、スイッチ（ゲート）回路２３とバッファ回路２４と
半分のスイッチ回路２３とからあるＡ回路２１と、半分
のスイッチ回路２３と出力トランジスタ２５とからなる
Ｂ回路２２とから構成されるとすると、回路２３のパタ
ーンが先に一致してしまった場合には、Ａ回路２１とＢ
回路２２とを認識することが出来なくなるため、未使用
領域の少ない回路２１や回路２２のセルパターンを使用
できないことになる。この場合、回路２１や回路２２の
セルパターンを用いたマスクパターンは、図８（ａ）の
ように、２つのブロックで示されるが、回路２３，２
４，２３，２５のセルパターンを用いたマスクパターン
は、図８（ｂ）のように、マスクパターンが大きくなっ
てしまい、そのためチップ面積も大きくなってしまう。
うに、図７のような回路図における接続記述をする場
合、スイッチ（ゲート）回路２３とバッファ回路２４と
半分のスイッチ回路２３とからあるＡ回路２１と、半分
のスイッチ回路２３と出力トランジスタ２５とからなる
Ｂ回路２２とから構成されるとすると、回路２３のパタ
ーンが先に一致してしまった場合には、Ａ回路２１とＢ
回路２２とを認識することが出来なくなるため、未使用
領域の少ない回路２１や回路２２のセルパターンを使用
できないことになる。この場合、回路２１や回路２２の
セルパターンを用いたマスクパターンは、図８（ａ）の
ように、２つのブロックで示されるが、回路２３，２
４，２３，２５のセルパターンを用いたマスクパターン
は、図８（ｂ）のように、マスクパターンが大きくなっ
てしまい、そのためチップ面積も大きくなってしまう。
【０００９】本発明の目的は、これらの問題を解決し、
従来認識できなかった複雑な回路ブロックを容易に認識
できるようにし、高集積化を実現できるみょうにした半
導体集積回路のレイアウト方法を提供することにある。
従来認識できなかった複雑な回路ブロックを容易に認識
できるようにし、高集積化を実現できるみょうにした半
導体集積回路のレイアウト方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置のレ
イアウト方法の構成は、トランジスタレベルの接続記述
をした目的回路を入力してそのレイアウトパターンを生
成する半導体装置のレイアウト方法において、前記目的
回路とセルライブラリとをそれぞれ小ブロックであるク
ラスタに分割する第１の工程と、前記目的回路のクラス
タの接続関係とセルライブラリの中の回路ブロックの接
続関係とを順次照合して同形判定を行い、前記クラスタ
のうち探索開始が示されたクラスタまたは既に照合のつ
いた目的回路内のクラスタ出力に接続したクラスタを探
索開始クラスタとする第２の工程と、この探索開始クラ
スタと一致したクラスタを含むセルライブラリのセルを
全て選択する第３の工程と、この選択されたセルの中か
ら前記探索開始クラスタの出力に接続したクラスタを含
むセルを選択する第４の工程と、前記目的回路のクラス
タ接続と一致するセルを選択してこれらセルの中でクラ
スタ数の最も多いセルを選択する第５の工程とを有し、
この第５の工程で選択された目的回路のセルに対応する
回路の出力に接続するクラスタを探索開始クラスタとし
て、前記第５の工程までを繰り返えすことにより前記目
的回路をセルで分割するようにしたことを特徴とする。
イアウト方法の構成は、トランジスタレベルの接続記述
をした目的回路を入力してそのレイアウトパターンを生
成する半導体装置のレイアウト方法において、前記目的
回路とセルライブラリとをそれぞれ小ブロックであるク
ラスタに分割する第１の工程と、前記目的回路のクラス
タの接続関係とセルライブラリの中の回路ブロックの接
続関係とを順次照合して同形判定を行い、前記クラスタ
のうち探索開始が示されたクラスタまたは既に照合のつ
いた目的回路内のクラスタ出力に接続したクラスタを探
索開始クラスタとする第２の工程と、この探索開始クラ
スタと一致したクラスタを含むセルライブラリのセルを
全て選択する第３の工程と、この選択されたセルの中か
ら前記探索開始クラスタの出力に接続したクラスタを含
むセルを選択する第４の工程と、前記目的回路のクラス
タ接続と一致するセルを選択してこれらセルの中でクラ
スタ数の最も多いセルを選択する第５の工程とを有し、
この第５の工程で選択された目的回路のセルに対応する
回路の出力に接続するクラスタを探索開始クラスタとし
て、前記第５の工程までを繰り返えすことにより前記目
的回路をセルで分割するようにしたことを特徴とする。
【００１１】また本発明において、クラスタが、それぞ
れソースまたはドレインが共通接続されたトランジスタ
群からなることができる。
れソースまたはドレインが共通接続されたトランジスタ
群からなることができる。
【００１２】本発明によれば、トランジスタレベルの接
続記述をクラスタと称する小ブロックに分割しており、
このクラスタを照合手段により照合し、同形のクラスタ
には固有の番号が割当られるため、その後のブロック照
合を高速に実施することが可能となる。また、クラスタ
認識手段が任意のクラスタを探索開始クラスタに指定す
ることが可能であるため、目的回路が期待した回路ブロ
ックに分割されない場合には、適当なクラスタを探索開
始クラスタと設定することにより、複雑の回路ブロック
でも容易に認識することができる。
続記述をクラスタと称する小ブロックに分割しており、
このクラスタを照合手段により照合し、同形のクラスタ
には固有の番号が割当られるため、その後のブロック照
合を高速に実施することが可能となる。また、クラスタ
認識手段が任意のクラスタを探索開始クラスタに指定す
ることが可能であるため、目的回路が期待した回路ブロ
ックに分割されない場合には、適当なクラスタを探索開
始クラスタと設定することにより、複雑の回路ブロック
でも容易に認識することができる。
【００１３】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。図１は本発明の一実施の形態を説明するフ
ロー図で、図２は図１のステップＳ５のブロック照合を
説明するフロー図である。まず、図１のステップＳ１，
Ｓ２で、目的回路とセルライブラリをトランジスタレベ
ルでクラスタ分割し（Ｓ１）、記憶領域（クラスタプー
ル）に貯える。
て説明する。図１は本発明の一実施の形態を説明するフ
ロー図で、図２は図１のステップＳ５のブロック照合を
説明するフロー図である。まず、図１のステップＳ１，
Ｓ２で、目的回路とセルライブラリをトランジスタレベ
ルでクラスタ分割し（Ｓ１）、記憶領域（クラスタプー
ル）に貯える。
【００１４】この場合のクラスタ分割とは、図３に示す
ように、ソースとドレインとで接続されたトランジスタ
の組を１つのクラスタとしている。図３の場合は、トラ
ンジスタＴ１〜Ｔ６から構成され、トランジスタＴ１〜
Ｔ４が１つのクラスタＣ１１で、トランジスタＴ５，Ｔ
６がもう１つのクラスタＣ１２となる。このクラスタ
は、ゲート端子および電源、接地への接続を切離した後
に、互に接続されたトランジスタを取出すことで得ら
れ、またトランスファゲートは独立したクラスタとして
扱う。
ように、ソースとドレインとで接続されたトランジスタ
の組を１つのクラスタとしている。図３の場合は、トラ
ンジスタＴ１〜Ｔ６から構成され、トランジスタＴ１〜
Ｔ４が１つのクラスタＣ１１で、トランジスタＴ５，Ｔ
６がもう１つのクラスタＣ１２となる。このクラスタ
は、ゲート端子および電源、接地への接続を切離した後
に、互に接続されたトランジスタを取出すことで得ら
れ、またトランスファゲートは独立したクラスタとして
扱う。
【００１５】この場合のクラスタ分割は、例えば図４に
示すように行われる。これは、目的回路３０をクラスタ
Ｃ１〜Ｃ１０に分割した場合を示し、クラスタＣ１がス
タートクラスタとなる。また、同一のトランジスタ構造
のクラスタには、同じクラスタ番号を付け、目的回路と
セルライブラリとは、それぞれクラスタが接続された構
造で表わされる。例えば、図５に示すように、クラスタ
Ｃ１を含む選択されたセルがセルライブラリとなる。
示すように行われる。これは、目的回路３０をクラスタ
Ｃ１〜Ｃ１０に分割した場合を示し、クラスタＣ１がス
タートクラスタとなる。また、同一のトランジスタ構造
のクラスタには、同じクラスタ番号を付け、目的回路と
セルライブラリとは、それぞれクラスタが接続された構
造で表わされる。例えば、図５に示すように、クラスタ
Ｃ１を含む選択されたセルがセルライブラリとなる。
【００１６】次にステップＳ３で、目的回路の探索開始
クラスタを認識する。これは、例えばデバイスの外部入
力端子に接続されたクラスタを選択する。さらにステッ
プＳ４で、記憶領域に登録されたクラスタの中から探索
開始クラスタをスタートクラスタとして作業配列に記憶
し格納する。このスタートクラスタがないとき（ステッ
プＳ５）終了となるが、スタートクラスタがあるとき、
ステップＳ６で、このスタートクラスタを開始点とし、
これ以降目的回路のクラスタ接続に合致するものを、図
５のように、クラスタ分割されたセルライブラリの中か
ら選び、その中で最もクラスタ数の多いセルライブラリ
のセルを選択する。ステップＳ４の作業配列は、先頭ポ
インタと末尾ポインタとを持ち、先頭ポインタは現在照
合中のクラスタを指し、末尾ポインタは配列の最後を指
す。このステップＳ６のブロック照合の詳細が図２のフ
ローとなる。
クラスタを認識する。これは、例えばデバイスの外部入
力端子に接続されたクラスタを選択する。さらにステッ
プＳ４で、記憶領域に登録されたクラスタの中から探索
開始クラスタをスタートクラスタとして作業配列に記憶
し格納する。このスタートクラスタがないとき（ステッ
プＳ５）終了となるが、スタートクラスタがあるとき、
ステップＳ６で、このスタートクラスタを開始点とし、
これ以降目的回路のクラスタ接続に合致するものを、図
５のように、クラスタ分割されたセルライブラリの中か
ら選び、その中で最もクラスタ数の多いセルライブラリ
のセルを選択する。ステップＳ４の作業配列は、先頭ポ
インタと末尾ポインタとを持ち、先頭ポインタは現在照
合中のクラスタを指し、末尾ポインタは配列の最後を指
す。このステップＳ６のブロック照合の詳細が図２のフ
ローとなる。
【００１７】まず、ステップＳ１１で、スタートクラス
タを作業配列に追加し、ステップＳ１２で、スラートフ
ラグのついたクラスタをセルライブラリから全て選択
し、ステップＳ１３で、選択したセルとの接続を照合
し、正しい接続のクラスタを作業配列に追加し、ステッ
プＳ１４で作業配列の先頭ポインタを１つ進める。そし
てステップＳ１５で先頭ポインタと末尾ポインタとの一
致を判定し、一致しなければステップＳ１６で目的回路
のクラスタが全て照合されたか確認し、照合されてなけ
ればステップＳ１４に戻り、照合されていれば、またポ
インタの一致があれば、ステップＳ１７に進み、クラス
タ数の最も多いセルを選択する。
タを作業配列に追加し、ステップＳ１２で、スラートフ
ラグのついたクラスタをセルライブラリから全て選択
し、ステップＳ１３で、選択したセルとの接続を照合
し、正しい接続のクラスタを作業配列に追加し、ステッ
プＳ１４で作業配列の先頭ポインタを１つ進める。そし
てステップＳ１５で先頭ポインタと末尾ポインタとの一
致を判定し、一致しなければステップＳ１６で目的回路
のクラスタが全て照合されたか確認し、照合されてなけ
ればステップＳ１４に戻り、照合されていれば、またポ
インタの一致があれば、ステップＳ１７に進み、クラス
タ数の最も多いセルを選択する。
【００１８】なお図４の場合には、クラスタＣ１を先頭
ポインタとして順次クラスタＣ２，３の作業配列をつく
り（クラスタＣ３が末尾ポインタ）、クラスタＣ１に接
続したクラスタＣ２，３を順次調べ、これらの接続が正
しい時これらを配列に追加し、先頭ポインタを１つ進め
てクラスタＣ２について調べる。
ポインタとして順次クラスタＣ２，３の作業配列をつく
り（クラスタＣ３が末尾ポインタ）、クラスタＣ１に接
続したクラスタＣ２，３を順次調べ、これらの接続が正
しい時これらを配列に追加し、先頭ポインタを１つ進め
てクラスタＣ２について調べる。
【００１９】目的回路は、通常セルライブラリのセルよ
りクラスタ数が多いので、これだけでは、目的回路の最
初のクラスタの接続部分に対してライブラリの中から一
致したセルが選ばれたにすぎない。そこで、目的回路の
そのセル出力に接続されたクラスタを次のスタートクラ
スタとして、ステップＳ４に戻り、前述のセル選択を行
ない、これら処理を繰り返すことにより、目的回路をセ
ルライブラリの中の最もクラスタ数の多いセルで分割し
た結果を得ることができる。
りクラスタ数が多いので、これだけでは、目的回路の最
初のクラスタの接続部分に対してライブラリの中から一
致したセルが選ばれたにすぎない。そこで、目的回路の
そのセル出力に接続されたクラスタを次のスタートクラ
スタとして、ステップＳ４に戻り、前述のセル選択を行
ない、これら処理を繰り返すことにより、目的回路をセ
ルライブラリの中の最もクラスタ数の多いセルで分割し
た結果を得ることができる。
【００２０】なお、スタートクラスタから順に、そのク
ラスタ接続順にクラスタを作業配列に従って記憶し格納
することで、クラスタの接続を記録していくが、その作
業配列は無限ではなく、その末尾ポインタまでの大きさ
しかありえない。前述のクラスタ接続の追跡する途中
で、その作業配列が一杯になってしまった場合には、そ
こでクラスタ接続のグルーブ分割を一旦中止して、それ
までの接続を分割点とする。次のスタートクラスタは、
この分割点のクラスタの出力につながれる目的回路のク
ラスタをスタートクラスタとする。
ラスタ接続順にクラスタを作業配列に従って記憶し格納
することで、クラスタの接続を記録していくが、その作
業配列は無限ではなく、その末尾ポインタまでの大きさ
しかありえない。前述のクラスタ接続の追跡する途中
で、その作業配列が一杯になってしまった場合には、そ
こでクラスタ接続のグルーブ分割を一旦中止して、それ
までの接続を分割点とする。次のスタートクラスタは、
この分割点のクラスタの出力につながれる目的回路のク
ラスタをスタートクラスタとする。
【００２１】
【発明の効果】以上説明したように、本発明の構成によ
れば、セルライブラリとして定義可能な回路ブロックの
自由度が高くなるので、これによりマスクパターンの面
積を小さくすることができる。それは、回路ブロックの
自由度が低い場合には、単純な回路ブロックの組合せで
マスクパターンを生成すると、未使用領域が多く発生し
てしまうが、クラスタによる回路の組合せでは使用領域
を多くとることができるためである。
れば、セルライブラリとして定義可能な回路ブロックの
自由度が高くなるので、これによりマスクパターンの面
積を小さくすることができる。それは、回路ブロックの
自由度が低い場合には、単純な回路ブロックの組合せで
マスクパターンを生成すると、未使用領域が多く発生し
てしまうが、クラスタによる回路の組合せでは使用領域
を多くとることができるためである。
【図１】本発明の第１の実施の形態を説明するフロー図
である。
である。
【図２】図１のステップＳ５のブロック照合を説明する
フロー図である。
フロー図である。
【図３】図１のクラスタを説明するトランジスタの回路
図である。
図である。
【図４】図１で目的回路をクラスタで示したブロック図
である。
である。
【図５】図４に対応したセル構成を説明するブロック図
である。
である。
【図６】従来例のトランジスタ配置を１次元にしたレイ
アウト図である。
アウト図である。
【図７】従来例の回路例を説明するブロック図である。
【図８】図７のマスクパターン例を説明するレイアウト
図である。
図である。
１０ マスクパターン １１ 使用領域 １２ 未使用領域 １３ トランジスタ領域 ２１ Ａ回路 ２２ Ｂ回路 ２３ スイッチ回路 ２４ バッファ回路 ２５ 出力トランジスタ Ｃ１〜Ｃ２５ クラスタ Ｔ１〜Ｔ２５ トランジスタ Ｓ１〜Ｓ１７ 処理ステップ
Claims (2)
- 【請求項１】 トランジスタレベルの接続記述をした目
的回路を入力してそのレイアウトパターンを生成する半
導体装置のレイアウト方法において、前記目的回路とセ
ルライブラリとをそれぞれ小ブロックであるクラスタに
分割する第１の工程と、前記目的回路のクラスタの接続
関係とセルライブラリの中の回路ブロックの接続関係と
を順次照合して同形判定を行い、前記クラスタのうち探
索開始が示されたクラスタまたは既に照合のついた目的
回路内のクラスタ出力に接続したクラスタを探索開始ク
ラスタとする第２の工程と、この探索開始クラスタと一
致したクラスタを含むセルライブラリのセルを全て選択
する第３の工程と、この選択されたセルの中から前記探
索開始クラスタの出力に接続したクラスタを含むセルを
選択する第４の工程と、前記目的回路のクラスタ接続と
一致するセルを選択してこれらセルの中でクラスタ数の
最も多いセルを選択する第５の工程とを有し、この第５
の工程で選択された目的回路のセルに対応する回路の出
力に接続するクラスタを探索開始クラスタとして、前記
第５の工程までを繰り返えすことにより前記目的回路を
セルで分割するようにしたことを特徴とする半導体集積
回路のレイアウト方法。 - 【請求項２】 クラスタが、それぞれソースまたはドレ
インが共通接続されたトランジスタ群からなる請求項１
記載の半導体集積回路のレイアウト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136699A JP2798055B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体集積回路のレイアウト方法 |
| US08/865,855 US6031980A (en) | 1996-05-30 | 1997-05-30 | Layout apparatus for LSI using cell library and method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136699A JP2798055B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体集積回路のレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321145A true JPH09321145A (ja) | 1997-12-12 |
| JP2798055B2 JP2798055B2 (ja) | 1998-09-17 |
Family
ID=15181416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8136699A Expired - Fee Related JP2798055B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体集積回路のレイアウト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6031980A (ja) |
| JP (1) | JP2798055B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3562975B2 (ja) | 1998-09-29 | 2004-09-08 | 株式会社東芝 | 集積回路設計方法及び集積回路設計装置 |
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