JPH09307070A - スイッチング電源用半導体集積回路 - Google Patents
スイッチング電源用半導体集積回路Info
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- JPH09307070A JPH09307070A JP8118729A JP11872996A JPH09307070A JP H09307070 A JPH09307070 A JP H09307070A JP 8118729 A JP8118729 A JP 8118729A JP 11872996 A JP11872996 A JP 11872996A JP H09307070 A JPH09307070 A JP H09307070A
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Abstract
(57)【要約】
【課題】 スイッチング制御回路の１次側電源から２次
側電源へ切替え過渡期の給電を確実に保証できるように
したスイッチング電源用ＩＣを提供すること。 【解決手段】 スイッチング電源用ＩＣのパワーＦＥＴ
部５０Ａにおいて、中間口出し電極ＴＡＰは直列接続し
たＪＦＥＴ１のソース５１ｓとＩＧＦＥＴのドレイン５
２ｄとの共通点ではなく、ＪＦＥＴ１のドレインを共通
にするＪＦＥＴ２に直列接続したＪＦＥＴ３の専属ソー
ス５５ｓに設けられている。ＩＧＦＥＴがオンしても、
中間口出し電極ＴＡＰは接地されないため、電極ＴＡＰ
から取り出される電流ＩS （スイッチング回路１３の起
動電流）はＩＧＦＥＴのオン・オフを問わず断続せず、
継続給電が可能であり、スイッチング制御回路１３の電
源の切替え期でも電源ダウンのおそれがなくなり、電源
動作の信頼性を高めることができる。
側電源へ切替え過渡期の給電を確実に保証できるように
したスイッチング電源用ＩＣを提供すること。 【解決手段】 スイッチング電源用ＩＣのパワーＦＥＴ
部５０Ａにおいて、中間口出し電極ＴＡＰは直列接続し
たＪＦＥＴ１のソース５１ｓとＩＧＦＥＴのドレイン５
２ｄとの共通点ではなく、ＪＦＥＴ１のドレインを共通
にするＪＦＥＴ２に直列接続したＪＦＥＴ３の専属ソー
ス５５ｓに設けられている。ＩＧＦＥＴがオンしても、
中間口出し電極ＴＡＰは接地されないため、電極ＴＡＰ
から取り出される電流ＩS （スイッチング回路１３の起
動電流）はＩＧＦＥＴのオン・オフを問わず断続せず、
継続給電が可能であり、スイッチング制御回路１３の電
源の切替え期でも電源ダウンのおそれがなくなり、電源
動作の信頼性を高めることができる。
Description
【０００１】
【産業上の利用分野】本発明は、スイッチング電源用パ
ワーＩＣ等に適用される高耐圧・大電流容量の電界効果
トランジスタ（ＦＥＴ）に関し、特に、接合形ＦＥＴ
（ＪＦＥＴ）と絶縁ゲート形ＦＥＴ（ＩＧＦＥＴ又はＭ
ＩＳＦＥＴ）を直列接続した回路に係る中間口出し電極
付き複合型電界効果トランジスタに関する。
ワーＩＣ等に適用される高耐圧・大電流容量の電界効果
トランジスタ（ＦＥＴ）に関し、特に、接合形ＦＥＴ
（ＪＦＥＴ）と絶縁ゲート形ＦＥＴ（ＩＧＦＥＴ又はＭ
ＩＳＦＥＴ）を直列接続した回路に係る中間口出し電極
付き複合型電界効果トランジスタに関する。
【０００２】
【従来の技術】スイッチング電源装置は、周波数及び振
幅電圧が様々なワールドワイドの交流電源（例えばＡＣ
１００〜２２０Ｖ）を直流（ＤＣ）出力に変換するＡＣ
−ＤＣコンバータである。近年、携帯用電子機器の普及
やＯＡ機器の低消費電力化の要請から、スイッチング電
源装置は、より一層の小型化，軽量化，低消費電力化，
信頼性の向上及び低ノイズ化が要求されている。
幅電圧が様々なワールドワイドの交流電源（例えばＡＣ
１００〜２２０Ｖ）を直流（ＤＣ）出力に変換するＡＣ
−ＤＣコンバータである。近年、携帯用電子機器の普及
やＯＡ機器の低消費電力化の要請から、スイッチング電
源装置は、より一層の小型化，軽量化，低消費電力化，
信頼性の向上及び低ノイズ化が要求されている。
【０００３】図１０は、従来のスイッチング電源用ＩＣ
（半導体集積回路）１０を用いたスイッチング電源装置
の構成を示す概略図である。この従来例のスイッチング
電源装置１００は、米国特許第５，２８５，３６９号に
開示されたものと略同様であり、交流入力端子１ａ，１
ｂに接続された全波整流回路のダイオード・ブリッジ２
と、その整流出力端子２ａ，２ｂ間に接続されたフィル
タの平滑コンデンサＣ1 と、整流出力端子２ａに１次側
巻線３ａの始端が接続された降圧変圧器３と、１次側巻
線３ａの終端にドレイン端子Ｔｂが接続されており、１
次側巻線３ａに流す電流を断続するためのスイッチング
電源用ＩＣ１０と、降圧変圧器３の２次側巻線３ｂに誘
起する降圧交流を直流端子４ａ，４ｂに直流出力として
取り出す半波整流平滑回路４と、降圧変圧器３の２次側
補助巻線３ｃに誘起する降圧交流を端子５ａ，５ｂにス
イッチング電源用ＩＣ１０のための直流電源Ｖcc（例え
ば１５Ｖ以上）として出力する半波整流平滑回路５とを
備えている。半波整流平滑回路４は半波整流ダイオード
Ｄ1 と平滑コンデンサＣ2 で構成されている。また、半
波整流平滑回路５も半波整流ダイオードＤ2 と平滑コン
デンサＣ3 で構成されている。
（半導体集積回路）１０を用いたスイッチング電源装置
の構成を示す概略図である。この従来例のスイッチング
電源装置１００は、米国特許第５，２８５，３６９号に
開示されたものと略同様であり、交流入力端子１ａ，１
ｂに接続された全波整流回路のダイオード・ブリッジ２
と、その整流出力端子２ａ，２ｂ間に接続されたフィル
タの平滑コンデンサＣ1 と、整流出力端子２ａに１次側
巻線３ａの始端が接続された降圧変圧器３と、１次側巻
線３ａの終端にドレイン端子Ｔｂが接続されており、１
次側巻線３ａに流す電流を断続するためのスイッチング
電源用ＩＣ１０と、降圧変圧器３の２次側巻線３ｂに誘
起する降圧交流を直流端子４ａ，４ｂに直流出力として
取り出す半波整流平滑回路４と、降圧変圧器３の２次側
補助巻線３ｃに誘起する降圧交流を端子５ａ，５ｂにス
イッチング電源用ＩＣ１０のための直流電源Ｖcc（例え
ば１５Ｖ以上）として出力する半波整流平滑回路５とを
備えている。半波整流平滑回路４は半波整流ダイオード
Ｄ1 と平滑コンデンサＣ2 で構成されている。また、半
波整流平滑回路５も半波整流ダイオードＤ2 と平滑コン
デンサＣ3 で構成されている。
【０００４】このスイッチング電源装置１００に用いら
れるスイッチング電源用ＩＣ１０は、１次側巻線３ａに
流す電流を断続して断続波を形成する高耐圧・大電流容
量のパワーＦＥＴ部１０Ａと、そのＦＥＴ部１０Ａのス
イッチング制御や保護を行う制御・保護回路部１０Ｂと
から成る。パワーＦＥＴ部１０Ａは、接地されたＰ型接
合ゲート１１ｇを持ち、ドレイン端子Ｔｄに印加される
高電圧（１００Ｖ以上）を降下させてソース１１ｓに低
電圧Ｖs （例えば１０〜２０Ｖ程度）を現すＮチャネル
の接合形電界効果トランジスタ（ＪＦＥＴ）１１と、そ
のソース１１ｓをドレイン１２ｄとして共用して直列接
続されており、スイッチング制御信号Ｓにより開閉する
Ｎチャネルの絶縁ゲート形電界効果トランジスタ（ＩＧ
ＦＥＴ）１２とから成る。ＪＦＥＴ１１のソース１１ｓ
とＩＧＦＥＴ１２のドレイン１２ｄとの共用（コモン）
部には、後述する起動電流として用いる流出電流Ｉs を
取り出すための中間口出し電極（タップ）ＴＡＰが設け
られている。なおスイッチング電源用ＩＣ１０のアクテ
ィブ前ではＩＧＦＥＴ１２はオフ状態にある。
れるスイッチング電源用ＩＣ１０は、１次側巻線３ａに
流す電流を断続して断続波を形成する高耐圧・大電流容
量のパワーＦＥＴ部１０Ａと、そのＦＥＴ部１０Ａのス
イッチング制御や保護を行う制御・保護回路部１０Ｂと
から成る。パワーＦＥＴ部１０Ａは、接地されたＰ型接
合ゲート１１ｇを持ち、ドレイン端子Ｔｄに印加される
高電圧（１００Ｖ以上）を降下させてソース１１ｓに低
電圧Ｖs （例えば１０〜２０Ｖ程度）を現すＮチャネル
の接合形電界効果トランジスタ（ＪＦＥＴ）１１と、そ
のソース１１ｓをドレイン１２ｄとして共用して直列接
続されており、スイッチング制御信号Ｓにより開閉する
Ｎチャネルの絶縁ゲート形電界効果トランジスタ（ＩＧ
ＦＥＴ）１２とから成る。ＪＦＥＴ１１のソース１１ｓ
とＩＧＦＥＴ１２のドレイン１２ｄとの共用（コモン）
部には、後述する起動電流として用いる流出電流Ｉs を
取り出すための中間口出し電極（タップ）ＴＡＰが設け
られている。なおスイッチング電源用ＩＣ１０のアクテ
ィブ前ではＩＧＦＥＴ１２はオフ状態にある。
【０００５】制御・保護回路部１０Ｂは、中間口出し電
極ＴＡＰからの流出電流ＩS を高抵抗器Ｒ３の直前から
導入する電流路切り替え用ＮＰＮ型トランジスタＱ１
と、流出電流ＩS を通しＶCC電源からの逆流電流を阻止
するダイオード接続のＮＰＮ型トランジスタＱ２と、流
出電流ＩS を起動電流として用いるパルス幅変調（ＰＷ
Ｍ）回路１３と、トランジスタＱ２のコレクタ電圧を分
割する分圧抵抗器Ｒ１，Ｒ２と、その分圧を反転入力と
すると共に参照電圧Ｖref （例えば１２Ｖ）を非反転入
力とし、出力がＮＰＮ型トランジスタＱ１のベースに接
続された電圧比較器１４とを有して成る。
極ＴＡＰからの流出電流ＩS を高抵抗器Ｒ３の直前から
導入する電流路切り替え用ＮＰＮ型トランジスタＱ１
と、流出電流ＩS を通しＶCC電源からの逆流電流を阻止
するダイオード接続のＮＰＮ型トランジスタＱ２と、流
出電流ＩS を起動電流として用いるパルス幅変調（ＰＷ
Ｍ）回路１３と、トランジスタＱ２のコレクタ電圧を分
割する分圧抵抗器Ｒ１，Ｒ２と、その分圧を反転入力と
すると共に参照電圧Ｖref （例えば１２Ｖ）を非反転入
力とし、出力がＮＰＮ型トランジスタＱ１のベースに接
続された電圧比較器１４とを有して成る。
【０００６】交流入力端子１ａ，１ｂに交流電源が接続
されると、その接続直後では整流出力端子２ａに現れる
直流電圧Ｖは交流電源の半波サイクルの度に段階的に上
昇し続ける。これにより、直流電流が降圧変圧器３の１
次側巻線３ａからドレイン端子Ｔｄ，ＪＦＥＴ１１のＮ
チャネルを流れ、中間口出し電極ＴＡＰから起動電流Ｉ
S として流出し、更にＮＰＮ型トランジスタＱ１，Ｑ２
を介してパルス幅変調回路１３へ給電される。
されると、その接続直後では整流出力端子２ａに現れる
直流電圧Ｖは交流電源の半波サイクルの度に段階的に上
昇し続ける。これにより、直流電流が降圧変圧器３の１
次側巻線３ａからドレイン端子Ｔｄ，ＪＦＥＴ１１のＮ
チャネルを流れ、中間口出し電極ＴＡＰから起動電流Ｉ
S として流出し、更にＮＰＮ型トランジスタＱ１，Ｑ２
を介してパルス幅変調回路１３へ給電される。
【０００７】そして、中間口出し電極ＴＡＰの電圧Ｖs
が１０Ｖ程度に上昇すると、パルス幅変調回路１３が起
動し、スイッチング制御信号（断続波形）Ｓの生成を開
始する。これにより、ＩＧＦＥＴ１２の開閉動作が開始
されるので、１次側巻線３ａに流れる電流が断続され、
２次側巻線３ｂ及び２次側補助巻線３ｃにそれぞれ降圧
交流が誘起するため、出力端子４ａ，４ｂ間に所定の直
流出力が現れると共に、端子５ａ，５ｂ間に直流電源Ｖ
ccが現れる。
が１０Ｖ程度に上昇すると、パルス幅変調回路１３が起
動し、スイッチング制御信号（断続波形）Ｓの生成を開
始する。これにより、ＩＧＦＥＴ１２の開閉動作が開始
されるので、１次側巻線３ａに流れる電流が断続され、
２次側巻線３ｂ及び２次側補助巻線３ｃにそれぞれ降圧
交流が誘起するため、出力端子４ａ，４ｂ間に所定の直
流出力が現れると共に、端子５ａ，５ｂ間に直流電源Ｖ
ccが現れる。
【０００８】この直流電源Ｖccはスイッチング電源用Ｉ
Ｃ１０の電源として用いられているものであるが、直流
電源Ｖccの電圧値が参照電圧Ｖref （１２Ｖ）以上にな
ると、これを電圧比較器１４が検出し、その出力が接地
されるため、電流路切り替え用ＮＰＮ型トランジスタＱ
１がオン状態からオフ状態へ切り替わり、中間口出し電
極ＴＡＰからの流出電流ＩS は２００Ｋオーム程度の高
抵抗器Ｒ３を介して接地側へ流れる。
Ｃ１０の電源として用いられているものであるが、直流
電源Ｖccの電圧値が参照電圧Ｖref （１２Ｖ）以上にな
ると、これを電圧比較器１４が検出し、その出力が接地
されるため、電流路切り替え用ＮＰＮ型トランジスタＱ
１がオン状態からオフ状態へ切り替わり、中間口出し電
極ＴＡＰからの流出電流ＩS は２００Ｋオーム程度の高
抵抗器Ｒ３を介して接地側へ流れる。
【０００９】ＰＷＭ動作開始後はＩＧＦＥＴ１２がオン
・オフを繰り返すことになるが、ＩＧＦＥＴ１２がオン
のときは中間口出し電極ＴＡＰの電圧ＶS が略接地電圧
（ＧＮＤ）となり、１次側巻線３ａのインダクタンスで
大きな電圧降下が生じるので、整流出力端子２ａの電圧
Ｖが高電圧でもドレイン端子Ｔｄの電圧Ｖｄはそれより
も低い。従って、パワーＦＥＴ部１０Ａは大電流容量素
子として優れている。
・オフを繰り返すことになるが、ＩＧＦＥＴ１２がオン
のときは中間口出し電極ＴＡＰの電圧ＶS が略接地電圧
（ＧＮＤ）となり、１次側巻線３ａのインダクタンスで
大きな電圧降下が生じるので、整流出力端子２ａの電圧
Ｖが高電圧でもドレイン端子Ｔｄの電圧Ｖｄはそれより
も低い。従って、パワーＦＥＴ部１０Ａは大電流容量素
子として優れている。
【００１０】他方、ＩＧＦＥＴ１２がオフのときは、ド
レイン端子Ｔｄには整流出力端子２ａに現れる電圧Ｖが
略そのまま印加するので、ＪＦＥＴ１１のドレインにピ
ンチオフ電圧Ｖp 以上の電圧が印加されると、ピンチオ
フ状態となり、そのチャネルに飽和電流が流れるが、ド
レイン電圧Ｖｄが高ければ高い程、ＪＦＥＴ１１のゲー
ト電圧（接地電圧）が相対的にそのソース電圧ＶS より
負に大きくなり、飽和ドレイン電流値は微小になる。そ
のため、ＩＧＦＥＴ１１がオフのとき、中間口出し電極
ＴＡＰの電圧Ｖs はＪＦＥＴ１１自身のピンチオフ電圧
Ｖp （約２０Ｖ）で、ドレイン端子Ｔｄに印加された高
電圧の大部分はチャネル中の空乏層の拡がりに消費され
る。従って、パワーＦＥＴ部１０Ａは高耐圧素子として
優れている。なお、その際、高抵抗器Ｒ３には１００μ
Ａ程度の無効電流が流れることになるが、ＩＧＦＥＴ１
２のオン時に流れる電流値がアンペアオーダ（数アンペ
ア）であるため、微弱な無効電流は問題にならない。
レイン端子Ｔｄには整流出力端子２ａに現れる電圧Ｖが
略そのまま印加するので、ＪＦＥＴ１１のドレインにピ
ンチオフ電圧Ｖp 以上の電圧が印加されると、ピンチオ
フ状態となり、そのチャネルに飽和電流が流れるが、ド
レイン電圧Ｖｄが高ければ高い程、ＪＦＥＴ１１のゲー
ト電圧（接地電圧）が相対的にそのソース電圧ＶS より
負に大きくなり、飽和ドレイン電流値は微小になる。そ
のため、ＩＧＦＥＴ１１がオフのとき、中間口出し電極
ＴＡＰの電圧Ｖs はＪＦＥＴ１１自身のピンチオフ電圧
Ｖp （約２０Ｖ）で、ドレイン端子Ｔｄに印加された高
電圧の大部分はチャネル中の空乏層の拡がりに消費され
る。従って、パワーＦＥＴ部１０Ａは高耐圧素子として
優れている。なお、その際、高抵抗器Ｒ３には１００μ
Ａ程度の無効電流が流れることになるが、ＩＧＦＥＴ１
２のオン時に流れる電流値がアンペアオーダ（数アンペ
ア）であるため、微弱な無効電流は問題にならない。
【００１１】図１１は、上記のスイッチング電源用ＩＣ
１０のパワーＦＥＴ部１０Ａの平面構造を示す拡大平面
図である。このパワーＦＥＴ部１０Ａにおいては、大電
流容量（数アンペア）を確保する目的でＩＧＦＥＴ１２
のチャネル幅が長大になるよう、帯状の長い多結晶シリ
コンのゲート電極１２ｇが褶曲状に一巡周回で形成され
ており、その帯状のゲート電極１２ｇに沿った内外周端
の近傍領域がＩＧＦＥＴ１２のＤＭＯＳ（２重拡散型の
ＭＯＳ）部１２ａに相当している。そして、ＤＭＯＳ部
１２ａの内周端の内側領域がＪＦＥＴ１１の接合ゲート
部１１ａに相当している。ゲート電極１２ｇの外周側に
はＩＧＦＥＴ１２のソース電極１２ｓに繋がるソースパ
ッドＰＤｓが設けられている。このソースパッドＰＤｓ
は接地される。また、ゲート電極１２ｇの内周側にはＪ
ＦＥＴ１１のドレイン電極１１ｄに繋がるドレインパッ
ドＰＤｄが設けられている。このドレインパッドＰＤｄ
はドレイン端子Ｔｄに接続される。そして、帯状のゲー
ト電極１２ｇの１区画（図１０に破線で囲む領域）にお
いては、窓明けした開口内に中間口出し電極ＴＡＰが設
けられている。
１０のパワーＦＥＴ部１０Ａの平面構造を示す拡大平面
図である。このパワーＦＥＴ部１０Ａにおいては、大電
流容量（数アンペア）を確保する目的でＩＧＦＥＴ１２
のチャネル幅が長大になるよう、帯状の長い多結晶シリ
コンのゲート電極１２ｇが褶曲状に一巡周回で形成され
ており、その帯状のゲート電極１２ｇに沿った内外周端
の近傍領域がＩＧＦＥＴ１２のＤＭＯＳ（２重拡散型の
ＭＯＳ）部１２ａに相当している。そして、ＤＭＯＳ部
１２ａの内周端の内側領域がＪＦＥＴ１１の接合ゲート
部１１ａに相当している。ゲート電極１２ｇの外周側に
はＩＧＦＥＴ１２のソース電極１２ｓに繋がるソースパ
ッドＰＤｓが設けられている。このソースパッドＰＤｓ
は接地される。また、ゲート電極１２ｇの内周側にはＪ
ＦＥＴ１１のドレイン電極１１ｄに繋がるドレインパッ
ドＰＤｄが設けられている。このドレインパッドＰＤｄ
はドレイン端子Ｔｄに接続される。そして、帯状のゲー
ト電極１２ｇの１区画（図１０に破線で囲む領域）にお
いては、窓明けした開口内に中間口出し電極ＴＡＰが設
けられている。
【００１２】図１２は図１１中のａ−ａ′線に沿って切
断した状態を示すパワーＦＥＴ部１０Ａの半導体構造の
切断矢視図である。パワーＦＥＴ部１０Ａの半導体構造
は、Ｐ- 型半導体基板１５上に形成されたＮ型ウェル１
６と、Ｎ型ウェル１６のウェル端寄りに沿ってその主面
側に形成された相隣なる内外一対のＰ型ウェル（Ｐベー
ス層）１７Ｉ，１７Ｏと、Ｎ型ウェル１６の中心寄りの
主面側に形成されたＮ+ 型のドレイン領域１８と、内周
のＰ型ウェル１７Ｉ及び外周のＰ型ウェル１７Ｏの主面
側にそれぞれ形成されたＮ+ 型のソース領域１９（１２
ｓ）及びＰ+ 型のコンタクト領域２０と、ソース領域１
９及びコンタクト領域２０の双方にオーミック接触した
ソース電極２１と、ドレイン領域１８にオーミック接触
したドレイン電極２２と、内外のソース領域１９，１９
の双方に亘ってゲート絶縁膜２３を介して形成されたゲ
ート電極１２ｇと、Ｎ型ウェル１６のうち内外のＰ型ウ
ェル１７Ｉ，１７Ｏ（ＤＭＯＳ部）の狭間領域１６ａか
らドレイン領域１８に到る横形ドレイン・ドリフト領域
（拡張ドレイン）１６ｂの上において内周のＰ型ウェル
１７Ｉに接続して形成されたＰ型接合ゲート領域２４
（１１ｇ）と、このＰ型接合ゲート領域２４上に厚く形
成されたフィールド酸化膜（ＬＯＣＯＳ）２５と、ゲー
ト電極１２ｇ及びフィールド酸化膜２５の上に形成され
た層間絶縁膜２６とを有している。なお、ソース電極２
１及びドレイン電極２２はフィールドプレートを有して
いる。
断した状態を示すパワーＦＥＴ部１０Ａの半導体構造の
切断矢視図である。パワーＦＥＴ部１０Ａの半導体構造
は、Ｐ- 型半導体基板１５上に形成されたＮ型ウェル１
６と、Ｎ型ウェル１６のウェル端寄りに沿ってその主面
側に形成された相隣なる内外一対のＰ型ウェル（Ｐベー
ス層）１７Ｉ，１７Ｏと、Ｎ型ウェル１６の中心寄りの
主面側に形成されたＮ+ 型のドレイン領域１８と、内周
のＰ型ウェル１７Ｉ及び外周のＰ型ウェル１７Ｏの主面
側にそれぞれ形成されたＮ+ 型のソース領域１９（１２
ｓ）及びＰ+ 型のコンタクト領域２０と、ソース領域１
９及びコンタクト領域２０の双方にオーミック接触した
ソース電極２１と、ドレイン領域１８にオーミック接触
したドレイン電極２２と、内外のソース領域１９，１９
の双方に亘ってゲート絶縁膜２３を介して形成されたゲ
ート電極１２ｇと、Ｎ型ウェル１６のうち内外のＰ型ウ
ェル１７Ｉ，１７Ｏ（ＤＭＯＳ部）の狭間領域１６ａか
らドレイン領域１８に到る横形ドレイン・ドリフト領域
（拡張ドレイン）１６ｂの上において内周のＰ型ウェル
１７Ｉに接続して形成されたＰ型接合ゲート領域２４
（１１ｇ）と、このＰ型接合ゲート領域２４上に厚く形
成されたフィールド酸化膜（ＬＯＣＯＳ）２５と、ゲー
ト電極１２ｇ及びフィールド酸化膜２５の上に形成され
た層間絶縁膜２６とを有している。なお、ソース電極２
１及びドレイン電極２２はフィールドプレートを有して
いる。
【００１３】ゲート電極１２ｇに正のゲート電圧が加わ
ると、Ｐ型ウェル１７Ｉ，１７Ｏのうちゲート電極１２
ｇの直下の表層の導電型が反転してＮ型チャネルが形成
され、電子電流がＩＧＦＥＴ１２のソース領域１９から
そのＮ型チャネルを介してＩＧＦＥＴ１２のドレイン１
２ｄとＪＦＥＴ１１のソース１１ｓとしての共用領域た
る狭間領域１６ａへ流れ、その直下から横形ドレイン・
ドリフト領域（ＪＦＥＴ１１のＮチャネル）１６ｂを介
してＪＦＥＴ１１のドレイン領域１８に到達する。即
ち、ＩＧＦＥＴ１２がオンのときはドリフト電流がＮ型
ウェル１６を流れるため、Ｎ型ウェル１６の不純物濃度
が高い程、複合ＦＥＴ１０Ａのオン抵抗を低減できる。
また、ドレイン・ドリフト領域１６ｂの上にＰ型接合ゲ
ート領域２４が形成されているので、ドレイン・ドリフ
ト領域１６ｂを横方向に流れるキャリアがフィールド酸
化膜２５へ注入し難く、信頼性の高い構造となってい
る。
ると、Ｐ型ウェル１７Ｉ，１７Ｏのうちゲート電極１２
ｇの直下の表層の導電型が反転してＮ型チャネルが形成
され、電子電流がＩＧＦＥＴ１２のソース領域１９から
そのＮ型チャネルを介してＩＧＦＥＴ１２のドレイン１
２ｄとＪＦＥＴ１１のソース１１ｓとしての共用領域た
る狭間領域１６ａへ流れ、その直下から横形ドレイン・
ドリフト領域（ＪＦＥＴ１１のＮチャネル）１６ｂを介
してＪＦＥＴ１１のドレイン領域１８に到達する。即
ち、ＩＧＦＥＴ１２がオンのときはドリフト電流がＮ型
ウェル１６を流れるため、Ｎ型ウェル１６の不純物濃度
が高い程、複合ＦＥＴ１０Ａのオン抵抗を低減できる。
また、ドレイン・ドリフト領域１６ｂの上にＰ型接合ゲ
ート領域２４が形成されているので、ドレイン・ドリフ
ト領域１６ｂを横方向に流れるキャリアがフィールド酸
化膜２５へ注入し難く、信頼性の高い構造となってい
る。
【００１４】ゲート電極１２ｇに接地電位のゲート電圧
が加わると、反転層が消失し、電子電流の注入が止み、
ＩＧＦＥＴ１２がオフとなるが、Ｐ- 型半導体基板１５
やＰ型ウェル１７Ｉ，１７Ｏの接合面は勿論のこと、Ｊ
ＦＥＴ１１のＰ型ゲート領域２４の接合面からＮ型ウェ
ル１６内へ空乏領域が拡がるため、Ｐ型ウェル１７Ｉ，
１７Ｏとドレイン領域１８にかかる逆バイアスのソース
−ドレイン電圧（高電圧）は空乏領域の拡がりに使わ
れ、電界強度が緩和される。図１０，図１１においてＪ
ＦＥＴ１１の接合ゲート部１１ａ（２４）を横方向に長
く形成してあるのは、電界強度を低くし、高耐圧化を図
るためである。
が加わると、反転層が消失し、電子電流の注入が止み、
ＩＧＦＥＴ１２がオフとなるが、Ｐ- 型半導体基板１５
やＰ型ウェル１７Ｉ，１７Ｏの接合面は勿論のこと、Ｊ
ＦＥＴ１１のＰ型ゲート領域２４の接合面からＮ型ウェ
ル１６内へ空乏領域が拡がるため、Ｐ型ウェル１７Ｉ，
１７Ｏとドレイン領域１８にかかる逆バイアスのソース
−ドレイン電圧（高電圧）は空乏領域の拡がりに使わ
れ、電界強度が緩和される。図１０，図１１においてＪ
ＦＥＴ１１の接合ゲート部１１ａ（２４）を横方向に長
く形成してあるのは、電界強度を低くし、高耐圧化を図
るためである。
【００１５】図１３は図１１に示す破線囲み領域を拡大
して示す平面図、図１４（Ａ）は図１３中のａ−ａ′線
に沿って切断した状態を示す切断矢視図、図１４（Ｂ）
は図１３中のｂ−ｂ′線に沿って切断した状態を示す切
断矢視図、図１５は図１３中のｃ−ｃ′線に沿って切断
した状態を示す切断矢視図である。
して示す平面図、図１４（Ａ）は図１３中のａ−ａ′線
に沿って切断した状態を示す切断矢視図、図１４（Ｂ）
は図１３中のｂ−ｂ′線に沿って切断した状態を示す切
断矢視図、図１５は図１３中のｃ−ｃ′線に沿って切断
した状態を示す切断矢視図である。
【００１６】前述したように、帯状のゲート電極１２ｇ
の１区画においては開口２７が窓明けされており、ソー
ス領域１９のセルフアラインによる形成工程と同時に、
開口２７を介してＮ型ウェル１６の狭間領域１６ａの主
面側にＮ+ 型コンタクト領域２８が形成されている。そ
して、このＮ+ 型コンタクト領域２８に中間口出し電極
ＴＡＰがオーミック接触している。この狭間領域１６ａ
の主面に形成された中間口出し電極ＴＡＰを介して起動
電流Ｉs が流出する。
の１区画においては開口２７が窓明けされており、ソー
ス領域１９のセルフアラインによる形成工程と同時に、
開口２７を介してＮ型ウェル１６の狭間領域１６ａの主
面側にＮ+ 型コンタクト領域２８が形成されている。そ
して、このＮ+ 型コンタクト領域２８に中間口出し電極
ＴＡＰがオーミック接触している。この狭間領域１６ａ
の主面に形成された中間口出し電極ＴＡＰを介して起動
電流Ｉs が流出する。
【００１７】
【発明が解決しようとする課題】しかしながら、上記の
パワーＦＥＴ部１０Ａにあっては、次のような問題点が
あった。
パワーＦＥＴ部１０Ａにあっては、次のような問題点が
あった。
【００１８】 ＰＷＭ回路１３の起動開始後、ＩＧＦ
ＥＴ１２がオンする毎に、中間口出し電極ＴＡＰの電圧
Ｖs が接地電位に落ちる。このため、ＰＷＭ回路１３の
起動開始後、１次側電源からＶcc電源（２次側電源）へ
の切替えまでの期間は、電流路切替え用ＮＰＮ型トラン
ジスタＱ１を流れる電流が消失することになる。この結
果、ＰＷＭ回路１３の能動を確保するため、早期に電源
切替えを行う必要があるが、ＰＷＭ起動からＶcc電源が
充分に上昇するまではどうしてもタイムラグを生じるの
で、ＰＷＭ起動からＶcc電源への切替えまでにはＰＷＭ
回路の電源ダウンの危険期間が紛れ込む。
ＥＴ１２がオンする毎に、中間口出し電極ＴＡＰの電圧
Ｖs が接地電位に落ちる。このため、ＰＷＭ回路１３の
起動開始後、１次側電源からＶcc電源（２次側電源）へ
の切替えまでの期間は、電流路切替え用ＮＰＮ型トラン
ジスタＱ１を流れる電流が消失することになる。この結
果、ＰＷＭ回路１３の能動を確保するため、早期に電源
切替えを行う必要があるが、ＰＷＭ起動からＶcc電源が
充分に上昇するまではどうしてもタイムラグを生じるの
で、ＰＷＭ起動からＶcc電源への切替えまでにはＰＷＭ
回路の電源ダウンの危険期間が紛れ込む。
【００１９】 ＩＧＦＥＴ１２のオフ時においては、
前述したように、中間口出し電極ＴＡＰの電圧Ｖs がＪ
ＦＥＴ１１のピンチオフ電圧Ｖp である２０Ｖ程度まで
上昇するため、ゲート絶縁膜２３のうち開口２７の内周
端部分は、２０Ｖ程度のＮ+ 型コンタクト領域２８と０
Ｖ程度のゲート電極１２ｇに挟まれており、絶縁膜破壊
を生じるおそれがある。この絶縁破壊を回避する一つの
策としては、ゲート絶縁膜２３を２０Ｖ耐圧以上の膜厚
にすることである。シリコン酸化膜の信頼性を確保した
限界強度は４ＭＶ／cmであるため、ゲート絶縁膜２３の
膜厚は５００Å以上が必要である。通常、２５０Å程度
までは可能であるが、ゲート絶縁膜の膜厚が厚くなる
と、ＩＧＦＥＴ１２のしきい値及びオン抵抗の上昇を招
き、ＩＧＦＥＴ１２の駆動能力が低下する。
前述したように、中間口出し電極ＴＡＰの電圧Ｖs がＪ
ＦＥＴ１１のピンチオフ電圧Ｖp である２０Ｖ程度まで
上昇するため、ゲート絶縁膜２３のうち開口２７の内周
端部分は、２０Ｖ程度のＮ+ 型コンタクト領域２８と０
Ｖ程度のゲート電極１２ｇに挟まれており、絶縁膜破壊
を生じるおそれがある。この絶縁破壊を回避する一つの
策としては、ゲート絶縁膜２３を２０Ｖ耐圧以上の膜厚
にすることである。シリコン酸化膜の信頼性を確保した
限界強度は４ＭＶ／cmであるため、ゲート絶縁膜２３の
膜厚は５００Å以上が必要である。通常、２５０Å程度
までは可能であるが、ゲート絶縁膜の膜厚が厚くなる
と、ＩＧＦＥＴ１２のしきい値及びオン抵抗の上昇を招
き、ＩＧＦＥＴ１２の駆動能力が低下する。
【００２０】他方、ＪＦＥＴ１１のピンチオフ電圧Ｖp
を２０Ｖ程度から１０Ｖ程度に下げることができるが、
ピンチオフ電圧を下げるには、ＪＦＥＴ１１のＮチャン
ネルの濃度、即ちＮ型ウェル１６の濃度を下げて低圧で
空乏領域が拡がるようにする必要があるため、チャネル
抵抗が大きくなり、オン抵抗の上昇を招き、大電流容量
化を害する。
を２０Ｖ程度から１０Ｖ程度に下げることができるが、
ピンチオフ電圧を下げるには、ＪＦＥＴ１１のＮチャン
ネルの濃度、即ちＮ型ウェル１６の濃度を下げて低圧で
空乏領域が拡がるようにする必要があるため、チャネル
抵抗が大きくなり、オン抵抗の上昇を招き、大電流容量
化を害する。
【００２１】 上記の半導体構造においては、双ウェ
ルのＰ型ウェル１７Ｉ，１７ＯのＮ型の狭間領域１６ａ
の主面側に高濃度のＮ型コンタクト領域２８が割り込み
形成されているため、ＩＧＦＥＴ１２のオフ時において
は、コンタクト領域２８が邪魔となり、両側のＰ型ウェ
ル１７Ｉ，１７Ｏの接合面から狭間領域１６ａへの空乏
領域が拡がり難い。つまり、図１４（Ｂ）に示す如く、
Ｐ型ウェル１７Ｉ，１７Ｏの接合面から狭間領域１６ａ
へ拡がる空乏領域Ｅの主面端が先に高濃度のＮ型のコン
タクト領域２８に達するため、その主面端のＮ型のコン
タクト領域２８での進行が急に鈍り、空乏端が全体とし
て発達し難くなる。その空乏層が狭間領域１６ａに充満
しても、特に○印で示すコンタクト領域２８の直下領域
（双方の空乏層の会合が遅れる領域）では空乏電界が異
常に集中し、降伏の弱点箇所が発生し、耐圧の低下を招
く。
ルのＰ型ウェル１７Ｉ，１７ＯのＮ型の狭間領域１６ａ
の主面側に高濃度のＮ型コンタクト領域２８が割り込み
形成されているため、ＩＧＦＥＴ１２のオフ時において
は、コンタクト領域２８が邪魔となり、両側のＰ型ウェ
ル１７Ｉ，１７Ｏの接合面から狭間領域１６ａへの空乏
領域が拡がり難い。つまり、図１４（Ｂ）に示す如く、
Ｐ型ウェル１７Ｉ，１７Ｏの接合面から狭間領域１６ａ
へ拡がる空乏領域Ｅの主面端が先に高濃度のＮ型のコン
タクト領域２８に達するため、その主面端のＮ型のコン
タクト領域２８での進行が急に鈍り、空乏端が全体とし
て発達し難くなる。その空乏層が狭間領域１６ａに充満
しても、特に○印で示すコンタクト領域２８の直下領域
（双方の空乏層の会合が遅れる領域）では空乏電界が異
常に集中し、降伏の弱点箇所が発生し、耐圧の低下を招
く。
【００２２】また、図１２及び図１４に示す如く、高濃
度のＮ型のコンタクト領域２８の側端部（×印で示す）
でも、Ｐ型ウェル１７Ｉ，１７Ｏの接合面から進行する
空乏領域が回り込み難く、空乏電界が異常に集中し、降
伏耐圧の低下を招く。
度のＮ型のコンタクト領域２８の側端部（×印で示す）
でも、Ｐ型ウェル１７Ｉ，１７Ｏの接合面から進行する
空乏領域が回り込み難く、空乏電界が異常に集中し、降
伏耐圧の低下を招く。
【００２３】そこで、上記の問題点に鑑み、本発明の第
１の課題は、中間口出し電極に関する回路的又は構造的
な形態を改善することにより、スイッチング制御回路の
１次側電源から２次側電源への切替え過渡期の給電を確
実に保証できるようにしたスイッチング電源用半導体集
積回路を提供することにある。
１の課題は、中間口出し電極に関する回路的又は構造的
な形態を改善することにより、スイッチング制御回路の
１次側電源から２次側電源への切替え過渡期の給電を確
実に保証できるようにしたスイッチング電源用半導体集
積回路を提供することにある。
【００２４】本発明の第２の課題は、ＩＧＦＥＴのゲー
ト絶縁膜の厚膜化を招かずに、低オン抵抗化を実現する
スイッチング電源用半導体集積回路を提供することにあ
る。
ト絶縁膜の厚膜化を招かずに、低オン抵抗化を実現する
スイッチング電源用半導体集積回路を提供することにあ
る。
【００２５】本発明の第３の課題は、ＤＭＯＳ部の狭間
領域での電界集中を緩和でき、高耐圧化を実現するスイ
ッチング電源用半導体集積回路を提供することにある。
領域での電界集中を緩和でき、高耐圧化を実現するスイ
ッチング電源用半導体集積回路を提供することにある。
【００２６】
【課題を解決するための手段】上記第１の課題を解決す
るために、本発明の第１の回路的手段では、第１導電型
チャネルの第１の接合形ＦＥＴと、このソースをドレイ
ンとして直列接続されており、スイッチング制御信号に
より開閉する第１導電型チャネルの絶縁ゲート形ＦＥＴ
を備えたスイッチング電源用半導体集積回路において、
第１の接合形ＦＥＴのソースと第１導電型の絶縁ゲート
形ＦＥＴのドレインとの共通点から電流を取り出すので
はなく、第１の接合形ＦＥＴとドレイン同士を接続した
第１導電型チャネルの第２の接合形ＦＥＴの専属ソース
から電流を取り出す中間口出し電極を設けたことを特徴
とする。ここで、第２の接合形ＦＥＴとは、唯一の接合
形ＦＥＴ素子に限らず、これに直列した別の接合形ＦＥ
Ｔ素子をも含み、等価回路的に唯一の接合形ＦＥＴで代
表されるものである。
るために、本発明の第１の回路的手段では、第１導電型
チャネルの第１の接合形ＦＥＴと、このソースをドレイ
ンとして直列接続されており、スイッチング制御信号に
より開閉する第１導電型チャネルの絶縁ゲート形ＦＥＴ
を備えたスイッチング電源用半導体集積回路において、
第１の接合形ＦＥＴのソースと第１導電型の絶縁ゲート
形ＦＥＴのドレインとの共通点から電流を取り出すので
はなく、第１の接合形ＦＥＴとドレイン同士を接続した
第１導電型チャネルの第２の接合形ＦＥＴの専属ソース
から電流を取り出す中間口出し電極を設けたことを特徴
とする。ここで、第２の接合形ＦＥＴとは、唯一の接合
形ＦＥＴ素子に限らず、これに直列した別の接合形ＦＥ
Ｔ素子をも含み、等価回路的に唯一の接合形ＦＥＴで代
表されるものである。
【００２７】本発明の第１の回路的手段においては、第
１導電型チャネルの絶縁ゲート形ＦＥＴがオンすると、
第１の接合形ＦＥＴのソースと絶縁ゲート形ＦＥＴのド
レインとの共通点の電圧が絶縁ゲート形ＦＥＴのソース
電圧（接地電圧）に落ちるが、中間口出し電極はその共
通点に接続されておらず、第２の接合形ＦＥＴの専属ソ
ースから電流を取り出すようになっているため、中間口
出し電極の電圧は絶縁ゲート形ＦＥＴのソース電圧に落
ちない。このため、中間口出し電極から取り出される電
流は絶縁ゲート形ＦＥＴのオン・オフを問わず断続しな
いので、継続給電が可能であり、スイッチング制御回路
の電源の切替え期でも電源ダウンのおそれがなくなり、
給電の信頼性を高めることができる。これを敷衍すれ
ば、スイッチング動作後、電源の切替えを行わなくて
も、スイッチング制御回路の電源を中間口出し電極から
の給電で恒常的に間に合わすことができる。極論すれ
ば、電源切替え回路，補助巻線及びその整流平滑回路が
不要となり、チップサイズの大幅化やチップの低コスト
化を達成することができる。
１導電型チャネルの絶縁ゲート形ＦＥＴがオンすると、
第１の接合形ＦＥＴのソースと絶縁ゲート形ＦＥＴのド
レインとの共通点の電圧が絶縁ゲート形ＦＥＴのソース
電圧（接地電圧）に落ちるが、中間口出し電極はその共
通点に接続されておらず、第２の接合形ＦＥＴの専属ソ
ースから電流を取り出すようになっているため、中間口
出し電極の電圧は絶縁ゲート形ＦＥＴのソース電圧に落
ちない。このため、中間口出し電極から取り出される電
流は絶縁ゲート形ＦＥＴのオン・オフを問わず断続しな
いので、継続給電が可能であり、スイッチング制御回路
の電源の切替え期でも電源ダウンのおそれがなくなり、
給電の信頼性を高めることができる。これを敷衍すれ
ば、スイッチング動作後、電源の切替えを行わなくて
も、スイッチング制御回路の電源を中間口出し電極から
の給電で恒常的に間に合わすことができる。極論すれ
ば、電源切替え回路，補助巻線及びその整流平滑回路が
不要となり、チップサイズの大幅化やチップの低コスト
化を達成することができる。
【００２８】また、本発明の第２の回路的手段では、第
２の接合形ＦＥＴのソースをドレインとして直列接続さ
れた第１導電型チャネルの第３の接合形ＦＥＴを有して
おり、中間口出し電極が第３の接合形ＦＥＴのソース及
びゲートに接続されて成ることを特徴とする。かかる第
２の回路的手段の中間口出し電極も、第１の接合形ＦＥ
Ｔのソースと絶縁ゲート形ＦＥＴのドレインとの共通点
（コモン）には接続されておらず、第２の接合形ＦＥＴ
に直列接続した第３の接合形ＦＥＴのソースに接続され
ているので、第１の回路的手段と同様、スイッチング制
御回路の電源の信頼性を高めることができる。
２の接合形ＦＥＴのソースをドレインとして直列接続さ
れた第１導電型チャネルの第３の接合形ＦＥＴを有して
おり、中間口出し電極が第３の接合形ＦＥＴのソース及
びゲートに接続されて成ることを特徴とする。かかる第
２の回路的手段の中間口出し電極も、第１の接合形ＦＥ
Ｔのソースと絶縁ゲート形ＦＥＴのドレインとの共通点
（コモン）には接続されておらず、第２の接合形ＦＥＴ
に直列接続した第３の接合形ＦＥＴのソースに接続され
ているので、第１の回路的手段と同様、スイッチング制
御回路の電源の信頼性を高めることができる。
【００２９】そしてまた、上記第１及び第２の課題を解
決するために、本発明の第１の構造的手段では、第１導
電型半導体基板上に形成された第２導電型層、第２導電
型層の一方部の主面側に形成された相隣なる双ウェルの
第１導電型領域、第２導電型層の他方部の主面側に形成
された第２導電型ドレイン領域、それぞれの第１導電型
領域の主面側に形成された第２導電型ソース領域、第１
導電型領域及び上記ソース領域の双方にオーミック接触
したソース電極、上記ドレイン領域にオーミック接触し
たドレイン電極、並びに、上記ソース領域の双方に亘っ
てゲート絶縁膜を介して形成された帯状ゲート電極を具
備する絶縁ゲート形ＦＥＴ部と、第２導電型層のうち第
１導電型領域の上記双ウェルの狭間領域から上記ドレイ
ン領域に到る第２導電型ドレイン・ドリフト領域の上に
おいて、上記双ウェルの片側に接続して形成された第１
導電型の第１接合ゲート領域を具備する接合形ＦＥＴ部
とを備えたスイッチング電源用半導体集積回路であっ
て、上記帯状ゲート電極の少なくとも１区間において開
いた開口の内周端に沿って上記ゲート絶縁膜に比して厚
く形成された反転防止用環状絶縁膜と、この反転防止用
環状絶縁膜の区画内において上記狭間領域にオーミック
接触した中間口出し電極とを有して成ることを特徴とす
る。
決するために、本発明の第１の構造的手段では、第１導
電型半導体基板上に形成された第２導電型層、第２導電
型層の一方部の主面側に形成された相隣なる双ウェルの
第１導電型領域、第２導電型層の他方部の主面側に形成
された第２導電型ドレイン領域、それぞれの第１導電型
領域の主面側に形成された第２導電型ソース領域、第１
導電型領域及び上記ソース領域の双方にオーミック接触
したソース電極、上記ドレイン領域にオーミック接触し
たドレイン電極、並びに、上記ソース領域の双方に亘っ
てゲート絶縁膜を介して形成された帯状ゲート電極を具
備する絶縁ゲート形ＦＥＴ部と、第２導電型層のうち第
１導電型領域の上記双ウェルの狭間領域から上記ドレイ
ン領域に到る第２導電型ドレイン・ドリフト領域の上に
おいて、上記双ウェルの片側に接続して形成された第１
導電型の第１接合ゲート領域を具備する接合形ＦＥＴ部
とを備えたスイッチング電源用半導体集積回路であっ
て、上記帯状ゲート電極の少なくとも１区間において開
いた開口の内周端に沿って上記ゲート絶縁膜に比して厚
く形成された反転防止用環状絶縁膜と、この反転防止用
環状絶縁膜の区画内において上記狭間領域にオーミック
接触した中間口出し電極とを有して成ることを特徴とす
る。
【００３０】かかる第１の構造的手段においては、反転
防止用環状絶縁膜によって絶縁ゲート形ＦＥＴ部におけ
るＤＭＯＳ部の一部のチャネルが抑圧されて非ＭＯＳ化
されているので、第２導電型層の狭間領域のうち反転防
止用環状絶縁膜に囲まれた領域は実質上接合形ＦＥＴ部
の専属ソース領域となっている。この専属ソース領域に
中間口出し電極がオーミック接触している。このため、
第１の構造的手段の等価回路は第１の回路的手段に相当
している。第１の回路的手段と同様に、スイッチング制
御回路の電源の信頼性を高めることができる。
防止用環状絶縁膜によって絶縁ゲート形ＦＥＴ部におけ
るＤＭＯＳ部の一部のチャネルが抑圧されて非ＭＯＳ化
されているので、第２導電型層の狭間領域のうち反転防
止用環状絶縁膜に囲まれた領域は実質上接合形ＦＥＴ部
の専属ソース領域となっている。この専属ソース領域に
中間口出し電極がオーミック接触している。このため、
第１の構造的手段の等価回路は第１の回路的手段に相当
している。第１の回路的手段と同様に、スイッチング制
御回路の電源の信頼性を高めることができる。
【００３１】そして、絶縁ゲート形ＦＥＴ部がオフ状態
のとき、ゲート電極の電圧と中間口出し電極（専属ソー
ス領域）の電圧（ピンチオフ電圧）とで開口の内周端の
ゲート絶縁に比較的高い電圧が印加されることになる
が、中間口出し電極の周囲には厚い反転防止用環状絶縁
膜が形成されているため、その絶縁膜破壊を回避でき
る。従って、反転防止用環状絶縁膜以外のゲート絶縁膜
を厚く形成する必要がないので、絶縁ゲート形ＦＥＴ部
のしきい値及びオン抵抗の上昇を抑制できる。
のとき、ゲート電極の電圧と中間口出し電極（専属ソー
ス領域）の電圧（ピンチオフ電圧）とで開口の内周端の
ゲート絶縁に比較的高い電圧が印加されることになる
が、中間口出し電極の周囲には厚い反転防止用環状絶縁
膜が形成されているため、その絶縁膜破壊を回避でき
る。従って、反転防止用環状絶縁膜以外のゲート絶縁膜
を厚く形成する必要がないので、絶縁ゲート形ＦＥＴ部
のしきい値及びオン抵抗の上昇を抑制できる。
【００３２】従って、中間口出し電極の周りに反転防止
用環状絶縁膜を形成する意義は、第１の回路的手段の実
現することと、絶縁膜破壊の回避にある。
用環状絶縁膜を形成する意義は、第１の回路的手段の実
現することと、絶縁膜破壊の回避にある。
【００３３】加えて、上記第２，第３及び第５の課題を
解決するために、本発明の第２の構造的手段では、上記
反転防止用環状絶縁膜の区画内において上記狭間領域の
主面側に形成されており、上記中間口出し電極にオーミ
ック接触した第１導電型の第２接合ゲート領域を具備す
る第２の接合形ＦＥＴ部を有して成ることを特徴とす
る。かかる第２の構造的手段の等価回路は第２の回路的
手段に相当している。
解決するために、本発明の第２の構造的手段では、上記
反転防止用環状絶縁膜の区画内において上記狭間領域の
主面側に形成されており、上記中間口出し電極にオーミ
ック接触した第１導電型の第２接合ゲート領域を具備す
る第２の接合形ＦＥＴ部を有して成ることを特徴とす
る。かかる第２の構造的手段の等価回路は第２の回路的
手段に相当している。
【００３４】更に、狭間領域の略中央部分に第２接合ゲ
ート領域が形成されているため、絶縁ゲート形ＦＥＴ部
のオフ時には狭間領域全体に空乏領域を早く拡げること
ができ、狭間領域（中間口出し電極のコンタクト領域）
の直下での電界集中を緩和できる。このため、更なる高
耐圧化を実現できる。
ート領域が形成されているため、絶縁ゲート形ＦＥＴ部
のオフ時には狭間領域全体に空乏領域を早く拡げること
ができ、狭間領域（中間口出し電極のコンタクト領域）
の直下での電界集中を緩和できる。このため、更なる高
耐圧化を実現できる。
【００３５】そして、第２の構造的手段において、上記
第１導電型領域に接続しており、上記反転防止用環状絶
縁膜の直下で第２接合ゲート領域を取り囲む第１導電型
の第３接合ゲート領域を具備する第３の接合形ＦＥＴ部
を設けた構成では、第３接合ゲート領域が上記専属ソー
ス領域（狭間領域）を絶縁ゲート形ＦＥＴ部のＤＭＯＳ
部から完全にＰＮ接合分離されている。このため、絶縁
ゲート形ＦＥＴ部のオフ時には、第３接合ゲート領域の
内周から狭間領域（第３の接合形ＦＥＴ部のチャネル）
に対しガードリングとして空乏領域を早期に拡げてピン
チオフさせることができると共に、第３接合ゲート領域
の外周への空乏領域も発達するため、中間口出し電極の
コンタクト領域の側端部での電界集中を緩和できる。従
って、更なる高耐圧化を実現できる。
第１導電型領域に接続しており、上記反転防止用環状絶
縁膜の直下で第２接合ゲート領域を取り囲む第１導電型
の第３接合ゲート領域を具備する第３の接合形ＦＥＴ部
を設けた構成では、第３接合ゲート領域が上記専属ソー
ス領域（狭間領域）を絶縁ゲート形ＦＥＴ部のＤＭＯＳ
部から完全にＰＮ接合分離されている。このため、絶縁
ゲート形ＦＥＴ部のオフ時には、第３接合ゲート領域の
内周から狭間領域（第３の接合形ＦＥＴ部のチャネル）
に対しガードリングとして空乏領域を早期に拡げてピン
チオフさせることができると共に、第３接合ゲート領域
の外周への空乏領域も発達するため、中間口出し電極の
コンタクト領域の側端部での電界集中を緩和できる。従
って、更なる高耐圧化を実現できる。
【００３６】第３の接合形ＦＥＴ部を有する半導体構造
において、上記第１導電型の第２接合ゲート領域の主面
側にその領域規模よりはみ出し形成されており、上記中
間口出し電極が接触した第２導電型コンタクト領域と、
第２導電型コンタクト領域の一部を貫通して上記第２接
合ゲート領域に達しており、上記中間口出し電極が接触
した第１導電型コンタクト領域とを有して成るコンタク
トコンタクト構造を採用できる。かかるコンタクト構造
では、狭間領域の第２導電型コンクタク領域の下に第２
接合ゲート領域が形成されているので、第２接合ゲート
領域の底面から狭間領域の直下に早く空乏領域が達する
ため、狭間領域の直下での電界集中を確実に緩和でき、
高耐圧化を確保できる。また、第２導電型コンクタク領
域が第２接合ゲート領域よりもはみ出し形成されている
ので、狭間領域に確実なコンタクトを保証する。
において、上記第１導電型の第２接合ゲート領域の主面
側にその領域規模よりはみ出し形成されており、上記中
間口出し電極が接触した第２導電型コンタクト領域と、
第２導電型コンタクト領域の一部を貫通して上記第２接
合ゲート領域に達しており、上記中間口出し電極が接触
した第１導電型コンタクト領域とを有して成るコンタク
トコンタクト構造を採用できる。かかるコンタクト構造
では、狭間領域の第２導電型コンクタク領域の下に第２
接合ゲート領域が形成されているので、第２接合ゲート
領域の底面から狭間領域の直下に早く空乏領域が達する
ため、狭間領域の直下での電界集中を確実に緩和でき、
高耐圧化を確保できる。また、第２導電型コンクタク領
域が第２接合ゲート領域よりもはみ出し形成されている
ので、狭間領域に確実なコンタクトを保証する。
【００３７】
【実施形態】次に添付図面を参照して、本発明の実施形
態を説明する。
態を説明する。
【００３８】図１は、本発明の実施形態に係るスイッチ
ング電源用ＩＣを用いたスイッチング電源装置の構成を
示す概略図である。本例のスイッチング電源装置２００
は、交流入力端子１ａ，１ｂに接続された全波整流回路
のダイオード・ブリッジ２と、その整流出力端子２ａ，
２ｂ間に接続されたフィルタの平滑コンデンサＣ1 と、
整流出力端子２ａに１次側巻線３ａの始端が接続された
降圧変圧器３と、１次側巻線３ａの終端にドレイン端子
Ｔｄが接続されおり、１次側巻線３ａに流す電流を断続
するためのスイッチング電源用ＩＣ５０と、降圧変圧器
３の２次側巻線３ｂに誘起する降圧交流を直流端子４
ａ，４ｂに直流出力として取り出す半波整流平滑回路４
と、降圧変圧器３の２次側補助巻線３ｃに誘起する降圧
交流を端子５ａ，５ｂにスイッチング電源用ＩＣ１０の
ための直流電源Ｖcc（例えば１５Ｖ以上）として出力す
る半波整流平滑回路５とを備えている。半波整流平滑回
路４は半波整流ダイオードＤ1 と平滑コンデンサＣ2 で
構成されている。また、半波整流平滑回路５も半波整流
ダイオードＤ2 と平滑コンデンサＣ3 で構成されてい
る。
ング電源用ＩＣを用いたスイッチング電源装置の構成を
示す概略図である。本例のスイッチング電源装置２００
は、交流入力端子１ａ，１ｂに接続された全波整流回路
のダイオード・ブリッジ２と、その整流出力端子２ａ，
２ｂ間に接続されたフィルタの平滑コンデンサＣ1 と、
整流出力端子２ａに１次側巻線３ａの始端が接続された
降圧変圧器３と、１次側巻線３ａの終端にドレイン端子
Ｔｄが接続されおり、１次側巻線３ａに流す電流を断続
するためのスイッチング電源用ＩＣ５０と、降圧変圧器
３の２次側巻線３ｂに誘起する降圧交流を直流端子４
ａ，４ｂに直流出力として取り出す半波整流平滑回路４
と、降圧変圧器３の２次側補助巻線３ｃに誘起する降圧
交流を端子５ａ，５ｂにスイッチング電源用ＩＣ１０の
ための直流電源Ｖcc（例えば１５Ｖ以上）として出力す
る半波整流平滑回路５とを備えている。半波整流平滑回
路４は半波整流ダイオードＤ1 と平滑コンデンサＣ2 で
構成されている。また、半波整流平滑回路５も半波整流
ダイオードＤ2 と平滑コンデンサＣ3 で構成されてい
る。
【００３９】このスイッチング電源装置２００に用いら
れるスイッチング電源用ＩＣ５０は、１次側巻線３ａに
流す電流を断続して断続波を形成する高耐圧・大電流容
量のパワーＦＥＴ部５０Ａと、そのＦＥＴ部５０Ａのス
イッチング制御や保護を行う制御・保護回路部５０Ｂと
から成る。
れるスイッチング電源用ＩＣ５０は、１次側巻線３ａに
流す電流を断続して断続波を形成する高耐圧・大電流容
量のパワーＦＥＴ部５０Ａと、そのＦＥＴ部５０Ａのス
イッチング制御や保護を行う制御・保護回路部５０Ｂと
から成る。
【００４０】パワーＦＥＴ部５０Ａは、接地されたＰ型
接合ゲート５１ｇを持ち、ドレイン端子Ｔｄに印加され
る高電圧（１００Ｖ以上）を降下させてソース５１ｓに
低電圧Ｖs （例えば１０〜２０Ｖ程度）を現す約７００
Ｖ耐圧Ｎチャネルの第１の接合形電界効果トランジスタ
（ＪＦＥＴ１）５１と、そのソース５１ｓをドレイン５
２ｄとして共用して直列接続されており、スイッチング
制御信号Ｓにより開閉するＮチャネルの絶縁ゲート形電
界効果トランジスタ（ＩＧＦＥＴ）５２と、ＪＦＥＴ１
のドレイン５１ｄをドレイン５３ｄとして共通し、接地
されたＰ型接合ゲート５３ｇを持つ約７００Ｖ耐圧の第
２のＮチャネルの接合形電界効果トランジスタ（ＪＦＥ
Ｔ２）５３と、ＪＦＥＴ２のソース５３ｓをドレイン５
４ｄとして共通し、接地されたＰ型接合ゲート５４ｇを
持つ約４０Ｖ耐圧の第４のＮチャネルの接合形電界効果
トランジスタ（ＪＦＥＴ４）５３と、ＪＦＥＴ４のソー
ス５４ｓをドレイン５５ｄとして直列接続されており、
ソース５５ｓに中間口出し電極（タップ）ＴＡＰを備
え、ソース５５ｓがＰ型接合ゲート５５ｇに接続された
約４０Ｖ耐圧Ｎチャネルの第３の接合形電界効果トラン
ジスタ（ＪＦＥＴ３）５５とから成る。なお、スイッチ
ング電源用ＩＣ５０の起動前ではＩＧＦＥＴはオフ状態
にある。
接合ゲート５１ｇを持ち、ドレイン端子Ｔｄに印加され
る高電圧（１００Ｖ以上）を降下させてソース５１ｓに
低電圧Ｖs （例えば１０〜２０Ｖ程度）を現す約７００
Ｖ耐圧Ｎチャネルの第１の接合形電界効果トランジスタ
（ＪＦＥＴ１）５１と、そのソース５１ｓをドレイン５
２ｄとして共用して直列接続されており、スイッチング
制御信号Ｓにより開閉するＮチャネルの絶縁ゲート形電
界効果トランジスタ（ＩＧＦＥＴ）５２と、ＪＦＥＴ１
のドレイン５１ｄをドレイン５３ｄとして共通し、接地
されたＰ型接合ゲート５３ｇを持つ約７００Ｖ耐圧の第
２のＮチャネルの接合形電界効果トランジスタ（ＪＦＥ
Ｔ２）５３と、ＪＦＥＴ２のソース５３ｓをドレイン５
４ｄとして共通し、接地されたＰ型接合ゲート５４ｇを
持つ約４０Ｖ耐圧の第４のＮチャネルの接合形電界効果
トランジスタ（ＪＦＥＴ４）５３と、ＪＦＥＴ４のソー
ス５４ｓをドレイン５５ｄとして直列接続されており、
ソース５５ｓに中間口出し電極（タップ）ＴＡＰを備
え、ソース５５ｓがＰ型接合ゲート５５ｇに接続された
約４０Ｖ耐圧Ｎチャネルの第３の接合形電界効果トラン
ジスタ（ＪＦＥＴ３）５５とから成る。なお、スイッチ
ング電源用ＩＣ５０の起動前ではＩＧＦＥＴはオフ状態
にある。
【００４１】制御・保護回路部５０Ｂは、中間口出し電
極ＴＡＰからの流出電流ＩS を高抵抗器Ｒ３の直前から
導入する電流路切り替え用ＮＰＮ型トランジスタＱ１
と、流出電流ＩS を通しＶcc電源からの逆流電流を阻止
するダイオード接続のＮＰＮ型トランジスタＱ２と、流
出電流ＩS を起動電流として用いるパルス幅変調（ＰＷ
Ｍ）回路１３と、トランジスタＱ２のコレクタ電圧を分
割する分圧抵抗器Ｒ１，Ｒ２と、その分圧を反転入力と
すると共に参照電圧Ｖref （例えば１２Ｖ）を非反転入
力とし、出力がＮＰＮ型トランジスタＱ１のベースに接
続された電圧比較器１４とを有して成る。
極ＴＡＰからの流出電流ＩS を高抵抗器Ｒ３の直前から
導入する電流路切り替え用ＮＰＮ型トランジスタＱ１
と、流出電流ＩS を通しＶcc電源からの逆流電流を阻止
するダイオード接続のＮＰＮ型トランジスタＱ２と、流
出電流ＩS を起動電流として用いるパルス幅変調（ＰＷ
Ｍ）回路１３と、トランジスタＱ２のコレクタ電圧を分
割する分圧抵抗器Ｒ１，Ｒ２と、その分圧を反転入力と
すると共に参照電圧Ｖref （例えば１２Ｖ）を非反転入
力とし、出力がＮＰＮ型トランジスタＱ１のベースに接
続された電圧比較器１４とを有して成る。
【００４２】交流入力端子１ａ，１ｂに交流電源が接続
されると、その接続直後では整流出力端子２ａに現れる
直流電圧Ｖは交流電源の半波サイクルの度に段階的に上
昇し続ける。これにより、直流電流が降圧変圧器３の１
次側巻線３ａからドレイン端子Ｔｄ，ＪＦＥＴ２，ＪＦ
ＥＴ４を介してＪＦＥＴ３のソース５５ｓの中間口出し
電極ＴＡＰから起動電流ＩS として流出し、更にＮＰＮ
型トランジスタＱ１，Ｑ２を介して半波整流平滑回路５
の平滑コンデンサＣ3 及びパルス幅変調回路１３へ給電
される。
されると、その接続直後では整流出力端子２ａに現れる
直流電圧Ｖは交流電源の半波サイクルの度に段階的に上
昇し続ける。これにより、直流電流が降圧変圧器３の１
次側巻線３ａからドレイン端子Ｔｄ，ＪＦＥＴ２，ＪＦ
ＥＴ４を介してＪＦＥＴ３のソース５５ｓの中間口出し
電極ＴＡＰから起動電流ＩS として流出し、更にＮＰＮ
型トランジスタＱ１，Ｑ２を介して半波整流平滑回路５
の平滑コンデンサＣ3 及びパルス幅変調回路１３へ給電
される。
【００４３】そして、中間口出し電極ＴＡＰの電圧Ｖs
が１０Ｖ程度に上昇すると、パルス幅変調回路１３が起
動し、スイッチング制御信号（断続波形）Ｓの生成を開
始する。これにより、ＩＧＦＥＴの開閉動作が開始され
るので、１次側巻線３ａに流れる電流が断続され、２次
側巻線３ｂ及び２次側補助巻線３ｃにそれぞれ降圧交流
が誘起するため、出力端子４ａ，４ｂ間に所定の直流出
力が現れると共に、端子５ａ，５ｂ間に直流電源Ｖccが
現れる。この直流電源Ｖccはスイッチング電源用ＩＣ５
０の電源として用いられているが、直流電源Ｖccの電圧
値が参照電圧Ｖref （１２Ｖ）以上になると、これを電
圧比較器１４が検出し、その出力が接地されるため、電
流路切り替え用ＮＰＮ型トランジスタＱ１がオン状態か
らオフ状態へ切り替わり、中間口出し電極Ｐからの流出
電流ＩS は２００Ｋオーム程度の高抵抗器Ｒ３を介して
接地側へ流れる。
が１０Ｖ程度に上昇すると、パルス幅変調回路１３が起
動し、スイッチング制御信号（断続波形）Ｓの生成を開
始する。これにより、ＩＧＦＥＴの開閉動作が開始され
るので、１次側巻線３ａに流れる電流が断続され、２次
側巻線３ｂ及び２次側補助巻線３ｃにそれぞれ降圧交流
が誘起するため、出力端子４ａ，４ｂ間に所定の直流出
力が現れると共に、端子５ａ，５ｂ間に直流電源Ｖccが
現れる。この直流電源Ｖccはスイッチング電源用ＩＣ５
０の電源として用いられているが、直流電源Ｖccの電圧
値が参照電圧Ｖref （１２Ｖ）以上になると、これを電
圧比較器１４が検出し、その出力が接地されるため、電
流路切り替え用ＮＰＮ型トランジスタＱ１がオン状態か
らオフ状態へ切り替わり、中間口出し電極Ｐからの流出
電流ＩS は２００Ｋオーム程度の高抵抗器Ｒ３を介して
接地側へ流れる。
【００４４】ＰＷＭ動作開始後はＩＧＦＥＴがオン・オ
フを繰り返すことになるが、ＩＧＦＥＴがオンのとき
は、そのドレイン５２ｄの電圧は略接地電圧（ＧＮＤ）
となるものの、中間口出し電極ＴＡＰの電圧ＶS は略接
地電圧にはならず、約５Ｖ程度になる。またＪＦＥＴ１
のドレイン電流がそのＮチャネルで大きなドリフト電流
として急増するため、１次側巻線３ａのインダクタンス
で大きな電圧降下が生じるので、整流出力端子２ａの電
圧Ｖが高電圧でもドレイン端子Ｔｄの電圧Ｖｄはそれよ
りも低い。
フを繰り返すことになるが、ＩＧＦＥＴがオンのとき
は、そのドレイン５２ｄの電圧は略接地電圧（ＧＮＤ）
となるものの、中間口出し電極ＴＡＰの電圧ＶS は略接
地電圧にはならず、約５Ｖ程度になる。またＪＦＥＴ１
のドレイン電流がそのＮチャネルで大きなドリフト電流
として急増するため、１次側巻線３ａのインダクタンス
で大きな電圧降下が生じるので、整流出力端子２ａの電
圧Ｖが高電圧でもドレイン端子Ｔｄの電圧Ｖｄはそれよ
りも低い。
【００４５】他方、ＩＧＦＥＴがオフのときは、ドレイ
ン端子Ｔｄには整流出力端子２ａに現れる電圧Ｖが略そ
のまま印加するので、ＪＦＥＴ１のドレイン５１ｄにピ
ンチオフ電圧Ｖp 以上の電圧が印加されると、ピンチオ
フ状態となり、ドレイン端子Ｔｄに印加された高電圧は
チャネル中の空乏層の拡がりに消費される。
ン端子Ｔｄには整流出力端子２ａに現れる電圧Ｖが略そ
のまま印加するので、ＪＦＥＴ１のドレイン５１ｄにピ
ンチオフ電圧Ｖp 以上の電圧が印加されると、ピンチオ
フ状態となり、ドレイン端子Ｔｄに印加された高電圧は
チャネル中の空乏層の拡がりに消費される。
【００４６】本実施形態では、中間口出し電極ＴＡＰが
ＪＦＥＴ１のソース５１ｓとＩＧＦＥＴのドレイン５２
ｄとの共通点に設けられているのではなく、ＪＦＥＴ３
の専属ソース５５ｓに設けられている。なお、ＪＦＥＴ
２とＪＦＥ５４とは等価回路的には唯一のＪＦＥＴ（例
えばＪＦＥＴ２）でシンボル表現できる。ＩＧＦＥＴが
オンすると、ＪＦＥＴ１のソース５１ｓとＩＧＦＥＴの
ドレイン５２ｄとの共通点が接地されるが、中間口出し
電極ＴＡＰはその共通点に接続されておらず、ＪＦＥＴ
３の専属ソース５５ｓに接続されているため、中間口出
し電極ＴＡＰは接地されない。このため、中間口出し電
極ＴＡＰから取り出される電流ＩS はＩＧＦＥＴのオン
時で断続せず、継続給電が可能であり、スイッチング制
御回路１３の電源の切替え期でも電源ダウンのおそれが
なくなり、電源動作の信頼性を高めることができる。こ
れを敷衍すれば、スイッチング動作後、電源の切替えを
行わなくても、スイッチング制御回路１３の電源を中間
口出し電極ＴＡＰからの給電で恒常的に間に合わすこと
ができる。極論すれば、電源切替え回路５８，補助巻線
３ｃ，半波整流平滑回路５が不要となり、チップサイズ
の大幅化やチップの低コスト化を達成することができ
る。
ＪＦＥＴ１のソース５１ｓとＩＧＦＥＴのドレイン５２
ｄとの共通点に設けられているのではなく、ＪＦＥＴ３
の専属ソース５５ｓに設けられている。なお、ＪＦＥＴ
２とＪＦＥ５４とは等価回路的には唯一のＪＦＥＴ（例
えばＪＦＥＴ２）でシンボル表現できる。ＩＧＦＥＴが
オンすると、ＪＦＥＴ１のソース５１ｓとＩＧＦＥＴの
ドレイン５２ｄとの共通点が接地されるが、中間口出し
電極ＴＡＰはその共通点に接続されておらず、ＪＦＥＴ
３の専属ソース５５ｓに接続されているため、中間口出
し電極ＴＡＰは接地されない。このため、中間口出し電
極ＴＡＰから取り出される電流ＩS はＩＧＦＥＴのオン
時で断続せず、継続給電が可能であり、スイッチング制
御回路１３の電源の切替え期でも電源ダウンのおそれが
なくなり、電源動作の信頼性を高めることができる。こ
れを敷衍すれば、スイッチング動作後、電源の切替えを
行わなくても、スイッチング制御回路１３の電源を中間
口出し電極ＴＡＰからの給電で恒常的に間に合わすこと
ができる。極論すれば、電源切替え回路５８，補助巻線
３ｃ，半波整流平滑回路５が不要となり、チップサイズ
の大幅化やチップの低コスト化を達成することができ
る。
【００４７】図２（Ａ）〜（Ｄ）は図１のＦＥＴ部５０
Ａに採用可能な回路構成を示す。図２（Ｄ）は図１に示
すものと同一である。（Ａ）の回路は、ＪＦＥＴ１と共
通ドレインのＪＦＥＴ２（５３）の専属ソース５３ｓに
中間口出し電極（出力）ＴＡＰを設けたものである。Ｊ
ＦＥＴ２（５３）は接地された固定バイアスである。
Ａに採用可能な回路構成を示す。図２（Ｄ）は図１に示
すものと同一である。（Ａ）の回路は、ＪＦＥＴ１と共
通ドレインのＪＦＥＴ２（５３）の専属ソース５３ｓに
中間口出し電極（出力）ＴＡＰを設けたものである。Ｊ
ＦＥＴ２（５３）は接地された固定バイアスである。
【００４８】ＪＦＥＴ２は高耐圧化をために必要であ
る。（Ｂ）の回路は、ＪＦＥＴ２（５３）にＪＦＥＴ４
（５４）を直列接続し、ＪＦＥＴ４の専属ソース５４ｓ
に中間口出し電極ＴＡＰを設けたものである。ＪＦＥＴ
２及びＪＦＥＴ４は共に接地された固定バイアスであ
る。このため、（Ｂ）の回路は、等価回路的に（Ａ）の
回路に還元できる。
る。（Ｂ）の回路は、ＪＦＥＴ２（５３）にＪＦＥＴ４
（５４）を直列接続し、ＪＦＥＴ４の専属ソース５４ｓ
に中間口出し電極ＴＡＰを設けたものである。ＪＦＥＴ
２及びＪＦＥＴ４は共に接地された固定バイアスであ
る。このため、（Ｂ）の回路は、等価回路的に（Ａ）の
回路に還元できる。
【００４９】（Ｃ）の回路は、（Ｂ）の回路においてＪ
ＦＥＴ４に代えてソースとゲートが接続したＪＦＥＴ３
の専属ソース５５ｓに中間口出し電極ＴＡＰを設けたも
のである。ＪＦＥＴ３は自己バイアスである。（Ｄ）の
回路は、図１に示すものと同一であるが、ＪＦＥＴ２と
ＪＦＥＴ４は等価回路的には唯一のＪＦＥＴに相当する
ので、（Ｃ）の回路に還元できる。
ＦＥＴ４に代えてソースとゲートが接続したＪＦＥＴ３
の専属ソース５５ｓに中間口出し電極ＴＡＰを設けたも
のである。ＪＦＥＴ３は自己バイアスである。（Ｄ）の
回路は、図１に示すものと同一であるが、ＪＦＥＴ２と
ＪＦＥＴ４は等価回路的には唯一のＪＦＥＴに相当する
ので、（Ｃ）の回路に還元できる。
【００５０】従って、本実施形態における基本的な回路
構成としては、（Ａ）の回路と（Ｃ）の回路に帰結す
る。
構成としては、（Ａ）の回路と（Ｃ）の回路に帰結す
る。
【００５１】図３は、図１に示すスイッチング電源用Ｉ
Ｃ５０のパワーＦＥＴ部５０Ａの平面構造を示す拡大平
面図である。このパワーＦＥＴ部５０Ａにおいては、大
電流容量（数アンペア）を確保する目的でＩＧＦＥＴの
チャネル幅が長くなるよう、帯状の長い多結晶シリコン
のゲート電極５２ｇが褶曲状に一巡周回で形成されてお
り、その帯状のゲート電極５２ｇに沿った内外周端の近
傍領域がＩＧＦＥＴのＤＭＯＳ（２重拡散構造のＭＯ
Ｓ）部５２ａに相当している。そして、ＤＭＯＳ部５２
ａの内周端の内側領域がＪＦＥＴ１の接合ゲート部５１
ａに相当している。ゲート電極５２ｇの外周側にはＩＧ
ＦＥＴのソース５２ｓに繋がるソースパッドＰＤｓが設
けられている。このソースパッドＰＤｓは接地される。
また、ゲート電極５２ｇの内周側にはＪＦＥＴ１のドレ
イン５１ｄに繋がるドレインパッドＰＤｄが設けられて
いる。このドレインパッドＰＤｄはドレイン端子Ｔｄに
接続される。そして、帯状のゲート電極５２ｇの１区画
（図３に破線で囲む領域）においては窓明けした開口内
に中間口出し電極ＴＡＰが設けられている。中間口出し
電極ＴＡＰの内周側はＪＦＥＴ２の接合ゲート部５３ａ
に相当している。
Ｃ５０のパワーＦＥＴ部５０Ａの平面構造を示す拡大平
面図である。このパワーＦＥＴ部５０Ａにおいては、大
電流容量（数アンペア）を確保する目的でＩＧＦＥＴの
チャネル幅が長くなるよう、帯状の長い多結晶シリコン
のゲート電極５２ｇが褶曲状に一巡周回で形成されてお
り、その帯状のゲート電極５２ｇに沿った内外周端の近
傍領域がＩＧＦＥＴのＤＭＯＳ（２重拡散構造のＭＯ
Ｓ）部５２ａに相当している。そして、ＤＭＯＳ部５２
ａの内周端の内側領域がＪＦＥＴ１の接合ゲート部５１
ａに相当している。ゲート電極５２ｇの外周側にはＩＧ
ＦＥＴのソース５２ｓに繋がるソースパッドＰＤｓが設
けられている。このソースパッドＰＤｓは接地される。
また、ゲート電極５２ｇの内周側にはＪＦＥＴ１のドレ
イン５１ｄに繋がるドレインパッドＰＤｄが設けられて
いる。このドレインパッドＰＤｄはドレイン端子Ｔｄに
接続される。そして、帯状のゲート電極５２ｇの１区画
（図３に破線で囲む領域）においては窓明けした開口内
に中間口出し電極ＴＡＰが設けられている。中間口出し
電極ＴＡＰの内周側はＪＦＥＴ２の接合ゲート部５３ａ
に相当している。
【００５２】図４は図３中のａ−ａ′線に沿って切断し
た状態を示すパワーＦＥＴ部５０Ａの半導体構造の切断
矢視図である。パワーＦＥＴ部５０Ａの半導体構造は、
Ｐ-型半導体基板１５上に形成されたＮ型ウェル１６
と、Ｎ型ウェル１６のウェル端寄りに沿ってその主面側
に形成された相隣なる内外一対のＰ型ウェル（Ｐベース
層）１７Ｉ，１７Ｏと、Ｎ型ウェル１６の中心寄りの主
面側に形成されたＮ+ 型のドレイン領域１８と、内周の
Ｐ型ウェル１７Ｉ及び外周のＰ型ウェル１７Ｏの主面側
にそれぞれ形成されたＮ+ 型のソース領域１９及びＰ+
型のコンタクト領域２０と、ソース領域１９及びコンタ
クト領域２０の双方にオーミック接触したソース電極２
１と、ドレイン領域１８にオーミック接触したドレイン
電極２２と、内外のソース領域１９，１９の双方に亘っ
てゲート絶縁膜２３を介して形成されたゲート電極５２
ｇと、Ｎ型ウェル１６のうち内外のＰ型ウェル１７Ｉ，
１７Ｏ（ＤＭＯＳ構造）の狭間領域１６ａからドレイン
領域１８に到る横形ドレイン・ドリフト領域（拡張ドレ
イン）１６ｂの上において内周のＰ型ウェル１７Ｉに接
続して形成された第１のＰ型接合ゲート領域２４と、こ
のＰ型接合ゲート領域２４上に厚く形成されたフィール
ド酸化膜（ＬＯＣＯＳ）２５と、ゲート電極５２ｇ及び
フィールド酸化膜２５の上に形成された層間絶縁膜２６
とを有している。なお、ソース電極２１及びドレイン電
極２２はフィールドプレートを有している。また、ＤＭ
ＯＳ部５２ａは広義の二重拡散構造であり、Ｐ型ウェル
（Ｐベース層）１７Ｉ，１７Ｏはゲート電極５２ｇの形
成前に拡散形成され、ゲート電極５２ｇをマスクとして
用いたセルフアラインとなっていないが、ソース領域１
９はセルフアラインで形成される。
た状態を示すパワーＦＥＴ部５０Ａの半導体構造の切断
矢視図である。パワーＦＥＴ部５０Ａの半導体構造は、
Ｐ-型半導体基板１５上に形成されたＮ型ウェル１６
と、Ｎ型ウェル１６のウェル端寄りに沿ってその主面側
に形成された相隣なる内外一対のＰ型ウェル（Ｐベース
層）１７Ｉ，１７Ｏと、Ｎ型ウェル１６の中心寄りの主
面側に形成されたＮ+ 型のドレイン領域１８と、内周の
Ｐ型ウェル１７Ｉ及び外周のＰ型ウェル１７Ｏの主面側
にそれぞれ形成されたＮ+ 型のソース領域１９及びＰ+
型のコンタクト領域２０と、ソース領域１９及びコンタ
クト領域２０の双方にオーミック接触したソース電極２
１と、ドレイン領域１８にオーミック接触したドレイン
電極２２と、内外のソース領域１９，１９の双方に亘っ
てゲート絶縁膜２３を介して形成されたゲート電極５２
ｇと、Ｎ型ウェル１６のうち内外のＰ型ウェル１７Ｉ，
１７Ｏ（ＤＭＯＳ構造）の狭間領域１６ａからドレイン
領域１８に到る横形ドレイン・ドリフト領域（拡張ドレ
イン）１６ｂの上において内周のＰ型ウェル１７Ｉに接
続して形成された第１のＰ型接合ゲート領域２４と、こ
のＰ型接合ゲート領域２４上に厚く形成されたフィール
ド酸化膜（ＬＯＣＯＳ）２５と、ゲート電極５２ｇ及び
フィールド酸化膜２５の上に形成された層間絶縁膜２６
とを有している。なお、ソース電極２１及びドレイン電
極２２はフィールドプレートを有している。また、ＤＭ
ＯＳ部５２ａは広義の二重拡散構造であり、Ｐ型ウェル
（Ｐベース層）１７Ｉ，１７Ｏはゲート電極５２ｇの形
成前に拡散形成され、ゲート電極５２ｇをマスクとして
用いたセルフアラインとなっていないが、ソース領域１
９はセルフアラインで形成される。
【００５３】このようなＤＭＯＳ部を持つパワーＦＥＴ
部５０Ａにおいて、ゲート電極５２ｇに正のゲート電圧
が加わると、Ｐ型ウェル１７Ｉ，１７Ｏのうちゲート電
極５２ｇの直下の表層の導電型が反転してＮ型チャネル
が形成され、電子電流がＩＧＦＥＴのソース領域１９か
らそのＮ型チャネルを介してそのドレイン５２ｄとＪＦ
ＥＴ１のソース５１ｓとしての共用領域たる狭間領域１
６ａへ流れ、その直下からドレイン・ドリフト領域（Ｊ
ＦＥＴ１のＮチャネル）１６ｂを介してＪＦＥＴ１のド
レイン領域１８に到達する。即ち、ＩＧＦＥＴがオンの
ときはドリフト電流がＮ型ウェル１６を流れるため、Ｎ
型ウェル１６の不純物濃度が高い程、複合ＦＥＴのオン
抵抗を低減できる。また、ドレイン・ドリフト領域（拡
張ドレイン）１６ｂの上にＪＦＥＴ１の接合ゲート領域
２４が形成されているので、ドレイン・ドリフト領域１
６ｂを横方向に流れるキャリアがフィールド酸化膜２５
へ注入し難く、信頼性の高い構造となっている。
部５０Ａにおいて、ゲート電極５２ｇに正のゲート電圧
が加わると、Ｐ型ウェル１７Ｉ，１７Ｏのうちゲート電
極５２ｇの直下の表層の導電型が反転してＮ型チャネル
が形成され、電子電流がＩＧＦＥＴのソース領域１９か
らそのＮ型チャネルを介してそのドレイン５２ｄとＪＦ
ＥＴ１のソース５１ｓとしての共用領域たる狭間領域１
６ａへ流れ、その直下からドレイン・ドリフト領域（Ｊ
ＦＥＴ１のＮチャネル）１６ｂを介してＪＦＥＴ１のド
レイン領域１８に到達する。即ち、ＩＧＦＥＴがオンの
ときはドリフト電流がＮ型ウェル１６を流れるため、Ｎ
型ウェル１６の不純物濃度が高い程、複合ＦＥＴのオン
抵抗を低減できる。また、ドレイン・ドリフト領域（拡
張ドレイン）１６ｂの上にＪＦＥＴ１の接合ゲート領域
２４が形成されているので、ドレイン・ドリフト領域１
６ｂを横方向に流れるキャリアがフィールド酸化膜２５
へ注入し難く、信頼性の高い構造となっている。
【００５４】ゲート電極５２ｇに接地電位のゲート電圧
が加わると、反転層が消失し、電子電流の注入が止み、
ＩＧＦＥＴがオフするが、Ｐ- 型半導体基板１５やＰ型
ウェル１７Ｉ，１７Ｏの接合面は勿論のこと、ＪＦＥＴ
１のＰ型ゲート領域２４の接合面からＮ型ウェル１６内
へ空乏領域が拡がるため、Ｐ型ウェル１７Ｉ，１７Ｏと
ドレイン領域１８にかかる逆バイアスのソース−ドレイ
ン電圧（高電圧）は空乏領域の拡がりに使われ、電界強
度が緩和される。従って、高耐圧化が実現している。
が加わると、反転層が消失し、電子電流の注入が止み、
ＩＧＦＥＴがオフするが、Ｐ- 型半導体基板１５やＰ型
ウェル１７Ｉ，１７Ｏの接合面は勿論のこと、ＪＦＥＴ
１のＰ型ゲート領域２４の接合面からＮ型ウェル１６内
へ空乏領域が拡がるため、Ｐ型ウェル１７Ｉ，１７Ｏと
ドレイン領域１８にかかる逆バイアスのソース−ドレイ
ン電圧（高電圧）は空乏領域の拡がりに使われ、電界強
度が緩和される。従って、高耐圧化が実現している。
【００５５】図５は図３中のｂ−ｂ′線に沿って切断し
た状態を示すパワーＦＥＴ部５０Ａの半導体構造の切断
矢視図、図６は図３に示す破線囲み領域を拡大して示す
平面図、図７（Ａ）は図６中のＡ−Ａ′線に沿って切断
した状態を示す切断矢視図、図７（Ｂ）は図６中のＢ−
Ｂ′線に沿って切断した状態を示す切断矢視図、図７
（Ｃ）は図６中のＣ−Ｃ′線に沿って切断した状態を示
す切断矢視図、図８（Ｄ）は図６中のＤ−Ｄ′線に沿っ
て切断した状態を示す切断矢視図、図８（Ｅ）は図６中
のＥ−Ｅ′線に沿って切断した状態を示す切断矢視図、
図９は図６中のＦ−Ｆ′線に沿って切断した状態を示す
切断矢視図である。
た状態を示すパワーＦＥＴ部５０Ａの半導体構造の切断
矢視図、図６は図３に示す破線囲み領域を拡大して示す
平面図、図７（Ａ）は図６中のＡ−Ａ′線に沿って切断
した状態を示す切断矢視図、図７（Ｂ）は図６中のＢ−
Ｂ′線に沿って切断した状態を示す切断矢視図、図７
（Ｃ）は図６中のＣ−Ｃ′線に沿って切断した状態を示
す切断矢視図、図８（Ｄ）は図６中のＤ−Ｄ′線に沿っ
て切断した状態を示す切断矢視図、図８（Ｅ）は図６中
のＥ−Ｅ′線に沿って切断した状態を示す切断矢視図、
図９は図６中のＦ−Ｆ′線に沿って切断した状態を示す
切断矢視図である。
【００５６】従来の構造と同様に、帯状のゲート電極５
２ｇの１区画において、矩形の開口６７が窓明けされて
いる。この開口６７の内周端直下に沿ってゲート絶縁膜
２３の膜厚に比して厚い膜厚（例えば６０００Å）の反
転防止用環状絶縁膜（フィールド酸化膜）２３ａが巡ら
されている。また、この反転防止用環状絶縁膜２３ａの
直下でウェルの内周端が合うように、Ｐ型ウェル１７
Ｉ，１７Ｏが形成されていると共に、図９に示すよう
に、Ｐ型ウェル１７Ｉと１７Ｏとを接続するＰ型連結領
域１７Ｓが形成されている。反転防止用環状絶縁膜（フ
ィールド酸化膜）２３ａを囲むＰ型ウェル１７Ｉ，１７
Ｏ及びＰ型連結領域１７Ｓは第４のＪＦＥＴ４の第４の
接合ゲート５４ｇに相当している。
２ｇの１区画において、矩形の開口６７が窓明けされて
いる。この開口６７の内周端直下に沿ってゲート絶縁膜
２３の膜厚に比して厚い膜厚（例えば６０００Å）の反
転防止用環状絶縁膜（フィールド酸化膜）２３ａが巡ら
されている。また、この反転防止用環状絶縁膜２３ａの
直下でウェルの内周端が合うように、Ｐ型ウェル１７
Ｉ，１７Ｏが形成されていると共に、図９に示すよう
に、Ｐ型ウェル１７Ｉと１７Ｏとを接続するＰ型連結領
域１７Ｓが形成されている。反転防止用環状絶縁膜（フ
ィールド酸化膜）２３ａを囲むＰ型ウェル１７Ｉ，１７
Ｏ及びＰ型連結領域１７Ｓは第４のＪＦＥＴ４の第４の
接合ゲート５４ｇに相当している。
【００５７】この反転防止用環状絶縁膜２３ａの区画内
において、Ｎ型ウェル１６の隔絶された狭間領域１６ｃ
の主面側中央にはウェル状のＰ型領域６１が形成されて
おり、このＰ型領域６１は第３のＪＦＥＴ３の第３の接
合ゲート５５ｇに相当している。Ｐ型領域６１の主面側
にはこれよりも横方向にはみ出したＮ+ 型コンタクト領
域６２が形成されており、このＮ+ 型コンタクト領域６
２に中間口出し電極ＴＡＰがオーミック接触している。
Ｎ+ 型コンタクト領域６２の一部にはＰ型領域６１に達
するＰ+ 型コンタクト領域６３が貫通しており、このＰ
+ 型コンタクト領域６３にも中間口出し電極ＴＡＰがオ
ーミック接触している。第３のＪＦＥＴ３のＮチャネル
及び第４のＪＦＥＴ４のＮチャネルは、隔絶された狭間
領域１６ｃのうち中央のＰ型領域６１とＰ型ウェル１７
Ｉ，１７Ｏで挟まれた部分で共通している。
において、Ｎ型ウェル１６の隔絶された狭間領域１６ｃ
の主面側中央にはウェル状のＰ型領域６１が形成されて
おり、このＰ型領域６１は第３のＪＦＥＴ３の第３の接
合ゲート５５ｇに相当している。Ｐ型領域６１の主面側
にはこれよりも横方向にはみ出したＮ+ 型コンタクト領
域６２が形成されており、このＮ+ 型コンタクト領域６
２に中間口出し電極ＴＡＰがオーミック接触している。
Ｎ+ 型コンタクト領域６２の一部にはＰ型領域６１に達
するＰ+ 型コンタクト領域６３が貫通しており、このＰ
+ 型コンタクト領域６３にも中間口出し電極ＴＡＰがオ
ーミック接触している。第３のＪＦＥＴ３のＮチャネル
及び第４のＪＦＥＴ４のＮチャネルは、隔絶された狭間
領域１６ｃのうち中央のＰ型領域６１とＰ型ウェル１７
Ｉ，１７Ｏで挟まれた部分で共通している。
【００５８】ＩＧＦＥＴがオフ状態のとき、ゲート電極
５２ｇの電圧と中間口出し電極ＴＡＰの電圧（ピンチオ
フ電圧）とで開口６７の内周端のゲート絶縁膜２３に比
較的高い電圧が印加されることになるが、中間口出し電
極ＴＡＰの周囲には６０００Å程度の厚い反転防止用環
状絶縁膜２３ａが形成されているため、その絶縁膜破壊
を回避できる。従って、反転防止用環状絶縁膜２３ａ以
外のゲート絶縁膜２３を厚く形成する必要がないので、
ＩＧＦＥＴのしきい値及びオン抵抗の上昇を抑制でき
る。
５２ｇの電圧と中間口出し電極ＴＡＰの電圧（ピンチオ
フ電圧）とで開口６７の内周端のゲート絶縁膜２３に比
較的高い電圧が印加されることになるが、中間口出し電
極ＴＡＰの周囲には６０００Å程度の厚い反転防止用環
状絶縁膜２３ａが形成されているため、その絶縁膜破壊
を回避できる。従って、反転防止用環状絶縁膜２３ａ以
外のゲート絶縁膜２３を厚く形成する必要がないので、
ＩＧＦＥＴのしきい値及びオン抵抗の上昇を抑制でき
る。
【００５９】隔絶された狭間領域１６ｃの略中央部分に
は第３のＪＦＥＴ３の接合ゲート５５ｇとしてＰ型領域
６１が形成されているため、中間口出し電極ＴＡＰのＮ
+ 型コンタクト領域６２の存在にも拘わらず、ＩＧＦＥ
Ｔのオフ時にはＰ型ウェル１７Ｉ，１７Ｏ及びＰ型連結
領域１７Ｓからの空乏層がコンタクト領域６２に達する
前に、Ｐ型領域６１から狭間領域１６ｃ全体に空乏領域
を早く拡げることができ、狭間領域１６ｃの直下での電
界集中を緩和できる。このため、更なる高耐圧化を実現
できる。Ｎ+ 型コンタクト領域６２はＰ型領域６１より
も横方向にはみ出し形成されているため、狭間領域６ｃ
での確実なコンタクトが保証される。
は第３のＪＦＥＴ３の接合ゲート５５ｇとしてＰ型領域
６１が形成されているため、中間口出し電極ＴＡＰのＮ
+ 型コンタクト領域６２の存在にも拘わらず、ＩＧＦＥ
Ｔのオフ時にはＰ型ウェル１７Ｉ，１７Ｏ及びＰ型連結
領域１７Ｓからの空乏層がコンタクト領域６２に達する
前に、Ｐ型領域６１から狭間領域１６ｃ全体に空乏領域
を早く拡げることができ、狭間領域１６ｃの直下での電
界集中を緩和できる。このため、更なる高耐圧化を実現
できる。Ｎ+ 型コンタクト領域６２はＰ型領域６１より
も横方向にはみ出し形成されているため、狭間領域６ｃ
での確実なコンタクトが保証される。
【００６０】またＰ型領域６１は、Ｐ型ウェル１７Ｉ，
１７Ｏの外にＰ型連結領域１７Ｓを含めた第４のＪＦＥ
Ｔ４の接合ゲート５４ｇで取り囲まれており、ＤＭＯＳ
部５２ａと非ＤＭＯＳ部５２ｂとをＰＮ接合分離してい
る。従って、ＤＭＯＳ部５２ａ側の狭間領域１６ａと非
ＤＭＯＳ部５２ｂ側の狭間領域１６ｃとは実質的に電気
的絶縁されている。
１７Ｏの外にＰ型連結領域１７Ｓを含めた第４のＪＦＥ
Ｔ４の接合ゲート５４ｇで取り囲まれており、ＤＭＯＳ
部５２ａと非ＤＭＯＳ部５２ｂとをＰＮ接合分離してい
る。従って、ＤＭＯＳ部５２ａ側の狭間領域１６ａと非
ＤＭＯＳ部５２ｂ側の狭間領域１６ｃとは実質的に電気
的絶縁されている。
【００６１】そして、ＩＧＦＥＴ５２のオフ時には、Ｐ
型連結領域１７Ｓの内側から狭間領域１６ｃに対し空乏
領域を早期に拡げてピンチオフさせることができると共
に、Ｐ型連結領域１７Ｓの外側への空乏領域も発達する
ため、中間口出し電極ＴＡＰのＮ+ 型コンタクト領域６
２の側端部での電界集中を緩和できる。従って、更なる
高耐圧化を実現できる。Ｐ型ウェル１７Ｉ，１７Ｏ及び
Ｐ型連結領域１７Ｓは一種のガードリングを構成してい
る。
型連結領域１７Ｓの内側から狭間領域１６ｃに対し空乏
領域を早期に拡げてピンチオフさせることができると共
に、Ｐ型連結領域１７Ｓの外側への空乏領域も発達する
ため、中間口出し電極ＴＡＰのＮ+ 型コンタクト領域６
２の側端部での電界集中を緩和できる。従って、更なる
高耐圧化を実現できる。Ｐ型ウェル１７Ｉ，１７Ｏ及び
Ｐ型連結領域１７Ｓは一種のガードリングを構成してい
る。
【００６２】なお、上記の実施態様では、Ｎチャネル型
のＪＦＥＴ，ＩＧＦＥＴを用いて正の高電圧をＪＦＥＴ
のドレインに加えるようにしてあるが、負の高電圧を断
続する場合はＰチャネル型のＪＦＥＴ，ＩＧＦＥＴを用
いることになる。
のＪＦＥＴ，ＩＧＦＥＴを用いて正の高電圧をＪＦＥＴ
のドレインに加えるようにしてあるが、負の高電圧を断
続する場合はＰチャネル型のＪＦＥＴ，ＩＧＦＥＴを用
いることになる。
【００６３】
【発明の効果】以上に説明したように、本発明において
は、第１のＪＦＥＴとＩＧＦＥＴの直列回路において、
ＩＧＦＥＴには実質的に接続されない第２のＪＦＥＴを
設け、ＩＧＦＥＴがオンした際はそのソース電圧（接地
電圧）にならない第２のＪＦＥＴのソースから電流を取
り出す中間口出し電極を設けたことを特徴としているた
め、次のような効果を奏する。
は、第１のＪＦＥＴとＩＧＦＥＴの直列回路において、
ＩＧＦＥＴには実質的に接続されない第２のＪＦＥＴを
設け、ＩＧＦＥＴがオンした際はそのソース電圧（接地
電圧）にならない第２のＪＦＥＴのソースから電流を取
り出す中間口出し電極を設けたことを特徴としているた
め、次のような効果を奏する。
【００６４】（１） 中間口出し電極から取り出される
電流はＩＧＦＥＴのオン・オフを問わず断続せず、継続
給電が可能であり、スイッチング制御回路の電源の切替
え期でも電源ダウンのおそれがなくなり、給電の信頼性
を高めることができる。これを敷衍すれば、ＩＧＦＥＴ
のスイッチング動作後、電源の切替えを行わなくても、
スイッチング制御回路の電源を中間口出し電極からの給
電で恒常的に間に合わすことができる。更に極論すれ
ば、電源切替え回路，補助巻線及びその整流平滑回路が
不要となり、チップサイズの大幅化やスイッチング電源
装置の低コスト化を実現できる。
電流はＩＧＦＥＴのオン・オフを問わず断続せず、継続
給電が可能であり、スイッチング制御回路の電源の切替
え期でも電源ダウンのおそれがなくなり、給電の信頼性
を高めることができる。これを敷衍すれば、ＩＧＦＥＴ
のスイッチング動作後、電源の切替えを行わなくても、
スイッチング制御回路の電源を中間口出し電極からの給
電で恒常的に間に合わすことができる。更に極論すれ
ば、電源切替え回路，補助巻線及びその整流平滑回路が
不要となり、チップサイズの大幅化やスイッチング電源
装置の低コスト化を実現できる。
【００６５】（２） 第１の構造的手段においては、反
転防止用環状絶縁膜によって絶縁ゲート形ＦＥＴ部のＤ
ＭＯＳ部の一部がチャネルが抑圧されて非ＭＯＳ化され
ているので、第２導電型層の狭間領域のうち反転防止用
環状絶縁膜に囲まれた領域は第１の接合形ＦＥＴ部の実
質的な専属ソース領域となり、この専属ソース領域に中
間口出し電極がオーミック接触している。このため、第
１の構造的手段の等価回路は（１）の回路的構成に相当
しており、それと同等の効果を奏する。
転防止用環状絶縁膜によって絶縁ゲート形ＦＥＴ部のＤ
ＭＯＳ部の一部がチャネルが抑圧されて非ＭＯＳ化され
ているので、第２導電型層の狭間領域のうち反転防止用
環状絶縁膜に囲まれた領域は第１の接合形ＦＥＴ部の実
質的な専属ソース領域となり、この専属ソース領域に中
間口出し電極がオーミック接触している。このため、第
１の構造的手段の等価回路は（１）の回路的構成に相当
しており、それと同等の効果を奏する。
【００６６】そして、厚い反転防止用環状絶縁膜が形成
されているため、その絶縁膜破壊を回避できる。従っ
て、反転防止用環状絶縁膜以外のゲート絶縁膜を厚く形
成する必要がないので、絶縁ゲート形ＦＥＴ部のしきい
値及びオン抵抗の上昇を抑制できる。
されているため、その絶縁膜破壊を回避できる。従っ
て、反転防止用環状絶縁膜以外のゲート絶縁膜を厚く形
成する必要がないので、絶縁ゲート形ＦＥＴ部のしきい
値及びオン抵抗の上昇を抑制できる。
【００６７】（３） 第２接合ゲート領域を具備する構
造は上記（２）の回路的構成に相当しており、それと同
等の効果を奏する。更に、狭間領域の略中央部分に第２
接合ゲート領域が形成されているため、絶縁ゲート形Ｆ
ＥＴ部のオフ時には狭間領域全体に空乏領域を早く拡げ
ることができ、狭間領域の直下での電界集中を緩和でき
る。このため、更なる高耐圧化を実現できる。
造は上記（２）の回路的構成に相当しており、それと同
等の効果を奏する。更に、狭間領域の略中央部分に第２
接合ゲート領域が形成されているため、絶縁ゲート形Ｆ
ＥＴ部のオフ時には狭間領域全体に空乏領域を早く拡げ
ることができ、狭間領域の直下での電界集中を緩和でき
る。このため、更なる高耐圧化を実現できる。
【００６８】（４） そして、第３接合ゲート領域を具
備する構造では、ＩＧＦＥＴ部のＤＭＯＳ部から非ＤＭ
ＯＳ部を完全に分離している。このため、ＩＧＦＥＴ部
のオフ時には、第３接合ゲート領域の内周から狭間領域
に対し空乏領域を早期に拡げてピンチオフさせることが
できると共に、第３接合ゲート領域の外周への空乏領域
が発達するため、中間口出し電極のコンタクト領域の側
端部での電界集中を緩和できる。従って、更なる高耐圧
化を実現できる。
備する構造では、ＩＧＦＥＴ部のＤＭＯＳ部から非ＤＭ
ＯＳ部を完全に分離している。このため、ＩＧＦＥＴ部
のオフ時には、第３接合ゲート領域の内周から狭間領域
に対し空乏領域を早期に拡げてピンチオフさせることが
できると共に、第３接合ゲート領域の外周への空乏領域
が発達するため、中間口出し電極のコンタクト領域の側
端部での電界集中を緩和できる。従って、更なる高耐圧
化を実現できる。
【００６９】（５） 中間口出し電極が接触した第２導
電型コンタクト領域が第２接合ゲート領域の主面側にそ
の領域規模よりはみ出し形成されており、中間口出し電
極の接触した第１導電型コンタクト領域が第２導電型コ
ンタクト領域の一部を貫通して第２接合ゲート領域に達
しているコンタクト構造においては、第２接合ゲート領
域の底面から狭間領域の直下に早く空乏領域が達するた
め、狭間領域の直下での電界集中を確実に緩和でき、高
耐圧化を確保できる。
電型コンタクト領域が第２接合ゲート領域の主面側にそ
の領域規模よりはみ出し形成されており、中間口出し電
極の接触した第１導電型コンタクト領域が第２導電型コ
ンタクト領域の一部を貫通して第２接合ゲート領域に達
しているコンタクト構造においては、第２接合ゲート領
域の底面から狭間領域の直下に早く空乏領域が達するた
め、狭間領域の直下での電界集中を確実に緩和でき、高
耐圧化を確保できる。
【図１】本発明の実施形態に係るスイッチング電源用Ｉ
Ｃを用いたスイッチング電源装置の構成を示す概略図で
ある。
Ｃを用いたスイッチング電源装置の構成を示す概略図で
ある。
【図２】（Ａ）〜（Ｄ）はそれぞれ図１のＦＥＴ部に採
用可能な回路構成を示す回路図である。
用可能な回路構成を示す回路図である。
【図３】図１に示すスイッチング電源用ＩＣのパワーＦ
ＥＴ部の平面構造を示す拡大平面図である。
ＥＴ部の平面構造を示す拡大平面図である。
【図４】図３中のａ−ａ′線に沿って切断した状態を示
すパワーＦＥＴ部の半導体構造の切断矢視図である。
すパワーＦＥＴ部の半導体構造の切断矢視図である。
【図５】図３中のｂ−ｂ′線に沿って切断した状態を示
すパワーＦＥＴ部の半導体構造の切断矢視図である。
すパワーＦＥＴ部の半導体構造の切断矢視図である。
【図６】図３に示す破線囲み領域を拡大して示す平面図
である。
である。
【図７】（Ａ）は図６中のＡ−Ａ′線に沿って切断した
状態を示す切断矢視図、（Ｂ）は図６中のＢ−Ｂ′線に
沿って切断した状態を示す切断矢視図、（Ｃ）は図６中
のＣ−Ｃ′線に沿って切断した状態を示す切断矢視図で
ある。
状態を示す切断矢視図、（Ｂ）は図６中のＢ−Ｂ′線に
沿って切断した状態を示す切断矢視図、（Ｃ）は図６中
のＣ−Ｃ′線に沿って切断した状態を示す切断矢視図で
ある。
【図８】（Ｄ）は図６中のＤ−Ｄ′線に沿って切断した
状態を示す切断矢視図、（Ｅ）は図６中のＥ−Ｅ′線に
沿って切断した状態を示す切断矢視図である。
状態を示す切断矢視図、（Ｅ）は図６中のＥ−Ｅ′線に
沿って切断した状態を示す切断矢視図である。
【図９】図６中のＦ−Ｆ′線に沿って切断した状態を示
す切断矢視図である。
す切断矢視図である。
【図１０】従来のスイッチング電源用ＩＣを用いたスイ
ッチング電源装置の構成を示す概略図である。
ッチング電源装置の構成を示す概略図である。
【図１１】図１０に示すスイッチング電源用ＩＣのパワ
ーＦＥＴ部の平面構造を示す拡大平面図である。
ーＦＥＴ部の平面構造を示す拡大平面図である。
【図１２】図１１中のａ−ａ′線に沿って切断した状態
を示すパワーＦＥＴ部の半導体構造の切断矢視図であ
る。
を示すパワーＦＥＴ部の半導体構造の切断矢視図であ
る。
【図１３】図１１に示す破線囲み領域を拡大して示す平
面図である。
面図である。
【図１４】（Ａ）は図１３中のａ−ａ′線に沿って切断
した状態を示す切断矢視図、（Ｂ）は図１３中のｂ−
ｂ′線に沿って切断した状態を示す切断矢視図である。
した状態を示す切断矢視図、（Ｂ）は図１３中のｂ−
ｂ′線に沿って切断した状態を示す切断矢視図である。
【図１５】図１３中のｃ−ｃ′線に沿って切断した状態
を示す切断矢視図である。
を示す切断矢視図である。
２００…スイッチング電源装置 １ａ，１ｂ…交流入力端子 ２…ダイオード・ブリッジ ２ａ，２ｂ…整流出力端子 Ｃ1 ，Ｃ2 ，Ｃ3 …平滑コンデンサ Ｄ1 ，Ｄ2 …半波整流ダイオード ３…降圧変圧器 ３ａ…１次側巻線 ３ｂ…２次側巻線 ４，５…半波整流平滑回路 ４ａ，４ｂ…直流端子 ５ａ，５ｂ…端子 Ｔｄ…ドレイン端子 １３…パルス幅変調（ＰＷＭ）回路 １４…電圧比較器 １５…Ｐ型半導体基板 １６…Ｎ型ウェル １６ａ…Ｎ型ドレイン・ドリフト領域 １６ｂ…狭間領域 １６ｃ…隔絶された狭間領域 １７Ｉ…内周のＰ型ウェル １７Ｏ…外周のＰ型ウェル １７Ｓ…Ｐ型連結領域 １８…Ｎ+ 型ドレイン領域 １９…Ｎ+ 型ソース領域 ２０…Ｐ+ 型コンタクト領域 ２１…ソース電極 ２２…ドレイン電極 ２３…ゲート絶縁膜 ２３ａ…反転防止用環状絶縁膜 ５０…スイッチング電源用ＩＣ ５０Ａ…パワーＦＥＴ部 ５０Ｂ…制御・保護回路部 Ｖref …参照電圧 Ｓ…スイッチング制御信号 ５１…第１の接合形電界効果トンジスタ（ＪＦＥＴ１） ５２…絶縁ゲート形電界効果トンジスタ（ＩＧＦＥＴ） ５３…第２の接合形電界効果トンジスタ（ＪＦＥＴ２） ５４…第４の接合形電界効果トンジスタ（ＪＦＥＴ４） ５５…第３の接合形電界効果トンジスタ（ＪＦＥＴ３） ５１ｇ，５３ｇ，５４ｇ，５５ｇ…Ｐ型接合ゲート ５１ｓ，５２ｓ，５３ｓ，５４ｓ，５５ｓ…ソース ５１ｄ，５２ｄ，５３ｄ，５４ｄ，５５ｄ…ドレイン ５１ａ，５３ａ…接合ゲート部 ５２ａ…ＤＭＯＳ部 ５２ｂ…非ＤＭＯＳ部 ５２ｇ…絶縁ゲート ５８…電源切替え回路 ＴＡＰ…中間口出し電極（タップ） Ｉs …流出電流（起動電流） Ｑ１…電流路切り替え用ＮＰＮ型トランジスタ Ｑ２…ダイオード接続のＮＰＮ型トランジスタ Ｒ１，Ｒ２…分圧抵抗器 Ｒ３…高抵抗器 ６１…Ｐ型領域 ６２…Ｎ+ 型コンタクト領域 ６３…Ｐ+ 型コンタクト領域 ６７…開口。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/808 9447−4Ｍ Ｈ０１Ｌ 29/78 ６５６Ｂ Ｈ０２Ｍ 3/28 9447−4Ｍ 29/80 Ｃ
Claims (6)
- 【請求項１】 第１導電型チャネルの第１の接合形ＦＥ
Ｔと、このソースをドレインとして直列接続されてお
り、スイッチング制御信号により開閉する第１導電型チ
ャネルの絶縁ゲート形ＦＥＴを備えたスイッチング電源
用半導体集積回路において、第１の接合形ＦＥＴとドレ
イン同士を接続した第１導電型チャネルの第２の接合形
ＦＥＴと、第２の接合形ＦＥＴのソースから電流を取り
出す中間口出し電極と、を備えて成ることを特徴とする
スイッチング電源用半導体集積回路。 - 【請求項２】 請求項１において、前記第２の接合形Ｆ
ＥＴの前記ソースをドレインとして直列接続された第１
導電型チャネルの第３の接合形ＦＥＴを有しており、前
記中間口出し電極は第３の接合形ＦＥＴのソース及びゲ
ートに接続されて成ることを特徴とするスイッチング電
源用半導体集積回路。 - 【請求項３】 第１導電型半導体基板上に形成された第
２導電型層、第２導電型層の一方部の主面側に形成され
た相隣なる双ウェルの第１導電型領域、第２導電型層の
他方部の主面側に形成された第２導電型ドレイン領域、
それぞれの第１導電型領域の主面側に形成された第２導
電型ソース領域、第１導電型領域及び前記ソース領域の
双方にオーミック接触したソース電極、前記ドレイン領
域にオーミック接触したドレイン電極、並びに、前記ソ
ース領域の双方に亘ってゲート絶縁膜を介して形成され
た帯状ゲート電極を具備する絶縁ゲート形ＦＥＴ部と、
第２導電型層のうち第１導電型領域の前記双ウェルの狭
間領域から前記ドレイン領域に到る第２導電型ドレイン
・ドリフト領域の上において、前記双ウェルの片側に接
続して形成された第１導電型の第１接合ゲート領域を具
備する接合形ＦＥＴ部とを備えたスイッチング電源用半
導体集積回路であって、 前記帯状ゲート電極の少なくとも１区間において開いた
開口の内周端に沿って前記ゲート絶縁膜に比して厚く形
成された反転防止用環状絶縁膜と、この反転防止用環状
絶縁膜の区画内において前記狭間領域にオーミック接触
した中間口出し電極とを有して成ることを特徴とするス
イッチング電源用半導体集積回路。 - 【請求項４】 請求項３において、前記反転防止用環状
絶縁膜の区画内において前記狭間領域の主面側に形成さ
れており、前記中間口出し電極にオーミック接触した第
１導電型の第２接合ゲート領域を具備することを特徴と
するスイッチング電源用半導体集積回路。 - 【請求項５】 請求項４において、前記第１導電型領域
に接続しており、前記反転防止用環状絶縁膜の直下で第
２接合ゲート領域を取り囲む第１導電型の第３接合ゲー
ト領域を具備することを特徴とするスイッチング電源用
半導体集積回路。 - 【請求項６】 請求項５において、前記第１導電型の第
２接合ゲート領域の主面側にその領域規模よりはみ出し
形成されており、前記中間口出し電極がオーミック接触
した第２導電型コンタクト領域と、第２導電型コンタク
ト領域の一部を貫通して前記第２接合ゲート領域に達し
ており、前記中間口出し電極がオーミック接触した第１
導電型コンタクト領域とを有して成ることを特徴とする
スイッチング電源用半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8118729A JPH09307070A (ja) | 1996-05-14 | 1996-05-14 | スイッチング電源用半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8118729A JPH09307070A (ja) | 1996-05-14 | 1996-05-14 | スイッチング電源用半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307070A true JPH09307070A (ja) | 1997-11-28 |
Family
ID=14743637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8118729A Pending JPH09307070A (ja) | 1996-05-14 | 1996-05-14 | スイッチング電源用半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307070A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002050897A2 (de) * | 2000-12-18 | 2002-06-27 | Siemens Aktiengesellschaft | Leistungselektronische schaltung |
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-
1996
- 1996-05-14 JP JP8118729A patent/JPH09307070A/ja active Pending
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