JPH09306910A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH09306910A JPH09306910A JP11888296A JP11888296A JPH09306910A JP H09306910 A JPH09306910 A JP H09306910A JP 11888296 A JP11888296 A JP 11888296A JP 11888296 A JP11888296 A JP 11888296A JP H09306910 A JPH09306910 A JP H09306910A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、ダミーパターン
を備えた半導体装置に関するものである。近年の半導体
装置では、ますます高集積化及び微細化が進んでいる。
このような半導体装置を製造するためのプロセス技術を
向上させて、半導体装置の信頼性を向上させ、かつ製造
時の歩留りを向上させるためには、不良となった半導体
装置の解析を行う必要がある。そして、その解析作業を
効率よく行うことが必要となっている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a dummy pattern. In recent years, semiconductor devices have been increasingly integrated and miniaturized.
In order to improve the process technology for manufacturing such a semiconductor device, improve the reliability of the semiconductor device, and improve the yield at the time of manufacturing, it is necessary to analyze the defective semiconductor device. is there. And it is necessary to perform the analysis work efficiently.
【０００２】[0002]
【従来の技術】従来、例えばチップ上に形成されたＲＡ
Ｍの不良解析を行うには、ＲＡＭの全記憶セルにデータ
を書き込んだ後、前記記憶セルからデータを読みだし
て、その読み出しデータが書き込みデータと一致するか
否かが判定される。2. Description of the Related Art Conventionally, for example, an RA formed on a chip
In order to perform the failure analysis of M, after writing data in all the memory cells of the RAM, the data is read from the memory cells and it is determined whether the read data matches the write data.
【０００３】そして、その判定結果に基づいて、メモリ
セルアレイを構成する全記憶セル中において不良セルが
存在する箇所を示すフェイルビットマップ（Fail Bit M
ap）が生成される。Based on the result of the determination, a fail bit map (Fail Bit M) showing the locations of defective cells in all the memory cells forming the memory cell array.
ap) is generated.
【０００４】次いで、電子顕微鏡あるいは光学顕微鏡で
不良となった箇所の配線パターン等を検査することによ
り、製造プロセスに起因する不良の解析が行われる。こ
のとき、配線パターンが多層構造である場合には、上層
のパターンから解析が行われ、下層のパターンを解析す
る場合には、上層のパターンがエッチング等により除去
される。Then, the wiring pattern or the like of the defective portion is inspected with an electron microscope or an optical microscope to analyze the defect due to the manufacturing process. At this time, when the wiring pattern has a multilayer structure, the analysis is performed from the upper layer pattern, and when the lower layer pattern is analyzed, the upper layer pattern is removed by etching or the like.
【０００５】[0005]
【発明が解決しようとする課題】上記のような不良解析
方法では、前記顕微鏡で不良箇所を検索する場合に、フ
ェイルビットマップに基づいて、その不良箇所を探し出
すことが困難である。In the defect analysis method as described above, it is difficult to find the defective portion based on the fail bit map when the defective portion is searched by the microscope.
【０００６】すなわち、ＲＡＭ等ではチップ基板上に同
一のパターンが繰り返し敷きつめられているので、前記
顕微鏡で基板面を見ながら不良箇所を探し出すことが困
難である。That is, in a RAM or the like, since the same pattern is repeatedly laid on the chip substrate, it is difficult to find a defective portion while observing the substrate surface with the microscope.
【０００７】従って、同一のパターンが繰り返し敷きつ
められたＲＡＭ等の半導体装置が高集積化されるほど、
不良解析作業が煩雑となるという問題点がある。この発
明の目的は、不良解析作業時に基板上の不良箇所を顕微
鏡で容易に検索可能とした半導体装置を提供することに
ある。Therefore, the higher the degree of integration of a semiconductor device such as a RAM in which the same pattern is repeatedly spread, the higher the degree of integration becomes.
There is a problem that the defect analysis work becomes complicated. An object of the present invention is to provide a semiconductor device in which a defective portion on a substrate can be easily searched for with a microscope during a defect analysis work.
【０００８】[0008]
【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、半導体装置の基板６上には同一
のパターンＰが繰り返しレイアウトされる。前記基板６
上には、前記各パターンＰを検索するための基準位置と
なる目印２が設けられる。FIG. 1 is a diagram for explaining the principle of claim 1. That is, the same pattern P is repeatedly laid out on the substrate 6 of the semiconductor device. The substrate 6
A mark 2 serving as a reference position for searching each pattern P is provided on the top.
【０００９】請求項２では、前記目印は、基板上にレイ
アウトされた配線とは異なる形状で一定間隔毎に形成し
たダミーパターンで構成される。請求項３では、前記目
印は、基板上に同一パターンで繰り返しレイアウトされ
たダミーパターンとは異なる形状の目印用ダミーパター
ンを、一定間隔毎にレイアウトして構成される。According to a second aspect of the present invention, the mark is formed of a dummy pattern having a shape different from that of the wiring laid out on the substrate and formed at regular intervals. According to a third aspect of the present invention, the mark is formed by laying out, at regular intervals, mark dummy patterns having different shapes from the dummy patterns repeatedly laid out in the same pattern on the substrate.
【００１０】請求項４では、前記目印は、基板上に同一
パターンで繰り返しレイアウトされたダミーパターン
を、一定間隔毎に除去して構成される。請求項５では、
前記目印は、基板上に同一パターンで繰り返しレイアウ
トされたダミーパターンの表面材質とは異なる表面材質
の目印用ダミーパターンを、一定間隔毎に設けて構成さ
れる。According to a fourth aspect of the present invention, the mark is formed by removing a dummy pattern repeatedly laid out in the same pattern on the substrate at regular intervals. In claim 5,
The mark is formed by providing mark dummy patterns having a surface material different from the surface material of the dummy patterns repeatedly laid out in the same pattern on the substrate at regular intervals.
【００１１】（作用）請求項１では、目印を検出するこ
とにより、基板上での各パターンの検索が容易となる。(Operation) According to the first aspect of the present invention, by detecting the mark, each pattern on the substrate can be easily searched.
【００１２】請求項２では、ダミーパターンを検出する
ことにより、基板上での各パターンの検索が容易とな
る。請求項３では、ダミーパターンとは異なる形状の目
印用ダミーパターンを検出することにより、基板上での
各パターンの検索が容易となる。According to the second aspect, by detecting the dummy pattern, it becomes easy to search each pattern on the substrate. According to the third aspect, by detecting the mark dummy pattern having a shape different from the dummy pattern, it becomes easy to search each pattern on the substrate.
【００１３】請求項４では、ダミーパターンが除去され
た位置を検出することにより、基板上での各パターンの
検索が容易となる。請求項５では、ダミーパターンとは
異なる表面材質の目印用ダミーパターンを検出すること
により、基板上での各パターンの検索が容易となる。According to the present invention, by detecting the position where the dummy pattern is removed, it becomes easy to search for each pattern on the substrate. According to the fifth aspect, by detecting the mark dummy pattern having the surface material different from that of the dummy pattern, it becomes easy to search each pattern on the substrate.
【００１４】[0014]
【発明の実施の形態】図２は、ＲＡＭのメモリセルアレ
イを示す。多数の記憶セルが敷きつめられたセルアレイ
１上には、多層の配線層が形成され、下層の配線層を構
成する配線パターン間には、その配線層を平坦化して、
上層の配線層に膜厚の安定した配線を形成するためのダ
ミーパターンが形成される。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 2 shows a memory cell array of RAM. A multilayer wiring layer is formed on the cell array 1 in which a large number of memory cells are spread, and the wiring layer is flattened between the wiring patterns forming the lower wiring layer,
A dummy pattern for forming a wiring having a stable film thickness is formed on the upper wiring layer.
【００１５】そして、前記ダミーパターンのうち、他の
ダミーパターンとは異なる目印用ダミーパターン２，３
が一定間隔毎に形成される。すなわち、目印用ダミーパ
ターン２はセルアレイ１のＸ方向に一定間隔毎に形成さ
れ、目印用ダミーパターン３はセルアレイ１のＹ方向に
一定間隔毎に形成されている。 （第一の実施の形態）前記目印用ダミーパターン２，３
の第一の実施の形態を図３に示す。セルアレイ１上に
は、多数の配線４が形成され、各配線４の間にはそれぞ
れ配線間領域がレイアウトされる。Then, among the dummy patterns, mark dummy patterns 2 and 3 different from other dummy patterns are provided.
Are formed at regular intervals. That is, the mark dummy patterns 2 are formed at regular intervals in the X direction of the cell array 1, and the mark dummy patterns 3 are formed at regular intervals in the Y direction of the cell array 1. (First Embodiment) The mark dummy patterns 2 and 3
A first embodiment of the above is shown in FIG. A large number of wirings 4 are formed on the cell array 1, and interwiring regions are laid out between the wirings 4.
【００１６】前記配線４の一定本数毎の配線間領域に
は、目印用ダミーパターン２ａが形成される。この目印
用ダミーパターン２ａは、当該配線間領域内において一
定間隔毎に形成された丸型のパターンである。Marking dummy patterns 2a are formed in the inter-wiring regions for every fixed number of the wirings 4. The mark dummy pattern 2a is a circular pattern formed at regular intervals in the inter-wiring region.
【００１７】この実施の形態では、各配線４の間には他
のダミーパターンが形成されておらず、目印用ダミーパ
ターン２ａは、特に基板面を平坦化するものではない。
このように構成されたＲＡＭでは、前記顕微鏡で不良箇
所の検索を行う際、その不良箇所の最寄りの目印用ダミ
ーパターン２ａを探し出すことにより、基板上でのおお
よその位置が特定される。In this embodiment, no other dummy pattern is formed between the wirings 4, and the mark dummy pattern 2a does not particularly flatten the substrate surface.
In the RAM configured in this manner, when the defective portion is searched for by the microscope, the approximate position on the substrate is specified by finding the nearest dummy dummy pattern 2a for the defective portion.
【００１８】そして、目印用ダミーパターン２ａを基準
位置とし、フェイルビットマップによりその基準位置か
らの不良箇所の方向を特定することにより、前記顕微鏡
を覗きながら不良箇所を容易に探し出すことができる。 （第二の実施の形態）図４は、目印用ダミーパターンの
第二の実施の形態を示す。基板上にレイアウトされた多
数の配線４の間にはそれぞれダミーパターン５がレイア
ウトされる。このダミーパターン５は、配線４の表面と
配線間領域との段差をなくして平坦化するために敷きつ
められた方形のパターンである。By using the mark dummy pattern 2a as the reference position and specifying the direction of the defective portion from the reference position by the fail bit map, the defective portion can be easily found while looking through the microscope. (Second Embodiment) FIG. 4 shows a second embodiment of the mark dummy pattern. Dummy patterns 5 are laid out between the many wirings 4 laid out on the substrate. The dummy pattern 5 is a rectangular pattern spread in order to eliminate the step between the surface of the wiring 4 and the inter-wiring region and flatten the surface.
【００１９】前記ダミーパターン５として、一定間隔毎
に目印用ダミーパターン２ｂが形成される。この目印用
ダミーパターン２ｂは、他のダミーパターン５が方形で
あるのに対し、楕円形のパターンを配線間領域に敷きつ
めて形成される。As the dummy patterns 5, mark dummy patterns 2b are formed at regular intervals. The mark dummy pattern 2b is formed by laying an elliptical pattern in the inter-wiring region, while the other dummy patterns 5 are rectangular.
【００２０】このような構成により、他のダミーパター
ン５とは形状の異なる目印用ダミーパターン２ｂを目印
として不良箇所を容易に探し出すことができるので、前
記第一の実施の形態と同様な作用効果を得ることができ
る。With such a structure, it is possible to easily find a defective portion by using the mark dummy pattern 2b having a shape different from that of the other dummy patterns 5 as a mark. Therefore, the same effect as that of the first embodiment can be obtained. Can be obtained.
【００２１】また、目印用ダミーパターン２ｂも平坦化
に寄与するので、平坦化を効率よく行うことができると
ともに、目印用ダミーパターン２ｂを他のダミーパター
ンと同時に形成することができるので、工程数を増加さ
せることなく目印用ダミーパターン２ｂを形成すること
ができる。 （第三の実施の形態）図５は、第三の実施の形態を示
す。配線４及びダミーパターン５は、前記第二の実施の
形態と同様である。Further, since the mark dummy pattern 2b also contributes to the flattening, the flattening can be performed efficiently, and the mark dummy pattern 2b can be formed simultaneously with other dummy patterns. It is possible to form the mark dummy pattern 2b without increasing the number. (Third Embodiment) FIG. 5 shows a third embodiment. The wiring 4 and the dummy pattern 5 are the same as those in the second embodiment.
【００２２】前記ダミーパターン５は、一定間隔毎に設
けられず、配線間領域が露出される。そして、一定間隔
毎に露出する配線間領域が、他のダミーパターンとは形
状の異なる目印用パターン２ｃとして作用する。The dummy patterns 5 are not provided at regular intervals, and the inter-wiring region is exposed. The inter-wiring region exposed at regular intervals acts as a marking pattern 2c having a different shape from other dummy patterns.
【００２３】従って、目印用ダミーパターン２ｃを他の
ダミーパターンと同時に形成することができるので、工
程数を増加させることなく目印用ダミーパターン２ｃを
形成することができるとともに、前記第二の実施の形態
と同様な作用効果を得ることができる。 （第四の実施の形態）図６は、目印用ダミーパターンの
第四の実施の形態を示す。この実施の形態のダミーパタ
ーン５は、前記第二の実施の形態と同様である。そし
て、目印用ダミーパターン２ｄの表面を他のダミーパタ
ーンの表面とは異なる材質としたものである。Therefore, since the mark dummy pattern 2c can be formed simultaneously with other dummy patterns, the mark dummy pattern 2c can be formed without increasing the number of steps, and the second embodiment can be performed. It is possible to obtain the same effect as the form. (Fourth Embodiment) FIG. 6 shows a dummy pattern for marks according to a fourth embodiment. The dummy pattern 5 of this embodiment is the same as that of the second embodiment. The surface of the mark dummy pattern 2d is made of a material different from that of other dummy patterns.
【００２４】このようなダミーパターン２ｄの製造方法
を図７に示す。まず、図７（ａ）に示すように、Ａｌ−
Ｃｕ層７の上下をＴｉＮ層８ａ，８ｂで挟んだ３層構造
の配線層を基板６上に形成する。A method of manufacturing such a dummy pattern 2d is shown in FIG. First, as shown in FIG.
A wiring layer having a three-layer structure in which the upper and lower sides of the Cu layer 7 are sandwiched by TiN layers 8a and 8b is formed on the substrate 6.
【００２５】次いで、同図（ｂ）に示すように、配線層
上にフォトレジスト１０ａを塗布して、リソグラフィ技
術及びエッチング技術により、目印用ダミーパターン２
ｄを形成する部分のＴｉＮ層８ａを除去して、Ａｌ−Ｃ
ｕ層７を露出させる。Next, as shown in FIG. 3B, a photoresist 10a is applied on the wiring layer, and the mark dummy pattern 2 is formed by lithography and etching.
The TiN layer 8a in the portion forming d is removed, and Al--C
The u layer 7 is exposed.
【００２６】次いで、同図（ｂ）のフォトレジスト１０
ａを除去した後、再度フォトレジスト１０ｂを塗布し、
リソグラフィ技術及びエッチング技術により、同図
（ｃ）に示すように、配線４、ダミーパターン５及び目
印用ダミーパターン２ｄをパターンニングする。Next, the photoresist 10 shown in FIG.
After removing a, the photoresist 10b is applied again,
The wiring 4, the dummy pattern 5, and the mark dummy pattern 2d are patterned by a lithography technique and an etching technique as shown in FIG.
【００２７】次いで、フォトレジスト１０ｂを除去する
と、同図（ｄ）に示すように、配線４、ダミーパターン
５及び目印用ダミーパターン２ｄが形成される。上記の
ように構成された目印用ダミーパターン２ｄは、他のダ
ミーパターン５とは表面の材質が異なる。すなわち、目
印用ダミーパターン２ｄの表面に露出するＡｌ−Ｃｕ層
７は、他のダミーパターン５の表面に露出するＴｉＮ層
８ａより光の反射率が高く、前記顕微鏡で見た場合に、
その色彩及び明度が異なって見える。Next, when the photoresist 10b is removed, the wiring 4, the dummy pattern 5 and the mark dummy pattern 2d are formed as shown in FIG. The marking dummy pattern 2d configured as described above is different in surface material from the other dummy patterns 5. That is, the Al-Cu layer 7 exposed on the surface of the mark dummy pattern 2d has a higher light reflectance than the TiN layer 8a exposed on the surface of another dummy pattern 5, and when viewed with the microscope,
Its color and brightness look different.
【００２８】従って、ダミーパターン５と目印用ダミー
パターン２ｄとのパターン形状を同一とすることができ
るので、各ダミーパターン５，２ｄと配線４との間隔を
一定として、平坦化の効率を向上させることができると
ともに、前記第一の実施の形態と同様な作用効果を得る
ことができる。Therefore, since the dummy pattern 5 and the mark dummy pattern 2d can be made to have the same pattern shape, the interval between the dummy patterns 5 and 2d and the wiring 4 is made constant and the flattening efficiency is improved. In addition, it is possible to obtain the same effect as that of the first embodiment.
【００２９】なお、前記各実施の形態で、各目印用ダミ
ーパターンのレイアウトの端部に、各目印用ダミーパタ
ーンの基板上における位置を示す数字あるいはアルファ
ベット等の記号をパターンニングすれば、各目印用ダミ
ーパターンの基板上での位置を顕微鏡を覗きながら容易
に確認することができる。In each of the above-mentioned embodiments, by patterning a numeral or a symbol such as an alphabet indicating the position of each dummy pattern for marking on the substrate at the end of the layout of each dummy pattern for marking, each landmark can be patterned. The position of the dummy pattern for use on the substrate can be easily confirmed through a microscope.
【００３０】また、前記各目印用ダミーパターン自体
を、各列毎に前記記号でパターンニングしてもよい。ま
た、前記各実施の形態では、ＲＡＭを構成する基板につ
いて説明したが、同一のパターンが繰り返される論理回
路あるいはゲートアレイ等を形成する基板においても、
同様に実施することができる。Further, the dummy patterns for marks themselves may be patterned with the symbols for each column. Further, in each of the above-described embodiments, the substrate forming the RAM has been described, but also in the substrate forming the logic circuit or the gate array in which the same pattern is repeated,
It can be implemented similarly.
【００３１】[0031]
【発明の効果】以上詳述したように、この発明は不良解
析作業時に基板上の不良箇所を顕微鏡で容易に検索可能
とした半導体装置を提供することができる。As described in detail above, the present invention can provide a semiconductor device in which a defective portion on a substrate can be easily searched for with a microscope during a defect analysis operation.
【図１】 本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】 本発明の実施の形態を示すレイアウト図であ
る。FIG. 2 is a layout diagram showing an embodiment of the present invention.
【図３】 第一の実施の形態を示すレイアウト図であ
る。FIG. 3 is a layout diagram showing the first embodiment.
【図４】 第二の実施の形態を示すレイアウト図であ
る。FIG. 4 is a layout diagram showing a second embodiment.
【図５】 第三の実施の形態を示すレイアウト図であ
る。FIG. 5 is a layout diagram showing a third embodiment.
【図６】 第四の実施の形態を示すレイアウト図であ
る。FIG. 6 is a layout diagram showing a fourth embodiment.
【図７】 第四の実施の形態の製造工程を示す基板断面
図である。FIG. 7 is a substrate cross-sectional view showing a manufacturing process of the fourth embodiment.
２，３ 目印 ４ 配線パターン ５ ダミーパターン ６ 基板 Ｐ パターン 2, 3 Marks 4 Wiring pattern 5 Dummy pattern 6 Substrate P pattern
Claims (5)
アウトされる半導体装置であって、 前記基板上には、前記各パターンを検索ための基準位置
となる目印を設けたことを特徴とする半導体装置。1. A semiconductor device in which the same pattern is repeatedly laid out on a substrate, wherein a mark serving as a reference position for searching each of the patterns is provided on the substrate. .
配線とは異なる形状で一定間隔毎に形成したダミーパタ
ーンで構成したことを特徴とする請求項１記載の半導体
装置。2. The semiconductor device according to claim 1, wherein the mark is formed of a dummy pattern having a shape different from that of the wiring laid out on the substrate and formed at regular intervals.
り返しレイアウトされたダミーパターンとは異なる形状
の目印用ダミーパターンを、一定間隔毎にレイアウトし
て構成したことを特徴とする請求項１記載の半導体装
置。3. The mark comprises a mark dummy pattern having a different shape from a dummy pattern repeatedly laid out in the same pattern on a substrate and laid out at regular intervals. Semiconductor device.
り返しレイアウトされたダミーパターンを、一定間隔毎
に除去して構成したことを特徴とする請求項１記載の半
導体装置。4. The semiconductor device according to claim 1, wherein the mark is formed by removing a dummy pattern repeatedly laid out in the same pattern on the substrate at regular intervals.
り返しレイアウトされたダミーパターンの表面材質とは
異なる表面材質の目印用ダミーパターンを、一定間隔毎
に設けて構成したことを特徴とする請求項１記載の半導
体装置。5. The mark comprises a mark dummy pattern having a surface material different from that of a dummy pattern repeatedly laid out in the same pattern on a substrate, the mark dummy pattern being provided at regular intervals. Item 1. The semiconductor device according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11888296A JPH09306910A (en) | 1996-05-14 | 1996-05-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11888296A JPH09306910A (en) | 1996-05-14 | 1996-05-14 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09306910A true JPH09306910A (en) | 1997-11-28 |
Family
ID=14747476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11888296A Withdrawn JPH09306910A (en) | 1996-05-14 | 1996-05-14 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09306910A (en) |
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1996
- 1996-05-14 JP JP11888296A patent/JPH09306910A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |