JPH09297706A - データ処理装置及びデータ処理装置における共有メモリの排他制御方法 - Google Patents
データ処理装置及びデータ処理装置における共有メモリの排他制御方法Info
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- JPH09297706A JPH09297706A JP8109910A JP10991096A JPH09297706A JP H09297706 A JPH09297706 A JP H09297706A JP 8109910 A JP8109910 A JP 8109910A JP 10991096 A JP10991096 A JP 10991096A JP H09297706 A JPH09297706 A JP H09297706A
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Abstract
(57)【要約】
【課題】 排他制御に要する処理時間を低減し得るデー
タ処理装置及びデータ処理装置における共有メモリの排
他制御方法を提供することを目的とする。 【解決手段】 一のバスＡに接続されるプロセッサ１１
１が，共有メモリ１０２の所定アドレスを排他制御でア
クセスする場合に，その旨をバスコントローラ１０１に
通知し，バスコントローラ１０１はロックテーブル１０
５を更新する。また，他のバスＢに接続されるプロセッ
サ１１２または１１３が共有メモリ１０２をアクセスす
る際には，バスコントローラ１０１が，排他制御状態か
否かをロックテーブル１０５を参照して判断し，排他制
御状態である場合には，該プロセッサからの共有メモリ
１０２に対するアクセス信号の供給を停止する待ち状態
とし，排他制御状態が解除された後に，該プロセッサの
共有メモリ１０２へのアクセスを再開させる。
タ処理装置及びデータ処理装置における共有メモリの排
他制御方法を提供することを目的とする。 【解決手段】 一のバスＡに接続されるプロセッサ１１
１が，共有メモリ１０２の所定アドレスを排他制御でア
クセスする場合に，その旨をバスコントローラ１０１に
通知し，バスコントローラ１０１はロックテーブル１０
５を更新する。また，他のバスＢに接続されるプロセッ
サ１１２または１１３が共有メモリ１０２をアクセスす
る際には，バスコントローラ１０１が，排他制御状態か
否かをロックテーブル１０５を参照して判断し，排他制
御状態である場合には，該プロセッサからの共有メモリ
１０２に対するアクセス信号の供給を停止する待ち状態
とし，排他制御状態が解除された後に，該プロセッサの
共有メモリ１０２へのアクセスを再開させる。
Description
【０００１】
【発明の属する技術分野】本発明は複数のプロセッサと
該複数のプロセッサからアクセス可能な共有メモリとを
備えたデータ処理装置における共有メモリの排他制御技
術に係り，特に，共有メモリの排他制御をハードウェア
的に行い，排他制御に要する処理時間を低減し得るデー
タ処理装置及びデータ処理装置における共有メモリの排
他制御方法に関する。
該複数のプロセッサからアクセス可能な共有メモリとを
備えたデータ処理装置における共有メモリの排他制御技
術に係り，特に，共有メモリの排他制御をハードウェア
的に行い，排他制御に要する処理時間を低減し得るデー
タ処理装置及びデータ処理装置における共有メモリの排
他制御方法に関する。
【０００２】
【従来の技術】従来より，複数のプロセッサがメモリを
共有して処理を行うマルチプロセッサ計算機システムが
知られている。このシステムでは，複数のプロセッサが
独立して共有メモリにアクセスを行うことから，共有メ
モリの一貫性（コヒーレンシー）を保つため，共有メモ
リのアクセスを制限するロック機能を有した排他制御が
必要となる。
共有して処理を行うマルチプロセッサ計算機システムが
知られている。このシステムでは，複数のプロセッサが
独立して共有メモリにアクセスを行うことから，共有メ
モリの一貫性（コヒーレンシー）を保つため，共有メモ
リのアクセスを制限するロック機能を有した排他制御が
必要となる。
【０００３】例えば，あるプロセッサが所定のアドレス
またはページに対して処理を行っている際に，他のプロ
セッサによる該アドレスまたはページに対するデータア
クセスの制限が必要となる場合が発生する。このような
場合に対処すべく，共有メモリの領域を分割して，他の
プロセッサからのアクセス制限が必要であるメモリ領域
に対してロック状態を示すフラグを立てて，他のプロセ
ッサからのアクセスを禁止する処理を，ソフトウェア的
に行う方法が用いられている。
またはページに対して処理を行っている際に，他のプロ
セッサによる該アドレスまたはページに対するデータア
クセスの制限が必要となる場合が発生する。このような
場合に対処すべく，共有メモリの領域を分割して，他の
プロセッサからのアクセス制限が必要であるメモリ領域
に対してロック状態を示すフラグを立てて，他のプロセ
ッサからのアクセスを禁止する処理を，ソフトウェア的
に行う方法が用いられている。
【０００４】例えば，フラグの値が”０”の時にはアン
ロック状態で，どのプロセッサからもアクセス可能であ
り，フラグの値が”１”の時には特定プロセッサによる
排他制御が行われているロック状態で，他のプロセッサ
からのアクセスが制限されるものと決めておくものであ
る。
ロック状態で，どのプロセッサからもアクセス可能であ
り，フラグの値が”１”の時には特定プロセッサによる
排他制御が行われているロック状態で，他のプロセッサ
からのアクセスが制限されるものと決めておくものであ
る。
【０００５】従って，各プロセッサは共有メモリにアク
セスする際には，該当するアドレスまたはページ等の領
域に対するロック状態を示すソフトウェアフラグを見て
からアクセスの可否を決定するといった，ソフトウェア
的な排他制御をする必要がある。
セスする際には，該当するアドレスまたはページ等の領
域に対するロック状態を示すソフトウェアフラグを見て
からアクセスの可否を決定するといった，ソフトウェア
的な排他制御をする必要がある。
【０００６】また，特開平和６−１９７７７号公報に開
示された「メモリの排他制御方法およびその装置」にお
いては，メモリの一語に情報データと排他制御コードを
含み，計算機からのアクセスが生じた場合，一度該当す
るメモリのアドレスに記憶されるデータを読み出し，該
データに含まれる排他制御コードに従って排他制御を行
うという，ハードウェア的に排他制御を行う方法が提案
されている。
示された「メモリの排他制御方法およびその装置」にお
いては，メモリの一語に情報データと排他制御コードを
含み，計算機からのアクセスが生じた場合，一度該当す
るメモリのアドレスに記憶されるデータを読み出し，該
データに含まれる排他制御コードに従って排他制御を行
うという，ハードウェア的に排他制御を行う方法が提案
されている。
【０００７】
【発明が解決しようとする課題】しかしながら，上記従
来のデータ処理装置における共有メモリの排他制御方法
にあっては，複数のプロセッサが共有メモリをアクセス
可能で，データのアクセス制限が必要な場合，ソフトウ
ェア的な排他制御を行う場合には，ソフトウェアフラグ
を読み出すための別のメモリアクセスが必要になり，結
果として処理時間が増大するという問題点があった。ま
た，排他制御をソフトウェアで行い管理するので，処理
が複雑になるという問題点があった。
来のデータ処理装置における共有メモリの排他制御方法
にあっては，複数のプロセッサが共有メモリをアクセス
可能で，データのアクセス制限が必要な場合，ソフトウ
ェア的な排他制御を行う場合には，ソフトウェアフラグ
を読み出すための別のメモリアクセスが必要になり，結
果として処理時間が増大するという問題点があった。ま
た，排他制御をソフトウェアで行い管理するので，処理
が複雑になるという問題点があった。
【０００８】また，ハードウェア的に排他制御を行う第
２の従来例にあっては，共有メモリにライトする時で
も，ロック状態を示す排他制御コードを読み出すための
リードサイクルが必要であり，そのための処理時間が必
要となり，結果として処理時間が増大するという問題点
があった。
２の従来例にあっては，共有メモリにライトする時で
も，ロック状態を示す排他制御コードを読み出すための
リードサイクルが必要であり，そのための処理時間が必
要となり，結果として処理時間が増大するという問題点
があった。
【０００９】本発明は，上記従来の問題点に鑑みてなさ
れたものであって，ソフトウェアフラグや排他制御コー
ド等のメモリアクセスを行うことなく，共有メモリの排
他制御をソフトウェア処理によらずハードウェア的に行
い，排他制御に要する処理時間を低減し得るデータ処理
装置及びデータ処理装置における共有メモリの排他制御
方法を提供することを目的としている。
れたものであって，ソフトウェアフラグや排他制御コー
ド等のメモリアクセスを行うことなく，共有メモリの排
他制御をソフトウェア処理によらずハードウェア的に行
い，排他制御に要する処理時間を低減し得るデータ処理
装置及びデータ処理装置における共有メモリの排他制御
方法を提供することを目的としている。
【００１０】また，本発明の他の目的は，その管理をハ
ードウェア的に行うことにより，ソフトウェア的に排他
制御を行う場合の複雑さを解消することにある。
ードウェア的に行うことにより，ソフトウェア的に排他
制御を行う場合の複雑さを解消することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に，本発明の請求項１に係るデータ処理装置における共
有メモリの排他制御方法は，一のバスに接続される共有
メモリと，前記一のバス及び他のバスに接続され，各バ
ス間の調停を行うと共に，前記共有メモリへのアクセス
について前記一及び他のバスに接続されるプロセッサ間
の排他制御を，前記共有メモリのアドレス毎の排他制御
状態を管理するロックテーブルを参照して行うバスコン
トローラと，を備えるデータ処理装置における共有メモ
リの排他制御方法において，前記一のバスに接続される
プロセッサが，前記共有メモリの所定アドレスを排他制
御でアクセスする場合に，その旨を前記バスコントロー
ラに通知する第１ステップと，前記バスコントローラ
が，前記一のバスに接続されるプロセッサから排他制御
でアクセスする旨の通知を受けて，前記ロックテーブル
を更新する第２ステップと，前記他のバスに接続される
プロセッサが前記共有メモリをアクセスする際に，前記
バスコントローラが，該アクセスの対象アドレスが排他
制御状態か否かを前記ロックテーブルを参照して判断
し，排他制御状態である場合には，該プロセッサからの
前記共有メモリに対するアクセス信号の供給を停止する
待ち状態とし，排他制御状態が解除された後に，該プロ
セッサの前記共有メモリへのアクセスを再開させる第３
ステップとを具備するものである。
に，本発明の請求項１に係るデータ処理装置における共
有メモリの排他制御方法は，一のバスに接続される共有
メモリと，前記一のバス及び他のバスに接続され，各バ
ス間の調停を行うと共に，前記共有メモリへのアクセス
について前記一及び他のバスに接続されるプロセッサ間
の排他制御を，前記共有メモリのアドレス毎の排他制御
状態を管理するロックテーブルを参照して行うバスコン
トローラと，を備えるデータ処理装置における共有メモ
リの排他制御方法において，前記一のバスに接続される
プロセッサが，前記共有メモリの所定アドレスを排他制
御でアクセスする場合に，その旨を前記バスコントロー
ラに通知する第１ステップと，前記バスコントローラ
が，前記一のバスに接続されるプロセッサから排他制御
でアクセスする旨の通知を受けて，前記ロックテーブル
を更新する第２ステップと，前記他のバスに接続される
プロセッサが前記共有メモリをアクセスする際に，前記
バスコントローラが，該アクセスの対象アドレスが排他
制御状態か否かを前記ロックテーブルを参照して判断
し，排他制御状態である場合には，該プロセッサからの
前記共有メモリに対するアクセス信号の供給を停止する
待ち状態とし，排他制御状態が解除された後に，該プロ
セッサの前記共有メモリへのアクセスを再開させる第３
ステップとを具備するものである。
【００１２】また，請求項２に係るデータ処理装置にお
ける共有メモリの排他制御方法は，請求項１記載のデー
タ処理装置における共有メモリの排他制御方法におい
て，前記一のバスに接続されるプロセッサが，前記共有
メモリの所定アドレスを排他制御でライトアクセスする
場合に，その旨を前記バスコントローラに通知する第４
ステップと，前記バスコントローラが，前記一のバスに
接続されるプロセッサから排他制御でライトアクセスす
る旨の通知を受けて，前記ロックテーブルを更新する第
５ステップと，前記他のバスに接続されるプロセッサが
前記共有メモリをライトアクセスする際に，前記バスコ
ントローラが，該ライトアクセスの対象アドレスがライ
ト排他制御状態か否かを前記ロックテーブルを参照して
判断し，ライト排他制御状態である場合には，該プロセ
ッサからの前記共有メモリに対するライトアクセス信号
の供給を停止する待ち状態とし，ライト排他制御状態が
解除された後に，該プロセッサの前記共有メモリへのラ
イトアクセスを再開させる第６ステップと，を具備する
ものである。
ける共有メモリの排他制御方法は，請求項１記載のデー
タ処理装置における共有メモリの排他制御方法におい
て，前記一のバスに接続されるプロセッサが，前記共有
メモリの所定アドレスを排他制御でライトアクセスする
場合に，その旨を前記バスコントローラに通知する第４
ステップと，前記バスコントローラが，前記一のバスに
接続されるプロセッサから排他制御でライトアクセスす
る旨の通知を受けて，前記ロックテーブルを更新する第
５ステップと，前記他のバスに接続されるプロセッサが
前記共有メモリをライトアクセスする際に，前記バスコ
ントローラが，該ライトアクセスの対象アドレスがライ
ト排他制御状態か否かを前記ロックテーブルを参照して
判断し，ライト排他制御状態である場合には，該プロセ
ッサからの前記共有メモリに対するライトアクセス信号
の供給を停止する待ち状態とし，ライト排他制御状態が
解除された後に，該プロセッサの前記共有メモリへのラ
イトアクセスを再開させる第６ステップと，を具備する
ものである。
【００１３】また，請求項３に係るデータ処理装置にお
ける共有メモリの排他制御方法は，請求項１または２記
載のデータ処理装置における共有メモリの排他制御方法
において，前記第３ステップまたは第６ステップにおい
て，前記バスコントローラは，前記他のバスに接続され
るプロセッサの前記共有メモリに対するアクセスまたは
ライトアクセスの対象アドレスが排他制御状態またはラ
イト排他制御状態である場合には，該プロセッサに対し
てエラー通知を行うものである。
ける共有メモリの排他制御方法は，請求項１または２記
載のデータ処理装置における共有メモリの排他制御方法
において，前記第３ステップまたは第６ステップにおい
て，前記バスコントローラは，前記他のバスに接続され
るプロセッサの前記共有メモリに対するアクセスまたは
ライトアクセスの対象アドレスが排他制御状態またはラ
イト排他制御状態である場合には，該プロセッサに対し
てエラー通知を行うものである。
【００１４】また，請求項４に係るデータ処理装置にお
ける共有メモリの排他制御方法は，一のバスに接続され
る共有メモリと，前記一のバス及び他のバスに接続さ
れ，各バス間の調停を行うと共に，前記共有メモリへの
アクセスについて前記一及び他のバスに接続されるプロ
セッサ間の排他制御を，前記共有メモリのページ毎の排
他制御状態を管理するロックテーブルを参照して行うバ
スコントローラと，を備えるデータ処理装置における共
有メモリの排他制御方法において，前記一のバスに接続
されるプロセッサが，前記共有メモリの所定ページを排
他制御でアクセスする場合に，その旨を前記バスコント
ローラに通知する第１ステップと，前記バスコントロー
ラが，前記一のバスに接続されるプロセッサから排他制
御でアクセスする旨の通知を受けて，前記ロックテーブ
ルを更新する第２ステップと，前記他のバスに接続され
るプロセッサが前記共有メモリをアクセスする際に，前
記バスコントローラが，該アクセスの対象ページが排他
制御状態か否かを前記ロックテーブルを参照して判断
し，排他制御状態である場合には，該プロセッサからの
前記共有メモリに対するアクセス信号の供給を停止する
待ち状態とし，排他制御状態が解除された後に，該プロ
セッサの前記共有メモリへのアクセスを再開させる第３
ステップと，を具備するものである。
ける共有メモリの排他制御方法は，一のバスに接続され
る共有メモリと，前記一のバス及び他のバスに接続さ
れ，各バス間の調停を行うと共に，前記共有メモリへの
アクセスについて前記一及び他のバスに接続されるプロ
セッサ間の排他制御を，前記共有メモリのページ毎の排
他制御状態を管理するロックテーブルを参照して行うバ
スコントローラと，を備えるデータ処理装置における共
有メモリの排他制御方法において，前記一のバスに接続
されるプロセッサが，前記共有メモリの所定ページを排
他制御でアクセスする場合に，その旨を前記バスコント
ローラに通知する第１ステップと，前記バスコントロー
ラが，前記一のバスに接続されるプロセッサから排他制
御でアクセスする旨の通知を受けて，前記ロックテーブ
ルを更新する第２ステップと，前記他のバスに接続され
るプロセッサが前記共有メモリをアクセスする際に，前
記バスコントローラが，該アクセスの対象ページが排他
制御状態か否かを前記ロックテーブルを参照して判断
し，排他制御状態である場合には，該プロセッサからの
前記共有メモリに対するアクセス信号の供給を停止する
待ち状態とし，排他制御状態が解除された後に，該プロ
セッサの前記共有メモリへのアクセスを再開させる第３
ステップと，を具備するものである。
【００１５】また，請求項５に係るデータ処理装置は，
一のバスに接続される共有メモリと，前記一のバス及び
他のバスに接続され，各バス間の調停を行うと共に，前
記共有メモリへのアクセスについて前記一及び他のバス
に接続されるプロセッサ間の排他制御を，前記共有メモ
リのアドレス毎の排他制御状態を管理するロックテーブ
ルを参照して行うバスコントローラと，を備えるデータ
処理装置において，前記バスコントローラは，前記一の
バスに接続されるプロセッサから前記共有メモリの所定
アドレスに対して排他制御でアクセスする旨の通知を受
けたときに，前記ロックテーブルを更新し，前記他のバ
スに接続されるプロセッサが前記共有メモリをアクセス
する際には，該アクセスの対象アドレスが排他制御状態
か否かを前記ロックテーブルを参照して判断し，排他制
御状態である場合には，前記他のバスに接続されるプロ
セッサからの前記共有メモリに対するアクセス信号の供
給を停止する待ち状態とし，排他制御状態が解除された
後に，前記他のバスに接続されるプロセッサの前記共有
メモリへのアクセスを再開させるもである。
一のバスに接続される共有メモリと，前記一のバス及び
他のバスに接続され，各バス間の調停を行うと共に，前
記共有メモリへのアクセスについて前記一及び他のバス
に接続されるプロセッサ間の排他制御を，前記共有メモ
リのアドレス毎の排他制御状態を管理するロックテーブ
ルを参照して行うバスコントローラと，を備えるデータ
処理装置において，前記バスコントローラは，前記一の
バスに接続されるプロセッサから前記共有メモリの所定
アドレスに対して排他制御でアクセスする旨の通知を受
けたときに，前記ロックテーブルを更新し，前記他のバ
スに接続されるプロセッサが前記共有メモリをアクセス
する際には，該アクセスの対象アドレスが排他制御状態
か否かを前記ロックテーブルを参照して判断し，排他制
御状態である場合には，前記他のバスに接続されるプロ
セッサからの前記共有メモリに対するアクセス信号の供
給を停止する待ち状態とし，排他制御状態が解除された
後に，前記他のバスに接続されるプロセッサの前記共有
メモリへのアクセスを再開させるもである。
【００１６】更に，請求項６に係るデータ処理装置は，
一のバスに接続される共有メモリと，前記一のバス及び
他のバスに接続され，各バス間の調停を行うと共に，前
記共有メモリへのアクセスについて前記一及び他のバス
に接続されるプロセッサ間の排他制御を，前記共有メモ
リのページ毎の排他制御状態を管理するロックテーブル
を参照して行うバスコントローラと，を備えるデータ処
理装置において，前記バスコントローラは，前記一のバ
スに接続されるプロセッサから前記共有メモリの所定ペ
ージに対して排他制御でアクセスする旨の通知を受けた
ときに，前記ロックテーブルを更新し，前記他のバスに
接続されるプロセッサが前記共有メモリをアクセスする
際には，該アクセスの対象ページが排他制御状態か否か
を前記ロックテーブルを参照して判断し，排他制御状態
である場合には，前記他のバスに接続されるプロセッサ
からの前記共有メモリに対するアクセス信号の供給を停
止する待ち状態とし，排他制御状態が解除された後に，
前記他のバスに接続されるプロセッサの前記共有メモリ
へのアクセスを再開させるものである。
一のバスに接続される共有メモリと，前記一のバス及び
他のバスに接続され，各バス間の調停を行うと共に，前
記共有メモリへのアクセスについて前記一及び他のバス
に接続されるプロセッサ間の排他制御を，前記共有メモ
リのページ毎の排他制御状態を管理するロックテーブル
を参照して行うバスコントローラと，を備えるデータ処
理装置において，前記バスコントローラは，前記一のバ
スに接続されるプロセッサから前記共有メモリの所定ペ
ージに対して排他制御でアクセスする旨の通知を受けた
ときに，前記ロックテーブルを更新し，前記他のバスに
接続されるプロセッサが前記共有メモリをアクセスする
際には，該アクセスの対象ページが排他制御状態か否か
を前記ロックテーブルを参照して判断し，排他制御状態
である場合には，前記他のバスに接続されるプロセッサ
からの前記共有メモリに対するアクセス信号の供給を停
止する待ち状態とし，排他制御状態が解除された後に，
前記他のバスに接続されるプロセッサの前記共有メモリ
へのアクセスを再開させるものである。
【００１７】
【発明の実施の形態】以下，本発明のデータ処理装置及
びデータ処理装置における共有メモリの排他制御方法の
概要について，並びに，本発明のデータ処理装置及びデ
ータ処理装置における共有メモリの排他制御方法の実施
例について，〔実施例１〕，〔実施例２〕，〔実施例
３〕，〔実施例４〕の順に図面を参照して詳細に説明す
る。
びデータ処理装置における共有メモリの排他制御方法の
概要について，並びに，本発明のデータ処理装置及びデ
ータ処理装置における共有メモリの排他制御方法の実施
例について，〔実施例１〕，〔実施例２〕，〔実施例
３〕，〔実施例４〕の順に図面を参照して詳細に説明す
る。
【００１８】〔本発明のデータ処理装置及びデータ処理
装置における共有メモリの排他制御方法の概要〕本発明
の請求項１に係るデータ処理装置における共有メモリの
排他制御方法，並びに，請求項５に係るデータ処理装置
では，図１及び図４に示す如く，一のバスＡに接続され
るプロセッサ１１１が，共有メモリ１０２の所定アドレ
スを排他制御でアクセスする場合に，その旨をバスコン
トローラ１０１に通知し（第１ステップ），一方，バス
コントローラ１０１は，一のバスＡに接続されるプロセ
ッサ１１１から排他制御でアクセスする旨の通知を受け
て，ロックテーブル１０５を更新する（第２ステッ
プ）。また，他のバスＢに接続されるプロセッサ１１２
または１１３が共有メモリ１０２をアクセスする際に
は，バスコントローラ１０１が，該アクセスの対象アド
レスが排他制御状態か否かをロックテーブル１０５を参
照して判断し（図４におけるステップＳ４０１，Ｓ４０
２），排他制御状態である場合には，該プロセッサ１１
２または１１３からの共有メモリ１０２に対するアクセ
ス信号の供給を停止する待ち状態とし，排他制御状態が
解除された後に，該プロセッサ１１２または１１３の共
有メモリ１０２へのアクセスを再開させる（第３ステッ
プ：図４におけるＳ４０３）ようにしている。
装置における共有メモリの排他制御方法の概要〕本発明
の請求項１に係るデータ処理装置における共有メモリの
排他制御方法，並びに，請求項５に係るデータ処理装置
では，図１及び図４に示す如く，一のバスＡに接続され
るプロセッサ１１１が，共有メモリ１０２の所定アドレ
スを排他制御でアクセスする場合に，その旨をバスコン
トローラ１０１に通知し（第１ステップ），一方，バス
コントローラ１０１は，一のバスＡに接続されるプロセ
ッサ１１１から排他制御でアクセスする旨の通知を受け
て，ロックテーブル１０５を更新する（第２ステッ
プ）。また，他のバスＢに接続されるプロセッサ１１２
または１１３が共有メモリ１０２をアクセスする際に
は，バスコントローラ１０１が，該アクセスの対象アド
レスが排他制御状態か否かをロックテーブル１０５を参
照して判断し（図４におけるステップＳ４０１，Ｓ４０
２），排他制御状態である場合には，該プロセッサ１１
２または１１３からの共有メモリ１０２に対するアクセ
ス信号の供給を停止する待ち状態とし，排他制御状態が
解除された後に，該プロセッサ１１２または１１３の共
有メモリ１０２へのアクセスを再開させる（第３ステッ
プ：図４におけるＳ４０３）ようにしている。
【００１９】このように，共有メモリ１０２の排他制御
をソフトウェアの処理によらずハードウェア的に行なう
ので，ソフトウェアフラグ等のメモリアクセスを省くこ
とができ，処理時間を増やすことなく共有メモリ１０２
の排他制御を行うことができる。また，その管理をハー
ドウェアで行なうことにより，ソフトウェアで排他制御
を行なう場合の複雑な処理が不要となる。また，アドレ
ス毎に排他制御を行なうので，他のアドレスに対するア
クセスへの影響が無い。また，一のバスＡと他のバスＢ
間で互いに影響されることが無く，他のバスＢ上のプロ
セッサ１１２または１１３が排他制御による待ち状態に
あっても，一のバスＡ上のプロセッサ１１１は自由に共
有メモリ１０２にアクセス可能である。更に，一のバス
Ａ上のプロセッサ１１１からの排他制御は，他のバスＢ
上の全てのプロセッサ１１２及び１１３に対して，同時
に排他制御状態とすることが可能である。
をソフトウェアの処理によらずハードウェア的に行なう
ので，ソフトウェアフラグ等のメモリアクセスを省くこ
とができ，処理時間を増やすことなく共有メモリ１０２
の排他制御を行うことができる。また，その管理をハー
ドウェアで行なうことにより，ソフトウェアで排他制御
を行なう場合の複雑な処理が不要となる。また，アドレ
ス毎に排他制御を行なうので，他のアドレスに対するア
クセスへの影響が無い。また，一のバスＡと他のバスＢ
間で互いに影響されることが無く，他のバスＢ上のプロ
セッサ１１２または１１３が排他制御による待ち状態に
あっても，一のバスＡ上のプロセッサ１１１は自由に共
有メモリ１０２にアクセス可能である。更に，一のバス
Ａ上のプロセッサ１１１からの排他制御は，他のバスＢ
上の全てのプロセッサ１１２及び１１３に対して，同時
に排他制御状態とすることが可能である。
【００２０】また，請求項２に係るデータ処理装置にお
ける共有メモリの排他制御方法では，図１及び図５に示
す如く，一のバスＡに接続されるプロセッサ１１１が，
共有メモリ１０２の所定アドレスを排他制御でライトア
クセスする場合に，その旨をバスコントローラ１０１に
通知し（第４ステップ），一方，バスコントローラ１０
１は，一のバスＡに接続されるプロセッサ１１１から排
他制御でライトアクセスする旨の通知を受けて，ロック
テーブル１０５を更新する（第５ステップ）。また，他
のバスＢに接続されるプロセッサ１１２または１１３が
共有メモリ１０２をライトアクセスする際（図５のステ
ップＳ５０１において「ライト」の判断の場合）には，
バスコントローラ１０１が，該ライトアクセスの対象ア
ドレスがライト排他制御状態か否かをロックテーブル１
０５を参照して判断し（図５におけるステップＳ４０
２，Ｓ４０３），ライト排他制御状態である場合には，
該プロセッサ１１２または１１３からの共有メモリ１０
２に対するライトアクセス信号の供給を停止する待ち状
態とし，ライト排他制御状態が解除された後に，該プロ
セッサ１１２または１１３の共有メモリ１０２へのライ
トアクセスを再開させる（第６ステップ：図５における
ステップＳ５０４）ようにしている。
ける共有メモリの排他制御方法では，図１及び図５に示
す如く，一のバスＡに接続されるプロセッサ１１１が，
共有メモリ１０２の所定アドレスを排他制御でライトア
クセスする場合に，その旨をバスコントローラ１０１に
通知し（第４ステップ），一方，バスコントローラ１０
１は，一のバスＡに接続されるプロセッサ１１１から排
他制御でライトアクセスする旨の通知を受けて，ロック
テーブル１０５を更新する（第５ステップ）。また，他
のバスＢに接続されるプロセッサ１１２または１１３が
共有メモリ１０２をライトアクセスする際（図５のステ
ップＳ５０１において「ライト」の判断の場合）には，
バスコントローラ１０１が，該ライトアクセスの対象ア
ドレスがライト排他制御状態か否かをロックテーブル１
０５を参照して判断し（図５におけるステップＳ４０
２，Ｓ４０３），ライト排他制御状態である場合には，
該プロセッサ１１２または１１３からの共有メモリ１０
２に対するライトアクセス信号の供給を停止する待ち状
態とし，ライト排他制御状態が解除された後に，該プロ
セッサ１１２または１１３の共有メモリ１０２へのライ
トアクセスを再開させる（第６ステップ：図５における
ステップＳ５０４）ようにしている。
【００２１】このように，共有メモリ１０２へのライト
アクセスの排他制御をソフトウェアの処理によらずハー
ドウェア的に行なうので，ソフトウェアフラグ等のメモ
リアクセスを省くことができ，処理時間を増やすことな
く共有メモリ１０２のライトアクセスの排他制御を行う
ことができる。
アクセスの排他制御をソフトウェアの処理によらずハー
ドウェア的に行なうので，ソフトウェアフラグ等のメモ
リアクセスを省くことができ，処理時間を増やすことな
く共有メモリ１０２のライトアクセスの排他制御を行う
ことができる。
【００２２】また，請求項３に係るデータ処理装置にお
ける共有メモリの排他制御方法では，図６に示す如く，
バスコントローラ１０５は，他のバスＢに接続されるプ
ロセッサ１１２または１１３の共有メモリ１０２に対す
るアクセスまたはライトアクセスの対象アドレスが排他
制御状態またはライト排他制御状態である場合には，該
プロセッサ１１２または１１３に対してエラー通知を行
う（図６におけるステップＳ６０４）のが望ましい。
ける共有メモリの排他制御方法では，図６に示す如く，
バスコントローラ１０５は，他のバスＢに接続されるプ
ロセッサ１１２または１１３の共有メモリ１０２に対す
るアクセスまたはライトアクセスの対象アドレスが排他
制御状態またはライト排他制御状態である場合には，該
プロセッサ１１２または１１３に対してエラー通知を行
う（図６におけるステップＳ６０４）のが望ましい。
【００２３】更に，請求項４に係るデータ処理装置にお
ける共有メモリの排他制御方法，並びに，請求項６に係
るデータ処理装置では，図１及び図４に示す如く，一の
バスＡに接続されるプロセッサ１１１が，共有メモリ１
０２の所定ページを排他制御でアクセスする場合に，そ
の旨をバスコントローラ１０１に通知し（第１ステッ
プ），一方，バスコントローラ１０１は，一のバスＡに
接続されるプロセッサ１１１から排他制御でアクセスす
る旨の通知を受けて，ロックテーブル１０５を更新する
（第２ステップ）。また，他のバスＢに接続されるプロ
セッサ１１２または１１３が共有メモリ１０２をアクセ
スする際には，バスコントローラ１０１が，該アクセス
の対象ページが排他制御状態か否かをロックテーブル１
０５を参照して判断し（図４におけるステップＳ４０
１，Ｓ４０２），排他制御状態である場合には，該プロ
セッサ１１２または１１３からの共有メモリ１０２に対
するアクセス信号の供給を停止する待ち状態とし，排他
制御状態が解除された後に，該プロセッサ１１２または
１１３の共有メモリ１０２へのアクセスを再開させる
（第３ステップ：図４におけるＳ４０３）ようにしてい
る。
ける共有メモリの排他制御方法，並びに，請求項６に係
るデータ処理装置では，図１及び図４に示す如く，一の
バスＡに接続されるプロセッサ１１１が，共有メモリ１
０２の所定ページを排他制御でアクセスする場合に，そ
の旨をバスコントローラ１０１に通知し（第１ステッ
プ），一方，バスコントローラ１０１は，一のバスＡに
接続されるプロセッサ１１１から排他制御でアクセスす
る旨の通知を受けて，ロックテーブル１０５を更新する
（第２ステップ）。また，他のバスＢに接続されるプロ
セッサ１１２または１１３が共有メモリ１０２をアクセ
スする際には，バスコントローラ１０１が，該アクセス
の対象ページが排他制御状態か否かをロックテーブル１
０５を参照して判断し（図４におけるステップＳ４０
１，Ｓ４０２），排他制御状態である場合には，該プロ
セッサ１１２または１１３からの共有メモリ１０２に対
するアクセス信号の供給を停止する待ち状態とし，排他
制御状態が解除された後に，該プロセッサ１１２または
１１３の共有メモリ１０２へのアクセスを再開させる
（第３ステップ：図４におけるＳ４０３）ようにしてい
る。
【００２４】このように，共有メモリ１０２の排他制御
をソフトウェアの処理によらずハードウェア的に行なう
ので，ソフトウェアフラグ等のメモリアクセスを省くこ
とができ，処理時間を増やすことなく共有メモリ１０２
の排他制御を行うことができる。また，その管理をハー
ドウェアで行なうことにより，ソフトウェアで排他制御
を行なう場合の複雑な処理が不要となる。また，ページ
毎に排他制御を行なうので，他のページに対するアクセ
スへの影響が無い。
をソフトウェアの処理によらずハードウェア的に行なう
ので，ソフトウェアフラグ等のメモリアクセスを省くこ
とができ，処理時間を増やすことなく共有メモリ１０２
の排他制御を行うことができる。また，その管理をハー
ドウェアで行なうことにより，ソフトウェアで排他制御
を行なう場合の複雑な処理が不要となる。また，ページ
毎に排他制御を行なうので，他のページに対するアクセ
スへの影響が無い。
【００２５】〔実施例１〕図１は本発明の実施例１に係
るデータ処理装置の構成図である。同図において，本実
施例のデータ処理装置は，第１バスＡに接続される共有
メモリ１０２と，第１バスＡ及び第２バスＢに接続さ
れ，各バス間の調停を行うと共に，共有メモリ１０２へ
のアクセスについて第１及び第２バスＡ及びＢに接続さ
れる第１，第２及び第３プロセッサ１１１，１１２，１
１３間の排他制御を，共有メモリ１０２のアドレス毎の
排他制御状態を管理するロックテーブル１０５を参照し
て行うバスコントローラ１０１と，メモリコントローラ
１０３とを備えて構成されている。
るデータ処理装置の構成図である。同図において，本実
施例のデータ処理装置は，第１バスＡに接続される共有
メモリ１０２と，第１バスＡ及び第２バスＢに接続さ
れ，各バス間の調停を行うと共に，共有メモリ１０２へ
のアクセスについて第１及び第２バスＡ及びＢに接続さ
れる第１，第２及び第３プロセッサ１１１，１１２，１
１３間の排他制御を，共有メモリ１０２のアドレス毎の
排他制御状態を管理するロックテーブル１０５を参照し
て行うバスコントローラ１０１と，メモリコントローラ
１０３とを備えて構成されている。
【００２６】第１，第２及び第３プロセッサ１１１，１
１２，１１３は，共有メモリ１０２をアクセスするユニ
ットであり，アクセスする共有メモリのアドレスＡＤＲ
を発行すると共に，リード時にはデータＤＡＴＡを内部
レジスタに取り込み，ライト時にはデータＤＡＴＡを出
力する。
１２，１１３は，共有メモリ１０２をアクセスするユニ
ットであり，アクセスする共有メモリのアドレスＡＤＲ
を発行すると共に，リード時にはデータＤＡＴＡを内部
レジスタに取り込み，ライト時にはデータＤＡＴＡを出
力する。
【００２７】また，制御信号として，アドレスＡＤＲ，
データＤＡＴＡが有効である期間を示す信号，即ちアド
レスストローブ信号ＡＳ，データストローブ信号ＤＳ
を，また，リードアクセスかライトアクセスかを示すリ
ードライト信号Ｒ／Ｗをそれぞれ発行すると共に，現在
アクセスしている共有メモリ１０２のアドレスについ
て，ロック／アンロックするための制御信号ＬＯＣＫ／
ＵＮＬＯＣＫを発行する。ここで，ロック／アンロック
制御信号ＬＯＣＫ／ＵＮＬＯＣＫは，例えばアドレスＡ
ＤＲとは別に用意されている，アドレス空間を示す制御
信号等を利用すればよい。
データＤＡＴＡが有効である期間を示す信号，即ちアド
レスストローブ信号ＡＳ，データストローブ信号ＤＳ
を，また，リードアクセスかライトアクセスかを示すリ
ードライト信号Ｒ／Ｗをそれぞれ発行すると共に，現在
アクセスしている共有メモリ１０２のアドレスについ
て，ロック／アンロックするための制御信号ＬＯＣＫ／
ＵＮＬＯＣＫを発行する。ここで，ロック／アンロック
制御信号ＬＯＣＫ／ＵＮＬＯＣＫは，例えばアドレスＡ
ＤＲとは別に用意されている，アドレス空間を示す制御
信号等を利用すればよい。
【００２８】ここでは，共有メモリ１０２と同じバスＡ
上にあるプロセッサを第１プロセッサ１１１，他方のバ
スＢにあるプロセッサをそれぞれ第２プロセッサ１１
２，第３プロセッサ１１３として説明する。
上にあるプロセッサを第１プロセッサ１１１，他方のバ
スＢにあるプロセッサをそれぞれ第２プロセッサ１１
２，第３プロセッサ１１３として説明する。
【００２９】バスコントローラ１０５は２つの働きをす
る。１つは第１バスＡ及び第２バスＢ間の調停である。
例えば，図１に示す第１バスＡと第２バスＢが異なるク
ロック，異なるバス幅であった場合，一方のバスから他
方のバスへのアクセス時にその違いを吸収すると共に，
両方のバスからアクセスがあった場合にはバスの優先順
位に従って，バスの調停を行なう。
る。１つは第１バスＡ及び第２バスＢ間の調停である。
例えば，図１に示す第１バスＡと第２バスＢが異なるク
ロック，異なるバス幅であった場合，一方のバスから他
方のバスへのアクセス時にその違いを吸収すると共に，
両方のバスからアクセスがあった場合にはバスの優先順
位に従って，バスの調停を行なう。
【００３０】もう１つの機能は共有メモリ１０２に対す
るアクセスの排他制御機能である。例えば，第２プロセ
ッサ１１２からのメモリアクセス信号（ＡＳ，ＤＳ）に
対して，バスコントローラ１０１は，ロックテーブル１
０５を参照することにより，そのアドレスが第１プロセ
ッサ１１１によってロックされている（排他制御状態で
ある）かどうかを判断し，ロックされていない場合は，
共有メモリ１０２に対して通常のメモリアクセスを行な
い，第２プロセッサ１１２に対しては，アクノリッジ信
号ＡＣＫまたはエラー信号ＢＥＲＲを送出する。
るアクセスの排他制御機能である。例えば，第２プロセ
ッサ１１２からのメモリアクセス信号（ＡＳ，ＤＳ）に
対して，バスコントローラ１０１は，ロックテーブル１
０５を参照することにより，そのアドレスが第１プロセ
ッサ１１１によってロックされている（排他制御状態で
ある）かどうかを判断し，ロックされていない場合は，
共有メモリ１０２に対して通常のメモリアクセスを行な
い，第２プロセッサ１１２に対しては，アクノリッジ信
号ＡＣＫまたはエラー信号ＢＥＲＲを送出する。
【００３１】またアドレスがロックされている場合は，
ＡＳ，ＤＳ等のメモリアクセス信号が第１バスＡに送出
されないように制御し，ロックが解除されるまで待ち状
態と（ウエイト）するか，エラー信号ＢＥＲＲを第２プ
ロセッサ１１２に返して，エラーである旨を知らせるよ
うに制御する。
ＡＳ，ＤＳ等のメモリアクセス信号が第１バスＡに送出
されないように制御し，ロックが解除されるまで待ち状
態と（ウエイト）するか，エラー信号ＢＥＲＲを第２プ
ロセッサ１１２に返して，エラーである旨を知らせるよ
うに制御する。
【００３２】ロックテーブル１０５は，図２に示すよう
に，アドレスとそれに対する排他制御状態を示すロック
状態フラグを含んで構成され，例えば，該当するアドレ
スが第１プロセッサ１１１にロックされていない（ｆｌ
ａｇ＝０），第１プロセッサ１１１にロックされている
（ｆｌａｇ＝１），第１プロセッサ１１１にライトロッ
クされている（ｆｌａｇ＝２）等の情報を表しているも
のとする。例えば，ロックテーブル１０５が図２に示す
状態であった場合には，アドレス”０００００４”〜”
０００００５”だけがロックされている。
に，アドレスとそれに対する排他制御状態を示すロック
状態フラグを含んで構成され，例えば，該当するアドレ
スが第１プロセッサ１１１にロックされていない（ｆｌ
ａｇ＝０），第１プロセッサ１１１にロックされている
（ｆｌａｇ＝１），第１プロセッサ１１１にライトロッ
クされている（ｆｌａｇ＝２）等の情報を表しているも
のとする。例えば，ロックテーブル１０５が図２に示す
状態であった場合には，アドレス”０００００４”〜”
０００００５”だけがロックされている。
【００３３】第１プロセッサ１１１が，共有メモリ１０
２のあるアドレスをアクセスすると共に，排他制御を行
う旨のロック制御信号ＬＯＣＫを発行した場合には，バ
スコントローラ１０１は，ロックテーブル１０５の内容
を，第１プロセッサ１１１が発したアドレスに対するロ
ック状態フラグの値についてロック状態（ｆｌａｇ＝
１）に変えて更新する。
２のあるアドレスをアクセスすると共に，排他制御を行
う旨のロック制御信号ＬＯＣＫを発行した場合には，バ
スコントローラ１０１は，ロックテーブル１０５の内容
を，第１プロセッサ１１１が発したアドレスに対するロ
ック状態フラグの値についてロック状態（ｆｌａｇ＝
１）に変えて更新する。
【００３４】また，第１プロセッサ１１１が共有メモリ
１０２のあるアドレスをアクセスすると同時に，排他制
御を行わない旨のアンロック制御信号ＵＮＬＯＣＫを発
行した場合には，バスコントローラ１０１は，ロックテ
ーブル１０５の内容を，第１プロセッサ１１１が発した
アドレスに対するロック状態フラグの値についてアンロ
ック状態（ｆｌａｇ＝０）に変えて更新する。尚，アン
ロック制御信号ＵＮＬＯＣＫの発行は，第１プロセッサ
１１１が該アドレスについてロックをかけている場合
（ｆｌａｇ＝１）のみ有効であり，それ以外の場合に
は，バスコントローラ１０１から第１プロセッサ１１１
に対して，エラー信号ＢＥＲＲが返される。
１０２のあるアドレスをアクセスすると同時に，排他制
御を行わない旨のアンロック制御信号ＵＮＬＯＣＫを発
行した場合には，バスコントローラ１０１は，ロックテ
ーブル１０５の内容を，第１プロセッサ１１１が発した
アドレスに対するロック状態フラグの値についてアンロ
ック状態（ｆｌａｇ＝０）に変えて更新する。尚，アン
ロック制御信号ＵＮＬＯＣＫの発行は，第１プロセッサ
１１１が該アドレスについてロックをかけている場合
（ｆｌａｇ＝１）のみ有効であり，それ以外の場合に
は，バスコントローラ１０１から第１プロセッサ１１１
に対して，エラー信号ＢＥＲＲが返される。
【００３５】共有メモリ１０２は，第１，第２及び第３
プロセッサ１１１，１１２，１１３からアクセス可能な
メモリである。またメモリコントローラ１０３は，第１
バスＡからのメモリアクセス信号（ＡＳ，ＤＳ，Ｒ／
Ｗ）を受け取り，共有メモリ１０２をアクセスするため
に必要な信号を生成する。
プロセッサ１１１，１１２，１１３からアクセス可能な
メモリである。またメモリコントローラ１０３は，第１
バスＡからのメモリアクセス信号（ＡＳ，ＤＳ，Ｒ／
Ｗ）を受け取り，共有メモリ１０２をアクセスするため
に必要な信号を生成する。
【００３６】以上説明した本実施例の構成を踏まえて，
次に，本実施例のデータ処理装置における共有メモリの
排他制御方法の概要について，図４を参照して説明す
る。図４は，本実施例における第２バスＢに接続される
プロセッサ１１２または１１３が共有メモリ１０２をア
クセスする場合の動作を説明するフローチャートであ
る。
次に，本実施例のデータ処理装置における共有メモリの
排他制御方法の概要について，図４を参照して説明す
る。図４は，本実施例における第２バスＢに接続される
プロセッサ１１２または１１３が共有メモリ１０２をア
クセスする場合の動作を説明するフローチャートであ
る。
【００３７】ここでは，第２プロセッサ１１２が共有メ
モリ１０２をアクセスした場合を例にとり説明する。第
２プロセッサ１１２は共有メモリ１０２上のあるアドレ
スをアクセスするために，アドレスストローブ信号ＡＳ
をイネーブルにすると共に，アドレスＡＤＲをバスコン
トローラ１０１に送る。バスコントローラ１０１は，ロ
ックテーブル１０５を参照し，そのアドレスに対応する
ロック状態フラグを検出する（ステップＳ４０１）。
モリ１０２をアクセスした場合を例にとり説明する。第
２プロセッサ１１２は共有メモリ１０２上のあるアドレ
スをアクセスするために，アドレスストローブ信号ＡＳ
をイネーブルにすると共に，アドレスＡＤＲをバスコン
トローラ１０１に送る。バスコントローラ１０１は，ロ
ックテーブル１０５を参照し，そのアドレスに対応する
ロック状態フラグを検出する（ステップＳ４０１）。
【００３８】ステップＳ４０２の判断において，第２プ
ロセッサ１１２のアクセスするアドレスについて，第１
プロセッサ１１１によるロックがかかっていない場合
（ｆｌａｇ＝０）には，バスコントローラ１０１は，第
１バスＡを介してメモリコントローラ１０３にＡＳ，Ｄ
Ｓ，Ｒ／Ｗのメモリアクセス信号を送り，共有メモリ１
０２に対する第２プロセッサ１１２によるリード／ライ
トのメモリアクセスを行なう（ステップＳ４０３）。
ロセッサ１１２のアクセスするアドレスについて，第１
プロセッサ１１１によるロックがかかっていない場合
（ｆｌａｇ＝０）には，バスコントローラ１０１は，第
１バスＡを介してメモリコントローラ１０３にＡＳ，Ｄ
Ｓ，Ｒ／Ｗのメモリアクセス信号を送り，共有メモリ１
０２に対する第２プロセッサ１１２によるリード／ライ
トのメモリアクセスを行なう（ステップＳ４０３）。
【００３９】ステップＳ４０２の判断において，第１プ
ロセッサ１１１によるロックがかかっている場合（ｆｌ
ａｇ＝１）には，第１バスＡに信号を送出しないで，第
２バスＢをウエイト状態にする。その後，ロックテーブ
ル１０５が第１プロセッサ１１１により更新されて，ロ
ック状態フラグの値が変化してロック状態が解除（ｆｌ
ａｇ＝０）されたら，バスコントローラ１０１は，第１
バスＡを介して共有メモリ１０２にＡＳ，ＤＳ，Ｒ／Ｗ
のメモリアクセス信号を送り，第２プロセッサ１１２に
よるメモリアクセスを行なう（ステップＳ４０３）。
ロセッサ１１１によるロックがかかっている場合（ｆｌ
ａｇ＝１）には，第１バスＡに信号を送出しないで，第
２バスＢをウエイト状態にする。その後，ロックテーブ
ル１０５が第１プロセッサ１１１により更新されて，ロ
ック状態フラグの値が変化してロック状態が解除（ｆｌ
ａｇ＝０）されたら，バスコントローラ１０１は，第１
バスＡを介して共有メモリ１０２にＡＳ，ＤＳ，Ｒ／Ｗ
のメモリアクセス信号を送り，第２プロセッサ１１２に
よるメモリアクセスを行なう（ステップＳ４０３）。
【００４０】尚，第１プロセッサ１１１が共有メモリ１
０２のアクセス時に，アドレスと共に発行するロック／
アンロック制御信号ＬＯＣＫ／ＵＮＬＯＣＫにより，ロ
ックテーブル１０５の内容が更新されるが，第１プロセ
ッサ１１１があるアドレスに対してロックをかけた（ｆ
ｌａｇ＝１とした）場合，第２バスＢに接続される第２
プロセッサ１１２，第３プロセッサ１１３の両方に対し
て同時にロックをかけることができる。
０２のアクセス時に，アドレスと共に発行するロック／
アンロック制御信号ＬＯＣＫ／ＵＮＬＯＣＫにより，ロ
ックテーブル１０５の内容が更新されるが，第１プロセ
ッサ１１１があるアドレスに対してロックをかけた（ｆ
ｌａｇ＝１とした）場合，第２バスＢに接続される第２
プロセッサ１１２，第３プロセッサ１１３の両方に対し
て同時にロックをかけることができる。
【００４１】また，複数のプロセッサから共有メモリ１
０２にアクセスする場合も考えられるが，この場合はバ
スコントローラ１０１が調停を行なう。例えば，同時に
第１プロセッサ１１１と第２プロセッサ１１２から，メ
モリアクセスのためのリクエスト信号（ＡＳ）があった
場合には，例えば，ローカルな第１バスＡ上にある第１
プロセッサ１１１に通常のアクセスを行なわせ，該アク
セスの終了と同時にメモリのアクセスリクエスト信号
（ＡＳ）を無効にする。該信号の無効を検知した後，バ
スコントローラ１０１は，第２プロセッサ１１２による
アクセスを許可し，第２プロセッサ１１２による共有メ
モリ１０２に対するアクセスを行なわせる。
０２にアクセスする場合も考えられるが，この場合はバ
スコントローラ１０１が調停を行なう。例えば，同時に
第１プロセッサ１１１と第２プロセッサ１１２から，メ
モリアクセスのためのリクエスト信号（ＡＳ）があった
場合には，例えば，ローカルな第１バスＡ上にある第１
プロセッサ１１１に通常のアクセスを行なわせ，該アク
セスの終了と同時にメモリのアクセスリクエスト信号
（ＡＳ）を無効にする。該信号の無効を検知した後，バ
スコントローラ１０１は，第２プロセッサ１１２による
アクセスを許可し，第２プロセッサ１１２による共有メ
モリ１０２に対するアクセスを行なわせる。
【００４２】〔実施例２〕次に，本発明の実施例２に係
るデータ処理装置における共有メモリの排他制御方法の
概要について，図５を参照して説明する。尚，本実施例
のデータ処理装置の構成は実施例１と同等である。
るデータ処理装置における共有メモリの排他制御方法の
概要について，図５を参照して説明する。尚，本実施例
のデータ処理装置の構成は実施例１と同等である。
【００４３】先ず，第１プロセッサ１１１によるロック
テーブル１０５の更新について，予め説明しておく。第
１プロセッサ１１１が共有メモリ１０２のあるアドレス
に対してライトロックをかける場合には，通常のメモリ
ライトアクセスに加えて，ロック制御信号ＬＯＣＫをバ
スコントローラ１０１に送る。バスコントローラ１０１
は，第１プロセッサ１１１からのロック制御信号ＬＯＣ
Ｋを検出すると，ロックテーブル１０５におけるライト
アクセスのアドレスに対するロック状態フラグの値をラ
イトロック状態（ｆｌａｇ＝２）に変化させる。
テーブル１０５の更新について，予め説明しておく。第
１プロセッサ１１１が共有メモリ１０２のあるアドレス
に対してライトロックをかける場合には，通常のメモリ
ライトアクセスに加えて，ロック制御信号ＬＯＣＫをバ
スコントローラ１０１に送る。バスコントローラ１０１
は，第１プロセッサ１１１からのロック制御信号ＬＯＣ
Ｋを検出すると，ロックテーブル１０５におけるライト
アクセスのアドレスに対するロック状態フラグの値をラ
イトロック状態（ｆｌａｇ＝２）に変化させる。
【００４４】また，ライトアクセスのアドレスに対して
アンロックする場合も同様で，通常のメモリライトアク
セスに加えて，アンロック制御信号ＵＮＬＯＣＫをバス
コントローラ１０１に送る。バスコントローラ１０１
は，第１プロセッサ１１１からのアンロック制御信号Ｕ
ＮＬＯＣＫを検出すると，ロックテーブル１０５におけ
るライトアクセスのアドレスに対するロック状態フラグ
の値をアンロック状態（ｆｌａｇ＝０）に変化させる。
アンロックする場合も同様で，通常のメモリライトアク
セスに加えて，アンロック制御信号ＵＮＬＯＣＫをバス
コントローラ１０１に送る。バスコントローラ１０１
は，第１プロセッサ１１１からのアンロック制御信号Ｕ
ＮＬＯＣＫを検出すると，ロックテーブル１０５におけ
るライトアクセスのアドレスに対するロック状態フラグ
の値をアンロック状態（ｆｌａｇ＝０）に変化させる。
【００４５】尚，アンロック制御信号ＵＮＬＯＣＫの発
行は，第１プロセッサ１１１が該アドレスについてライ
トロックをかけている場合（ｆｌａｇ＝２）のみ有効で
あり，それ以外の場合には，バスコントローラ１０１か
ら第１プロセッサ１１１に対して，エラー信号ＢＥＲＲ
が返される。
行は，第１プロセッサ１１１が該アドレスについてライ
トロックをかけている場合（ｆｌａｇ＝２）のみ有効で
あり，それ以外の場合には，バスコントローラ１０１か
ら第１プロセッサ１１１に対して，エラー信号ＢＥＲＲ
が返される。
【００４６】次に，図５は，本実施例における第２バス
Ｂに接続されるプロセッサ１１２または１１３が共有メ
モリ１０２をアクセスする場合の動作を説明するフロー
チャートである。ここでは，第２プロセッサ１１２が共
有メモリ１０２をアクセスした場合について説明する。
Ｂに接続されるプロセッサ１１２または１１３が共有メ
モリ１０２をアクセスする場合の動作を説明するフロー
チャートである。ここでは，第２プロセッサ１１２が共
有メモリ１０２をアクセスした場合について説明する。
【００４７】第２プロセッサ１１２は共有メモリ１０２
上のあるアドレスをアクセスするために，アドレススト
ローブ信号ＡＳをイネーブルにすると共に，アドレスＡ
ＤＲをバスコントローラ１０１に送る。この時（ステッ
プＳ５０１）のアクセスがリードであった場合は，バス
コントローラ１０１は，第１バスＡを介してメモリコン
トローラ１０３にＡＳ，ＤＳ，Ｒ／Ｗのメモリアクセス
信号を送り，共有メモリ１０２に対して第２プロセッサ
１１２によるリードアクセスを行なう（ステップＳ５０
５）。
上のあるアドレスをアクセスするために，アドレススト
ローブ信号ＡＳをイネーブルにすると共に，アドレスＡ
ＤＲをバスコントローラ１０１に送る。この時（ステッ
プＳ５０１）のアクセスがリードであった場合は，バス
コントローラ１０１は，第１バスＡを介してメモリコン
トローラ１０３にＡＳ，ＤＳ，Ｒ／Ｗのメモリアクセス
信号を送り，共有メモリ１０２に対して第２プロセッサ
１１２によるリードアクセスを行なう（ステップＳ５０
５）。
【００４８】またステップＳ５０１において，アクセス
がライトであった場合は，バスコントローラ１０１はロ
ックテーブル１０５を参照し，そのアドレスに対応する
ロック状態フラグを検出する（ステップＳ５０２）。
がライトであった場合は，バスコントローラ１０１はロ
ックテーブル１０５を参照し，そのアドレスに対応する
ロック状態フラグを検出する（ステップＳ５０２）。
【００４９】ステップＳ５０３の判断において，第２プ
ロセッサ１１２のアクセスするアドレスについて，第１
プロセッサ１１１によるライトロックがかかっていない
場合（ｆｌａｇ＝０）には，バスコントローラ１０１
は，第１バスＡを介してメモリコントローラ１０３にＡ
Ｓ，ＤＳ，Ｒ／Ｗのメモリアクセス信号を送り，共有メ
モリ１０２に対する第２プロセッサ１１２によるライト
のメモリアクセスを行なう（ステップＳ５０４）。
ロセッサ１１２のアクセスするアドレスについて，第１
プロセッサ１１１によるライトロックがかかっていない
場合（ｆｌａｇ＝０）には，バスコントローラ１０１
は，第１バスＡを介してメモリコントローラ１０３にＡ
Ｓ，ＤＳ，Ｒ／Ｗのメモリアクセス信号を送り，共有メ
モリ１０２に対する第２プロセッサ１１２によるライト
のメモリアクセスを行なう（ステップＳ５０４）。
【００５０】ステップＳ５０３の判断において，第１プ
ロセッサ１１１によるライトロックがかかっている場合
（ｆｌａｇ＝２）には，第１バスＡに信号を送出しない
で，第２バスＢをウエイト状態にする。その後，ロック
テーブル１０５が第１プロセッサ１１１により更新され
て，ロック状態フラグの値が変化してライトロック状態
が解除（ｆｌａｇ＝０）されたら，バスコントローラ１
０１は，第１バスＡを介して共有メモリ１０２にＡＳ，
ＤＳ，Ｒ／Ｗのメモリアクセス信号を送り，第２プロセ
ッサ１１２によるライトのメモリアクセスを行なう（ス
テップＳ５０４）。
ロセッサ１１１によるライトロックがかかっている場合
（ｆｌａｇ＝２）には，第１バスＡに信号を送出しない
で，第２バスＢをウエイト状態にする。その後，ロック
テーブル１０５が第１プロセッサ１１１により更新され
て，ロック状態フラグの値が変化してライトロック状態
が解除（ｆｌａｇ＝０）されたら，バスコントローラ１
０１は，第１バスＡを介して共有メモリ１０２にＡＳ，
ＤＳ，Ｒ／Ｗのメモリアクセス信号を送り，第２プロセ
ッサ１１２によるライトのメモリアクセスを行なう（ス
テップＳ５０４）。
【００５１】〔実施例３〕次に，本発明の実施例３に係
るデータ処理装置における共有メモリの排他制御方法の
概要について，図６を参照して説明する。尚，本実施例
のデータ処理装置の構成は実施例１と同等である。
るデータ処理装置における共有メモリの排他制御方法の
概要について，図６を参照して説明する。尚，本実施例
のデータ処理装置の構成は実施例１と同等である。
【００５２】図６は，本実施例における第２バスＢに接
続されるプロセッサ１１２または１１３が共有メモリ１
０２をアクセスする場合の動作を説明するフローチャー
トである。ここでは，第２プロセッサ１１２が共有メモ
リ１０２をアクセスした場合を例にとり説明する。
続されるプロセッサ１１２または１１３が共有メモリ１
０２をアクセスする場合の動作を説明するフローチャー
トである。ここでは，第２プロセッサ１１２が共有メモ
リ１０２をアクセスした場合を例にとり説明する。
【００５３】第２プロセッサ１１２は共有メモリ１０２
上のあるアドレスをアクセスするために，アドレススト
ローブ信号ＡＳをイネーブルにすると共に，アドレスＡ
ＤＲをバスコントローラ１０１に送る。バスコントロー
ラ１０１は，ロックテーブル１０５を参照し，そのアド
レスに対応するロック状態フラグを検出する（ステップ
Ｓ６０１）。
上のあるアドレスをアクセスするために，アドレススト
ローブ信号ＡＳをイネーブルにすると共に，アドレスＡ
ＤＲをバスコントローラ１０１に送る。バスコントロー
ラ１０１は，ロックテーブル１０５を参照し，そのアド
レスに対応するロック状態フラグを検出する（ステップ
Ｓ６０１）。
【００５４】ステップＳ６０２の判断において，第２プ
ロセッサ１１２のアクセスするアドレスについて，第１
プロセッサ１１１によるロックがかかっていない場合
（ｆｌａｇ＝０）には，バスコントローラ１０１は，第
１バスＡを介してメモリコントローラ１０３にＡＳ，Ｄ
Ｓ，Ｒ／Ｗのメモリアクセス信号を送り，共有メモリ１
０２に対する第２プロセッサ１１２によるリード／ライ
トのメモリアクセスを行なう（ステップＳ６０３）。
ロセッサ１１２のアクセスするアドレスについて，第１
プロセッサ１１１によるロックがかかっていない場合
（ｆｌａｇ＝０）には，バスコントローラ１０１は，第
１バスＡを介してメモリコントローラ１０３にＡＳ，Ｄ
Ｓ，Ｒ／Ｗのメモリアクセス信号を送り，共有メモリ１
０２に対する第２プロセッサ１１２によるリード／ライ
トのメモリアクセスを行なう（ステップＳ６０３）。
【００５５】ステップＳ６０２の判断において，第１プ
ロセッサ１１１によるロックがかかっている場合（ｆｌ
ａｇ＝１）には，第１バスＡに信号を送出しないで，エ
ラー信号ＢＥＲＲを第２プロセッサ１１２に送出し，ア
クセスしようとしているアドレスに対して第１プロセッ
サ１１１によるロックがかかっている旨を第２プロセッ
サに知らせ，当該フローチャートの処理を終了する。
尚，第１プロセッサ１１１がロック／アンロックによる
排他制御を行う動作は請求項１と同様である。
ロセッサ１１１によるロックがかかっている場合（ｆｌ
ａｇ＝１）には，第１バスＡに信号を送出しないで，エ
ラー信号ＢＥＲＲを第２プロセッサ１１２に送出し，ア
クセスしようとしているアドレスに対して第１プロセッ
サ１１１によるロックがかかっている旨を第２プロセッ
サに知らせ，当該フローチャートの処理を終了する。
尚，第１プロセッサ１１１がロック／アンロックによる
排他制御を行う動作は請求項１と同様である。
【００５６】〔実施例４〕次に，本発明の実施例４に係
るデータ処理装置における共有メモリの排他制御方法の
概要について，図１及び図４を参照して説明する。
るデータ処理装置における共有メモリの排他制御方法の
概要について，図１及び図４を参照して説明する。
【００５７】図１において，本実施例のデータ処理装置
の構成は実施例１と同様の構成であるが，ロックテーブ
ル１０５が共有メモリ１０２のページ毎の排他制御状態
を管理する点で異なる。即ち，ロックテーブル１０５
は，図３に示すように，ページ番号とそれに対するロッ
ク状態のフラグからなっている。例えば，ロックテーブ
ルが図３に示す状態であった場合，ページ番号”０００
４”〜”０００５”だけがロックされている。
の構成は実施例１と同様の構成であるが，ロックテーブ
ル１０５が共有メモリ１０２のページ毎の排他制御状態
を管理する点で異なる。即ち，ロックテーブル１０５
は，図３に示すように，ページ番号とそれに対するロッ
ク状態のフラグからなっている。例えば，ロックテーブ
ルが図３に示す状態であった場合，ページ番号”０００
４”〜”０００５”だけがロックされている。
【００５８】第１プロセッサ１１１が共有メモリ１０２
のあるページをアクセスすると同時に，排他制御を行う
旨のロック制御信号ＬＯＣＫを発行した場合には，バス
コントローラ１０１は，ロックテーブル１０５の内容
を，第１プロセッサ１１１が発したページ番号に対する
ロック状態フラグの値についてロック状態（ｆｌａｇ＝
１）に変えて更新する。
のあるページをアクセスすると同時に，排他制御を行う
旨のロック制御信号ＬＯＣＫを発行した場合には，バス
コントローラ１０１は，ロックテーブル１０５の内容
を，第１プロセッサ１１１が発したページ番号に対する
ロック状態フラグの値についてロック状態（ｆｌａｇ＝
１）に変えて更新する。
【００５９】また，第１プロセッサ１１１が共有メモリ
１０２のあるページをアクセスすると同時に，排他制御
を行わない旨のアンロック制御信号ＵＮＬＯＣＫを発行
した場合には，バスコントローラ１０１は，ロックテー
ブル１０５の内容を，第１プロセッサ１１１が発したペ
ージ番号に対するロック状態フラグの値についてアンロ
ック状態（ｆｌａｇ＝０）に変えて更新する。尚，アン
ロック制御信号ＵＮＬＯＣＫの発行は，第１プロセッサ
１１１が該ページについてロックをかけている場合（ｆ
ｌａｇ＝１）のみ有効であり，それ以外の場合には，バ
スコントローラ１０１から第１プロセッサ１１１に対し
て，エラー信号ＢＥＲＲが返される。
１０２のあるページをアクセスすると同時に，排他制御
を行わない旨のアンロック制御信号ＵＮＬＯＣＫを発行
した場合には，バスコントローラ１０１は，ロックテー
ブル１０５の内容を，第１プロセッサ１１１が発したペ
ージ番号に対するロック状態フラグの値についてアンロ
ック状態（ｆｌａｇ＝０）に変えて更新する。尚，アン
ロック制御信号ＵＮＬＯＣＫの発行は，第１プロセッサ
１１１が該ページについてロックをかけている場合（ｆ
ｌａｇ＝１）のみ有効であり，それ以外の場合には，バ
スコントローラ１０１から第１プロセッサ１１１に対し
て，エラー信号ＢＥＲＲが返される。
【００６０】次に，本実施例における第２バスＢに接続
される第２プロセッサ１１２が共有メモリ１０２をアク
セスする場合の動作を，図４に示すフローチャートを参
照して説明する。
される第２プロセッサ１１２が共有メモリ１０２をアク
セスする場合の動作を，図４に示すフローチャートを参
照して説明する。
【００６１】第２プロセッサ１１２は共有メモリ１０２
上のあるページをアクセスするために，アドレスストロ
ーブ信号ＡＳをイネーブルにすると共に，該ページのア
ドレスＡＤＲをバスコントローラ１０１に送る。バスコ
ントローラ１０１は，ロックテーブル１０５を参照し，
該ページに対応するロック状態フラグを検出する（ステ
ップＳ４０１）。
上のあるページをアクセスするために，アドレスストロ
ーブ信号ＡＳをイネーブルにすると共に，該ページのア
ドレスＡＤＲをバスコントローラ１０１に送る。バスコ
ントローラ１０１は，ロックテーブル１０５を参照し，
該ページに対応するロック状態フラグを検出する（ステ
ップＳ４０１）。
【００６２】ステップＳ４０２の判断において，第２プ
ロセッサ１１２のアクセスするページ番号について，第
１プロセッサ１１１によるロックがかかっていない場合
（ｆｌａｇ＝０）には，バスコントローラ１０１は，第
１バスＡを介してメモリコントローラ１０３にＡＳ，Ｄ
Ｓ，Ｒ／Ｗのメモリアクセス信号を送り，共有メモリ１
０２に対する第２プロセッサ１１２によるリード／ライ
トのメモリアクセスを行なう（ステップＳ４０３）。
ロセッサ１１２のアクセスするページ番号について，第
１プロセッサ１１１によるロックがかかっていない場合
（ｆｌａｇ＝０）には，バスコントローラ１０１は，第
１バスＡを介してメモリコントローラ１０３にＡＳ，Ｄ
Ｓ，Ｒ／Ｗのメモリアクセス信号を送り，共有メモリ１
０２に対する第２プロセッサ１１２によるリード／ライ
トのメモリアクセスを行なう（ステップＳ４０３）。
【００６３】ステップＳ４０２の判断において，該ペー
ジ番号について第１プロセッサ１１１によるロックがか
かっている場合（ｆｌａｇ＝１）には，第１バスＡに信
号を送出しないで，第２バスＢをウエイト状態にする。
その後，ロックテーブル１０５が第１プロセッサ１１１
により更新されて，ロック状態フラグの値が変化してロ
ック状態が解除（ｆｌａｇ＝０）されたら，バスコント
ローラ１０１は，第１バスＡを介して共有メモリ１０２
にＡＳ，ＤＳ，Ｒ／Ｗのメモリアクセス信号を送り，第
２プロセッサ１１２によるメモリアクセスを行なう（ス
テップＳ４０３）。
ジ番号について第１プロセッサ１１１によるロックがか
かっている場合（ｆｌａｇ＝１）には，第１バスＡに信
号を送出しないで，第２バスＢをウエイト状態にする。
その後，ロックテーブル１０５が第１プロセッサ１１１
により更新されて，ロック状態フラグの値が変化してロ
ック状態が解除（ｆｌａｇ＝０）されたら，バスコント
ローラ１０１は，第１バスＡを介して共有メモリ１０２
にＡＳ，ＤＳ，Ｒ／Ｗのメモリアクセス信号を送り，第
２プロセッサ１１２によるメモリアクセスを行なう（ス
テップＳ４０３）。
【００６４】
【発明の効果】以上説明したように，本発明の請求項１
に係るデータ処理装置における共有メモリの排他制御方
法，並びに，請求項５に係るデータ処理装置によれば，
一のバスに接続されるプロセッサが，共有メモリの所定
アドレスを排他制御でアクセスする場合に，その旨をバ
スコントローラに通知し，一方，バスコントローラは，
一のバスに接続されるプロセッサから排他制御でアクセ
スする旨の通知を受けて，ロックテーブルを更新し，他
のバスに接続されるプロセッサが共有メモリをアクセス
する際には，バスコントローラが，該アクセスの対象ア
ドレスが排他制御状態か否かをロックテーブルを参照し
て判断し，排他制御状態である場合には，該プロセッサ
からの共有メモリに対するアクセス信号の供給を停止す
る待ち状態とし，排他制御状態が解除された後に，該プ
ロセッサの共有メモリへのアクセスを再開させることと
したので，ソフトウェアフラグ等のメモリアクセスを省
くことができ，処理時間を増やすことなく共有メモリの
排他制御を行うことができ，また，その管理をハードウ
ェアで行なうことにより，ソフトウェアで排他制御を行
なう場合の複雑な処理が不要となり，更に，アドレス毎
に排他制御を行なうので，他のアドレスに対するアクセ
スへの影響が無いデータ処理装置及びデータ処理装置に
おける共有メモリの排他制御方法を提供することができ
る。
に係るデータ処理装置における共有メモリの排他制御方
法，並びに，請求項５に係るデータ処理装置によれば，
一のバスに接続されるプロセッサが，共有メモリの所定
アドレスを排他制御でアクセスする場合に，その旨をバ
スコントローラに通知し，一方，バスコントローラは，
一のバスに接続されるプロセッサから排他制御でアクセ
スする旨の通知を受けて，ロックテーブルを更新し，他
のバスに接続されるプロセッサが共有メモリをアクセス
する際には，バスコントローラが，該アクセスの対象ア
ドレスが排他制御状態か否かをロックテーブルを参照し
て判断し，排他制御状態である場合には，該プロセッサ
からの共有メモリに対するアクセス信号の供給を停止す
る待ち状態とし，排他制御状態が解除された後に，該プ
ロセッサの共有メモリへのアクセスを再開させることと
したので，ソフトウェアフラグ等のメモリアクセスを省
くことができ，処理時間を増やすことなく共有メモリの
排他制御を行うことができ，また，その管理をハードウ
ェアで行なうことにより，ソフトウェアで排他制御を行
なう場合の複雑な処理が不要となり，更に，アドレス毎
に排他制御を行なうので，他のアドレスに対するアクセ
スへの影響が無いデータ処理装置及びデータ処理装置に
おける共有メモリの排他制御方法を提供することができ
る。
【００６５】また，請求項２に係るデータ処理装置にお
ける共有メモリの排他制御方法によれば，一のバスに接
続されるプロセッサが，共有メモリの所定アドレスを排
他制御でライトアクセスする場合に，その旨をバスコン
トローラに通知し，一方，バスコントローラは，一のバ
スに接続されるプロセッサから排他制御でライトアクセ
スする旨の通知を受けて，ロックテーブルを更新し，ま
た，他のバスに接続されるプロセッサが共有メモリをラ
イトアクセスする際には，バスコントローラが，該ライ
トアクセスの対象アドレスがライト排他制御状態か否か
をロックテーブルを参照して判断し，ライト排他制御状
態である場合には，該プロセッサからの共有メモリに対
するライトアクセス信号の供給を停止する待ち状態と
し，ライト排他制御状態が解除された後に，該プロセッ
サの共有メモリへのライトアクセスを再開させることと
したので，ソフトウェアフラグ等のメモリアクセスを省
くことができ，処理時間を増やすことなく共有メモリの
ライトアクセスの排他制御を行い得るデータ処理装置に
おける共有メモリの排他制御方法を提供することができ
る。
ける共有メモリの排他制御方法によれば，一のバスに接
続されるプロセッサが，共有メモリの所定アドレスを排
他制御でライトアクセスする場合に，その旨をバスコン
トローラに通知し，一方，バスコントローラは，一のバ
スに接続されるプロセッサから排他制御でライトアクセ
スする旨の通知を受けて，ロックテーブルを更新し，ま
た，他のバスに接続されるプロセッサが共有メモリをラ
イトアクセスする際には，バスコントローラが，該ライ
トアクセスの対象アドレスがライト排他制御状態か否か
をロックテーブルを参照して判断し，ライト排他制御状
態である場合には，該プロセッサからの共有メモリに対
するライトアクセス信号の供給を停止する待ち状態と
し，ライト排他制御状態が解除された後に，該プロセッ
サの共有メモリへのライトアクセスを再開させることと
したので，ソフトウェアフラグ等のメモリアクセスを省
くことができ，処理時間を増やすことなく共有メモリの
ライトアクセスの排他制御を行い得るデータ処理装置に
おける共有メモリの排他制御方法を提供することができ
る。
【００６６】また，請求項３に係るデータ処理装置にお
ける共有メモリの排他制御方法によれば，バスコントロ
ーラは，他のバスに接続されるプロセッサの共有メモリ
に対するアクセスまたはライトアクセスの対象アドレス
が排他制御状態またはライト排他制御状態である場合に
は，該プロセッサに対してエラー通知を行うこととした
ので，ハードウェア制御により処理時間を低減したデー
タ処理装置における共有メモリの排他制御方法を提供す
ることができる。
ける共有メモリの排他制御方法によれば，バスコントロ
ーラは，他のバスに接続されるプロセッサの共有メモリ
に対するアクセスまたはライトアクセスの対象アドレス
が排他制御状態またはライト排他制御状態である場合に
は，該プロセッサに対してエラー通知を行うこととした
ので，ハードウェア制御により処理時間を低減したデー
タ処理装置における共有メモリの排他制御方法を提供す
ることができる。
【００６７】更に，請求項４に係るデータ処理装置にお
ける共有メモリの排他制御方法，並びに，請求項６に係
るデータ処理装置によれば，一のバスに接続されるプロ
セッサが，共有メモリの所定ページを排他制御でアクセ
スする場合に，その旨をバスコントローラに通知し，一
方，バスコントローラは，一のバスに接続されるプロセ
ッサから排他制御でアクセスする旨の通知を受けて，ロ
ックテーブルを更新し，また，他のバスに接続されるプ
ロセッサが共有メモリをアクセスする際には，バスコン
トローラが，該アクセスの対象ページが排他制御状態か
否かをロックテーブルを参照して判断し，排他制御状態
である場合には，該プロセッサからの共有メモリに対す
るアクセス信号の供給を停止する待ち状態とし，排他制
御状態が解除された後に，該プロセッサの共有メモリへ
のアクセスを再開させることとしたので，ソフトウェア
フラグ等のメモリアクセスを省くことができ，処理時間
を増やすことなく共有メモリの排他制御を行うことがで
き，また，その管理をハードウェアで行なうことによ
り，ソフトウェアで排他制御を行なう場合の複雑な処理
が不要となり，更に，ページ毎に排他制御を行なうの
で，他のページに対するアクセスへの影響が無いデータ
処理装置及びデータ処理装置における共有メモリの排他
制御方法を提供することができる。
ける共有メモリの排他制御方法，並びに，請求項６に係
るデータ処理装置によれば，一のバスに接続されるプロ
セッサが，共有メモリの所定ページを排他制御でアクセ
スする場合に，その旨をバスコントローラに通知し，一
方，バスコントローラは，一のバスに接続されるプロセ
ッサから排他制御でアクセスする旨の通知を受けて，ロ
ックテーブルを更新し，また，他のバスに接続されるプ
ロセッサが共有メモリをアクセスする際には，バスコン
トローラが，該アクセスの対象ページが排他制御状態か
否かをロックテーブルを参照して判断し，排他制御状態
である場合には，該プロセッサからの共有メモリに対す
るアクセス信号の供給を停止する待ち状態とし，排他制
御状態が解除された後に，該プロセッサの共有メモリへ
のアクセスを再開させることとしたので，ソフトウェア
フラグ等のメモリアクセスを省くことができ，処理時間
を増やすことなく共有メモリの排他制御を行うことがで
き，また，その管理をハードウェアで行なうことによ
り，ソフトウェアで排他制御を行なう場合の複雑な処理
が不要となり，更に，ページ毎に排他制御を行なうの
で，他のページに対するアクセスへの影響が無いデータ
処理装置及びデータ処理装置における共有メモリの排他
制御方法を提供することができる。
【図１】本発明の実施例１に係るデータ処理装置の構成
図である。
図である。
【図２】実施例１のロックテーブルの説明図である。
【図３】実施例４のロックテーブルの説明図である。
【図４】実施例１または実施例４における第２バスに接
続されるプロセッサが共有メモリをアクセスする場合の
動作を説明するフローチャートである。
続されるプロセッサが共有メモリをアクセスする場合の
動作を説明するフローチャートである。
【図５】実施例２における第２バスに接続されるプロセ
ッサが共有メモリをアクセスする場合の動作を説明する
フローチャートである。
ッサが共有メモリをアクセスする場合の動作を説明する
フローチャートである。
【図６】実施例３における第２バスに接続されるプロセ
ッサが共有メモリをアクセスする場合の動作を説明する
フローチャートである。
ッサが共有メモリをアクセスする場合の動作を説明する
フローチャートである。
１０１ バスコントローラ １０２ 共有メモリ １０３ メモリコントローラ １０５ ロックテーブル １１１ 第１プロセッサ １１２ 第２プロセッサ １１３ 第３プロセッサ Ａ 第１バス Ｂ 第２バス ＡＤＲ アドレス ＤＡＴＡ データ ＡＳ アドレスストローブ信号 ＤＳ データストローブ信号 Ｒ／Ｗ リード／ライト信号 ＡＣＫ アクノリッジ信号 ＢＥＲＲ エラー信号 ＬＯＣＫ ロック制御信号 ＵＮＬＯＣＫ アンロック制御信号
Claims (6)
- 【請求項１】 一のバスに接続される共有メモリと，前
記一のバス及び他のバスに接続され，各バス間の調停を
行うと共に，前記共有メモリへのアクセスについて前記
一及び他のバスに接続されるプロセッサ間の排他制御
を，前記共有メモリのアドレス毎の排他制御状態を管理
するロックテーブルを参照して行うバスコントローラ
と，を備えるデータ処理装置における共有メモリの排他
制御方法において，前記一のバスに接続されるプロセッ
サが，前記共有メモリの所定アドレスを排他制御でアク
セスする場合に，その旨を前記バスコントローラに通知
する第１ステップと，前記バスコントローラが，前記一
のバスに接続されるプロセッサから排他制御でアクセス
する旨の通知を受けて，前記ロックテーブルを更新する
第２ステップと，前記他のバスに接続されるプロセッサ
が前記共有メモリをアクセスする際に，前記バスコント
ローラが，該アクセスの対象アドレスが排他制御状態か
否かを前記ロックテーブルを参照して判断し，排他制御
状態である場合には，該プロセッサからの前記共有メモ
リに対するアクセス信号の供給を停止する待ち状態と
し，排他制御状態が解除された後に，該プロセッサの前
記共有メモリへのアクセスを再開させる第３ステップ
と，を有することを特徴とするデータ処理装置における
共有メモリの排他制御方法。 - 【請求項２】 前記データ処理装置における共有メモリ
の排他制御方法は，前記一のバスに接続されるプロセッ
サが，前記共有メモリの所定アドレスを排他制御でライ
トアクセスする場合に，その旨を前記バスコントローラ
に通知する第４ステップと，前記バスコントローラが，
前記一のバスに接続されるプロセッサから排他制御でラ
イトアクセスする旨の通知を受けて，前記ロックテーブ
ルを更新する第５ステップと，前記他のバスに接続され
るプロセッサが前記共有メモリをライトアクセスする際
に，前記バスコントローラが，該ライトアクセスの対象
アドレスがライト排他制御状態か否かを前記ロックテー
ブルを参照して判断し，ライト排他制御状態である場合
には，該プロセッサからの前記共有メモリに対するライ
トアクセス信号の供給を停止する待ち状態とし，ライト
排他制御状態が解除された後に，該プロセッサの前記共
有メモリへのライトアクセスを再開させる第６ステップ
と，を有することを特徴とする請求項１記載のデータ処
理装置における共有メモリの排他制御方法。 - 【請求項３】 前記第３ステップまたは第６ステップに
おいて，前記バスコントローラは，前記他のバスに接続
されるプロセッサの前記共有メモリに対するアクセスま
たはライトアクセスの対象アドレスが排他制御状態また
はライト排他制御状態である場合には，該プロセッサに
対してエラー通知を行うことを特徴とする請求項１また
は２記載のデータ処理装置における共有メモリの排他制
御方法。 - 【請求項４】 一のバスに接続される共有メモリと，前
記一のバス及び他のバスに接続され，各バス間の調停を
行うと共に，前記共有メモリへのアクセスについて前記
一及び他のバスに接続されるプロセッサ間の排他制御
を，前記共有メモリのページ毎の排他制御状態を管理す
るロックテーブルを参照して行うバスコントローラと，
を備えるデータ処理装置における共有メモリの排他制御
方法において，前記一のバスに接続されるプロセッサ
が，前記共有メモリの所定ページを排他制御でアクセス
する場合に，その旨を前記バスコントローラに通知する
第１ステップと，前記バスコントローラが，前記一のバ
スに接続されるプロセッサから排他制御でアクセスする
旨の通知を受けて，前記ロックテーブルを更新する第２
ステップと，前記他のバスに接続されるプロセッサが前
記共有メモリをアクセスする際に，前記バスコントロー
ラが，該アクセスの対象ページが排他制御状態か否かを
前記ロックテーブルを参照して判断し，排他制御状態で
ある場合には，該プロセッサからの前記共有メモリに対
するアクセス信号の供給を停止する待ち状態とし，排他
制御状態が解除された後に，該プロセッサの前記共有メ
モリへのアクセスを再開させる第３ステップと，を有す
ることを特徴とするデータ処理装置における共有メモリ
の排他制御方法。 - 【請求項５】 一のバスに接続される共有メモリと，前
記一のバス及び他のバスに接続され，各バス間の調停を
行うと共に，前記共有メモリへのアクセスについて前記
一及び他のバスに接続されるプロセッサ間の排他制御
を，前記共有メモリのアドレス毎の排他制御状態を管理
するロックテーブルを参照して行うバスコントローラ
と，を備えるデータ処理装置において，前記バスコント
ローラは，前記一のバスに接続されるプロセッサから前
記共有メモリの所定アドレスに対して排他制御でアクセ
スする旨の通知を受けたときに，前記ロックテーブルを
更新し，前記他のバスに接続されるプロセッサが前記共
有メモリをアクセスする際には，該アクセスの対象アド
レスが排他制御状態か否かを前記ロックテーブルを参照
して判断し，排他制御状態である場合には，前記他のバ
スに接続されるプロセッサからの前記共有メモリに対す
るアクセス信号の供給を停止する待ち状態とし，排他制
御状態が解除された後に，前記他のバスに接続されるプ
ロセッサの前記共有メモリへのアクセスを再開させるこ
とを特徴とするデータ処理装置。 - 【請求項６】 一のバスに接続される共有メモリと，前
記一のバス及び他のバスに接続され，各バス間の調停を
行うと共に，前記共有メモリへのアクセスについて前記
一及び他のバスに接続されるプロセッサ間の排他制御
を，前記共有メモリのページ毎の排他制御状態を管理す
るロックテーブルを参照して行うバスコントローラと，
を備えるデータ処理装置において，前記バスコントロー
ラは，前記一のバスに接続されるプロセッサから前記共
有メモリの所定ページに対して排他制御でアクセスする
旨の通知を受けたときに，前記ロックテーブルを更新
し，前記他のバスに接続されるプロセッサが前記共有メ
モリをアクセスする際には，該アクセスの対象ページが
排他制御状態か否かを前記ロックテーブルを参照して判
断し，排他制御状態である場合には，前記他のバスに接
続されるプロセッサからの前記共有メモリに対するアク
セス信号の供給を停止する待ち状態とし，排他制御状態
が解除された後に，前記他のバスに接続されるプロセッ
サの前記共有メモリへのアクセスを再開させることを特
徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8109910A JPH09297706A (ja) | 1996-04-30 | 1996-04-30 | データ処理装置及びデータ処理装置における共有メモリの排他制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8109910A JPH09297706A (ja) | 1996-04-30 | 1996-04-30 | データ処理装置及びデータ処理装置における共有メモリの排他制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09297706A true JPH09297706A (ja) | 1997-11-18 |
Family
ID=14522256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8109910A Pending JPH09297706A (ja) | 1996-04-30 | 1996-04-30 | データ処理装置及びデータ処理装置における共有メモリの排他制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09297706A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009230757A (ja) * | 2008-03-24 | 2009-10-08 | Nvidia Corp | 共有メモリに対するアトミックな更新を可能にするロックメカニズム |
| KR20180125734A (ko) * | 2017-05-16 | 2018-11-26 | 한국전자통신연구원 | 파라미터 공유 장치 및 방법 |
| CN114996180A (zh) * | 2022-05-31 | 2022-09-02 | 上海阵量智能科技有限公司 | 一种访问控制方法、***、芯片、板卡和电子设备 |
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1996
- 1996-04-30 JP JP8109910A patent/JPH09297706A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009230757A (ja) * | 2008-03-24 | 2009-10-08 | Nvidia Corp | 共有メモリに対するアトミックな更新を可能にするロックメカニズム |
| KR20180125734A (ko) * | 2017-05-16 | 2018-11-26 | 한국전자통신연구원 | 파라미터 공유 장치 및 방법 |
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