JPH09293786A - Semiconductor device equipped with multilayer interconnection and wiring method thereof - Google Patents

Abstract

PROBLEM TO BE SOLVED: To lessen signal wires in delay time by a method wherein the using procedure of wiring layers which are required to be restrained from increasing in delay time is so designated as to make the wiring layers increase gradually in resistance in the order from top layer to bottom. SOLUTION: A wiring method is possessed of a process (ST5) where the priority order of wiring layers which are preferentially used from the output side of component circuits is determined in a one-way direction starting from an upper layer towords a lower layer, and a process (ST6) where the component circuits are wired based on the determined priority order. A process (e.g. read-in input carried out in an initial setting process (ST1) for each component circuit of an output buffer) where the time delay tolerance of multilayer interconnection is estimated for each component circuit (e.g. as the size of an output buffer) is provided. By this setup, a component circuit possessed of estimated smaller tolerance for signal delay on an output side is so determined in priority use order as to start using upper wiring layers preferentially (ST5), and the component circuit is wired using more wiring layers (ST6).

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、多層配線を有する
半導体装置及びその配線方法に係わる。詳しくは、より
遠くまで信号を運ぶ等の理由で信号遅延を抑えたい配線
ほど、より遅延時間の短縮が可能なように、配線層の選
択を行う配線方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having multilayer wiring and a wiring method thereof. More specifically, the present invention relates to a wiring method in which a wiring layer is selected so that the delay time can be shortened more as the wiring is desired to suppress the signal delay due to the reason that the signal is transported further.

【０００２】[0002]

【従来の技術】回路配線に際しては、その構成トランジ
スタの出力抵抗が配線抵抗に比べ大きい場合は、単位長
さあたりの配線抵抗を上げてもその容量を小さくし、ま
た、これとは逆に、構成トランジスタの出力抵抗が配線
抵抗に比べて小さな場合は、配線容量を上げてもその抵
抗を下げるほうが、回路配線による信号伝搬の遅延時間
を短くできることが一般に知られている。2. Description of the Related Art In circuit wiring, when the output resistance of a constituent transistor is higher than the wiring resistance, the capacitance is reduced even if the wiring resistance per unit length is increased, and conversely, When the output resistance of the constituent transistor is smaller than the wiring resistance, it is generally known that lowering the resistance even if the wiring capacitance is increased can shorten the delay time of signal propagation due to the circuit wiring.

【０００３】言い換えると、同一のトランジスタ出力抵
抗に対しては、配線長が比較的に短いときは、単位長さ
あたりの配線抵抗が比較的に高くても全体の抵抗はさほ
ど大きくならないことから、配線容量を小さくする効果
が遅延時間短縮にきいてくる。しかし、配線長が長いと
きは、今度は、配線容量よりも単位長さあたりの抵抗値
を下げたほうが、遅延時間短縮には有利となる。In other words, for the same transistor output resistance, when the wiring length is relatively short, the overall resistance does not become so large even if the wiring resistance per unit length is relatively high. The effect of reducing the wiring capacitance is to reduce the delay time. However, when the wiring length is long, it is advantageous to reduce the resistance value per unit length rather than the wiring capacitance in order to reduce the delay time.

【０００４】図６は、配線長と遅延時間との関係を模式
的に表した図である。この図は、基準となる配線Ａに比
べて、単位長さあたり抵抗値が大きく容量値が小さな配
線Ｂ（例えば、配線Ａに比べて細長い線）の遅延時間
を、配線Ａの遅延時間で正規化したものである。このよ
うな配線Ｂは、配線長が短い間は基準となる配線Ａより
も信号伝搬速度が速いが、配線長が長くなるにしたがっ
て信号伝搬速度が相対的に遅くなる。従って、遠くに信
号を運ぶ配線ほど、少なくとも抵抗を下げる必要がある
ことが、この図からも判る。FIG. 6 is a diagram schematically showing the relationship between the wiring length and the delay time. In this figure, the delay time of the wiring B having a larger resistance value and a smaller capacitance value per unit length than the reference wiring A (e.g., a slender line compared to the wiring A) is normalized by the delay time of the wiring A. It has been transformed. The wiring B has a faster signal propagation speed than the reference wiring A while the wiring length is short, but the signal propagation speed becomes relatively slower as the wiring length becomes longer. Therefore, it can be seen from this figure that the farther the wiring carries signals, the lower the resistance must be.

【０００５】以上は配線長と信号遅延の関係であるが、
また、同じ配線長なら、信号の出発点近くの配線は、た
とえ容量が大きくなったとしても抵抗を下げ、他方、負
荷に近い部分では、たとえ抵抗が上がったとしても逆に
容量を下げることにより、信号伝搬の遅延時間が短くな
ることも、一般によく知られている。The above is the relationship between the wiring length and the signal delay.
Also, if the wiring length is the same, the wiring near the starting point of the signal will reduce the resistance even if the capacitance becomes large, while on the other hand, in the portion near the load, even if the resistance rises, the capacitance will be decreased conversely. It is also well known that the delay time of signal propagation becomes short.

【０００６】これは、分布定数的に存在する配線容量の
信号遅延に与える影響が、配線抵抗の大小によって変わ
ることに起因する。すなわち、信号の出発点に近い未だ
配線抵抗が低いところでは、容量が大きくてもその間に
はいってくる抵抗が小さいほうが先に電気を通し易いの
に対し、負荷側に近い配線抵抗が大きなところでは、逆
に容量間の抵抗が見えてきてしまうので、容量自体を小
さくしてやるほうが信号遅延に対して有利である。This is because the influence of the wiring capacitance existing in a distributed constant on the signal delay changes depending on the magnitude of the wiring resistance. That is, where the wiring resistance is still low near the starting point of the signal, it is easier to conduct electricity earlier if the resistance that comes in between is small even if the capacitance is large, whereas at the place where the wiring resistance near the load side is large, On the contrary, since the resistance between the capacitors becomes visible, it is more advantageous for the signal delay to reduce the capacitors themselves.

【０００７】このような観点から、従来の回路配線で
は、遅延時間短縮に有利な方法の一つとして、均一幅で
配線するよりも、図７に示すように、同じ面積なら信号
の出発点近くでは配線を太くし、負荷に近づけるほど細
くするといった方法があった。From this point of view, in the conventional circuit wiring, as one of the advantageous methods for shortening the delay time, as shown in FIG. Then, there is a method of making the wiring thicker and making it thinner as it gets closer to the load.

【０００８】[0008]

【発明が解決しようとする課題】しかし、この従来の配
線方法を半導体集積回路に適用しようとしても、以下に
述べる２つの点で問題があった。第１に、上記したよう
に配線の長さに応じた幅の制御が必要となるが、経路だ
けを検索する従来の半導体用の配置配線プログラムで
は、この同一配線内で幅を変えるといった配線方法に対
応できなかった。However, even if this conventional wiring method is applied to a semiconductor integrated circuit, there are problems in the following two points. First, as described above, it is necessary to control the width according to the length of the wiring, but in the conventional placement and routing program for semiconductors that searches only the route, the wiring method is such that the width is changed within the same wiring. Couldn't handle.

【０００９】第２に、配線幅が変化するため、配線密度
を一定にしようとすると、図７に示すように、周囲の近
隣の配線を折り曲げながら近づけることとなるが、この
折り曲げるための領域によって無駄なスペースが生じる
ことがあった。すなわち、配線幅が一定でないことによ
り、集積度の低下を招くおそれが強かった。Secondly, since the wiring width changes, if it is attempted to keep the wiring density constant, as shown in FIG. 7, the neighboring wirings in the vicinity are bent and brought closer to each other. There may be wasted space. That is, since the wiring width is not constant, there is a strong possibility that the degree of integration will be reduced.

【００１０】ところで、一般に、半導体集積回路は、単
位長さあたりの抵抗値や容量値の異なる幾つもの配線層
を層間絶縁膜を介して積層させた多層配線構造が採用さ
れ、その高集積化が図られている。したがって、同一配
線内で幅を変えるといった上記配線方法と同じ効果を、
多層配線の配線層の接続で実現することができれば、各
層においては同一幅が維持できることから、上記した配
線長さに応じた幅制御及び集積度低下の問題を招くこと
なく、遅延時間短縮のための有効な方策となり得る。By the way, generally, a semiconductor integrated circuit adopts a multi-layer wiring structure in which a number of wiring layers having different resistance values and capacitance values per unit length are laminated through an interlayer insulating film, and high integration is achieved. Has been planned. Therefore, the same effect as the above wiring method such as changing the width in the same wiring,
If it can be realized by connecting the wiring layers of the multilayer wiring, the same width can be maintained in each layer, so that the delay time can be shortened without causing the problems of the width control according to the wiring length and the decrease in the integration degree described above. Can be an effective measure.

【００１１】しかし、従来の多層配置用の自動配置配線
プログラムでは、配線層の優先的な使用確率を設定でき
るのみで、配線の使用手順の指定を行うことまでには対
応しておらず、このため遅延時間短縮の面では不十分な
ものであった。図８には、この従来の自動配置配線プロ
グラムにより、上層にいくほど低抵抗な３層配線を設定
する際の３通りの配線結果を例示する。この３例は、何
れの層も略同じ使用確率となっている。この従来の自動
配置配線プログラムでは、低抵抗な最上層を使用したい
場合、通常は、同図（ａ）のような配線結果が出力され
ることが多い。しかし、先に説明した図７と同様な効果
を得るためには、図８（ｂ）のように、信号の出発点側
から負荷側に向かって、上層側から下層側に各配線層を
使い分けなければならず、逆に同図（ｃ）のような配線
は避けなければならない。However, the conventional automatic placement and routing program for multi-layer placement can only set the preferential use probability of the wiring layer, and does not correspond to the designation of the wiring use procedure. Therefore, it was insufficient in terms of shortening the delay time. FIG. 8 exemplifies three kinds of wiring results when setting a lower resistance three-layer wiring by the conventional automatic placement and routing program. In these three examples, the usage probabilities of all the layers are substantially the same. In this conventional automatic placement and routing program, when it is desired to use the uppermost layer having low resistance, the wiring result as shown in FIG. However, in order to obtain the same effect as that of FIG. 7 described above, as shown in FIG. 8B, the wiring layers are selectively used from the signal starting point side to the load side and from the upper layer side to the lower layer side. On the contrary, it is necessary to avoid the wiring as shown in FIG.

【００１２】また、従来の自動配置配線プログラムで
は、より遠くまで信号を運ぶ配線か近くに運ぶ配線かと
いった区別なしに、配線層の使用確率のみ設定される結
果、低抵抗な配線層の使用頻度が配線領域の許容量を越
えた場合に、使用の優先順位決定ができずに配線領域が
不足して配線が完了しないことも問題であった。Further, in the conventional automatic placement and routing program, only the probability of using the wiring layer is set without making a distinction between the wiring carrying the signal further and the wiring carrying the signal closer, and as a result, the frequency of use of the low resistance wiring layer is set. If the number exceeds the allowable amount of the wiring area, the priority of use cannot be determined, and the wiring area becomes insufficient, so that the wiring is not completed.

【００１３】本発明は、このような実情に鑑みてなさ
れ、より遠くまで信号を運ぶ等の理由から信号遅延を抑
えたい配線ほど上層側から下層側に向かうように、各配
線層の使用手順を指定できる半導体装置の配線方法を新
たに提案し、これを用いて有効に各信号線の遅延時間短
縮を図った半導体装置を提供することを目的とする。The present invention has been made in view of the above circumstances, and the use procedure of each wiring layer is set so that the wirings whose signal delay is desired to be suppressed from the upper layer side to the lower layer side for the reason that the signal is transported further. It is an object of the present invention to newly propose a wiring method for a semiconductor device that can be designated, and to provide a semiconductor device in which the delay time of each signal line can be effectively shortened by using the method.

【００１４】[0014]

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体装置の配線方法では、回路出力側から優先的に使用す
る配線層の優先使用順位の決定、即ち信号伝達方向に対
する配線層配置のプライオリティ付けを行うこととし
た。しかも、この優先使用順位の決定を、単位時間あた
りの抵抗や容量等の電気的特性に応じて信号遅延が小さ
い配線層から大きな配線層へ一方方向に限ることとし
た。In order to solve the above-mentioned problems of the prior art and to achieve the above object, in the wiring method of the semiconductor device of the present invention, the wiring layer to be used preferentially from the circuit output side is selected. The priority order of use is determined, that is, the wiring layer arrangement is prioritized in the signal transmission direction. Moreover, the priority order of use is limited to one direction from a wiring layer having a small signal delay to a wiring layer having a large signal delay in accordance with electrical characteristics such as resistance and capacitance per unit time.

【００１５】すなわち、本配線方法は、各構成回路の出
力側から優先的に使用する配線層の優先使用順位を、信
号遅延が小さい配線層から大きな配線層へ一方方向に決
定する工程と、決定した優先使用順位に基づいて、各構
成回路間の配線を行う工程とを少なくとも含むことを特
徴とする。That is, in the present wiring method, the priority use order of the wiring layer to be preferentially used from the output side of each constituent circuit is determined in one direction from the wiring layer having a small signal delay to the wiring layer having a large signal delay. At least based on the prioritized use order described above.

【００１６】これにより、配線層が多層となる場合、必
ず、その多層配線内の電気的特性（例えば抵抗や容量）
に応じた信号遅延が、回路出力側で最も小さく負荷側に
向かって徐々に大きくなるように、配線層間の連結がな
される。その結果、図７に示す同一配線内で線幅を変え
たと同様な効果が得られ、信号遅延の時間短縮が図られ
る。As a result, when the wiring layers are multi-layered, the electrical characteristics (eg, resistance and capacitance) in the multi-layered wiring must be ensured.
The wiring layers are connected so that the signal delay according to the above is smallest on the circuit output side and gradually increases toward the load side. As a result, the same effect as changing the line width in the same wiring shown in FIG. 7 is obtained, and the signal delay time is shortened.

【００１７】この優先使用順位を決定する工程より前
に、多層配線の信号遅延の許容量を、各構成回路間ごと
に（例えば出力バッファの大きさで）見積もる工程を設
け、見積もった信号遅延の許容量に応じて、優先使用順
位の決定や配線を行うとよい。すなわち、この場合、優
先使用順位の決定工程では、見積もった信号遅延の許容
量が出力側で小さい構成回路ほど、より信号遅延の小さ
な配線層から使用を開始するように前記優先使用順位の
決定を行い、配線工程では、見積もった信号遅延の許容
量が出力側で小さい構成回路ほど、より多くの配線層を
用いて各構成回路間の配線を行うことを他の特徴とす
る。Before the step of determining the priority use order, a step of estimating the allowable amount of the signal delay of the multilayer wiring for each constituent circuit (for example, by the size of the output buffer) is provided, and the estimated signal delay It is advisable to determine the priority order of use and perform wiring according to the allowable amount. That is, in this case, in the process of determining the priority order of use, the priority order of use is determined so that the configuration circuit having the smaller allowable signal delay amount on the output side starts the use from the wiring layer with the smaller signal delay. In the wiring process, the other characteristic is that the wiring between the constituent circuits is performed by using a larger number of wiring layers for the constituent circuits whose estimated signal delay tolerance is smaller on the output side.

【００１８】これにより、例えばクロックラインやバス
ライン等、信号遅延を抑えたい配線ほど、より上層側の
配線層が信号出発点側にくるように、また、より多くの
配線層を用いて配線がなされる。この結果、決定した優
先使用順位により、特定の配線層の混雑が予想されるよ
うな場合でも、従来のように配線スペース不足で配線が
終了しないといった事態を招くことがなく、半導体装置
全体で最適な遅延時間の短縮化が達成される。Thus, for example, a wiring such as a clock line or a bus line for which signal delay is desired to be suppressed, the wiring layer on the upper layer side is closer to the signal starting point side, and the wiring is formed by using more wiring layers. Done. As a result, even if a certain wiring layer is expected to be congested due to the determined priority use order, the situation in which wiring does not end due to insufficient wiring space unlike the conventional case does not occur, and it is optimal for the entire semiconductor device. It is possible to shorten the delay time.

【００１９】本発明の半導体装置は、これを構成する構
成回路の出力側は、構成回路ごとに各階層の配線層に接
続してあるとともに、最下層より上の配線層は、下層側
に向かって次の階層の配線層に順次連結してあること
で、全ての構成回路の入力側が、最下層の配線層に接続
してあることを特徴とする。In the semiconductor device of the present invention, the output side of the constituent circuits constituting the semiconductor device is connected to the wiring layer of each layer for each constituent circuit, and the wiring layers above the lowermost layer are directed to the lower layer side. It is characterized in that the input sides of all the constituent circuits are connected to the lowermost wiring layer by sequentially connecting the wiring layers to the next wiring layer.

【００２０】[0020]

【発明の実施の形態】以下、本発明に係る半導体装置及
びその配線方法を、図面にもとづいて詳細に説明する。
従来から、半導体プロセスの立場では、平坦化といった
プロセスの容易性から、下層側ほど膜厚を薄くし上層側
ほど厚くするほうが好ましいとされる。加えて、加工性
の面では、より上層側にいくほどＬ／Ｓ（Line and Spa
ce）間隔も広くしたほうが好ましいであろうし、また、
最下層はポリシリコン膜などの比較的に高抵抗な材料の
使用を余儀なくされる場合も多い。DETAILED DESCRIPTION OF THE INVENTION A semiconductor device and a wiring method thereof according to the present invention will be described below in detail with reference to the drawings.
From the standpoint of a semiconductor process, it is conventionally preferable to make the film thickness lower on the lower layer side and thicker on the upper layer side from the viewpoint of easiness of the process such as planarization. In addition, in terms of workability, the L / S (Line and Spa
ce) It would be preferable to have a wider interval, and
The lowermost layer is often forced to use a material having a relatively high resistance such as a polysilicon film.

【００２１】他方、設計の立場では、近くを結ぶ信号線
は下層側の配線を利用し、例えばクロックラインやバス
ラインといった遠くまで信号を運ぶ配線は、邪魔なもの
が少ないといった意味で配線の自由度が高い上層側の配
線を利用するといった、信号の種類に応じた配線層の使
い分けがなされている。On the other hand, from the standpoint of designing, the lower level wiring is used for the signal lines that connect nearby, and the wiring that carries signals to a long distance, such as clock lines and bus lines, is free of wiring in the sense that there are few obstacles. Different wiring layers are used according to the type of signal, such as using the wiring on the upper layer side with high frequency.

【００２２】本発明の半導体装置においても、これらの
事情から下層側から上層側に向けて、配線層の電気的特
性が次第に変化する多層配線構造（例えば、上層側ほど
低抵抗）を前提としている。多層配線構造は、２層以
上、何層でもよいが、以下の説明では３層の場合を例に
説明する。From these circumstances, the semiconductor device of the present invention is also premised on a multilayer wiring structure in which the electrical characteristics of the wiring layers gradually change from the lower layer side to the upper layer side (for example, the resistance becomes lower toward the upper layer side). . The multilayer wiring structure may have any number of layers, such as two layers or more, but in the following description, a case of three layers will be described as an example.

【００２３】図１は、配線の断面方向からみた半導体装
置の多層配線構造図を、３層配線で２例示す。同図
（ａ）は、各層の膜厚を変えずにＬ／Ｓを上層にいくほ
ど緩やかにした場合、同図（ｂ）は、逆にＬ／Ｓは変え
ずに、上層にいくほど膜厚を厚くした場合である。な
お、この両者の中間、即ち膜厚及びＬ／Ｓの双方を変え
る場合、或いは双方を変えなくとも、材料（抵抗率）の
違いで上層側にいくほど低抵抗となる多層配線構造を実
現した場合も、本発明を同様に適用し得る。FIG. 1 shows two examples of a three-layer wiring structure of a multilayer wiring structure of a semiconductor device viewed from the cross-sectional direction of the wiring. In the figure (a), when the L / S is made gentler to the upper layer without changing the film thickness of each layer, the figure (b) is conversely, the film is made to the upper layer without changing the L / S. This is the case when the thickness is increased. It should be noted that a multilayer wiring structure in which the resistance becomes lower toward the upper layer side due to the difference in the material (resistivity) is realized between the both, that is, when both the film thickness and the L / S are changed or both are not changed. In this case, the present invention can be similarly applied.

【００２４】図１（ａ），（ｂ）に示すように、この多
層配線（上側配線層１，中間配線層２，下側配線層３）
は、半導体基板４上に、層間絶縁層５，６，７，８で相
互に絶縁されたかたちで形成されている。図１（ａ），
（ｂ）では、両者とも上層にいくほど低抵抗となってい
るのに対し、配線容量の面では違いが生じる。すなわ
ち、同図（ａ）の場合は、上側配線層１，中間配線層
２，下側配線層３の順で、表面積が大きくなっているも
のの、配線相互間のスペース間隔も広がっており、配線
容量で支配的な線間容量が余り変わらないため、配線容
量自体に差がでない。これに対し、図（ｂ）の場合は、
スペース間隔に変化がないため、表面積が大きくなって
いる上層側ほど配線容量も結果的に大きなものとなる。As shown in FIGS. 1A and 1B, this multilayer wiring (upper wiring layer 1, intermediate wiring layer 2, lower wiring layer 3)
Are formed on the semiconductor substrate 4 so as to be insulated from each other by the interlayer insulating layers 5, 6, 7, and 8. FIG. 1 (a),
In (b), both of them have lower resistance toward the upper layer, but there is a difference in terms of wiring capacitance. That is, in the case of FIG. 3A, although the surface area is increased in the order of the upper wiring layer 1, the intermediate wiring layer 2, and the lower wiring layer 3, the space interval between the wirings is also widened, and Since the line-to-line capacitance that is dominant in the capacitance does not change much, there is no difference in the wiring capacitance itself. On the other hand, in the case of FIG.
Since the space interval does not change, the wiring capacitance becomes larger as a result of the upper layer side having a larger surface area.

【００２５】図２には、図１の半導体装置を配線方向に
沿ってみた多層配線構造図を例示する。図中、一点破線
で囲った各部は、配置配線上の３つのセルを示す。この
配置配線上のセルは、例えばメモリであれば、メモリ
部，制御部，或いはデコーダやＩ／Ｏコントローラとい
った各周辺回路の単位で、または、それらを構成する各
回路単位で、もっと細かくは、その回路を構成する機能
部単位でと、種々な大きさの単位で構成される。この図
のセルでは、信号を出力する駆動側のセル１と、その信
号を入力する負荷側のセル２及びセル３とについて、そ
の信号受渡し部分のみ拡大して示している。なお、この
図では、簡略化のため図１に示す層間絶縁層５，６，
７，８は省略してある。FIG. 2 illustrates a multilayer wiring structure diagram of the semiconductor device of FIG. 1 as viewed in the wiring direction. In the figure, each part surrounded by a dashed line shows three cells on the layout and wiring. For example, in the case of a memory, the cells on the layout wiring are in units of each peripheral circuit such as a memory unit, a control unit, or a decoder or an I / O controller, or in each of the circuits constituting them, more specifically, It is composed of a functional unit that constitutes the circuit and units of various sizes. In the cell of this figure, the drive-side cell 1 that outputs a signal and the load-side cell 2 and cell 3 that input the signal are shown in an enlarged manner only in the signal passing portion. In this figure, for simplification, the interlayer insulating layers 5, 6, 6 shown in FIG.
7, 8 are omitted.

【００２６】駆動側のセル１には、図示しない他のセル
からの信号を入力するための入力端子１１と、セル２，
３にそれぞれ信号を送りだすための出力端子１２，１３
とを備えている。この図示例の入力端子１１は、下側配
線層３の端部と、プラグ１０とで構成され、受信した信
号をセル１内に具備する入力側電極層１４にプラグ１０
を介して接続させている。The cell 1 on the driving side has an input terminal 11 for inputting a signal from another cell (not shown), a cell 2,
Output terminals 12 and 13 for sending signals to 3 respectively
And The input terminal 11 of this illustrated example is composed of the end of the lower wiring layer 3 and the plug 10, and the plug 10 is provided on the input-side electrode layer 14 provided with the received signal in the cell 1.
Are connected via.

【００２７】出力端子１２は、出力抵抗が高い第１の出
力側電極層１５に接続され、出力端子１３は、出力抵抗
が低い第２の出力側電極層１６に接続されている。この
図示例では、出力端子１２は、上側配線層１の端部を含
み、この端部下側にプラグ１０と、中間配線層２又は下
側配線層３と同時形成される節部２ａ，３ａと、を交互
につなげて構成されている。これに対し、他の出力端子
１３は、下側配線層３の端部と、プラグ１０のみで構成
されている。The output terminal 12 is connected to the first output side electrode layer 15 having a high output resistance, and the output terminal 13 is connected to the second output side electrode layer 16 having a low output resistance. In this illustrated example, the output terminal 12 includes an end portion of the upper wiring layer 1, and a plug 10 on the lower side of the end portion and nodes 2a and 3a formed simultaneously with the intermediate wiring layer 2 or the lower wiring layer 3. , And are connected alternately. On the other hand, the other output terminal 13 is composed of only the end of the lower wiring layer 3 and the plug 10.

【００２８】このセル１内に具備する各出力側電極層１
５，１６は、入力側電極層１１と同様な構成でもよい
が、この図では、出力バッファの終端トランジスタの不
純物拡散領域として描いてある。すなわち、半導体基板
４表面には、素子分離領域９が選択的に形成され、その
素子分離領域９の間隔内表面には、出力抵抗が異なる出
力側電極層１５，１６とが形成されている。Each output side electrode layer 1 provided in this cell 1
Although 5, 5 and 16 may have the same structure as the input side electrode layer 11, they are drawn as impurity diffusion regions of the termination transistor of the output buffer in this figure. That is, the element isolation region 9 is selectively formed on the surface of the semiconductor substrate 4, and the output side electrode layers 15 and 16 having different output resistances are formed on the surface in the space between the element isolation regions 9.

【００２９】負荷側のセル２は、セル１に比較的に近い
距離に配置されているのに対し、もう一つの負荷側のセ
ル３は、セル１に比較的に遠い距離に配置されている。
これら負荷側のセル２，３内には、それぞれセル１と同
様な構成の入力端子２１，３１を具備している。これに
より、セル２，３内の入力側電極層２２，３２がセル１
からの信号を入力可能に構成されている。The cell 2 on the load side is arranged relatively close to the cell 1, while the cell 3 on the other load side is arranged relatively far from the cell 1. .
The load side cells 2 and 3 are respectively provided with input terminals 21 and 31 having the same configuration as the cell 1. As a result, the input side electrode layers 22 and 32 in the cells 2 and 3 become
It is configured to be able to input signals from.

【００３０】そして、セル１の出力端子１２と遠方のセ
ル３の入力端子３１とは、上側配線層１，中間配線層
２，下側配線層３を順に降下段状につないで接続されて
いる。各配線層１，２，３同士は、プラグ１０で連結さ
れている。また、セル１の他の出力端子１３は、下側配
線層３を介して近隣のセル２の入力端子２１に接続され
ている。The output terminal 12 of the cell 1 and the input terminal 31 of the distant cell 3 are connected by connecting the upper wiring layer 1, the intermediate wiring layer 2, and the lower wiring layer 3 in the order of descending steps. . The wiring layers 1, 2 and 3 are connected by a plug 10. The other output terminal 13 of the cell 1 is connected to the input terminal 21 of the neighboring cell 2 via the lower wiring layer 3.

【００３１】このように、本発明の半導体装置では、信
号遅延が問題となる遠方のセル３に接続されるべき出力
端子１２は予め上方に出しておき、この信号の出発点側
は低抵抗な上側配線層１を利用し、信号の伝搬に伴って
次第に配線層の電気的特性が変化する（例えば、抵抗が
次第に高くなる）ように、各配線層の接続がなされてい
る。このため、各セル１，２，３の入力端子１１，２
１，３１は、いずれも最下層側の下側配線層３に接続さ
れている。また、特に図１（ｂ）のような多層配線構造
を採用した場合では、配線抵抗の他に、配線容量が信号
の伝搬に伴って小さくなるように、各配線層の接続がな
される。これにより、先に説明し図７に示すような、同
一配線内で配線幅を次第に狭くした場合と同様な効果が
得られる。As described above, in the semiconductor device of the present invention, the output terminal 12 to be connected to the distant cell 3 where the signal delay is a problem is provided above in advance, and the starting point side of this signal has a low resistance. Using the upper wiring layer 1, the wiring layers are connected so that the electrical characteristics of the wiring layer gradually change with the propagation of a signal (for example, the resistance gradually increases). Therefore, the input terminals 11 and 2 of the cells 1, 2 and 3 are
Both 1 and 31 are connected to the lower wiring layer 3 on the lowermost layer side. Further, particularly when the multilayer wiring structure as shown in FIG. 1B is adopted, the wiring layers are connected so that the wiring capacitance as well as the wiring resistance becomes smaller as the signal propagates. As a result, the same effect as when the wiring width is gradually narrowed within the same wiring as described above and shown in FIG. 7 is obtained.

【００３２】一方、信号遅延が余り問題とならない近隣
のセル３への接続は、下側配線層３を利用して行ってい
る。すなわち、本発明の半導体装置では、より遠くまで
信号を運ぶ配線ほど信号伝搬の遅延時間を短縮できるよ
うな配線がなされている。この意味において、本発明で
は、図２に示す配線接続に限定されず、種々の変形が考
えられる。例えば、セル３が余り遠くなく多少信号遅延
があっても問題がない等の場合、図３（ａ）に示すよう
に、高出力抵抗側の出力端子１２を一段下げ（即ち、出
力端子の最上段部分１２ａを形成せずに）、中間配線層
２から配線を始めるようにしてもよい。近隣のセル２と
の間で信号遅延を極力低減したい場合等では、同図
（ｂ）に示すように、低出力抵抗側の出力端子１３を逆
に一段上げ（即ち、出力端子の最上段部分１３ａを形成
して）、中間配線層２から配線を始めるようにしてもよ
い。On the other hand, the lower wiring layer 3 is used for the connection to the neighboring cells 3 where the signal delay is not a serious problem. That is, in the semiconductor device of the present invention, the wiring that carries the signal farther is made so that the delay time of signal propagation can be shortened. In this sense, the present invention is not limited to the wiring connection shown in FIG. 2, and various modifications can be considered. For example, when the cell 3 is not too far away and there is no problem even if there is some signal delay, as shown in FIG. 3A, the output terminal 12 on the high output resistance side is lowered by one stage (that is, the output terminal is at the highest position). The wiring may be started from the intermediate wiring layer 2 without forming the upper portion 12a). In the case where it is desired to reduce the signal delay with the neighboring cell 2 as much as possible, the output terminal 13 on the low output resistance side is raised by one step (that is, the uppermost part of the output terminal) as shown in FIG. The wiring may be started from the intermediate wiring layer 2 by forming 13a).

【００３３】また、図２では、出力端子１２，１３は略
垂直に立ち上げて構成しているが、端子構成は図示のも
のに限定されない。例えば、他の配線等が邪魔で垂直立
ち上げができないような場合には、図４（ａ），（ｂ）
に示すように、コ字状に迂回させたり、上り段状に形成
することもできる。この場合の節部２ａ，３ａが余り長
いと、信号の出発点側が高抵抗となってしまい前記した
図７と同様な効果が得られないので、本発明において、
節部２ａ，３ａの長さは、他の配線層を迂回できる程度
にとどめておく必要がある。また、図４（ｃ）に一例を
示すように、プラグを長く形成し、節部３ａ（或いは節
部２ａ、又は節部２ａ，３ａ双方）を省略してもよい。Further, in FIG. 2, the output terminals 12 and 13 are constructed to rise substantially vertically, but the terminal configuration is not limited to that shown in the drawing. For example, in the case where it is impossible to start up vertically due to other wiring or the like, FIG. 4A and FIG.
As shown in FIG. 5, it can be detoured in a U shape or can be formed in an upward step shape. In this case, if the nodes 2a and 3a are too long, the starting point side of the signal has a high resistance and the same effect as that of FIG. 7 cannot be obtained.
The lengths of the nodes 2a and 3a need to be set so that they can bypass other wiring layers. Further, as shown in FIG. 4C, the plug may be formed to be long and the node portion 3a (or the node portion 2a or both the node portions 2a and 3a) may be omitted.

【００３４】さらに、このような遅延時間短縮のための
配線接続は、遠方に信号を送り配線が長くなる場合に限
らず、例えば多数のセルに接続されて負荷容量が大きく
なる場合にも、同様に適用可能である。つぎに、本発明
の配線方法について、図５のフロー図に沿って説明す
る。このフロー図は、本発明の配線方法を含む配置配線
の全体の流れを示している。Further, the wiring connection for shortening the delay time is not limited to the case where the signal is sent to a distant place and the wiring becomes long, and the same applies when the wiring is connected to a large number of cells and the load capacity becomes large. Is applicable to. Next, the wiring method of the present invention will be described with reference to the flowchart of FIG. This flow chart shows the overall flow of placement and routing including the wiring method of the present invention.

【００３５】本配線方法は、半導体装置を構成する各構
成回路と、信号遅延に関与する電気的特性が互いに異な
る複数の配線層を、その電気的特性が次第に変化するよ
うに、絶縁層を介して積層させてある多層配線とを有す
る半導体装置に適用される。例えば、単位長さあたりの
抵抗を上層側ほど小さくした場合、その結果として単位
長さあたりの容量が上層側ほど大きくなった場合等に適
用される。後者の容量も変化する場合では、抵抗と容量
の積が上層側ほど小さくすると、信号遅延時間を短くで
き好ましい。なお、本発明で「構成回路」とは、それぞ
れの信号処理を担う各構成回路の他に、幾つかの構成回
路をまとめた機能ブロック、或いは各構成回路の機能部
分等の総称である。According to the present wiring method, each of the constituent circuits constituting the semiconductor device and a plurality of wiring layers having different electrical characteristics related to signal delay are provided with an insulating layer so that the electrical characteristics gradually change. The present invention is applied to a semiconductor device having a multi-layered wiring that is laminated as a single layer. For example, it is applied when the resistance per unit length is reduced toward the upper layer side, and as a result, the capacitance per unit length is increased toward the upper layer side. In the case where the latter capacitance also changes, it is preferable that the product of resistance and capacitance be smaller toward the upper layer side because the signal delay time can be shortened. In addition, in the present invention, the “structural circuit” is a general term for a functional block in which several structural circuits are integrated, or a functional portion of each structural circuit, in addition to the respective structural circuits that perform respective signal processing.

【００３６】まず、ステップＳＴ１で、初期設定が行わ
れる。この初期設定では、例えば、各配線層のＬ／Ｓ間
隔，その最小値や最大値，接続端子の大きさ等が設定さ
れる。また、設計後の各構成回路について、出力バッフ
ァの大きさが読み取られ、初期入力される。これによ
り、次に述べる配線層の信号遅延の見積もりが行われ
た。First, in step ST1, initialization is performed. In this initial setting, for example, the L / S interval of each wiring layer, its minimum value and maximum value, the size of the connection terminal, etc. are set. In addition, the size of the output buffer is read and initially input for each of the constituent circuits after the design. As a result, the signal delay of the wiring layer described below was estimated.

【００３７】本実施形態では、この出力バッファは、各
構成回路を接続する配線層の信号遅延の許容量を見積も
る手段として用いられる。なぜなら、例えばクロックラ
インやバスライン等、より遠くまで信号を運び多くの負
荷を接続する配線層は、これが論理設計の段階で考慮さ
れ、出力バッファの大きさに反映されていることから、
出力バッファの大きな構成回路ほど、出力側配線層の信
号遅延の許容量が小さいものと考えることができるから
である。この信号遅延の許容量を見積もる手段として
は、設計段階で予定されている各構成回路間ごとの配線
遅延時間そのものであってもよい。In the present embodiment, this output buffer is used as a means for estimating the allowable amount of signal delay of the wiring layer connecting each constituent circuit. This is because, for example, wiring layers that carry signals farther and connect many loads, such as clock lines and bus lines, are taken into consideration in the logic design stage and reflected in the size of the output buffer.
This is because it can be considered that the larger the configuration buffer of the output buffer, the smaller the allowable amount of the signal delay of the output side wiring layer. As a means for estimating the allowable amount of this signal delay, the wiring delay time itself between the respective constituent circuits scheduled at the design stage may be used.

【００３８】次のステップＳＴ２では、配置配線のフロ
アプランが策定される。ここでは、設計後の各構成回路
ごとに、最適と思われる仮配置を行う。そして、半導体
装置全体で機能するように、仮配置した各構成回路同士
を仮接続する。この最初の配置配線は、ステップＳＴ３
（例えば動作シミュレーション）で、その結果が評価さ
れる。配置配線に問題がある場合には、ステップＳＴ４
において、上記ステップＳＴ１で初期入力された出力バ
ッファの大きさが変更され、ステップＳＴ２の配置配線
のフロアプランの修正が行われる。この出力バッファの
変更，フロアプランの修正は、評価（ステップＳＴ３）
で問題なしとされるまで繰り返される。ステップＳＴ３
の評価結果で問題がない場合は、この時点で、配置配線
プランと出力バッファが確定し、次のステップＳＴ５に
進む。In the next step ST2, a floor plan for placement and routing is established. Here, temporary placement that is considered to be optimal is performed for each constituent circuit after design. Then, the temporarily arranged constituent circuits are temporarily connected to each other so as to function as the entire semiconductor device. This first placement and routing is step ST3.
The result is evaluated (for example, in a motion simulation). If there is a problem with placement and routing, step ST4
In step ST1, the size of the output buffer initially input in step ST1 is changed, and in step ST2, the floor plan of the layout and wiring is corrected. The change of the output buffer and the correction of the floor plan are evaluated (step ST3).
It is repeated until there is no problem in. Step ST3
If there is no problem in the evaluation result of, the placement and routing plan and the output buffer are determined at this point, and the process proceeds to the next step ST5.

【００３９】ステップＳＴ５では、各構成回路の出力側
に最も近い配線層（以下、出力側配線層ともいう）の指
定と、信号の伝達方向に向かって配線層の配置プライオ
リティ付けが行われる。すなわち、出力側配線層の指定
とともに、優先使用順位が決定される。In step ST5, the wiring layer closest to the output side of each constituent circuit (hereinafter also referred to as the output side wiring layer) is designated, and the wiring layer is prioritized in the direction of signal transmission. That is, the priority order of use is determined along with the designation of the output side wiring layer.

【００４０】本発明では、この出力側配線層を指定する
際に、確定した出力バッファの大きさに応じて、大きな
出力バッファを有する構成回路ほど、より上層側の配線
層が指定される。また、本発明における優先使用順位の
決定では、例えば上層側から下層側へ一方方向になるよ
うに決められており、これにより多層配線の場合には、
信号の出発点側に、より低抵抗な上層側の配線層が用い
られ、負荷側にいくにしたがって高抵抗な下層側の配線
層が用いられる。In the present invention, when designating the output side wiring layer, the wiring layer on the upper layer side is designated according to the determined size of the output buffer, as the constituent circuit having the larger output buffer. Further, in the determination of the priority use order in the present invention, for example, it is determined that one direction is from the upper layer side to the lower layer side.
The wiring layer on the upper layer side, which has a lower resistance, is used on the starting point side of the signal, and the wiring layer on the lower layer side, which has a higher resistance toward the load side, is used.

【００４１】そして、次のステップＳＴ６で、確定した
配置配線プランをもとに、上記出力側配線層及び優先使
用順位にしたがって、自動配置配線が行われる。この
際、確定した出力バッファの大きさも参照され、出力バ
ッファが大きな構成回路ほど、その出力側が、より多く
の配線層を用いて負荷側と結線される。Then, in the next step ST6, automatic placement and routing is performed based on the determined placement and routing plan in accordance with the output side wiring layer and the priority order of use. At this time, the determined size of the output buffer is also referred to. The larger the output buffer, the more the output side thereof is connected to the load side by using more wiring layers.

【００４２】自動配置配線の結果は、次のステップＳＴ
７（例えば、動作シミュレーション）で評価される。こ
の評価の結果、予定した動作性能をクリアしていない場
合には、必要に応じて、ステップＳＴ４の出力バッファ
の変更を行った（図では、で示す）後にステップＳＴ
２の前（Ａで示す）に戻るか、ステップＳＴ５の出力側
配線層の指定をやり直した（で示す）後にステップＳ
Ｔ５の前（Ｂで示す）に戻るか、或いは（及び）を
行った後に（Ａ）に戻るかを決定し、この決定にしたが
った処理を行う。The result of the automatic placement and routing is the next step ST.
7 (for example, motion simulation). As a result of this evaluation, when the expected operation performance is not cleared, the output buffer in step ST4 is changed (indicated by in the figure) if necessary, and then step ST is changed.
2 before (indicated by A), or by redesignating the output side wiring layer in step ST5 (indicated by), step S5.
It is determined whether to return to before T5 (indicated by B) or (and) and then return to (A), and the processing according to this determination is performed.

【００４３】ステップＳＴ７の評価結果で、予定した動
作性能をクリアしている場合は、当該配置配線が終了す
る。本実施形態の配線方法では、出力バッファの大きさ
に応じて各構成回路の出力側配線層が設定され、負荷側
に向かう配線層の使用順位が、例えば上層側から下層側
に向かう一方に予め決められている（ステップＳＴ
５）。また、自動配置配線においても、出力バッファの
大きさに応じて配線層の使用数が決められる（ステップ
ＳＴ６）。これにより、出力バッファの大きな構成回路
ほど、その出力側の配線層の抵抗が、負荷側に向かって
次第に小さくなるように配線が行われ、より信号遅延を
抑制しやすくなる。また、評価（ステップＳＴ３又はス
テップＳＴ７）の結果に応じて、出力バッファのサイズ
変更を行う（ステップＳＴ４）ことから、半導体装置全
体における信号遅延の最適化が可能となる。When the evaluation result of step ST7 shows that the planned operation performance has been cleared, the placement and routing ends. In the wiring method of the present embodiment, the output side wiring layer of each constituent circuit is set according to the size of the output buffer, and the order of use of the wiring layer toward the load side is, for example, one from the upper layer side to the lower layer side in advance. Has been decided (step ST
5). Also in automatic placement and routing, the number of wiring layers used is determined according to the size of the output buffer (step ST6). As a result, the larger the configuration of the output buffer, the wiring is performed so that the resistance of the wiring layer on the output side becomes gradually smaller toward the load side, and it becomes easier to suppress the signal delay. Also, the size of the output buffer is changed according to the result of the evaluation (step ST3 or step ST7) (step ST4), so that the signal delay in the entire semiconductor device can be optimized.

【００４４】[0044]

【発明の効果】以上説明してきたように、本発明に係る
半導体装置の配線方法によれば、より遠くまで信号を運
んだり多くの負荷が接続される等を理由に、信号遅延を
抑えたい配線ほど、出力側に最も近い配線層を、より信
号遅延の小さな配線層で指定できるとともに、信号の伝
達方向に向かって例えば上層側から下層側に向かうよう
に、各配線層の使用手順を決定できる。As described above, according to the wiring method of the semiconductor device of the present invention, the wiring for suppressing the signal delay due to the fact that the signal is carried farther and many loads are connected. The wiring layer closest to the output side can be specified as a wiring layer with a smaller signal delay, and the usage procedure of each wiring layer can be determined so that it goes from the upper layer side to the lower layer side in the signal transmission direction. .

【００４５】このため、本配線方法で製造した半導体装
置、及び本発明の半導体装置では、その信号の出発点側
で、例えば、最も低抵抗な上層側の配線層から始めて、
負荷側に信号が伝達されるのにともなって、次第に高抵
抗な下層側の配線層へと推移する。この結果、特に出発
点側が最も低抵抗なことで、信号遅延が抑制される。Therefore, in the semiconductor device manufactured by the present wiring method and the semiconductor device of the present invention, starting from the starting point side of the signal, for example, from the wiring layer on the upper layer side having the lowest resistance,
As the signal is transmitted to the load side, it gradually shifts to the lower wiring layer having high resistance. As a result, the signal delay is suppressed since the starting point side has the lowest resistance.

【００４６】他方、上層側ほど低抵抗となる上記多層配
線は、半導体プロセスの面からみれば、配線層の膜厚や
線幅が上層側ほど大きくなっていることに起因する。こ
のため、線間容量も上層側ほど大きくなっている場合も
多い。この場合、抵抗と容量の積が駆動側で小さくなる
ようにすると信号遅延が抑制される。On the other hand, the above-mentioned multi-layered wiring having the lower resistance on the upper layer side is caused by the fact that the film thickness and the line width of the wiring layer are larger on the upper layer side from the viewpoint of the semiconductor process. For this reason, the line capacitance is often increased toward the upper layer side. In this case, the signal delay is suppressed by reducing the product of resistance and capacitance on the drive side.

【００４７】また、本発明の配線方法では、信号遅延を
抑えるべき配線か否かの区別を行う際、その判断の手段
として出力バッファを用いているので、その判断及び変
更が容易であり、遅延時間短縮の最適化も行い易い。こ
の信号遅延の容易性から、配置配線のやり直し回数を低
減でき、また、従来のように配線スペース不足で配線が
終了しないといった事態を招くことがなく、この結果、
本発明の配線方法が設計効率の向上に大きく寄与するも
のと期待される。Further, in the wiring method of the present invention, the output buffer is used as a means for making a judgment when distinguishing whether or not the signal delay should be suppressed. It is easy to optimize the time reduction. From the ease of this signal delay, the number of times of re-placement and wiring can be reduced, and the situation that the wiring does not end due to insufficient wiring space as in the conventional case does not occur.
The wiring method of the present invention is expected to greatly contribute to the improvement of design efficiency.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明が適用可能な、断面方向からみた多層配
線構造図である。同図（ａ）は、各層の膜厚を変えずに
Ｌ／Ｓ（Line and Space）を上層にいくほど緩やかにし
た場合、同図（ｂ）は、逆にＬ／Ｓは変えずに、上層に
いくほど膜厚を厚くした場合である。FIG. 1 is a diagram showing a multilayer wiring structure to which the present invention can be applied, as seen from a sectional direction. In the same figure (a), when the L / S (Line and Space) is made gentler to the upper layer without changing the film thickness of each layer, the same figure (b), conversely, without changing the L / S, This is the case where the film thickness is made thicker toward the upper layer.

【図２】本発明の半導体装置例を、配線方向に沿ってみ
た多層配線構造図である。FIG. 2 is a diagram showing a multilayer wiring structure of an example of a semiconductor device of the present invention as viewed along the wiring direction.

【図３】配線接続の変形例を示し、（ａ）は高出力抵抗
側の出力端子を一段下げた場合、（ｂ）は低出力抵抗側
を一段上げた場合である。FIG. 3 shows a modified example of wiring connection, where (a) is a case where the output terminal on the high output resistance side is lowered by one stage, and (b) is a case where the output terminal on the low output resistance side is raised by one stage.

【図４】出力端子形状の変形例を示し、（ａ）はコ字状
に迂回させた場合、（ｂ）は上り段状に形成した場合、
（ｃ）はプラグを長くし節部を省略した場合である。FIG. 4 shows a modified example of the shape of the output terminal, where (a) is a U-shaped detour, and (b) is an up-step-shaped one.
(C) is the case where the plug is lengthened and the node is omitted.

【図５】本発明の配線方法例を含む配置配線のフロー図
である。FIG. 5 is a flow chart of arrangement and wiring including an example of a wiring method of the present invention.

【図６】従来技術の説明に用いた配線長と遅延時間との
関係を模式的に表した図である。FIG. 6 is a diagram schematically showing the relationship between the wiring length and the delay time used in the description of the prior art.

【図７】従来の回路配線で遅延時間短縮に有利な方法の
一つとして、同一配線内で次第に線幅を細くする方法を
示す図である。FIG. 7 is a diagram showing a method of gradually narrowing the line width in the same wiring as one of conventional methods for reducing delay time in circuit wiring.

【図８】従来の半導体用の自動配置配線プログラムによ
り、上層にいくほど低抵抗な３層配線についての配線結
果例を示し、（ａ）は通常の出力例、（ｂ）は遅延時間
短縮に好ましい例、（ｃ）は好ましくない例である。FIG. 8 shows an example of a wiring result for a three-layer wiring having a lower resistance toward an upper layer by a conventional automatic placement and routing program for semiconductors, (a) is a normal output example, and (b) is a delay time reduction. A preferred example, (c), is an unfavorable example.

【符号の説明】[Explanation of symbols]

１…上側配線層（配線層）、２…中間配線層（配線
層）、２ａ…端子の節部、３…下側配線層（配線層）、
３ａ…端子の節部、４…半導体基板、５〜８…層間絶縁
層、９…素子分離領域、１０…プラグ、１１…セル１の
入力端子、１２…第１の出力端子、１２ａ…出力端子の
最上段部分、１３ａ…出力端子の最上段部分、１４…セ
ル１の入力側電極層、１５…第１の出力側電極層、１６
…第２の出力側電極層、２１…セル２の入力端子、２２
…セル２の入力側電極層、３１…セル３の入力端子、３
２…セル３の入力側電極層、セル１〜３…（構成回
路）。DESCRIPTION OF SYMBOLS 1 ... Upper wiring layer (wiring layer), 2 ... Intermediate wiring layer (wiring layer), 2a ... Node section, 3 ... Lower wiring layer (wiring layer),
3a ... Nodal part of terminal, 4 ... Semiconductor substrate, 5-8 ... Interlayer insulating layer, 9 ... Element isolation region, 10 ... Plug, 11 ... Input terminal of cell 1, 12 ... First output terminal, 12a ... Output terminal Uppermost portion of 13a ... uppermost portion of output terminal, 14 ... input side electrode layer of cell 1, 15 ... first output side electrode layer, 16
... second output side electrode layer, 21 ... input terminal of cell 2, 22
... Input-side electrode layer of cell 2, 31 ... Input terminal of cell 3, 3
2 ... Input-side electrode layer of cell 3, cells 1 to 3 ... (constituent circuit).

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 半導体装置を構成する各構成回路と、 信号遅延に関与する電気的特性が互いに異なる複数の配
線層を、該電気的特性が次第に変化するように、絶縁層
を介して積層させてなる多層配線とを有し、 該多層配線を介して、各構成回路同士を接続させる半導
体装置の配線方法であって、 各構成回路の出力側から優先的に使用する配線層の優先
使用順位を、前記電気的特性に応じて信号遅延が小さい
配線層から大きな配線層へ一方方向に決定する工程と、 決定した優先使用順位に基づいて、各構成回路間の配線
を行う工程とを含む、 多層配線を有する半導体装置の配線方法。1. A constituent circuit constituting a semiconductor device and a plurality of wiring layers having different electrical characteristics related to signal delay are laminated with an insulating layer interposed so that the electrical characteristics gradually change. A wiring method of a semiconductor device, comprising: a multi-layered wiring, which connects each constituent circuit to each other through the multi-layered wiring, wherein a priority order of use of a wiring layer preferentially used from an output side of each constituent circuit A step of deciding in one direction from a wiring layer having a small signal delay to a wiring layer having a large signal delay in accordance with the electrical characteristics, and a step of wiring between the constituent circuits based on the determined priority use order. A wiring method for a semiconductor device having multilayer wiring. 【請求項２】 前記優先使用順位を決定する工程より前
には、前記多層配線について、その信号遅延の許容量
を、各構成回路間ごとに見積もる工程を設け、 前記優先使用順位を決定する工程では、見積もった信号
遅延の許容量が出力側で小さい構成回路ほど、より信号
遅延の小さな配線層から使用を開始するように前記優先
使用順位の決定を行い、 前記各構成回路間の配線工程では、見積もった信号遅延
の許容量が出力側で小さい構成回路ほど、より多くの配
線層を用いて各構成回路間の配線を行う、 請求項１に記載の多層配線を有する半導体装置の配線方
法。2. Prior to the step of determining the priority use order, a step of estimating an allowable amount of the signal delay of the multilayer wiring for each constituent circuit is provided, and the priority use order is determined. In the wiring process between the constituent circuits, the priority order of use is determined so that the estimated circuit delay is smaller on the output side in order to start using the wiring layer with a smaller signal delay. The wiring method for a semiconductor device having multilayer wiring according to claim 1, wherein the wiring between the constituent circuits is performed by using a larger number of wiring layers as the constituent circuit having a smaller allowable amount of the estimated signal delay on the output side. 【請求項３】 前記信号遅延の許容量を見積もる工程で
は、各構成回路の出力バッファの大きさで該許容量の大
きさを判断する請求項２に記載の多層配線を有する半導
体装置の配線方法。3. The wiring method for a semiconductor device having multi-layer wiring according to claim 2, wherein in the step of estimating the allowable amount of the signal delay, the size of the allowable amount is judged by the size of the output buffer of each constituent circuit. . 【請求項４】 配線が最適に行われたか否かを評価し、
その評価結果をもとに、特定の構成回路について、その
出力バッファの大きさを変更する工程を更に有する請求
項３に記載の多層配線を有する半導体装置の配線方法。4. Evaluating whether or not wiring is optimally performed,
4. The wiring method for a semiconductor device having multi-layer wiring according to claim 3, further comprising the step of changing the size of the output buffer of a specific component circuit based on the evaluation result. 【請求項５】 前記電気的特性は、配線層の単位長さあ
たりの抵抗であり、該抵抗が前記各構成回路の出力側ほ
ど小さくなるように、前記多層配線を構成した請求１に
記載の多層配線を有する半導体装置の配線方法。5. The multilayer wiring according to claim 1, wherein the electrical characteristic is a resistance per unit length of a wiring layer, and the multilayer wiring is configured such that the resistance becomes smaller toward an output side of each of the constituent circuits. A wiring method for a semiconductor device having multilayer wiring. 【請求項６】 前記電気的特性は、配線層の単位長さあ
たりの抵抗であり、該抵抗が前記各構成回路の出力側ほ
ど小さくなるように、前記多層配線を構成した請求２に
記載の多層配線を有する半導体装置の配線方法。6. The multilayer wiring according to claim 2, wherein the electrical characteristic is a resistance per unit length of a wiring layer, and the multilayer wiring is configured such that the resistance becomes smaller toward an output side of each of the constituent circuits. A wiring method for a semiconductor device having multilayer wiring. 【請求項７】 前記電気的特性は、配線層の単位長さあ
たりの抵抗および容量であり、該抵抗と容量との積が前
記各構成回路の出力側ほど小さくなるように、前記多層
配線を構成した請求１に記載の多層配線を有する半導体
装置の配線方法。7. The electrical characteristics are resistance and capacitance per unit length of a wiring layer, and the multilayer wiring is configured such that the product of the resistance and the capacitance becomes smaller on the output side of each of the constituent circuits. A wiring method for a semiconductor device having the multilayer wiring according to claim 1 configured. 【請求項８】 前記電気的特性は、配線層の単位長さあ
たりの抵抗および容量であり、該抵抗と容量との積が前
記各構成回路の出力側ほど小さくなるように、前記多層
配線を構成した請求２に記載の多層配線を有する半導体
装置の配線方法。8. The electrical characteristics are resistance and capacitance per unit length of a wiring layer, and the multilayer wiring is configured such that the product of the resistance and the capacitance becomes smaller toward the output side of each of the constituent circuits. A wiring method for a semiconductor device having the multilayer wiring according to claim 2 configured. 【請求項９】 半導体装置を構成する各構成回路と、信
号遅延に関与する電気的特性が互いに異なる複数の配線
層を、該電気的特性が次第に変化するように、絶縁層を
介して積層させてなる多層配線とを有し、 該多層配線を介して、各構成回路同士を接続させてなる
半導体装置であって、 上記構成回路の出力側は、構成回路ごとに各階層の配線
層に接続してあるとともに、 最下層の配線層より上層側の配線層は、下層側に向かっ
て次の階層の配線層に順次連結してあることで、全ての
構成回路の入力側が、最下層の配線層に接続してある多
層配線を有する半導体装置。9. A constituent circuit constituting a semiconductor device and a plurality of wiring layers having different electrical characteristics relating to signal delay are laminated with an insulating layer interposed so that the electrical characteristics gradually change. And a multilayer wiring formed by connecting the constituent circuits to each other through the multilayer wiring, wherein an output side of the constituent circuit is connected to a wiring layer of each layer for each constituent circuit. In addition, the wiring layers on the upper side of the lowermost wiring layer are sequentially connected to the wiring layers of the next layer toward the lower layer side, so that the input side of all the constituent circuits is the wiring of the lowermost layer. A semiconductor device having multilayer wiring connected to layers.