JPH09288643A - Bidirectional bus transfer control system - Google Patents

Abstract

PROBLEM TO BE SOLVED: To improve the performance of a bus by switching the direction of a bus without generating the vacancy of output enable in a bidirectional bus and by adopting the control method of two stages for controlling the output enable prior to the changeover of data and then validating the data so as to hide the delay of the output enable. SOLUTION: A bidirectional interface is formed by oppositely arranging 3-state gates 1a and 1b for serial termination and the direction of the bus is switched by sending signals so as not to generate the vacancy in output enable control information holding circuits 10a and 10b. Also, by changing the phases of the clocks of the output enable control information holding circuits and output data holding circuits 11a and 11b, the output enable is controlled prior to the changeover of the data.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、情報処理装置にお
ける双方向バスの転送制御方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transfer control system for a bidirectional bus in an information processing device.

【０００２】[0002]

【従来の技術】近年のマイクロプロセッサの高速化に伴
い、周辺のバスやＬＳＩも１００ＭＨｚを超える周波数
下での動作が必要になってきた。しかし、従来使われて
きたＴＴＬは振幅が大きく、１００ＭＨｚを超えるよう
な高周波数では、スイッチング動作による消費電力増大
・雑音増加などの問題から採用できない。このことか
ら、ＧＴＬ，ＣＴＴ等の小振幅のインタフェースが不可
欠になっている（ＮＩＫＫＥＩＥＬＥＣＴＲＯＮＩＣＳ
１９９２．６．８、頁１１０，１２０）。2. Description of the Related Art With the recent increase in speed of microprocessors, it has become necessary for peripheral buses and LSIs to operate at frequencies exceeding 100 MHz. However, the TTL used conventionally has a large amplitude and cannot be adopted at a high frequency exceeding 100 MHz due to problems such as increase in power consumption and noise due to switching operation. Therefore, small-amplitude interfaces such as GTL and CTT are indispensable (NIKKEIELECTRONICS
1992.6.8, pages 110, 120).

【０００３】小振幅インタフェースは、まず大きく２つ
の種類に分けられる。オープンドレイン型とプッシュプ
ル型である。さらにプッシュプル型は、並列終端型と直
列終端型に分けられる。図２ａはオープンドレイン型回
路、図２ｂは並列終端型プッシュプル回路、図３は直列
終端型プッシュプル回路を用いて、それぞれ双方向バス
を構成した例である。Small-amplitude interfaces are roughly divided into two types. There are open drain type and push pull type. Further, the push-pull type is divided into a parallel termination type and a series termination type. 2A shows an example in which a bidirectional bus is configured by using an open drain type circuit, FIG. 2B using a parallel termination type push-pull circuit, and FIG. 3 using a series termination type push-pull circuit.

【０００４】一般的に双方向バスでは片方向の転送のみ
を許し、時分割で方向を切り替えることにより双方向を
実現していた。方向の切り替え制御は、相対する各々の
３ステートゲートの出力イネーブル端子を用いて行う。
具体的には、信号を送出する側のみが出力イネーブルを
論理値‘１’にするという制御を行う。In general, a bidirectional bus permits only one-way transfer, and bidirectional is realized by switching the direction in a time division manner. The direction switching control is performed using the output enable terminals of the respective opposing three-state gates.
Specifically, only the signal transmitting side controls the output enable to the logical value "1".

【０００５】双方向バスを構成する上で重要なのは、出
力イネーブルの扱いであり、問題点は２つある。第一の
問題は、バスの方向切り替時のデータ衝突によるディレ
イの悪化である。図２ａ，図２ｂの構成に於て図４の時
間関係でデータの転送を行なう場合、データ出力２側が
Ｈｉｇｈレベルを出力する時、データ出力１側のＬｏｗ
レベルと衝突する。そのために、データ出力１側のＬｏ
ｗレベルが収まりハイインピーダンスになるまで、デー
タ出力２側は正しいレベルを送出できない。このデータ
衝突分がディレイ悪化として見えてくる（Ｔ１）。第二
の問題は、図２ｂでデータ出力１側とデータ出力２側の
クロックスキューにより両方の出力イネーブルが同時に
ＯＮになり、図２ｂのａとｂのトランジスタが導通状態
になった場合、図２ｂのＡからＢに向けて大量の貫通電
流が流れる危険があることである。What is important in constructing a bidirectional bus is the handling of output enable, and there are two problems. The first problem is the deterioration of delay due to data collision when the bus direction is switched. When data is transferred in the time relation of FIG. 4 in the configurations of FIGS. 2a and 2b, when the data output 2 side outputs a high level, the low side of the data output 1 side
Clash with levels. Therefore, Lo on the data output 1 side
The data output 2 side cannot send the correct level until the w level is settled and the impedance becomes high impedance. The amount of data collision appears as a delay deterioration (T1). The second problem is that when both output enables are simultaneously turned on due to the clock skew on the data output 1 side and the data output 2 side in FIG. 2b, and the transistors a and b in FIG. That is, there is a danger that a large amount of through current flows from A to B.

【０００６】オープンドレイン型インタフェースを使用
した双方向バスでは、データ衝突によるディレイの悪化
を考慮する必要があり、並列終端型プッシュプル回路で
は、データ衝突によるディレイの悪化・貫通電流の両方
の問題を考慮する必要がある。In a bidirectional bus using an open drain type interface, it is necessary to consider deterioration of delay due to data collision, and in a parallel termination type push-pull circuit, both problems of delay deterioration due to data collision and shoot-through current occur. Need to consider.

【０００７】第一の問題であるデータの衝突によるディ
レイ悪化を避けるために、従来はバスの方向切り替え
時、相手出力がハイインピーダンス状態になるのを待っ
ていた。これは図２ａ，図２ｂの双方向バスでは、出力
イネーブルがＯＮである間中、バス上に直流電流が流れ
るためである。そのため、バスの方向を切り替えるとき
に、電流の流れが収まるまで、両方の出力イネーブルを
ＯＦＦにするという制御を行なっていた。In order to avoid delay deterioration due to data collision, which is the first problem, conventionally, when the bus direction was switched, the other output was waited for the high impedance state. This is because in the bidirectional bus of FIGS. 2a and 2b, a DC current flows on the bus while the output enable is ON. Therefore, when the direction of the bus is switched, control is performed to turn off both output enable until the current flow is stopped.

【０００８】第二の問題である貫通電流の問題は、出力
イネーブルが同時にＯＮにならないように、両方の出力
イネーブルがＯＦＦになる時間を設けることにより対処
していた。The second problem, that of a through current, has been dealt with by providing a time during which both output enables are turned off so that the output enables are not simultaneously turned on.

【０００９】従来、前記２つの問題を解決するために、
第一の方法としてバスの方向切り替え時に空きサイクル
を作る制御方法を採用していた。これを図５（ａ）に示
す。第二の方法は、空サイクルを使用しないかわりに、
出力イネーブルを１クロックサイクル未満で落とす方法
である。これを図５（ｂ）に示す。データ出力２側が出
力イネーブルをＯＮにする（図５（ｂ），Ｄ点）Ｔ２時
間前に、データ出力１側は、出力イネーブルを落とす
（図５（ｂ），Ｃ点）。どちらの方法でも、両方の出力
イネーブルを同時にＯＦＦにする時間（Ｔ２）が必要で
あり、この空き時間としては、バス上に電流が流れなく
なる程度の時間を保証しなければならない。また、公開
特許公報（特開平７−３６８２５号）に示されるよう
に、衝突を起す状態では、自動的に出力開始のタイミン
グを遅延させる回路が提案されている。しかし、これも
電流が流れなくなることを保証するための空き時間を設
けなければならないという点で同じである。Conventionally, in order to solve the above two problems,
As the first method, a control method that creates an empty cycle when switching the bus direction was adopted. This is shown in FIG. The second method, instead of not using the empty cycle,
This is a method of dropping the output enable in less than one clock cycle. This is shown in FIG. The data output 2 side turns on the output enable (point D in FIG. 5B), and T2 time ago, the data output 1 side turns off the output enable (point C in FIG. 5B). Both methods require a time (T2) for turning off both output enables at the same time, and this free time must be guaranteed to a time such that no current flows on the bus. Further, as disclosed in Japanese Patent Laid-Open No. 7-36825, a circuit has been proposed that automatically delays the output start timing in the state of causing a collision. However, this is also the same in that a free time must be provided to ensure that the current stops flowing.

【００１０】[0010]

【発明が解決しようとする課題】オープンドレイン型・
並列終端型プッシュプル回路では、相対する出力回路の
出力イネーブル間に空きを作らなければならないのは、
先に述べたとおりである。図５（ａ）の時間関係では、
バスの方向を切り替える度に空きサイクルを必要とす
る。この場合、バスの使用効率は悪くなり、性能のボト
ルネックになりかねない。図５（ｂ）の時間関係の場
合、バス上に電流が流れなくなることを保証するための
空き時間の挿入により、バスの動作周波数を上げること
ができない。これも性能向上の足かせになる。[Problems to be Solved by the Invention] Open drain type
In the parallel termination type push-pull circuit, it is necessary to make a space between the output enables of the opposite output circuits.
As described above. In the time relationship of FIG. 5 (a),
An empty cycle is required every time the bus direction is switched. In this case, the use efficiency of the bus becomes poor, which may become a performance bottleneck. In the case of the time relationship shown in FIG. 5B, the operating frequency of the bus cannot be increased due to the insertion of the vacant time for guaranteeing that the current stops flowing on the bus. This is also a hindrance to performance improvement.

【００１１】一方、直列終端型プッシュプル回路は、上
記２つの回路とは違い、直流電流が流れない特殊な形態
である。直列終端型プッシュプル回路は、プルアップト
ランジスタとプルダウントランジスタの出力インピーダ
ンスを、バスの特性インピーダンスＺ０に合わせて送出
側での再反射を抑えることを狙ったものである。On the other hand, the series termination type push-pull circuit has a special form in which a direct current does not flow unlike the above two circuits. The series termination push-pull circuit aims at suppressing the re-reflection on the sending side by matching the output impedance of the pull-up transistor and the pull-down transistor with the characteristic impedance Z0 of the bus.

【００１２】この入出力インタフェースの動作を説明す
る。図６は、図３のデータ出力側１が‘Ｈｉｇｈ’を出
力する場合である。‘Ｈｉｇｈ’を出力すると、バス上
には、プルアップトランジスタ（図３，Ｅ）自身の持つ
インピーダンスと、バスの持つ特性インピーダンスによ
り分圧された値‘１／２Ｈｉｇｈ’が出力される。この
レベルが受信側で全反射を起こし、‘Ｈｉｇｈ’になる
（入射波‘１／２Ｈｉｇｈ’＋反射波‘１／２Ｈｉｇ
ｈ’）。受信側で反射した‘１／２Ｈｉｇｈ’分が送信
側に戻り、プルアップトランジスタ（図３，Ｅ）のイン
ピーダンスが終端抵抗の役目を担い、バス上の電圧が
‘Ｈｉｇｈ’で安定する。Ｌｏｗを出力する場合には、
プルダウントランジスタが同様に終端の役目を担う。The operation of this input / output interface will be described. FIG. 6 shows a case where the data output side 1 of FIG. 3 outputs “High”. When "High" is output, the value "1/2 High" divided by the impedance of the pull-up transistor (FIG. 3, E) itself and the characteristic impedance of the bus is output on the bus. This level causes total reflection on the receiving side and becomes'High '(incident wave'1 / 2High' + reflected wave'1 / 2High.
h '). The amount of "1/2 High" reflected on the receiving side returns to the transmitting side, the impedance of the pull-up transistor (Fig. 3, E) serves as a terminating resistor, and the voltage on the bus stabilizes at "High". When outputting Low,
The pull-down transistor also serves as a termination.

【００１３】この入出力インタフェースを使用した場
合、バス上に電流が流れるのは、送出側が出力した信号
が戻ってくるまでの時間であり、出力イネーブルがＯＮ
の時間とは、無関係である。また、直列終端型のインタ
フェースは、両方の出力イネーブルをＯＮにしても大き
な貫通電流が流れないという特性を持っている。なぜな
らば、バス上に少なくとも「２×Ｚ０」（Ｚ０は、バス
の特性インピーダンス相当）の抵抗が入るためである。
しかし、従来は直列終端型の二つの特性を積極的に利用
し、バスの使用効率を向上させることは行われていな
い。When this input / output interface is used, the current flows on the bus until the signal output from the sending side returns, and the output enable is turned on.
It has nothing to do with the time. In addition, the series termination type interface has a characteristic that a large through current does not flow even if both output enables are turned on. This is because at least “2 × Z0” (Z0 is equivalent to the characteristic impedance of the bus) enters the bus.
However, conventionally, the two characteristics of the series termination type have not been positively utilized to improve the usage efficiency of the bus.

【００１４】また、トライステートゲートを使用したデ
ータ転送回路の設計に於て、別の問題点もある。それ
は、データ転送形態の設計を出力イネーブルからのディ
レイを基に設計することによる全体的なディレイの悪化
である。出力イネーブルのディレイは、データのディレ
イよりも大きくなる。その原因は設計上、データは複数
本同時に出力することが多く、このデータ一本一本に出
力イネーブル用フリップフロップを付加することは、通
常行なわれない。このため、出力イネーブルのファンア
ウトは多くなり、半導体ＬＳＩ内の配線長や負荷容量が
増加し、ディレイが悪化する。この悪化した出力イネー
ブルからのディレイが、バスの動作周波数の上限を決め
てしまうことになる。There is another problem in designing a data transfer circuit using a tri-state gate. It is the deterioration of the overall delay due to the design of the data transfer mode based on the delay from the output enable. The output enable delay is larger than the data delay. Due to the design, a plurality of data are often output at the same time by design, and it is not usually performed to add an output enable flip-flop to each data. Therefore, the fanout of the output enable increases, the wiring length and the load capacitance in the semiconductor LSI increase, and the delay deteriorates. This deteriorated delay from the output enable determines the upper limit of the operating frequency of the bus.

【００１５】以上のような従来技術の課題を解決すべく
本発明を提案する。The present invention is proposed in order to solve the above problems of the prior art.

【００１６】本発明の目的は、直列終端型のインタフェ
ースが、直流的な電流を流さないという特性を生かし
て、出力イネーブルの空きを発生させることなくバスの
方向を切り替える方式を採用することによりバスの性能
向上を図ることである（第１の実施例）。また、出力イ
ネーブルのディレイを陰蔽するために、出力イネーブル
をデータの切り替えより先行して制御し、その後にデー
タを有効化するという２段階の制御方式を採用すること
によりバスの性能向上を図ることである（第２の実施
例）。It is an object of the present invention to utilize a characteristic that a series termination type interface does not allow a direct current to flow, and to adopt a system for switching the bus direction without generating a space for output enable. Is to improve the performance of the above (first embodiment). Further, in order to conceal the delay of the output enable, the performance of the bus is improved by adopting a two-step control system in which the output enable is controlled prior to the data switching and the data is then validated. That is the second embodiment.

【００１７】[0017]

【課題を解決するための手段】図１に構成を示す。直列
終端用の３ステートゲート１ａ，１ｂを相対して配置し
て双方向インタフェースを形成し、直流的な電流を流す
パスを形成しない形態とする。そして、クロックに同期
して出力イネーブルの制御情報を保持する機構１０ａ，
１０ｂと、クロックに同期し出力イネーブル信号がＯＮ
である時に出力データの情報を取り込み保持する機構１
１ａ，１１ｂと、クロックに同期して入力データを取り
込み保持する機構１２ａ，１２ｂと、単数または複数の
位相のクロックを生成する機構１００を設ける。The structure is shown in FIG. The three-state gates 1a and 1b for series termination are arranged to face each other to form a bidirectional interface, and a path for passing a direct current is not formed. Then, a mechanism 10a for holding the output enable control information in synchronization with the clock,
10b, output enable signal is ON in synchronization with the clock
1 that captures and holds output data information when
1a and 11b, mechanisms 12a and 12b for receiving and holding input data in synchronization with a clock, and a mechanism 100 for generating a clock of a single phase or a plurality of phases are provided.

【００１８】[0018]

【発明の実施の形態】本発明の実施例について図面を参
照して説明する。Embodiments of the present invention will be described with reference to the drawings.

【００１９】図７は、第一の実施例を示すブロック図、
図８は第一の実施例の動作を説明するタイミングチャー
トである。FIG. 7 is a block diagram showing the first embodiment,
FIG. 8 is a timing chart for explaining the operation of the first embodiment.

【００２０】図７に示すように、直列終端用３ステート
ゲート（１ａ，１ｂ）は半導体ＬＳＩ（１０１ａ，１０
１ｂ）間のデータの授受を行なうインタフェースであ
り、出力データインタフェース（７１１ａ，７１１ｂ）
・出力イネーブルインタフェース（７１０ａ，７１０
ｂ）・入力データインタフェース（７１２ａ，７１２
ｂ）とデータバスインタフェース（７２０ａ，７２０
ｂ）からなる。直列終端用３ステートは、Ｐｕｌｌ Ｕ
Ｐ／Ｄｏｗｎ Ｅｎａｂｌｅ生成部（１３ａ，１３ｂ）
に出力イネーブルインタフェース（７１０ａ，７１０
ｂ）と出力データインタフェース（７１１ａ，７１１
ｂ）から信号を入力し、プルアップトランジスタ（７０
ａ，７０ｂ）とプルダウントランジスタ（７１ａ，７１
ｂ）を制御することで、バスインタフェース（７２０
ａ，７２０ｂ）にレベルを送出する。また、半導体ＬＳ
Ｉ（１０１ａ，１０１ｂ）は、バスインタフェース（７
２０ａ，７２０ｂ）のレベルを差動増幅回路（１４ａ，
１４ｂ）によって入力データインタフェース（７１２
ａ，７１２ｂ）に伝える。As shown in FIG. 7, the 3-state gates (1a, 1b) for series termination are semiconductor LSIs (101a, 10b).
1b) is an interface for exchanging data between the output data interfaces (711a, 711b)
.Output enable interface (710a, 710
b) Input data interface (712a, 712)
b) and the data bus interface (720a, 720)
b). 3 states for series termination are Pull U
P / Down Enable generation unit (13a, 13b)
Output enable interface (710a, 710
b) and output data interface (711a, 711)
The signal is input from b) and the pull-up transistor (70
a, 70b) and pull-down transistors (71a, 71)
By controlling b), the bus interface (720
a, 720b). In addition, semiconductor LS
I (101a, 101b) is a bus interface (7
20a, 720b) to the differential amplifier circuit (14a,
14b) the input data interface (712
a, 712b).

【００２１】情報を保持する機構には、フリップフロッ
プを使用し、出力イネーブル用フリップフロップ・出力
データ用フリップフロップ・入力データ用フリップフロ
ップは同位相のクロックで制御する。また、出力データ
用フリップフロップは、出力イネーブルがＯＮであると
きのみデータを取り込むクロックイネーブル付きフリッ
プフロップを使用する。A flip-flop is used as a mechanism for holding information, and the output enable flip-flop, the output data flip-flop, and the input data flip-flop are controlled by the same phase clock. Further, the output data flip-flop uses a clock enable flip-flop that takes in data only when the output enable is ON.

【００２２】図８は、半導体ＬＳＩ１０１ａが最初のデ
ータ送出側（Ｈｉｇｈを伝達）、半導体ＬＳＩ１０１ｂ
が次のデータ送出側（Ｌｏｗを伝達）である場合のタイ
ミングチャートである。前提条件として、バス動作周波
数を１００ＭＨｚ・バスの初期レベルをＬｏｗレベル・
バスインタフェースの振幅を１Ｖ・Ｖｒｅｆを０．６Ｖ
としている。また、各部品間のディレイを以下のように
仮定する。In FIG. 8, the semiconductor LSI 101a is the first data transmission side (transmits High), the semiconductor LSI 101b.
Is a timing chart in the case where is the next data transmission side (transmits Low). As a prerequisite, the bus operating frequency is 100 MHz, the initial level of the bus is Low level,
Bus interface amplitude of 1V / Vref of 0.6V
And Moreover, the delay between each component is assumed as follows.

【００２３】 クロック−ラッチ出力 １ｎ （７００−７１０ａ，７１１ａ，７１０ｂ，７１１ｂ） 出力データラッチ出力−バスインタフェース １．５ｎｓ （７１１ａ−７２０ａ，７１１ｂ−７２０ｂ） 出力イネーブルラッチ出力−バスインタフェース ３ｎｓ （７１０ａ−７２０ａ，７１０ｂ−７２０ｂ） バスインタフェース−入力データラッチ入力 ２ｎｓ （７２０ａ−７１２ａ，７２０ｂ−７１２ｂ） バスインタフェース間 ２ｎｓ （７２０ａ−７２０ｂ） この構成の場合、データのディレイよりも出力イネーブ
ルのディレイの方が大きく、同じタイミングで送出する
ことから、ＴＯＴＡＬのディレイを決定するのは、出力
イネーブルの方である。Clock-latch output 1n (700-710a, 711a, 710b, 711b) Output data latch output-bus interface 1.5ns (711a-720a, 711b-720b) Output enable latch output-bus interface 3ns (710a-720a) , 710b-720b) Bus interface-input data latch input 2ns (720a-712a, 720b-712b) Between bus interfaces 2ns (720a-720b) In this configuration, the output enable delay is larger than the data delay, Since the signals are transmitted at the same timing, it is the output enable that determines the TOTAL delay.

【００２４】図８を用いて、出力イネーブルの空きを作
らずにバスの方向を切り替える方法を説明する。クロッ
ク（８００）に同期して出力イネーブル用フリップフロ
ップがＯＮに、同時に出力データ用フリップフロップか
ら有効データが出力される（８０１）。出力イネーブル
ＯＮを受けて、半導体ＬＳＩ１０１ａ側バスインタフェ
ース（７２０ａ）の電圧が０．５Ｖまで上昇する（８０
４）。＋０．５Ｖのパルスは、半導体ＬＳＩ１０１ｂ側
バスインタフェース（７２０ｂ）で全反射を起こし、１
Ｖに上昇する（８０５）。８０５で反射した波は、直列
終端用３ステートゲートのプルアップトランジスタが終
端の役割をして、バス全体が１Ｖで安定する（８１
４）。ここでバス上には電流が流れなくなり、電荷が保
存される。一方、８０５の電圧は伝搬して、入力データ
用フリップフロップ（１２ｂ）に達する（８０６）。入
力データ用フリップフロップ（１２ｂ）は、クロック
（８１０）に同期してデータを取り込む（８１６）。半
導体ＬＳＩ１０１ｂは、データの取り込みと同時に、バ
スの方向の切り替えを行なう。半導体ＬＳＩ１０１ａ側
は、クロック（８１０）に同期して、出力イネーブルを
ＯＦＦにする（８１１）。出力イネーブルがＯＮからＯ
ＦＦに切り替わるタイミングでは、出力データ用フリッ
プフロップはデータの更新を行なわない。これは、出力
イネーブルのディレイがデータのディレイに比較して遅
い場合に、バス上のレベルが切り替わる可能性があり、
電流が流れてしまうからである。本来イネーブルがＯＦ
Ｆの状態でのデータは意味を持たないわけであり、この
制約は問題ない。一方半導体ＬＳＩ１０１ｂは、クロッ
ク（８１０）に同期して出力イネーブルをＯＮにし、デ
ータを有効にする（８０８）。この時、半導体ＬＳＩ１
０１ａ側の半導体ＬＳＩ１０１ｂ側のＥｎａｂｌｅ生成
部（１３ｂ）は、出力イネーブルＯＮ（８０８）を受け
て、バスインタフェース（７２０ｂ）のレベルを０．５
Ｖに減少させる（８１５）。この時、既にバス上には電
流が流れていないために、正常なレベルを送出すること
ができるのである。−０．５Ｖのパルスは、半導体ＬＳ
Ｉ１０１ａ側バスインタフェース（７２０ａ）で全反射
を起こし、０Ｖに減少する（８２４）。８２４で反射し
た波は、直列終端用３ステートゲートのプルダウントラ
ンジスタが終端の役割をして、バス全体が０Ｖで安定す
る（８２５）。一方、バスインタフェース（８２４）の
電圧は伝搬して入力データ用フリップフロップ（１２
ａ）に達する（８０２）。入力データ用フリップフロッ
プ（１２ａ）は、クロック（８２０）でデータを取り込
む（８１２）。A method for switching the bus direction without making a space for the output enable will be described with reference to FIG. The output enable flip-flop is turned on in synchronization with the clock (800), and at the same time, valid data is output from the output data flip-flop (801). Upon receiving the output enable ON, the voltage of the bus interface (720a) on the semiconductor LSI 101a side rises to 0.5V (80
4). The +0.5 V pulse causes total reflection at the bus interface (720b) on the semiconductor LSI 101b side, and
It rises to V (805). With respect to the wave reflected at 805, the pull-up transistor of the 3-state gate for series termination serves as a termination, and the entire bus is stabilized at 1V (81
4). At this point, no current flows on the bus, and the electric charge is stored. On the other hand, the voltage of 805 propagates and reaches the input data flip-flop (12b) (806). The input data flip-flop (12b) fetches data in synchronization with the clock (810) (816). The semiconductor LSI 101b switches the bus direction at the same time when the data is taken in. The semiconductor LSI 101a side turns off the output enable in synchronization with the clock (810) (811). Output enable from ON to O
At the timing of switching to FF, the output data flip-flop does not update the data. This is because the level on the bus may switch when the output enable delay is slow compared to the data delay,
This is because the electric current will flow. Originally enable is OF
The data in the state of F has no meaning, and this constraint is not a problem. On the other hand, the semiconductor LSI 101b turns on the output enable in synchronization with the clock (810) and validates the data (808). At this time, the semiconductor LSI 1
The Enable generation unit (13b) on the semiconductor LSI 101b side on the 01a side receives the output enable ON (808) and sets the level of the bus interface (720b) to 0.5.
Decrease to V (815). At this time, since no current has already flowed on the bus, a normal level can be transmitted. A pulse of -0.5V is applied to the semiconductor LS
The I101a-side bus interface (720a) causes total reflection and decreases to 0V (824). With respect to the wave reflected at 824, the pull-down transistor of the 3-state gate for series termination serves as a termination, and the entire bus is stabilized at 0 V (825). On the other hand, the voltage of the bus interface (824) propagates and the input data flip-flop (12
a) is reached (802). The input data flip-flop (12a) takes in data at the clock (820) (812).

【００２５】これで、半導体ＬＳＩ１０１ｂ側はデータ
取り込み点（８１６）で、半導体ＬＳＩ１０１ａ側がデ
ータ取り込み点（８１２）でそれぞれ正しいデータを取
り込むことができる。As a result, correct data can be captured at the data capture point (816) on the semiconductor LSI 101b side and at the data capture point (812) on the semiconductor LSI 101a side.

【００２６】図９は第二の実施例を説明するブロック
図、図１０は第二の実施例の動作を説明するタイミング
チャートである。半導体ＬＳＩ１０１ａが最初のデータ
送出側（Ｈｉｇｈを伝達）、半導体ＬＳＩ１０１ｂが次
のデータ出力側（Ｌｏｗを伝達）である場合のタイミン
グチャートである。前提条件は、第一の実施例と同じで
ある。FIG. 9 is a block diagram for explaining the second embodiment, and FIG. 10 is a timing chart for explaining the operation of the second embodiment. 5 is a timing chart when the semiconductor LSI 101a is the first data transmission side (transmits High) and the semiconductor LSI 101b is the next data output side (Transmits Low). The prerequisites are the same as in the first embodiment.

【００２７】出力イネーブル−バスインタフェース間の
ディレイと出力データ−バスインタフェース間のディレ
イの差が１．５ｎｓで、クロック位相差による時間差が
２．５ｎｓであるので、出力イネーブルのディレイ悪化
分はこの差の中に収まり、ディレイを決定するのはデー
タの方である。The difference between the delay between the output enable and the bus interface and the delay between the output data and the bus interface is 1.5 ns, and the time difference due to the clock phase difference is 2.5 ns. It is the data that fits in and determines the delay.

【００２８】出力イネーブル用クロック（ａ００）に同
期して半導体ＬＳＩ１０１ａ側出力イネーブルをＯＮに
する（ａ０２）。次にクロック（ａ０１）に同期して有
効データを送出する。次に出力イネーブル用クロック
（ａ１０）に同期して半導体ＬＳＩ１０１ａ側出力イネ
ーブルをＯＦＦにする（ａ１２）。同時に半導体ＬＳＩ
１０１ｂ側出力イネーブルをＯＮにする（ｂ０２）。さ
らに半導体ＬＳＩ１０１ｂ側は、クロック（ａ１１）に
同期して有効データを送出する（ｂ０３）。ディレイを
決定するのがデータである以外は、第一の実施例と同様
にレベルが伝達していく。これで、データ取り込み点
（ｂ１４）で半導体ＬＳＩ１０１ｂ側が、データ取り込
み点（ａ１４）で半導体ＬＳＩ１０１ａ側がそれぞれ正
しいデータを取り込むことができる。The output enable of the semiconductor LSI 101a side is turned on in synchronization with the output enable clock (a00) (a02). Next, valid data is transmitted in synchronization with the clock (a01). Next, the output enable of the semiconductor LSI 101a side is turned off in synchronization with the output enable clock (a10) (a12). At the same time semiconductor LSI
The 101b side output enable is turned on (b02). Further, the semiconductor LSI 101b side sends valid data in synchronization with the clock (a11) (b03). The level is transmitted in the same manner as in the first embodiment, except that the delay is determined by the data. Thus, the semiconductor LSI 101b side can capture correct data at the data capture point (b14), and the semiconductor LSI 101a side can capture correct data at the data capture point (a14).

【００２９】[0029]

【発明の効果】以上説明したように、ＭＯＳ直列終端型
が直流的な電流を流さないという特性を利用すること
で、出力イネーブルの空きを発生させることなくバスの
方向を切り替えることができる。これにより、バスの使
用効率が向上しデータのスループットを上げることがで
きる。図１１は、従来のバス使用方法と、本発明による
バス使用方法を比較したものである。毎サイクルバスの
方向を切り替える場合、２倍の性能向上ができる。ま
た、出力イネーブルからのディレイがネックになる部分
は、出力イネーブルをデータに先行して制御する２段階
制御方式を用いることで、ディレイ悪化分を隠蔽するこ
とができ、動作周波数を向上させることができる。As described above, by utilizing the characteristic that the MOS series termination type does not allow a direct current to flow, it is possible to switch the bus direction without generating an output enable vacancy. As a result, the usage efficiency of the bus is improved and the data throughput can be increased. FIG. 11 compares the conventional bus usage method with the bus usage method according to the present invention. When the direction of the bus is changed every cycle, the performance can be doubled. Further, in the part where the delay from the output enable becomes a bottleneck, by using the two-step control method in which the output enable is controlled prior to the data, the deterioration of the delay can be hidden and the operating frequency can be improved. it can.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の構成例である。FIG. 1 is a configuration example of the present invention.

【図２】（ａ）オープンドレイン型小振幅回路を用いた
双方向バスの例である。（ｂ）並列終端型プッシュプル
回路を用いた双方向バスの例である。FIG. 2A is an example of a bidirectional bus using an open drain type small amplitude circuit. (B) An example of a bidirectional bus using a parallel termination type push-pull circuit.

【図３】直列終端型プッシュプル回路を用いた双方向バ
スの例である。FIG. 3 is an example of a bidirectional bus using a series termination type push-pull circuit.

【図４】オープンドレイン型・並列終端型プッシュプル
回路を用いた双方向バスでのデータの衝突を説明した図
である。FIG. 4 is a diagram for explaining data collision in a bidirectional bus using an open drain type / parallel termination type push-pull circuit.

【図５】（ａ）従来のバスの方向切り替え時に空サイク
ルを使用する双方向バス転送制御方式のタイミングチャ
ートである。（ｂ）従来のバスの方向切り替え時に出力
イネーブルを１クロックサイクル未満でＯＦＦにする双
方向バス転送制御方式のタイミングチャートである。FIG. 5A is a timing chart of a conventional bidirectional bus transfer control method that uses an empty cycle when switching the direction of a bus. (B) is a timing chart of the conventional bidirectional bus transfer control method in which the output enable is turned off in less than one clock cycle when the direction of the bus is switched.

【図６】直列終端型プッシュプル回路でのバスのレベル
の変化を示した図である。FIG. 6 is a diagram showing a change in bus level in a series termination push-pull circuit.

【図７】本発明の実施例１を説明する構成図である。FIG. 7 is a configuration diagram illustrating a first embodiment of the present invention.

【図８】実施例１の動作を説明するタイミングチャート
である。FIG. 8 is a timing chart illustrating the operation of the first embodiment.

【図９】本発明の実施例２を説明する構成図である。FIG. 9 is a configuration diagram illustrating a second embodiment of the present invention.

【図１０】実施例２の動作を説明するタイミングチャー
トである。FIG. 10 is a timing chart illustrating the operation of the second embodiment.

【図１１】従来の双方バス転送制御方式と本発明による
ものを比較した図である。FIG. 11 is a diagram comparing a conventional two-way bus transfer control method with that according to the present invention.

【符号の説明】[Explanation of symbols]

１ａ，１ｂ…直列終端用３ステートゲート、１０ａ，１
０ｂ…出力イネーブル制御信号保持機構、１１ａ，１１
ｂ…出力データ保持機構、１２ａ，１２ｂ…入力データ
保持機構、１３ａ，１３ｂ…Ｐｕｌｌ Ｕｐ／Ｄｏｗｎ
Ｅｎａｂｌｅ生成部、１４ａ，１４ｂ…差動増幅回
路、１００ａ，１００ｂ…クロック分配回路、１０１
ａ，１０１ｂ…半導体ＬＳＩ、２４ａ，２４ｂ…Ｐｕｌ
ｌ Ｕｐ／Ｄｏｗｎ Ｅｎａｂｌｅ生成部、２８ａ，２
８ｂ…Ｐｕｌｌ Ｕｐ／Ｄｏｗｎ Ｅｎａｂｌｅ生成
部、２９ａ，２９ｂ…バスインタフェース、７０ａ，７
０ｂ…プルアップトランジスタ、７１ａ，７１ｂ…プル
ダウントランジスタ、７００…クロック、７１０ａ，７
１０ｂ…出力イネーブルインタフェース、７１１ａ，７
１１ｂ…出力データインタフェース、７１２ａ，７１２
ｂ…入力データインタフェース、７２０ａ，７２０ｂ…
バスインタフェース。1a, 1b ... 3-state gate for series termination, 10a, 1
0b ... Output enable control signal holding mechanism, 11a, 11
b ... Output data holding mechanism, 12a, 12b ... Input data holding mechanism, 13a, 13b ... Pull Up / Down
Enable generation unit, 14a, 14b ... Differential amplifier circuit, 100a, 100b ... Clock distribution circuit, 101
a, 101b ... Semiconductor LSI, 24a, 24b ... Pul
l Up / Down Enable generation unit, 28a, 2
8b ... Pull Up / Down Enable generation unit, 29a, 29b ... Bus interface, 70a, 7
0b ... pull-up transistors, 71a, 71b ... pull-down transistors, 700 ... clock, 710a, 7
10b ... Output enable interface, 711a, 7
11b ... Output data interface, 712a, 712
b ... Input data interface, 720a, 720b ...
Bus interface.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】第一のステートゲートと第二の３ステート
ゲートを相対配置した双方向型バスを備えるインタフェ
ース制御機構に於て、出力機能を実現するＭＯＳトラン
ジスタは、出力インピーダンス値が当該バスの特性イン
ピーダンスと整合させたソースマッチ型の出力回路で構
成するものであり、第一の３ステートゲートの出力イネ
ーブルと第二の３ステートゲートの出力イネーブルを同
時刻で切り替え、出力イネーブルがＯＮからＯＦＦに切
り替わるタイミングで出力データを切り替えないように
制御する機構を備え、バスの切り替え用空きサイクルを
排した制御機構を有することを特徴とする双方向バス転
送制御方式。1. In an interface control mechanism comprising a bidirectional bus in which a first state gate and a second three-state gate are arranged relative to each other, a MOS transistor that realizes an output function has an output impedance value corresponding to that of the bus. It is composed of a source match type output circuit matched with the characteristic impedance. The output enable of the first 3-state gate and the output enable of the second 3-state gate are switched at the same time, and the output enable is turned from ON to OFF. A bidirectional bus transfer control method comprising a control mechanism that does not switch output data at the timing of switching to, and that has a control mechanism that eliminates idle cycles for bus switching. 【請求項２】３ステートゲートの出力イネーブル信号を
出力データ信号の切り替えより時間的に先行して切り替
える制御機構を備えることを特徴とする特許請求の範囲
第一項記載双方向バス転送制御方式。2. The bidirectional bus transfer control system according to claim 1, further comprising a control mechanism for switching the output enable signal of the 3-state gate prior to the switching of the output data signal in terms of time.