JPH09288612A - チップセレクト信号発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 異なる容量の複数のＲＡＭを一体的に使用し
て任意の容量のメモリを構成した場合でも、アドレスを
連続的に割り当てることを可能とするチップセレクト信
号発生回路を提供する。 【解決手段】 複数のＲＡＭに対応して設けられたウィ
ンドウコンパレータからなる比較回路１−４は、入力ア
ドレスを複数のＲＡＭの境界を示す境界アドレス値ＳＡ
1 −ＳＡ5 と比較し、入力アドレスが上限値と下限値と
の中間にあるとき複数のＲＡＭのうちの一を選択するチ
ップセレクト信号ＣＳ1 −ＣＳ4 を発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＲＡＭ（Random a
ccess Memory）の制御回路に係り、より詳細には、複数
のＲＡＭを一体的に使用する際のチップセレクト信号の
発生回路に関する。

【０００２】

【従来の技術】従来から、複数のＲＡＭを組み合わせて
必要な容量のメモリを構成することが行われている。必
要なメモリ容量は設計する回路によって異なってくる
が、例えば、４メガバイト（以下、「Ｍバイト」と記述
する。）のメモリが必要な場合、１ＭバイトのＲＡＭを
４個使用したり、２ＭバイトのＲＡＭを２個使用したり
して要求される４Ｍバイトのメモリを構成する。このよ
うに複数のＲＡＭを一体的に使用してメモリを構成する
場合、ＣＰＵによるメモリ管理上、複数のＲＡＭに渡っ
てアドレスを連続的に割り当てることが要求される。こ
のため、指定されるアドレスに応じてチップセレクト信
号を生成し、これにより複数のＲＡＭのいずれかを指定
することにより連続的なアドレス管理が行われる。例え
ば、１ＭバイトのＲＡＭを複数個使用する場合、１つ目
のＲＡＭ先頭アドレスから１Ｍバイト分以内のアドレス
が入力された場合には、１つ目のＲＡＭを指定するチッ
プセレクト信号を生成し、さらに１Ｍバイト以内のアド
レス値が入力された場合には、２つ目のＲＡＭを指定す
るチップセレクト信号を生成する。これにより、複数の
ＲＡＭにより構成されたメモリ空間に連続的なアドレス
を割り当ててメモリ管理を行うことが可能となる。

【０００３】

【発明が解決しようとする課題】チップセレクト信号
は、通常、入力アドレス信号の上位数ビットをデコード
して使用する。即ち、チップセレクト信号は、同一容量
のＲＡＭを複数使用することを前提に定められているの
が一般的である。例えば、１ＭバイトのＲＡＭを複数使
用することを前提に設計されたシステムでは、１Ｍバイ
トに相当するアドレス（即ち、100000h ）毎にチップセ
レクト信号を変える必要があるので、入力アドレスの６
桁目以上のデータをデコードしてチップセレクト信号と
して使用すれば、対応するＲＡＭを選択することができ
る。

【０００４】しかし、このように入力アドレス信号の上
位数ビットを単純にチップセレクト信号として使用する
方法では、容量の異なる複数のＲＡＭを使用して任意の
容量のメモリを構成する場合にアドレスを連続的に割り
当てることができなくなる。例えば、前述の例のよう
に、１ＭバイトのＲＡＭに対応して境界アドレス値が用
意されている場合では、仮に１ＭバイトのＲＡＭの代わ
りに２５６キロバイト（以下、「Ｋバイト」と記述す
る。）のＲＡＭを使用したとしても、次のＲＡＭの記憶
領域は１Ｍバイト後のアドレスから割り当てられること
になる。よって、そのＲＡＭの２５６Ｋバイト目から次
のＲＡＭの開始アドレスまでの範囲のアドレスは対応す
る記憶領域が存在しない（このようなアドレスを指定し
た場合は、下位のアドレスが一致する記憶領域が誤って
アクセスされる）ことになり、アドレスの連続性を確保
することができない。このように、従来のチップセレク
ト信号の発生方法では、任意の容量のメモリを構成する
ために記憶容量の異なる複数のＲＡＭを使用した場合に
は、アドレスが不連続となりメモリ管理が煩雑となると
いう問題がある。一方、任意の容量のメモリが必要な場
合でも、それを超える容量のメモリを用意して一部の領
域を使用しないこととする方法も考えられるが、必要な
容量以上のＲＡＭを使用することは、経済的でなく、コ
スト面で問題がある。

【０００５】本発明は、以上の点に鑑みてなされたもの
であり、異なる容量の複数のＲＡＭを一体的に使用して
任意の容量のメモリを構成した場合でも、アドレスを連
続的に割り当てることを可能とするチップセレクト信号
発生回路を提供することを課題とする。

【０００６】

【課題を解決するための手段】上記の課題を解決するた
め、請求項１記載の発明は、集合して記憶装置を構成す
る複数のＲＡＭに供給されるチップセレクト信号の発生
回路において、個々の前記ＲＡＭに対応して設けられ、
入力アドレスが、対応するＲＡＭの記憶容量及び配列に
応じて定められるアドレス範囲に存在する場合に、対応
するＲＡＭを選択するチップセレクト信号を出力する複
数の比較回路を有するように構成する。

【０００７】上記のように構成されたチップセレクト信
号発生回路によれば、個々のＲＡＭに対応して比較回路
が設けられる。比較回路は、入力アドレスが、自己の対
応するＲＡＭの記憶容量及び配列に応じて定められるア
ドレス範囲に存在する場合に、対応するＲＡＭを選択す
るチップセレクト信号をＲＡＭに供給する。

【０００８】また、請求項２記載の発明によれば、請求
項１記載のチップセレクト信号発生回路において、前記
アドレス範囲は、当該比較回路に対応するＲＡＭの前記
記憶装置における記憶領域の開始アドレスを始点とし、
前記開始アドレスに前記ＲＡＭの記憶容量分を加えたア
ドレスを終点とする範囲であるように構成する。

【０００９】上記のように構成されたチップセレクト信
号発生回路によれば、入力アドレスが比較されるアドレ
ス範囲は、比較回路に対応するＲＡＭの前記記憶装置に
おける記憶領域の開始アドレスを始点とし、開始アドレ
スにＲＡＭの記憶容量分を加えたアドレスを終点とす
る。

【００１０】また、請求項３記載の発明によれば、請求
項２記載のチップセレクト信号発生回路において、前記
比較回路は、前記入力アドレスを前記始点及び前記終点
のアドレスと比較するウィンドウコンパレータにより構
成する。

【００１１】上記のように構成されたチップセレクト信
号発生回路によれば、比較回路はウィンドウコンパレー
タであり、入力アドレスを比較の対象となるアドレス範
囲の始点及び終点のアドレスと比較する。

【００１２】また、請求項４記載の発明によれば、集合
して記憶装置を構成する複数のＲＡＭに供給されるチッ
プセレクト信号の発生回路において、前記複数のＲＡＭ
の個々の記憶容量及び配列に応じて定められ、前記記憶
装置の記憶領域における前記複数のＲＡＭの境界を示す
境界アドレスを入力アドレスと比較して比較結果信号を
出力する複数の比較回路と、前記比較結果信号に基づい
て、前記複数のＲＡＭのいずれかを選択するチップセレ
クトを出力する出力回路と、を有するように構成する。

【００１３】上記のように構成されたチップセレクト信
号発生回路によれば、複数のＲＡＭの個々の記憶容量及
び配列に応じて定められた比較回路は、記憶装置の記憶
領域における前記複数のＲＡＭの境界を示す境界アドレ
スを入力アドレスと比較して比較結果信号を出力する。
また、出力回路は、比較結果信号に基づいて、複数のＲ
ＡＭのいずれかを選択するチップセレクトを出力する。

【００１４】また、請求項５記載の発明によれば、請求
項４記載のチップセレクト信号発生制御回路において、
前記出力回路は、前記入力アドレスが前記境界アドレス
よりも小さいことを示す比較結果信号を出力した前記比
較回路のうち、最も小さい値の境界アドレスを有するも
のが出力する比較結果信号をチップセレクト信号として
出力する。

【００１５】上記のように構成されたチップセレクト信
号発生回路によれば、出力回路は入力アドレスが前記境
界アドレスよりも小さいことを示す比較結果信号を出力
した比較回路のうち、最も小さい値の境界アドレスを有
するものが出力する比較結果信号をチップセレクト信号
として出力する。

【００１６】また、請求項６記載の発明によれば、前記
比較回路は、チップセレクト信号を前記ＲＡＭのチップ
イネーブル端子又はチップセレクト端子に供給するよう
に構成する。

【００１７】上記のように構成されたチップセレクト信
号発生回路によれば、請求項１乃至５のいずれかに記載
のチップセレクト信号発生回路において、比較回路は、
チップセレクト信号を前記ＲＡＭのチップイネーブル端
子又はチップセレクト端子に供給する。

【００１８】また、請求項７記載の発明によれば、請求
項１乃至５のいずれかに記載のチップセレクト信号発生
回路において、前記比較回路は、前記チップセレクト信
号を前記ＲＡＭのロウアドレスストローブ端子に供給す
るように構成する。

【００１９】上記のように構成されたチップセレクト信
号発生回路によれば、比較回路は、前記チップセレクト
信号を前記ＲＡＭのロウアドレスストローブ端子に供給
する。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の好
適な実施の形態について説明する。図１に、本発明の第
１の実施形態にかかるチップセレクト信号発生回路の構
成を示す。図示のように、チップセレクト信号発生回路
１０は、４個の比較器１−４を有している。比較器１−
４は、いわゆるウィンドウコンパレータであり、入力値
が個々に定められた上限値と下限値の間にあれば「１」
を出力し、上限値と下限値の間に無ければ「０」を出力
する。各比較器１−４には、アドレス信号の上位数ビッ
トの値が入力されている。また、各比較器の上限値及び
下限値は境界アドレス値ＳＡにより定められる。ここ
で、境界アドレス値とは、複数のＲＡＭを一体的に使用
する場合の各ＲＡＭの境界を示すアドレス値をいい、具
体的には、使用される各ＲＡＭの開始アドレス値が相当
する。比較器１には、上限値として境界アドレス値ＳＡ
1 が入力され、下限値として境界アドレス値ＳＡ2 が入
力される。また、比較器２には、上限値として境界アド
レス値ＳＡ2 が入力され、下限値として境界アドレス値
ＳＡ3 が入力される。同様に、比較器３には上限値とし
て境界アドレス値ＳＡ3 、下限値として境界アドレス値
ＳＡ4 が入力され、比較器４には、上限値として境界ア
ドレス値ＳＡ4 、下限値として境界アドレス値ＳＡ5 が
入力される。これら境界アドレス値ＳＡ1 ーＳＡ5 は、
設計されたメモリの構成に応じて予め決められ、例えば
所定のレジスタ等にその値を記憶しておき、各比較器に
供給する。

【００２１】境界アドレス値ＳＡの設定例を図２に示
す。ここでは、例として合計で３．７５メガバイトの容
量のメモリを構成する場合を考える。この場合、図２に
示すように、２５６ＫバイトのＲＡＭ１、１Ｍバイトの
ＲＡＭ２、５１２ＫバイトのＲＡＭ３及び２Ｍバイトの
ＲＡＭ４の４個のＲＡＭの組み合わせにより３．７５Ｍ
バイトのメモリを構成する。今、ＲＡＭ１の開始アドレ
スが０番地であるとすると、境界アドレスＳＡ1 は０
（000000h;h は１６進数を表す）となる。また、境界ア
ドレスＳＡ2 はＲＡＭ２の開始アドレス、即ち、境界ア
ドレスＳＡ1 のから２５６Ｋバイト分進んだ番地（0400
00h ）を指す値となり、境界アドレスＳＡ3はＲＡＭ３
の開始アドレス、即ち、境界アドレスＳＡ2 の値から１
Ｍバイト分進んだ番地（140000h ）を指す値となる。ま
た、境界アドレスＳＡ4 はＲＡＭ４の開始アドレス、即
ち、境界アドレスＳＡ3 の値から５１２Ｋバイト分進ん
だ番地（1C0000h ）を指す値となり、このメモリの最終
番地を示す境界アドレスＳＡ5はＲＡＭ４の最終アドレ
スの次の番地、即ち、境界アドレスＳＡ4 から２Ｍバイ
ト分進んだ番地（3C0000h ）を示す値となる。

【００２２】次に、チップセレクト信号発生回路１０の
動作を説明する。各比較器１−４には、アドレス信号が
供給されており、これを上限値及び下限値として入力さ
れている各境界アドレスと比較する。具体的には、比較
器１は入力アドレスを境界アドレス値ＳＡ1 及びＳＡ2
と比較し、入力アドレスがこれらの中間にある場合、よ
り正確には、境界アドレスＳＡ1 以上であって境界アド
レスＳＡ2 未満の範囲にある場合、ＲＡＭ１を選択する
チップセレクト信号ＣＳ1 を出力する。また、比較器２
は入力アドレスを境界アドレスＳＡ2 及びＳＡ3 と比較
し、入力アドレス値がこれらの中間にある場合、ＲＡＭ
２を選択するチップセレクト信号ＣＳ2を出力する。同
様に、比較器３は、入力アドレスが境界アドレスＳＡ3
とＳＡ4の中間にあるときにＲＡＭ３を選択するチップ
セレクト信号ＣＳ3 を出力し、比較器４は、入力アドレ
スが境界アドレス値ＳＡ4 とＳＡ5 の中間にあるときに
ＲＡＭ４を選択するチップセレクト信号ＣＳ4 を出力す
る。このように、入力アドレスに応じて、比較器１−４
のいずれか１つからチップセレクト信号が出力される。
なお、各比較器から出力されるチップセレクト信号は、
そのＲＡＭの動作設計に応じて、当該ＲＡＭのチップセ
レクト用の端子、例えば、チップセレクト端子、チップ
イネーブル端子、ＲＡＳ（ローアドレスストローブ）端
子のいずれに供給してもよいが、これらの各端子は一般
にローでアクティブとされていることから、適宜インバ
ータを介して信号を反転させてから供給する。

【００２３】以上の構成により、異なる容量の複数のＲ
ＡＭを任意に組み合わせることによりメモリを構成する
場合でも、使用する複数のＲＡＭの容量及び配列に応じ
て境界アドレス値ＳＡを決めれば、各ＲＡＭの容量に適
合した正しいチップセレクト信号を生成することがで
き、メモリに連続的にアドレスを割り当てることが可能
となる。

【００２４】なお、通常は使用する最小のＲＡＭの容量
が決まっているので、各比較器は入力アドレス値と境界
アドレス値の上位数ビットづつを比較するように構成す
れば良い。例えば、図２の例のように、２５６Ｋバイト
以上の容量のＲＡＭを使用する場合であれば、入力アド
レスと境界アドレスの上位４ビットづつ（Ａ18−Ａ21）
を比較すれば両者の大小関係を把握することができる。
このようにすると、比較回路の比較対象ビット数が減少
するため、回路の簡単化、コストの削減等が可能とな
る。

【００２５】なお、上記の例では、４個のＲＡＭを組み
合わせる場合について説明したが、組み合わせるＲＡＭ
の数は当然これには限られない。また、上記の説明で
は、異なる容量のＲＡＭを複数使用する場合について説
明したが、本実施形態のチップセレクト信号発生回路は
同一の容量のＲＡＭを複数使用する場合にも適用するこ
とができることはもちろんである。

【００２６】次に、本発明に係るチップセレクト信号発
生回路の第２の実施形態について説明する。ここでは、
ＲＡＭ１−ＲＡＭ４の４個のＲＡＭをアドレスの400000
h 番地から7FFFFFh 番地に割り当てる場合について説明
する。

【００２７】図３に、第２の実施形態に係るチップセレ
クト信号発生回路の構成を示す。チップセレクト信号発
生回路２０は、比較器１１−１３と、ＮＡＮＤ回路１４
−１７と、ＮＯＲ回路１８と、ＮＯＴ回路１９−２１を
有する。入力アドレスはＡ0−Ａ23の２４本のアドレス
線により入力される。この例では、前述のようにＲＡＭ
１−ＲＡＭ４の４個のＲＡＭをアドレスの400000h 番地
から7FFFFFh 番地に割り当てるので、ＲＡＭ１の開始ア
ドレスは400000h 、ＲＡＭ４の最終アドレスは最大の場
合でも7FFFFFh であり、これらの中間におけるアドレス
の上位２ビットの値Ａ22及びＡ23はそれぞれ「１」、
「０」と決まっている。つまり、ＲＡＭ１の開始アドレ
スを比較するための比較器は設ける必要はない。この例
では、ＮＯＲ回路１８にアドレス値Ａ23とアドレス値Ａ
22の反転信号を入力しており、この結果、入力アドレス
が400000h 番地から7FFFFFh 番地のいずれかであると
き、ＮＯＲ回路１８の出力は常に「１」となる。また、
アドレス値Ａ22より下位の４ビットのアドレス値Ａ18−
Ａ21は、比較器１１−１４に入力される。

【００２８】比較器１１は入力アドレスをＲＡＭ１とＲ
ＡＭ２の境界アドレス、即ち、ＲＡＭ２の開始アドレス
と比較する。具体的には、４ビットの入力アドレス値Ａ
18−Ａ21と４ビットの境界アドレス値ＳＡ20−ＳＡ23
（ＲＡＭ２の開始アドレスを示すＡ18−Ａ21のアドレス
値）を比較し、入力アドレス値が境界アドレスより小さ
い場合に「１」を示す比較結果信号Ｃ1 を出力する。比
較器１２は４ビットの入力アドレスＡ18−Ａ21と４ビッ
トの境界アドレスＳＡ30−ＳＡ33（ＲＡＭ３の開始アド
レスを示すＡ18−Ａ21のアドレス値）を比較し、入力ア
ドレスが境界アドレスより小さい場合に「１」を示す比
較結果信号Ｃ2 を出力する。また、比較器１２は４ビッ
トの入力アドレスＡ18−Ａ21と４ビットの境界開始アド
レスＳＡ40−ＳＡ43（ＲＡＭ４の開始アドレスを示すＡ
18−Ａ21のアドレス値）を比較し、入力アドレスが境界
アドレスより小さい場合に「１」を示す比較結果信号Ｃ
3 を出力する。

【００２９】ＮＡＮＤ回路１４−１７及びＮＯＴ回路１
９−２１で構成されるゲート回路は、ＮＡＮＤ回路１４
−１７から出力されるチップセレクト信号ＣＳ1 −ＣＳ
4 の２つ以上が同時に有効（この場合は「０」、つまり
ローでアクティブ）とならないように、比較結果信号Ｃ
2 −Ｃ4 に基づいてチップセレクト信号ＣＳ1 −ＣＳ4
を予め決められた優先順位に従って出力する回路であ
る。具体的には、ＮＯＲ回路１８の出力信号Ｃ1 が
「１」であることを条件に、比較結果信号Ｃ2 −Ｃ4の
全てが「０」である場合にはチップセレクト信号ＣＳ4
を出力し、比較結果信号Ｃ2 及びＣ3 が「０」である場
合にはチップセレクト信号ＣＳ3 を出力し、比較結果信
号Ｃ3 のみが「０」である場合にはチップセレクト信号
ＣＳ2 を出力する。また、比較結果信号Ｃ2 −Ｃ4 の全
てが「１」である場合にはチップセレクト信号ＣＳ1 を
出力する。

【００３０】次に、チップセレクト信号発生回路２０の
動作を、入力アドレスによって場合分けして説明する。
まず、入力アドレスがＲＡＭ１の開始アドレスよりも大
きく、ＲＡＭ１とＲＡＭ２の境界アドレス（即ち、ＲＡ
Ｍ２の開始アドレス）よりも小さい場合、比較結果信号
Ｃ2 −Ｃ4 は全て「１」になる。従って、ＮＡＮＤ回路
１４の出力であるチップセレクト信号ＣＳ1 のみが
「０」となり、他のチップセレクト信号ＣＳ2 −ＣＳ4
は全て「１」となる。その結果、ローでアクティブとさ
れるチップセレクト端子、チップイネーブル端子、ＲＡ
Ｓ端子のいずれかにチップセレクト信号ＣＳ1 が供給さ
れ、ＲＡＭ１が選択される。次に、入力アドレスがＲＡ
Ｍ２とＲＡＭ３の境界アドレスよりも大きく、ＲＡＭ３
とＲＡＭ４のアドレスよりも小さい場合、比較結果信号
Ｃ2 のみが「０」となり、残りの比較結果信号Ｃ3 及び
Ｃ4 は「１」になる。従って、ＮＡＮＤ回路１５の出力
であるチップセレクト信号ＣＳ2 のみが「０」となり、
他のチップセレクト信号ＣＳ1、ＣＳ3 及びＣＳ4 は全
て「１」となる。その結果、ＲＡＭ２が選択される。同
様に、入力アドレスがＲＡＭ２とＲＡＭ３の境界アドレ
スよりも大きく、ＲＡＭ３とＲＡＭ４の境界アドレスよ
りも小さい場合、比較結果信号Ｃ2 及びＣ3 が「０」と
なり、比較結果信号Ｃ4 は「１」になる。従って、ＮＡ
ＮＤ回路１６の出力であるチップセレクト信号ＣＳ3 の
みが「０」となり、他のチップセレクト信号ＣＳ1 、Ｃ
Ｓ2 及びＣＳ4 は全て「１」となる。その結果、ＲＡＭ
３が選択される。最後に、入力アドレスがＲＡＭ３とＲ
ＡＭ４の境界アドレスよりも大きい場合、比較結果信号
Ｃ2 −Ｃ4 は全て「０」となる。従って、ＮＡＮＤ回路
１７の出力であるチップセレクト信号ＣＳ4 のみが
「０」となり、他のチップセレクト信号ＣＳ1 −ＣＳ3
は全て「１」となる。その結果、ＲＡＭ４が選択され
る。

【００３１】従って、ＲＡＭ１−ＲＡＭ４として使用す
るＲＡＭの容量に応じて、各ＲＡＭの境界アドレス、即
ち、ＲＡＭ２−ＲＡＭ４の開始アドレスが決まるので、
それらをそれぞれ境界アドレスＳＡ20−ＳＡ23、ＳＡ30
−ＳＡ33及びＳＡ40−ＳＡ43として各比較器１１−１３
に入力すれば、入力アドレスに応じて正しいチップセレ
クト信号を生成することができる。

【００３２】実際には、設計者はまず、メモリとして必
要な容量をシステムに応じて設計し、そのメモリ容量を
実現するための複数のＲＡＭの組み合わせを決定する。
使用するＲＡＭの組合せが決定すれば、その配列に応じ
て各ＲＡＭの開始アドレスが決まる。従って、各ＲＡＭ
の開始アドレスを比較器に入力すれば、入力アドレスに
応じて正しいチップセレクト信号を生成することができ
る。

【００３３】なお、上記第２の実施形態において、ＮＡ
ＮＤ回路１４−１７及びＮＯＴ回路１９−２１などから
なる出力回路は、入力アドレスが境界アドレスよりも小
さいことを示す比較結果信号Ｃ2 −Ｃ4 を出力した比較
器（比較回路）１１−１３のうち、最も小さい値の境界
アドレスを有するものが出力する比較結果信号をチップ
セレクト信号として出力するようにしたものであるが、
これに限らず、例えば、各々の比較器（比較回路）から
は、入力アドレスが境界アドレスよりも大きい（正確に
は、境界アドレス以上である）ことを示す比較結果信号
が出力されるように構成するとともに、入力アドレスが
境界アドレスよりも大きいことを示す比較結果信号を出
力した比較器（比較回路）のうち、最も大きい値の境界
アドレスを有するものが出力する比較結果信号をチップ
セレクト信号として出力する出力回路を備えてもよい。
これによっても、上記実施形態と同様の効果を奏し得
る。

【００３４】また、上記第２の実施形態においては、比
較結果信号Ｃ2 −Ｃ4 等に基づいて、それらが全て
「０」であるときにＲＡＭ４を選択するためのチップセ
レクト信号ＣＳ4 を出力するように構成したものである
が、例えば、ＲＡＭ４の最終アドレスの次の番地を境界
アドレス値とする第４の比較器を追加し、その第４の比
較器から入力アドレスが境界アドレスよりも小さいこと
を示す比較結果信号が出力されたとき、その比較結果信
号をチップセレクト信号ＣＳ4 として出力するようにし
てもよい。

【００３５】以上説明したように、本実施形態のチップ
セレクト信号発生回路によれば、個々に容量の異なる複
数のＲＡＭによりメモリを構成した場合にも、アドレス
を連続的に割り当てることが可能となり、メモリ管理が
容易になる。また、システムにおいて必要とされる容量
のメモリを、複数のＲＡＭの任意の組み合わせにより構
成することができるので、回路設計の自由度が広がる。
また、必要な容量にできる限り近い容量のメモリを構成
することができるので、必要以上の容量のメモリを使用
する必要がなく、コストの低減にも寄与しうる。

【００３６】

【発明の効果】以上説明したように、請求項１記載の発
明によれば、入力アドレスを所定のアドレス範囲と比較
する比較回路を設けたので、容量の異なる複数のＲＡＭ
を任意に組み合わせてメモリを構成する場合にもアドレ
スを連続的に割り当てることが可能となり、メモリ制御
が容易となる。

【００３７】また、請求項２記載の発明によれば、比較
の対象となるアドレス範囲を対応するＲＡＭの記憶装置
における記憶領域に対応させているので、容易にチップ
セレクト信号を発生することができる。

【００３８】また、請求項３記載の発明によれば、比較
回路をウィンドウコンパレータにより構成するので、簡
単な回路で構成することが可能となる。また、請求項４
記載の発明によれば、入力アドレスを所定の境界アドレ
スと比較する比較回路を設けたので、容量の異なる複数
のＲＡＭを任意に組み合わせてメモリを構成する場合に
もアドレスを連続的に割り当てることが可能となり、メ
モリ制御が容易となる。

【００３９】また、請求項５記載の発明によれば、複数
の比較回路の出力のうち、最小の境界アドレスを有する
ものの出力をチップセレクト信号とするので、複数のチ
ップセレクト信号が同時に出力されるという不具合を防
止することができる。

【００４０】また、請求項６及び７記載の発明によれ
ば、ＲＡＭの動作設計に応じて、ＲＡＭの適切な端子に
チップセレクト信号を供給することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態にかかるチップセレク
ト信号発生回路の構成を示す図である。

【図２】第１の実施形態において使用するＲＡＭの配置
例を示す図である。

【図３】本発明の第２の実施形態にかかるチップセレク
ト信号発生回路の構成を示す図である。

【符号の説明】

１−４、１１−１３…比較器 １０、２０…チップセレクト信号発生回路 １４−１７…ＮＡＮＤ回路 １８…ＮＯＲ回路 １９−２１…ＮＯＴ回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 集合して記憶装置を構成する複数のＲＡ
   Ｍに供給されるチップセレクト信号の発生回路におい
   て、 個々の前記ＲＡＭに対応して設けられ、入力アドレス
   が、対応するＲＡＭの記憶容量及び配列に応じて定めら
   れるアドレス範囲に存在する場合に、対応するＲＡＭを
   選択するチップセレクト信号を出力する複数の比較回路
   を有することを特徴とするチップセレクト信号発生回
   路。
2. 【請求項２】 前記アドレス範囲は、当該比較回路に対
   応するＲＡＭの前記記憶装置における記憶領域の開始ア
   ドレスを始点とし、前記開始アドレスに前記ＲＡＭの記
   憶容量分を加えたアドレスを終点とする範囲であること
   を特徴とする請求項１記載のチップセレクト信号発生回
   路。
3. 【請求項３】 前記比較回路は、前記入力アドレスを前
   記始点及び前記終点のアドレスと比較するウィンドウコ
   ンパレータであることを特徴とする請求項２記載のチッ
   プセレクト信号発生回路。
4. 【請求項４】 集合して記憶装置を構成する複数のＲＡ
   Ｍに供給されるチップセレクト信号の発生回路におい
   て、 前記複数のＲＡＭの個々の記憶容量及び配列に応じて定
   められ、前記記憶装置の記憶領域における前記複数のＲ
   ＡＭの境界を示す境界アドレスを入力アドレスと比較し
   て比較結果信号を出力する複数の比較回路と、 前記比較結果信号に基づいて、前記複数のＲＡＭのいず
   れかを選択するチップセレクトを出力する出力回路と、 を有することを特徴とするチップセレクト信号発生回
   路。
5. 【請求項５】 前記出力回路は、前記入力アドレスが前
   記境界アドレスよりも小さいことを示す比較結果信号を
   出力した前記比較回路のうち、最も小さい値の境界アド
   レスを有するものが出力する比較結果信号をチップセレ
   クト信号として出力することを特徴とする請求項４記載
   のチップセレクト信号発生制御回路。
6. 【請求項６】 前記チップセレクト信号は、前記ＲＡＭ
   のチップイネーブル端子又はチップセレクト端子に供給
   されることを特徴とする請求項１乃至５のいずれかに記
   載のチップセレクト信号発生回路。
7. 【請求項７】 前記チップセレクト信号は、前記ＲＡＭ
   のロウアドレスストローブ端子に供給されることを特徴
   とする請求項１乃至５のいずれかに記載のチップセレク
   ト信号発生回路。