JPH09284122A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH09284122A JPH09284122A JP11544896A JP11544896A JPH09284122A JP H09284122 A JPH09284122 A JP H09284122A JP 11544896 A JP11544896 A JP 11544896A JP 11544896 A JP11544896 A JP 11544896A JP H09284122 A JPH09284122 A JP H09284122A
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- Japan
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- mosfet
- circuit
- cmos
- conductivity type
- transmission gate
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Abstract
(57)【要約】
【課題】 簡単な構成と低消費電力化とを実現したCM
OS回路を備えた半導体集積回路装置を提供する。 【解決手段】 第1の動作電圧がソース側に供給された
第1導電型のMOSFET及び第2の動作電圧がソース
側に供給された第2導電型のMOSFETを備えてなる
第1のCMOS回路の出力信号を第1導電型の伝送ゲー
トMOSFETを介して第2のCMOS回路の入力に伝
えるとともに、かかる第2のCMOS回路を構成する第
2導電型のMOSFETのソース側には上記第2の動作
電圧をMOSFETのしきい値電圧相当だけレベルシフ
トさせた動作電圧を供給する。
OS回路を備えた半導体集積回路装置を提供する。 【解決手段】 第1の動作電圧がソース側に供給された
第1導電型のMOSFET及び第2の動作電圧がソース
側に供給された第2導電型のMOSFETを備えてなる
第1のCMOS回路の出力信号を第1導電型の伝送ゲー
トMOSFETを介して第2のCMOS回路の入力に伝
えるとともに、かかる第2のCMOS回路を構成する第
2導電型のMOSFETのソース側には上記第2の動作
電圧をMOSFETのしきい値電圧相当だけレベルシフ
トさせた動作電圧を供給する。
Description
【0001】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えばCMOS構成の各種メモリに利用し
て有効な技術に関するものである。
装置に関し、例えばCMOS構成の各種メモリに利用し
て有効な技術に関するものである。
【0002】
【従来の技術】ゲートが共通化された一対のNチャンネ
ル型MOSFETとPチャンネル型MOSFETとを組
み合わせて、インバータ回路や各種論理ゲート回路を構
成するようにしたCMOS回路が公知である。このよう
なCMOS回路に関しては、例えば、昭和60年12月
25日(株)オーム社発行「マイクロコンピュータハン
ドブック」第96頁〜第96頁等がある。
ル型MOSFETとPチャンネル型MOSFETとを組
み合わせて、インバータ回路や各種論理ゲート回路を構
成するようにしたCMOS回路が公知である。このよう
なCMOS回路に関しては、例えば、昭和60年12月
25日(株)オーム社発行「マイクロコンピュータハン
ドブック」第96頁〜第96頁等がある。
【0003】
【発明が解決しようとする課題】上記のようなCMOS
回路に対して、例えば、Nチャンネル型の伝送ゲートM
OSFETを用いて入力信号を伝えようとすると、ハイ
レベル側の入力信号が伝送ゲートMOSFETのしきい
値電圧分だけ低下してしまう。かかる入力信号を受ける
CMOS回路では、Pチャンネル型MOSFETのゲー
トとソースに上記しきい値電圧相当分の電圧が印加され
ることとなり、オフ状態であるべきPチャンネル型MO
SFETがウィークリィにオン状態となり、上記ハイレ
ベルの信号によりオン状態にされるNチャンネル型MO
SFETとを通して定常的な直流電流が流れてしまい、
CMOS回路の特長である信号の定常状態時での低消費
電力が損なわれてしまう。そこで、従来のCMOS回路
ではNチャンネル型MOSFETとPチャンネル型MO
SFETとを並列形態に接続したCMOSスイッチを用
いる。しかし、この場合には、伝送ゲートMOSFET
の数が増加するばかりか、Nチャンネル型MOSFET
とPチャンネル型MOSFETとを同時にオン/オフ状
態にスイッチ制御するような相補の制御信号を形成する
ためにCMOSインバータ回路を追加する必要があり、
素子数が増大してしまう。
回路に対して、例えば、Nチャンネル型の伝送ゲートM
OSFETを用いて入力信号を伝えようとすると、ハイ
レベル側の入力信号が伝送ゲートMOSFETのしきい
値電圧分だけ低下してしまう。かかる入力信号を受ける
CMOS回路では、Pチャンネル型MOSFETのゲー
トとソースに上記しきい値電圧相当分の電圧が印加され
ることとなり、オフ状態であるべきPチャンネル型MO
SFETがウィークリィにオン状態となり、上記ハイレ
ベルの信号によりオン状態にされるNチャンネル型MO
SFETとを通して定常的な直流電流が流れてしまい、
CMOS回路の特長である信号の定常状態時での低消費
電力が損なわれてしまう。そこで、従来のCMOS回路
ではNチャンネル型MOSFETとPチャンネル型MO
SFETとを並列形態に接続したCMOSスイッチを用
いる。しかし、この場合には、伝送ゲートMOSFET
の数が増加するばかりか、Nチャンネル型MOSFET
とPチャンネル型MOSFETとを同時にオン/オフ状
態にスイッチ制御するような相補の制御信号を形成する
ためにCMOSインバータ回路を追加する必要があり、
素子数が増大してしまう。
【0004】この発明の目的は、簡単な構成と低消費電
力化とを実現したCMOS回路を備えた半導体集積回路
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。
力化とを実現したCMOS回路を備えた半導体集積回路
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。
【0005】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第1の動作電圧がソース側
に供給された第1導電型のMOSFET及び第2の動作
電圧がソース側に供給された第2導電型のMOSFET
を備えてなる第1のCMOS回路の出力信号を第1導電
型の伝送ゲートMOSFETを介して第2のCMOS回
路の入力に伝えるとともに、かかる第2のCMOS回路
を構成する第2導電型のMOSFETのソース側には上
記第2の動作電圧をMOSFETのしきい値電圧相当だ
けレベルシフトさせるた動作電圧を供給する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第1の動作電圧がソース側
に供給された第1導電型のMOSFET及び第2の動作
電圧がソース側に供給された第2導電型のMOSFET
を備えてなる第1のCMOS回路の出力信号を第1導電
型の伝送ゲートMOSFETを介して第2のCMOS回
路の入力に伝えるとともに、かかる第2のCMOS回路
を構成する第2導電型のMOSFETのソース側には上
記第2の動作電圧をMOSFETのしきい値電圧相当だ
けレベルシフトさせるた動作電圧を供給する。
【0006】
【発明の実施の形態】図1には、この発明に係る半導体
集積回路装置の一実施例の基本的な回路図が示されてい
る。同図の各回路素子は、公知のCMOS集積回路の製
造技術により、他の回路を構成する素子とともに単結晶
シリコンのような1個の半導体基板上において形成され
る。
集積回路装置の一実施例の基本的な回路図が示されてい
る。同図の各回路素子は、公知のCMOS集積回路の製
造技術により、他の回路を構成する素子とともに単結晶
シリコンのような1個の半導体基板上において形成され
る。
【0007】図示しないCMOS回路により形成された
信号は、Nチャンネル型の伝送ゲートMOSFETQ1
を介して、CMOS論理ゲートの代表としてのPチャン
ネル型MOSFETQPとNチャンネル型MOSFET
QNからなるCMOSインバータ回路に供給される。こ
の場合、CMOS論理ゲートとしてのCMOSインバー
タ回路の入力に伝えられる入力信号電圧振幅は、電源電
圧Vccに対してMOSFETQ1のしきい値電圧Vthだ
け低下したVcc−Vthと、回路の接地電位のようなVss
となる。
信号は、Nチャンネル型の伝送ゲートMOSFETQ1
を介して、CMOS論理ゲートの代表としてのPチャン
ネル型MOSFETQPとNチャンネル型MOSFET
QNからなるCMOSインバータ回路に供給される。こ
の場合、CMOS論理ゲートとしてのCMOSインバー
タ回路の入力に伝えられる入力信号電圧振幅は、電源電
圧Vccに対してMOSFETQ1のしきい値電圧Vthだ
け低下したVcc−Vthと、回路の接地電位のようなVss
となる。
【0008】この実施例では、上記のようなハイレベル
(Vcc−Vth) が入力されたとき、Pチャンネル型MO
SFETQPのゲートとソース間に、上記しきい値電圧
Vthに相当する電圧が印加されて、かかるPチャンネル
型MOSFETQPがウィークリィにオン状態となり、
上記ハイレベル(Vcc−Vth) がゲートに印加されてオ
ン状態になっているNチャンネル型MOSFETQNと
を通して定常的に直流電流が流れてしまうのを防ぐため
に、言い換えるならば、CMOS回路の特長である低消
費電力化を維持するために、上記Pチャンネル型MOS
FETQPのソースには、ゲートとドレインが接続され
たNチャンネル型MOSFETQ3を介して動作電圧V
ccを供給する。
(Vcc−Vth) が入力されたとき、Pチャンネル型MO
SFETQPのゲートとソース間に、上記しきい値電圧
Vthに相当する電圧が印加されて、かかるPチャンネル
型MOSFETQPがウィークリィにオン状態となり、
上記ハイレベル(Vcc−Vth) がゲートに印加されてオ
ン状態になっているNチャンネル型MOSFETQNと
を通して定常的に直流電流が流れてしまうのを防ぐため
に、言い換えるならば、CMOS回路の特長である低消
費電力化を維持するために、上記Pチャンネル型MOS
FETQPのソースには、ゲートとドレインが接続され
たNチャンネル型MOSFETQ3を介して動作電圧V
ccを供給する。
【0009】上記MOSFETQ3は、ゲートとドレイ
ンとが接続されることにより、ダイオード形態とされ
て、定常的にオン状態となってソース側からVcc−Vth
のようなレベルシフトされた動作電圧を形成し、上記P
チャンネル型MOSFETQPのソースに伝える。この
構成により、上記のように入力信号がハイレベル(Vcc
−Vth) のときには、Pチャンネル型MOSFETQP
のゲートとソースとが同じVcc−Vthの同電位となりる
ためにオフ状態に維持することができる。これにより、
上記のように入力信号が伝送ゲートMOSFETQ1に
よりレベルシフトされたハイレベル(Vcc−Vth) であ
っても、それを受けるCMOS回路には直流電流が流れ
なくできる。
ンとが接続されることにより、ダイオード形態とされ
て、定常的にオン状態となってソース側からVcc−Vth
のようなレベルシフトされた動作電圧を形成し、上記P
チャンネル型MOSFETQPのソースに伝える。この
構成により、上記のように入力信号がハイレベル(Vcc
−Vth) のときには、Pチャンネル型MOSFETQP
のゲートとソースとが同じVcc−Vthの同電位となりる
ためにオフ状態に維持することができる。これにより、
上記のように入力信号が伝送ゲートMOSFETQ1に
よりレベルシフトされたハイレベル(Vcc−Vth) であ
っても、それを受けるCMOS回路には直流電流が流れ
なくできる。
【0010】入力信号が回路の接地電位Vssのようなロ
ウレベルのきには、Nチャンネル型の伝送ゲートMOS
FETQ1は、それをそのままCMOS回路に伝える。
これにより、Nチャンネル型MOSFETQNは、ゲー
トとソースとが同電位のVssとなりオフ状態となる。こ
れにより、上記のようなロウレベルによりPチャンネル
型MOSFETQPがオン状態であっても、定常的な直
流電流が流れることはない。
ウレベルのきには、Nチャンネル型の伝送ゲートMOS
FETQ1は、それをそのままCMOS回路に伝える。
これにより、Nチャンネル型MOSFETQNは、ゲー
トとソースとが同電位のVssとなりオフ状態となる。こ
れにより、上記のようなロウレベルによりPチャンネル
型MOSFETQPがオン状態であっても、定常的な直
流電流が流れることはない。
【0011】伝送ゲートMOSFETは、Nチャンネル
型MOSFETの他にPチャンネル型MOSFETに置
き換えることができる。この場合には、CMOS回路に
伝えられる回路の接地電位Vss側がVss+Vthだけ持ち
上がってしまう。そこで、上記Nチャンネル型MOSF
ET3に代えて、Nチャンネル型MOSFETQNのソ
ース側に、ゲートとドレインとが接続されたPチャンネ
ル型MOSFETを介して回路の接地電位Vssを供給す
るようにすればよい。これにより、上記Nチャンネル型
MOSFETQNのソース電位を入力信号のロウレベル
と同電位となるVss+Vthにできるから、上記のように
入力信号がロウレベルのときでも、上記同様に定常的に
直流電流が流れてしまうことを防止することができる。
型MOSFETの他にPチャンネル型MOSFETに置
き換えることができる。この場合には、CMOS回路に
伝えられる回路の接地電位Vss側がVss+Vthだけ持ち
上がってしまう。そこで、上記Nチャンネル型MOSF
ET3に代えて、Nチャンネル型MOSFETQNのソ
ース側に、ゲートとドレインとが接続されたPチャンネ
ル型MOSFETを介して回路の接地電位Vssを供給す
るようにすればよい。これにより、上記Nチャンネル型
MOSFETQNのソース電位を入力信号のロウレベル
と同電位となるVss+Vthにできるから、上記のように
入力信号がロウレベルのときでも、上記同様に定常的に
直流電流が流れてしまうことを防止することができる。
【0012】図2には、この発明をROM(リード・オ
ンリー・メモリ)におけるデコーダ回路に適用した場合
の一実施例の回路図が示されている。同図のデコーダ回
路は、特に制限されないが、ROMワード線の選択信号
を生成するX系のデコーダ回路に向けられている。この
実施例のデコーダ回路は、大きく2つに分けられてい
る。
ンリー・メモリ)におけるデコーダ回路に適用した場合
の一実施例の回路図が示されている。同図のデコーダ回
路は、特に制限されないが、ROMワード線の選択信号
を生成するX系のデコーダ回路に向けられている。この
実施例のデコーダ回路は、大きく2つに分けられてい
る。
【0013】ナンドゲート回路G1は、アドレス信号の
うちの下位ビットのアドレス信号を解読して、特に制限
されないが、同図に代表として例示的に示されている2
本のワード線WL1とWL2を選択するための選択信号
を形成する。このナンドゲート回路G1の上記のような
選択信号は、Nチャンネル型の伝送ゲートMOSFET
Q1とQ4を介して、上記ワード線WL1とWL2を駆
動するROMワード線ドライバDV1とDV2の入力端
子に伝えられる。
うちの下位ビットのアドレス信号を解読して、特に制限
されないが、同図に代表として例示的に示されている2
本のワード線WL1とWL2を選択するための選択信号
を形成する。このナンドゲート回路G1の上記のような
選択信号は、Nチャンネル型の伝送ゲートMOSFET
Q1とQ4を介して、上記ワード線WL1とWL2を駆
動するROMワード線ドライバDV1とDV2の入力端
子に伝えられる。
【0014】上記伝送ゲートMOSFETQ1ゲートに
は、図示しない上位ビットのアドレス信号を解読するナ
ンドゲート回路等のデコーダ回路により形成された選択
信号がインバータ回路N1を介して伝えられる。上記ド
ライバDV1の入力と電源電圧Vccとの間には、上記伝
送ゲートMOSFETQ1がオフ状態のときにドライバ
DV1の入力端子を非選択レベルに対応した電源電圧V
ccにプルアップするNチャンネル型MOSFETQ2が
設けられている。このMOSFETQ2のゲートには、
上記インバータ回路N1の出力信号を受けるインバータ
回路N2の出力信号が供給される。これにより、伝送ゲ
ートMOSFETQ1と上記プルアップMOSFETQ
2とは、伝送ゲートMOSFETQ1がオン状態のとき
にはプルアップMOSFETQ2がオフ状態に、上記伝
送ゲートMOSFETQ1がオフ状態のときにはプルア
ップMOSFETQ2がオン状態になるように相補的に
スイッチ制御される。
は、図示しない上位ビットのアドレス信号を解読するナ
ンドゲート回路等のデコーダ回路により形成された選択
信号がインバータ回路N1を介して伝えられる。上記ド
ライバDV1の入力と電源電圧Vccとの間には、上記伝
送ゲートMOSFETQ1がオフ状態のときにドライバ
DV1の入力端子を非選択レベルに対応した電源電圧V
ccにプルアップするNチャンネル型MOSFETQ2が
設けられている。このMOSFETQ2のゲートには、
上記インバータ回路N1の出力信号を受けるインバータ
回路N2の出力信号が供給される。これにより、伝送ゲ
ートMOSFETQ1と上記プルアップMOSFETQ
2とは、伝送ゲートMOSFETQ1がオン状態のとき
にはプルアップMOSFETQ2がオフ状態に、上記伝
送ゲートMOSFETQ1がオフ状態のときにはプルア
ップMOSFETQ2がオン状態になるように相補的に
スイッチ制御される。
【0015】他のドライバDV2の入力に対応した伝送
ゲートMOSFETQ4にも、図示しない上記同様な上
位ビットのデコーダ回路により形成された選択信号がイ
ンバータ回路を介して伝えらる。このドライバDV2の
入力と電源電圧Vccとの間にも、上記伝送ゲートMOS
FETQ2がオフ状態のときにドライバDV2の入力端
子を非選択レベルに対応した電源電圧Vccにプルアップ
するNチャンネル型MOSFETQ5が設けられ、上記
同様なインバータ回路により形成された制御信号によ
り、伝送ゲートMOSFETQ4がオン状態のときには
プルアップMOSFETQ5がオフ状態に、上記伝送ゲ
ートMOSFETQ4がオフ状態のときにはプルアップ
MOSFETQ5がオン状態になるように相補的にスイ
ッチ制御される。
ゲートMOSFETQ4にも、図示しない上記同様な上
位ビットのデコーダ回路により形成された選択信号がイ
ンバータ回路を介して伝えらる。このドライバDV2の
入力と電源電圧Vccとの間にも、上記伝送ゲートMOS
FETQ2がオフ状態のときにドライバDV2の入力端
子を非選択レベルに対応した電源電圧Vccにプルアップ
するNチャンネル型MOSFETQ5が設けられ、上記
同様なインバータ回路により形成された制御信号によ
り、伝送ゲートMOSFETQ4がオン状態のときには
プルアップMOSFETQ5がオフ状態に、上記伝送ゲ
ートMOSFETQ4がオフ状態のときにはプルアップ
MOSFETQ5がオン状態になるように相補的にスイ
ッチ制御される。
【0016】このように、デコーダ回路を2分割して配
置する構成は、次のような利点をもたらす。ワード線と
ビット線の交点に設けられるメモリセルQmは、マスク
型ROMの場合には、記憶情報の0と1に対応して、か
かる交点に実質的にMOSFETが形成されるか否か、
つまりワード線の選択レベルに対してオン状態になるよ
うな比較的低いしきい値電圧を持つMOSFETが形成
されるか否か、あるいはメモリセルのゲート又はドレイ
ンがワード線又はビット線に接続されるか否か等であ
る。そのため、ワード線WL1とWL2等は狭いピッチ
に配置される。
置する構成は、次のような利点をもたらす。ワード線と
ビット線の交点に設けられるメモリセルQmは、マスク
型ROMの場合には、記憶情報の0と1に対応して、か
かる交点に実質的にMOSFETが形成されるか否か、
つまりワード線の選択レベルに対してオン状態になるよ
うな比較的低いしきい値電圧を持つMOSFETが形成
されるか否か、あるいはメモリセルのゲート又はドレイ
ンがワード線又はビット線に接続されるか否か等であ
る。そのため、ワード線WL1とWL2等は狭いピッチ
に配置される。
【0017】これに対して、ワード線の選択信号を形成
するデコーダは、複数ビットのアドレス信号を解読する
ナンドゲート回路G1等の論理ゲート回路により構成さ
れる。かかる論理ゲート回路は、複数のNチャンネル型
MOSFETとPチャンネル型MOSFETから構成さ
れて、上記のようなワード線WL1,WL2の狭いピッ
チに比較すると、大きな回路規模となるものである。そ
こで、上記のようにデコーダ回路を分割し、論理ゲート
回路G1等により複数のワード線が割り当てられた選択
信号を形成するようにし、その中から1つを選ぶために
伝送ゲートMOSFETを用いるようにすることによ
り、かかる上記狭いピッチで配列されるワード線WL
1,WL2等と論理ゲート回路G1との幾何学的な整合
性が採れて、全体としての高集積化が実現できるものと
なる。
するデコーダは、複数ビットのアドレス信号を解読する
ナンドゲート回路G1等の論理ゲート回路により構成さ
れる。かかる論理ゲート回路は、複数のNチャンネル型
MOSFETとPチャンネル型MOSFETから構成さ
れて、上記のようなワード線WL1,WL2の狭いピッ
チに比較すると、大きな回路規模となるものである。そ
こで、上記のようにデコーダ回路を分割し、論理ゲート
回路G1等により複数のワード線が割り当てられた選択
信号を形成するようにし、その中から1つを選ぶために
伝送ゲートMOSFETを用いるようにすることによ
り、かかる上記狭いピッチで配列されるワード線WL
1,WL2等と論理ゲート回路G1との幾何学的な整合
性が採れて、全体としての高集積化が実現できるものと
なる。
【0018】この場合、伝送ゲートMOSFETとして
Nチャンネル型MOSFETとPチャンネル型MOSF
ETからなるCMOSスイッチを用いると、この他にイ
ンバータ回路が更に必要となり、上記のように狭い間隔
にこれらの回路素子を嵌め込むことが必要となり高集積
化の点で問題が生じる。
Nチャンネル型MOSFETとPチャンネル型MOSF
ETからなるCMOSスイッチを用いると、この他にイ
ンバータ回路が更に必要となり、上記のように狭い間隔
にこれらの回路素子を嵌め込むことが必要となり高集積
化の点で問題が生じる。
【0019】上記のように伝送ゲートMOSFETを用
いた場合には、それを通して伝えられるハイレベルの信
号が、前記のようにVcc−Vthのように低下してしま
う。特に、この実施例のようにCMOSインバータ回路
からなるドライバを用いた場合には、その入力信号がハ
イレベルが非選択レベルとなる。このため、複数のワー
ド線に対応した複数のドライバの中の選択されたものの
入力信号がロウレベルで、残りの入力信号は全部がハイ
レベルになる。したがって、多数のメモリセルが接続さ
れることにより大きな寄生容量を持つようにされたRO
Mワード線を高速に駆動できるように比較的大きな電流
供給能力を持つようにされたドライバにおいて、上記の
ようにレベル低下させられたハイレベル(Vcc−Vth)
によって、Pチャンネル型MOSFETがウィークリィ
にオン状態にされて流れる電流はROM全体としても無
視でない大きくな電流値となり、消費電力を増大させて
しまうという問題が生じる。
いた場合には、それを通して伝えられるハイレベルの信
号が、前記のようにVcc−Vthのように低下してしま
う。特に、この実施例のようにCMOSインバータ回路
からなるドライバを用いた場合には、その入力信号がハ
イレベルが非選択レベルとなる。このため、複数のワー
ド線に対応した複数のドライバの中の選択されたものの
入力信号がロウレベルで、残りの入力信号は全部がハイ
レベルになる。したがって、多数のメモリセルが接続さ
れることにより大きな寄生容量を持つようにされたRO
Mワード線を高速に駆動できるように比較的大きな電流
供給能力を持つようにされたドライバにおいて、上記の
ようにレベル低下させられたハイレベル(Vcc−Vth)
によって、Pチャンネル型MOSFETがウィークリィ
にオン状態にされて流れる電流はROM全体としても無
視でない大きくな電流値となり、消費電力を増大させて
しまうという問題が生じる。
【0020】そこで、この実施例のROMワード線ドラ
イバDV1,DV2等には、そのゲートとドレインとが
接続されたNチャンネル型MOSFETQ3、Q6を通
してVcc−Vthのようにレベルシフトさせたものが動作
電圧として印加される。これにより、上記のようなハイ
レベル(Vcc−Vth) の入力信号が供給された場合で
も、前記図1の実施例の同様なドライバを構成するPチ
ャンネル型MOSFETQPとNチャンネル型MOSF
ETQNを通して直流電流が流れることがなく、従来の
CMOS回路と同等の低消費電力を維持できるようにな
る。
イバDV1,DV2等には、そのゲートとドレインとが
接続されたNチャンネル型MOSFETQ3、Q6を通
してVcc−Vthのようにレベルシフトさせたものが動作
電圧として印加される。これにより、上記のようなハイ
レベル(Vcc−Vth) の入力信号が供給された場合で
も、前記図1の実施例の同様なドライバを構成するPチ
ャンネル型MOSFETQPとNチャンネル型MOSF
ETQNを通して直流電流が流れることがなく、従来の
CMOS回路と同等の低消費電力を維持できるようにな
る。
【0021】上記プルアップMOSFETQ2やQ5
は、上記のように伝送ゲートMOSFETQ1とQ2が
オフ状態にされたときに、ドライバの入力信号がフロー
ティング状態にならないよう電源電圧Vccにプルアップ
するだけでよいので、極く小さなサイズでよい。これに
対応してインバータ回路N2も小さなサイズのMOSF
ETにより実現できるから、これらの回路規模は極く小
さく形成することができるものである。
は、上記のように伝送ゲートMOSFETQ1とQ2が
オフ状態にされたときに、ドライバの入力信号がフロー
ティング状態にならないよう電源電圧Vccにプルアップ
するだけでよいので、極く小さなサイズでよい。これに
対応してインバータ回路N2も小さなサイズのMOSF
ETにより実現できるから、これらの回路規模は極く小
さく形成することができるものである。
【0022】図3には、この発明をROM(リード・オ
ンリー・メモリ)におけるデコーダ回路に適用した場合
の他の一実施例の回路図が示されている。同図のデコー
ダ回路も、前記同様ROMワード線の選択信号を生成す
るX系のデコーダ回路に向けられている。
ンリー・メモリ)におけるデコーダ回路に適用した場合
の他の一実施例の回路図が示されている。同図のデコー
ダ回路も、前記同様ROMワード線の選択信号を生成す
るX系のデコーダ回路に向けられている。
【0023】この実施例では、Vcc−Vthのようなレベ
ルシフトした動作電圧を形成するMOSFETQ3が、
複数のドライバDV1,DVi等に共通に供給される例
が示されている。このようにMOSFETQ3を複数の
ドライバにおいて共通化した場合でも、1つのドライバ
のみがワード線をロウレベルからハイレベルの選択レベ
ルにするものである。したがって、レベルシフト用のM
OSFETQ3は、ワード線の選択動作に無関係に1つ
のワード線の選択動作に必要な駆動電流に必要な電流供
給能力を持つだけでよく、駆動能力を落とすことなく回
路素子数の大幅な低減が可能になる。他の構成は、前記
図2の実施例と同様であるので、その説明を省略する。
ルシフトした動作電圧を形成するMOSFETQ3が、
複数のドライバDV1,DVi等に共通に供給される例
が示されている。このようにMOSFETQ3を複数の
ドライバにおいて共通化した場合でも、1つのドライバ
のみがワード線をロウレベルからハイレベルの選択レベ
ルにするものである。したがって、レベルシフト用のM
OSFETQ3は、ワード線の選択動作に無関係に1つ
のワード線の選択動作に必要な駆動電流に必要な電流供
給能力を持つだけでよく、駆動能力を落とすことなく回
路素子数の大幅な低減が可能になる。他の構成は、前記
図2の実施例と同様であるので、その説明を省略する。
【0024】図4には、この発明をデータセレクタ適用
した場合の一実施例の回路図が示されている。この実施
例は、データDATAAとDATABを選択的に出力す
るものである。上記一方のデータDATAAは、Nチャ
ンネル型の伝送ゲートMOSFETQ7を介して、上記
他方のデータDATABは、Nチャンネル型の伝送ゲー
トMOSFETQ8を介して、それぞれ選択的にドライ
バDVの入力端子に供給される。上記MOSFETQ7
とQ8は、制御信号INにより相補的にスイッチ制御さ
れる。つまり、制御信号INは、上記MOSFETQ7
のゲートに供給され、制御信号INがインバータ回路N
3により反転されて上記MOSFETQ8のゲートに供
給される。
した場合の一実施例の回路図が示されている。この実施
例は、データDATAAとDATABを選択的に出力す
るものである。上記一方のデータDATAAは、Nチャ
ンネル型の伝送ゲートMOSFETQ7を介して、上記
他方のデータDATABは、Nチャンネル型の伝送ゲー
トMOSFETQ8を介して、それぞれ選択的にドライ
バDVの入力端子に供給される。上記MOSFETQ7
とQ8は、制御信号INにより相補的にスイッチ制御さ
れる。つまり、制御信号INは、上記MOSFETQ7
のゲートに供給され、制御信号INがインバータ回路N
3により反転されて上記MOSFETQ8のゲートに供
給される。
【0025】制御信号INがハイレベルのときには、上
記一方のデータDATAAに対応した伝送ゲートMOS
FETQ7がオン状態になる。このとき、インバータ回
路N3の出力信号はロウレベルとなり、伝送ゲートMO
SFETQ8はオフ状態になる。したがって、ドライバ
DVの入力端子には上記オン状態の伝送ゲートMOSF
ETQ7を通してデータDATAAが供給され、それに
対応した出力信号がドライバDVを通して出力される。
逆に、制御信号INがロウレベルのときには、上記一方
のデータDATAAに対応した伝送ゲートMOSFET
Q7がオフ状態になる。このとき、インバータ回路N3
の出力信号はハイレベルとなり、伝送ゲートMOSFE
TQ8はオン状態になる。したがって、ドライバDVの
入力端子には上記オン状態の伝送ゲートMOSFETQ
8を通してデータDATABが供給され、それに対応し
た出力信号がドライバDVを通して出力される。
記一方のデータDATAAに対応した伝送ゲートMOS
FETQ7がオン状態になる。このとき、インバータ回
路N3の出力信号はロウレベルとなり、伝送ゲートMO
SFETQ8はオフ状態になる。したがって、ドライバ
DVの入力端子には上記オン状態の伝送ゲートMOSF
ETQ7を通してデータDATAAが供給され、それに
対応した出力信号がドライバDVを通して出力される。
逆に、制御信号INがロウレベルのときには、上記一方
のデータDATAAに対応した伝送ゲートMOSFET
Q7がオフ状態になる。このとき、インバータ回路N3
の出力信号はハイレベルとなり、伝送ゲートMOSFE
TQ8はオン状態になる。したがって、ドライバDVの
入力端子には上記オン状態の伝送ゲートMOSFETQ
8を通してデータDATABが供給され、それに対応し
た出力信号がドライバDVを通して出力される。
【0026】このように伝送ゲートMOSFETQ7又
はQ8を通して入力信号は、上記のようにハイレベルが
Vcc−Vthのようにレベルシフトされたものとなるの
で、ドライバDVでの前記同様な直流電流が流れるのを
防止するために、ゲートとドレインとが接続されたNチ
ャンネル型MOSFETQ9を通してVcc−Vthのよう
にレベルシフトされた動作電圧が与えられる。これによ
り、前記同様に伝送ゲートMOSFETQ7又はQ8を
通して伝えられたデータDATAA又はDATABがハ
イレベルのときでも、上記ドライバDVに直流電流が流
れてしまうことを防止することができる。
はQ8を通して入力信号は、上記のようにハイレベルが
Vcc−Vthのようにレベルシフトされたものとなるの
で、ドライバDVでの前記同様な直流電流が流れるのを
防止するために、ゲートとドレインとが接続されたNチ
ャンネル型MOSFETQ9を通してVcc−Vthのよう
にレベルシフトされた動作電圧が与えられる。これによ
り、前記同様に伝送ゲートMOSFETQ7又はQ8を
通して伝えられたデータDATAA又はDATABがハ
イレベルのときでも、上記ドライバDVに直流電流が流
れてしまうことを防止することができる。
【0027】図5には、この発明を1チップのマイクロ
コンピュータに搭載されるプログラムROMに適用した
場合の一実施例のブロック図が示されている。ROMコ
ントールは、ROMアドレスカウンタを制御して、マイ
クロコンピュータの機能を実現するための一連のコマン
ドの読み出しを指示する。ROMワードデコーダは、前
記のようなデコーダ回路からなり、ROMアレイのワー
ド線をアドレス順序に従い選択する。ROMアレイは、
特に制限されないが、1つのワード線当たり、mビット
のコマンド記憶され、n本のワード線に対応してn個の
コマンドが記憶されている。
コンピュータに搭載されるプログラムROMに適用した
場合の一実施例のブロック図が示されている。ROMコ
ントールは、ROMアドレスカウンタを制御して、マイ
クロコンピュータの機能を実現するための一連のコマン
ドの読み出しを指示する。ROMワードデコーダは、前
記のようなデコーダ回路からなり、ROMアレイのワー
ド線をアドレス順序に従い選択する。ROMアレイは、
特に制限されないが、1つのワード線当たり、mビット
のコマンド記憶され、n本のワード線に対応してn個の
コマンドが記憶されている。
【0028】ROMコントロールは、処理すべき先頭ア
ドレスを指示し、動作シーケンスに対応してROMアド
レスカウンタを動作させる。これにより、一連のコマン
ドがROMアレイから順次に読み出されることになる。
複数からなる処理プログラムが存在する場合には、RO
Mコントロールは、その中から現在処理すべきプログラ
ムの先頭アドレスを指定して、上記ROMアドレスカウ
ンタの計数動作を制御する。
ドレスを指示し、動作シーケンスに対応してROMアド
レスカウンタを動作させる。これにより、一連のコマン
ドがROMアレイから順次に読み出されることになる。
複数からなる処理プログラムが存在する場合には、RO
Mコントロールは、その中から現在処理すべきプログラ
ムの先頭アドレスを指定して、上記ROMアドレスカウ
ンタの計数動作を制御する。
【0029】ROMコマンド読み出し回路から出力され
るコマンドRCOMは、基本的には図示しないマイクロ
コンピュータのインストラクションデコーダに伝えら
れ、そのコマンドに対応した一連のマイクロプログラム
により演算器、レジスタ、ゲート等が制御されて一連の
動作シーケンスが行われる。この実施例では、ROMコ
マンド読み出し回路の出力部に、データセレクタが設け
られられる。このデータセレクタは、上記ROMコマン
ドRCOMの他に、外部コマンドEXCOMの取り込み
が可能にされる。つまり、コマンド選択信号EXCMB
により、特殊なデータ処理等のために外部コマンドEX
COMの取り込みが可能にされる。
るコマンドRCOMは、基本的には図示しないマイクロ
コンピュータのインストラクションデコーダに伝えら
れ、そのコマンドに対応した一連のマイクロプログラム
により演算器、レジスタ、ゲート等が制御されて一連の
動作シーケンスが行われる。この実施例では、ROMコ
マンド読み出し回路の出力部に、データセレクタが設け
られられる。このデータセレクタは、上記ROMコマン
ドRCOMの他に、外部コマンドEXCOMの取り込み
が可能にされる。つまり、コマンド選択信号EXCMB
により、特殊なデータ処理等のために外部コマンドEX
COMの取り込みが可能にされる。
【0030】上記データセレクタは、コマンド選択信号
EXCMBがハイレベルのときには、上記ROMコマン
ドRCOMを選択して上記インストラクションデコーダ
に伝えられ、かかるコマンドに対応したデータ処理を行
う。また、コマンド選択信号EXCMBをロウレベルに
すると、上記ROMコマンドRCOMに代えて、外部コ
マンドEXCOMを選択して上記インストラクションデ
コーダに伝え、かかる外部コマンドに対応した特殊デー
タ処理を行う。
EXCMBがハイレベルのときには、上記ROMコマン
ドRCOMを選択して上記インストラクションデコーダ
に伝えられ、かかるコマンドに対応したデータ処理を行
う。また、コマンド選択信号EXCMBをロウレベルに
すると、上記ROMコマンドRCOMに代えて、外部コ
マンドEXCOMを選択して上記インストラクションデ
コーダに伝え、かかる外部コマンドに対応した特殊デー
タ処理を行う。
【0031】このようなデータセレクタを設けることに
より、1チップのマイクロコンピュータの機能を、内蔵
のROMに格納されたコマンドを外部から供給される任
意のコマンドに置き換えることが可能となり、マイクロ
コンピュータの機能拡張や変更が可能なり、マイクロコ
ンピュータに柔軟性を持たせることができる。
より、1チップのマイクロコンピュータの機能を、内蔵
のROMに格納されたコマンドを外部から供給される任
意のコマンドに置き換えることが可能となり、マイクロ
コンピュータの機能拡張や変更が可能なり、マイクロコ
ンピュータに柔軟性を持たせることができる。
【0032】上記のようなROMワードデコーダや、デ
ータセレクタに伝送ゲートMOSFETを用いることに
より回路の簡素化が可能となり、かかる伝送ゲートMO
SFETを用いることによる伝達信号レベルの低下によ
る次段CMOS回路の動作電圧を、前記のようにゲート
とドレインとが接続されたダイオード形態のMOSFE
Tによりレベルシフトした電源電圧Vcc−Vthを用いる
ことにより、かかる次段CMOS回路での消費電流の増
大を防止することができる。
ータセレクタに伝送ゲートMOSFETを用いることに
より回路の簡素化が可能となり、かかる伝送ゲートMO
SFETを用いることによる伝達信号レベルの低下によ
る次段CMOS回路の動作電圧を、前記のようにゲート
とドレインとが接続されたダイオード形態のMOSFE
Tによりレベルシフトした電源電圧Vcc−Vthを用いる
ことにより、かかる次段CMOS回路での消費電流の増
大を防止することができる。
【0033】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1) 第1の動作電圧がソース側に供給された第1導
電型のMOSFET及び第2の動作電圧がソース側に供
給された第2導電型のMOSFETを備えてなる第1の
CMOS回路の出力信号を第1導電型の伝送ゲートMO
SFETを介して第2のCMOS回路の入力に伝えると
ともに、かかる第2のCMOS回路を構成する第2導電
型のMOSFETのソース側には上記第2の動作電圧を
MOSFETのしきい値電圧相当だけレベルシフトさせ
るた動作電圧を供給することにより、回路の簡素化と第
2のCMOS回路での低消費電力を維持することができ
るという効果が得られる。
記の通りである。すなわち、 (1) 第1の動作電圧がソース側に供給された第1導
電型のMOSFET及び第2の動作電圧がソース側に供
給された第2導電型のMOSFETを備えてなる第1の
CMOS回路の出力信号を第1導電型の伝送ゲートMO
SFETを介して第2のCMOS回路の入力に伝えると
ともに、かかる第2のCMOS回路を構成する第2導電
型のMOSFETのソース側には上記第2の動作電圧を
MOSFETのしきい値電圧相当だけレベルシフトさせ
るた動作電圧を供給することにより、回路の簡素化と第
2のCMOS回路での低消費電力を維持することができ
るという効果が得られる。
【0034】(2) 上記レベルシフト手段としてダイ
オード形態にされた第1導電型のMOSFETを用いる
ことにより、素子プロセス等のバラツキに影響されない
で所望のレベルを簡単な構成により得ることができると
いう効果が得られる。
オード形態にされた第1導電型のMOSFETを用いる
ことにより、素子プロセス等のバラツキに影響されない
で所望のレベルを簡単な構成により得ることができると
いう効果が得られる。
【0035】(3) 上記第1のCMOS回路は、アド
レス信号の一部を解読する第1のデコード回路を構成
し、上記伝送ゲートMOSFETのゲートには、アドレ
ス信号の残り一部を解読したデコード信号が伝えられる
とともに、上記第2のCMOS回路の入力と第2の動作
電圧との間には上記デコード信号の反転信号が供給され
る第1導電型のプルアップMOSFETが設けるように
することにより、狭いピッチに配置されるワード線等に
対応してデコーダを整合性をもって高密度に配置しつ
つ、CMOS回路の持つ低消費電力を維持することがで
きるという効果が得られる。
レス信号の一部を解読する第1のデコード回路を構成
し、上記伝送ゲートMOSFETのゲートには、アドレ
ス信号の残り一部を解読したデコード信号が伝えられる
とともに、上記第2のCMOS回路の入力と第2の動作
電圧との間には上記デコード信号の反転信号が供給され
る第1導電型のプルアップMOSFETが設けるように
することにより、狭いピッチに配置されるワード線等に
対応してデコーダを整合性をもって高密度に配置しつ
つ、CMOS回路の持つ低消費電力を維持することがで
きるという効果が得られる。
【0036】(4) 上記第1のCMOS回路は複数個
が設けられ、それぞれの出力信号を複数個の伝送ゲート
MOSFETを介して択一的に上記第2のCMOS回路
の入力に伝えられるようなデータセレクタに適用するこ
とにより、回路の簡素化と第2のCMOS回路の低消費
電力を維持することができるという効果が得られる。
が設けられ、それぞれの出力信号を複数個の伝送ゲート
MOSFETを介して択一的に上記第2のCMOS回路
の入力に伝えられるようなデータセレクタに適用するこ
とにより、回路の簡素化と第2のCMOS回路の低消費
電力を維持することができるという効果が得られる。
【0037】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図2
ないし図4の実施例においても、伝送ゲートMOSFE
TをPチャンネル型MOSFETを用いるようにするこ
とができる。この場合には、ドライバを構成するNチャ
ンネル型MOSFETのソースに、ダイオード接続した
Pチャンネル型MOSFETを設けるようにすればよ
い。また、レベルシフト手段としては、ダイオード形態
のMOSFETの他に、PN接合ダイオード等を利用す
るものであってもよい。この発明は、CMOS回路の半
導体集積回路装置に広く利用することができる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図2
ないし図4の実施例においても、伝送ゲートMOSFE
TをPチャンネル型MOSFETを用いるようにするこ
とができる。この場合には、ドライバを構成するNチャ
ンネル型MOSFETのソースに、ダイオード接続した
Pチャンネル型MOSFETを設けるようにすればよ
い。また、レベルシフト手段としては、ダイオード形態
のMOSFETの他に、PN接合ダイオード等を利用す
るものであってもよい。この発明は、CMOS回路の半
導体集積回路装置に広く利用することができる。
【0038】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第1の動作電圧がソース側
に供給された第1導電型のMOSFET及び第2の動作
電圧がソース側に供給された第2導電型のMOSFET
を備えてなる第1のCMOS回路の出力信号を第1導電
型の伝送ゲートMOSFETを介して第2のCMOS回
路の入力に伝えるとともに、かかる第2のCMOS回路
を構成する第2導電型のMOSFETのソース側には上
記第2の動作電圧をMOSFETのしきい値電圧相当だ
けレベルシフトさせるた動作電圧を供給することによ
り、回路の簡素化と第2のCMOS回路での低消費電力
を維持することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第1の動作電圧がソース側
に供給された第1導電型のMOSFET及び第2の動作
電圧がソース側に供給された第2導電型のMOSFET
を備えてなる第1のCMOS回路の出力信号を第1導電
型の伝送ゲートMOSFETを介して第2のCMOS回
路の入力に伝えるとともに、かかる第2のCMOS回路
を構成する第2導電型のMOSFETのソース側には上
記第2の動作電圧をMOSFETのしきい値電圧相当だ
けレベルシフトさせるた動作電圧を供給することによ
り、回路の簡素化と第2のCMOS回路での低消費電力
を維持することができる。
【図1】この発明に係る半導体集積回路装置の一実施例
を示す基本的な回路図である。
を示す基本的な回路図である。
【図2】この発明をROMにおけるデコーダ回路に適用
した場合の一実施例を示す回路図である。
した場合の一実施例を示す回路図である。
【図3】この発明をROMにおけるデコーダ回路に適用
した場合の他の一実施例を示す回路図である。
した場合の他の一実施例を示す回路図である。
【図4】この発明をデータセレクタ適用した場合の一実
施例を示す回路図である。
施例を示す回路図である。
【図5】この発明を1チップのマイクロコンピュータに
搭載されるプログラムROMに適用した場合の一実施例
を示すブロック図である。
搭載されるプログラムROMに適用した場合の一実施例
を示すブロック図である。
Q1〜Q9…MOSFET(Nチャンネル型)、QP…
Pチャンネル型MOSFET、QN…Nチャンネル型M
OSFET、N1〜N3…インバータ回路、DV,DV
1,DV2,DVi…ドライバ、WL1,WL2…ワー
ド線、G1…ゲート回路。
Pチャンネル型MOSFET、QN…Nチャンネル型M
OSFET、N1〜N3…インバータ回路、DV,DV
1,DV2,DVi…ドライバ、WL1,WL2…ワー
ド線、G1…ゲート回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H03K 17/687 H03K 19/00 101D 19/0185 19/094 B 19/0948 (72)発明者 中村 靖宏 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 田中 利広 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 興梠 泰宏 東京都千代田区丸の内2丁目2番3号 三 菱電機 株式会社内
Claims (4)
- 【請求項1】 第1の動作電圧がソース側に供給された
第1導電型のMOSFET及び第2の動作電圧がソース
側に供給された第2導電型のMOSFETを備えてなる
第1のCMOS回路と、かかる第1のCMOS回路の出
力信号を伝える第1導電型の伝送ゲートMOSFET
と、かかる伝送ゲートMOSFETを通した入力信号が
その入力端子に供給されてなる第2のCMOS回路と、
かかるCMOS回路を構成する第2導電型のMOSFE
Tのソース側に与えられるべき上記第2の動作電圧を、
MOSFETのしきい値電圧相当だけレベルシフトさせ
るレベルシフト手段とを備えてなることを特徴とする半
導体集積回路装置。 - 【請求項2】 上記レベルシフト手段は、ダイオード形
態にされた第1導電型のMOSFETにより構成される
ものであることを特徴とする請求項1の半導体集積回路
装置。 - 【請求項3】 上記第1のCMOS回路は、アドレス信
号の一部を解読する第1のデコード回路を構成するもの
であり、上記伝送ゲートMOSFETのゲートには、ア
ドレス信号の残り一部を解読したデコード信号が伝えら
れるとともに、上記第2のCMOS回路の入力と第2の
動作電圧との間には上記デコード信号の反転信号が供給
される第1導電型のプルアップMOSFETが設けられ
るものであることを特徴とする請求項1又は請求項2の
半導体集積回路装置。 - 【請求項4】 上記第1のCMOS回路は複数個が設け
られ、それぞれの出力信号が複数個の伝送ゲートMOS
FETを介して上記第2のCMOS回路の入力に伝えら
れるものであり、上記複数個の伝送ゲートMOSFET
は、選択信号により1つがオン状態にされるものである
ことを特徴とする請求項1又は請求項2の半導体集積回
路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11544896A JPH09284122A (ja) | 1996-04-12 | 1996-04-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11544896A JPH09284122A (ja) | 1996-04-12 | 1996-04-12 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09284122A true JPH09284122A (ja) | 1997-10-31 |
Family
ID=14662811
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11544896A Pending JPH09284122A (ja) | 1996-04-12 | 1996-04-12 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09284122A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007066493A (ja) * | 2005-08-02 | 2007-03-15 | Renesas Technology Corp | 半導体記憶装置 |
JP2008152845A (ja) * | 2006-12-15 | 2008-07-03 | Toshiba Corp | 半導体記憶装置 |
-
1996
- 1996-04-12 JP JP11544896A patent/JPH09284122A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007066493A (ja) * | 2005-08-02 | 2007-03-15 | Renesas Technology Corp | 半導体記憶装置 |
JP2008152845A (ja) * | 2006-12-15 | 2008-07-03 | Toshiba Corp | 半導体記憶装置 |
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