JPH09282892A - Ternary memory circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To obtain a ternary memory circuit by which a ternary signal is read out properly at a power supply of 1 V and whose storage capacity is enhanced by a method wherein a sense amplifier which is used exclusively to detect a high level and a sense amplifier which is used exclusively to detect a low level are used as one set. SOLUTION: In the case of a ternary DRAM at a power-supply voltage of 1 V, three kinds of reset potentials VRH, VRM and VRL (0.52 V, 0.5 B and 0.48 V) are set at a reset circuit RST. Memory cells MCH, MCM, MCL and the like store any of 'H', 'M' and 'L' (1.0 V, 0.5 B and 0 V) A first sense amplifier SA1 holds, in a capacitor C11, the potential of a node namp 1 at a time when a bit line BL is reset to the reset potential VRH, it holds, in a capacitor C21, the potential of the node namp 1 at a time when it is read out from a memory cell, and it judges whether the bit line BL Is at 'H' or not. A second sense amplifier SA2 uses the rest potential VRL so as to judge whether the bit line BL is at 'L' or not.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、３値メモリ回路に
係り、低電源電圧下であっても３値に対応する電圧値の
差を正確に検出することができるセンスアンプ回路とそ
の周辺回路としての２値と３値との間の変換回路とに関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a three-valued memory circuit, and a sense amplifier circuit and its peripheral circuit capable of accurately detecting a difference between voltage values corresponding to three values even under a low power supply voltage. And a conversion circuit between two values and three values.

【０００２】[0002]

【従来の技術】現在普及している大容量の半導体メモリ
の一つは、メモリセル内に１または０の２値情報を記憶
し、その２値情報に対応する電圧値をセンスアンプで検
出するダイナミック型のＲＡＭである。このメモリのセ
ルは、１個のトランジスタと１個のキャパシタの２素子
で構成されることで大容量を可能にしている。2. Description of the Related Art One of the large-capacity semiconductor memories that is popular nowadays stores binary information of 1 or 0 in a memory cell and a voltage value corresponding to the binary information is detected by a sense amplifier. It is a dynamic RAM. The cell of this memory is made up of two elements, one transistor and one capacitor, to enable a large capacity.

【０００３】しかしながら、より大容量化を進める為に
は、単にこのメモリセルの数を増やすだけでは自ずと限
界があり、それを解決する方法として３値の情報をメモ
リセルに記憶させる方法がある。However, in order to further increase the capacity, there is a limit naturally by simply increasing the number of the memory cells, and as a method for solving this, there is a method of storing ternary information in the memory cells.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、大容量
化と共により低い電源電圧下で動作させることも要求さ
れている。その場合、例えば１．０Ｖ程度の低い電源電
圧下で３値の情報をメモリセルに記憶させると、３値に
対応する電圧値の差が非常に狭くなり、それを検出する
センスアンプはより高感度であることが要求される。However, it is required to operate under a lower power supply voltage as well as increase in capacity. In that case, for example, when ternary information is stored in the memory cell under a low power supply voltage of about 1.0 V, the difference in voltage values corresponding to the ternary values becomes very narrow, and the sense amplifier that detects the difference is higher. It is required to be sensitive.

【０００５】従来のＤＲＡＭで使用されているセンスア
ンプは、フリップ・フロップ型のラッチセンスアンプで
あり、その２つの入力にビット線に読み出されるＨレベ
ルまたはＬレベルの電圧とそれらの中間の基準電圧とが
入力され、基準電圧とビット線の読み出しレベルの差を
検出している。しかしながら、かかるラッチセンスアン
プでは、それを構成する４個のトランジスタの閾値や電
流駆動能力にアンバランスが存在し、それに伴うオフセ
ット電圧の為に、２入力の電位差は少なくとも１００ｍ
Ｖ程度が必要である。The sense amplifier used in the conventional DRAM is a flip-flop type latch sense amplifier, and its two inputs have an H level or L level voltage read to a bit line and a reference voltage between them. Are input to detect the difference between the reference voltage and the read level of the bit line. However, in such a latch sense amplifier, there is an imbalance in the threshold value and the current driving capability of the four transistors forming the latch sense amplifier, and the potential difference between the two inputs is at least 100 m due to the offset voltage associated therewith.
About V is required.

【０００６】一方、現在の１トランジスタ型のメモリセ
ルによって１．０Ｖの電源電圧下で３値データを記憶す
る場合、例えばＨレベルが１．０Ｖ、Ｍ（中間）レベル
が０．５Ｖ、Ｌレベルが０Ｖとすると、ビット線とセル
の容量比からビット線に読みだされる電圧は＋１００ｍ
Ｖ〜−１００ｍＶを３つの領域に分割した領域内に入る
ことになる。従って、１つの区分はせいぜい７０ｍＶ程
度となり、上記した従来のセンスアンプでは入力オフセ
ット電圧以下の電位差となり動作不良を起こすことがあ
る。On the other hand, when ternary data is stored under the power supply voltage of 1.0 V by the current one-transistor type memory cell, for example, H level is 1.0 V, M (intermediate) level is 0.5 V, L level. Is 0V, the voltage read to the bit line from the capacity ratio of the bit line and the cell is + 100m.
V to -100 mV is divided into three areas and falls within the area. Therefore, one division is at most about 70 mV, and in the above-described conventional sense amplifier, the potential difference is less than the input offset voltage, which may cause malfunction.

【０００７】従って、３値メモリ実現の為には、上記し
た微小電圧差を有効に検出することができるセンスアン
プを提供する必要がある。Therefore, in order to realize a three-valued memory, it is necessary to provide a sense amplifier capable of effectively detecting the above-mentioned minute voltage difference.

【０００８】また、３値メモリ回路を従来から一般的に
使用されている２値データのシステム内で使用しようと
する場合には、外部の２値データとメモリ内部の３値デ
ータとを変換する必要がある。ところが、かかる２値と
３値との間の変換回路は従来からあまり提案されておら
ず、３値メモリを実現する上で必要な要件である。When the ternary memory circuit is to be used in a binary data system which has been generally used conventionally, external binary data and ternary data in the memory are converted. There is a need. However, such a conversion circuit between binary and ternary has not been proposed so far, which is a necessary requirement for realizing a ternary memory.

【０００９】そこで、本発明の目的は、３値メモリを実
現するために必要な高感度のセンスアンプ回路を提供す
ることにある。Therefore, an object of the present invention is to provide a high-sensitivity sense amplifier circuit necessary for realizing a three-valued memory.

【００１０】また、本発明の他の目的は、３値メモリを
実現するために必要な２値と３値の間の変換回路を提供
することにある。Another object of the present invention is to provide a conversion circuit between binary and ternary values necessary for realizing a ternary memory.

【００１１】[0011]

【課題を解決するための手段】上記の目的は、本発明に
よれば、メモリセルに接続されたビット線の電位を増幅
する増幅部と、 該ビット線がリセット電位にされた時
に該増幅部で増幅された電位を第一のサンプリングパル
スにより第一のキャパシタに蓄積する第一のサンプリン
グ保持部と、該メモリセルによりビット線が読出し電位
にされた時に該増幅部で増幅された電位を第二のサンプ
リングパルスにより第二のキャパシタに蓄積する第二の
サンプリング保持部と、該第一及び第二のキャパシタに
保持されている電位差を検出してラッチするラッチ回路
とを有することを特徴とするセンスアンプ回路を提供す
ることにより達成される。According to the present invention, the above object is to provide an amplification section for amplifying the potential of a bit line connected to a memory cell, and an amplification section when the bit line is set to a reset potential. The first sampling holding unit that stores the potential amplified by the first sampling pulse in the first capacitor and the potential amplified by the amplification unit when the bit line is set to the reading potential by the memory cell. A second sampling holding unit that stores the second sampling pulse in the second capacitor, and a latch circuit that detects and latches the potential difference held in the first and second capacitors. This is accomplished by providing a sense amplifier circuit.

【００１２】かかる構成のセンスアンプ回路であれば、
ビット線の電位が増幅部で一旦増幅され、その増幅後の
電位差がラッチ回路で検出されるので、微小電位差であ
っても安定して検出することができる。With the sense amplifier circuit having such a configuration,
Since the potential of the bit line is once amplified by the amplifier and the potential difference after the amplification is detected by the latch circuit, even a minute potential difference can be stably detected.

【００１３】更に、上記の目的は、本発明によれば、
Ｈ，Ｍ，Ｌレベルの３値の電位を記憶するメモリセル
と、該メモリセルに接続されるビット線と、前記Ｈレベ
ルとＭレベルのメモリセルが読みだされた時のビット線
の電位の中間の第１のリセット電位にビット線をリセッ
トする第一のリセット回路と、該ビット線を前記Ｍレベ
ル近傍の第２のリセット電位にリセットする第二のリセ
ット回路と、前記ＬレベルとＭレベルのメモリセルが読
みだされた時のビット線の電位の中間の第３のリセット
電位に該ビット線をリセットする第三のリセット回路
と、前記Ｈレベルのメモリセルが読みだされた時を検出
する第一のセンスアンプ回路と、前記Ｌレベルのメモリ
セルが読みだされた時を検出する第二のセンスアンプ回
路と、該第一、第二のセンスアンプ回路の出力に従って
再書込み電位を前記ビット線にフィードバックする再書
き込み回路とを有し、前記第一のセンスアンプ回路は、
ビット線の電位を増幅する増幅部と、該ビット線が第１
のリセット電位にされた時に該増幅部で増幅された電位
を第一のサンプリングパルスにより第一のキャパシタに
蓄積する第一のサンプリング保持部と、該メモリセルに
よりビット線が読出し電位にされた時に該増幅部で増幅
された電位を第二のサンプリングパルスにより第二のキ
ャパシタに蓄積する第二のサンプリング保持部と、該第
一及び第二のキャパシタに保持されている電位差を検出
してラッチするラッチ回路とを有し前記第二のセンスア
ンプ回路は、ビット線の電位を増幅する増幅部と、該ビ
ット線が第３のリセット電位にされた時に該増幅部で増
幅された電位を第一のサンプリングパルスにより第一の
キャパシタに蓄積する第一のサンプリング保持部と、該
メモリセルによりビット線が読出し電位にされた時に該
増幅部で増幅された電位を第二のサンプリングパルスに
より第二のキャパシタに蓄積する第二のサンプリング保
持部と、該第一及び第二のキャパシタに保持されている
電位差を検出してラッチするラッチ回路とを有すること
を特徴とする３値メモリ回路を提供することにより達成
される。Further, according to the present invention, the above object is
A memory cell that stores a three-valued potential of H, M, and L levels, a bit line connected to the memory cell, and a potential of the bit line when the H level and M level memory cells are read out. A first reset circuit for resetting the bit line to an intermediate first reset potential, a second reset circuit for resetting the bit line to a second reset potential near the M level, and the L level and the M level And a third reset circuit for resetting the bit line to a third reset potential in the middle of the potential of the bit line when the memory cell is read, and when the H level memory cell is read. A first sense amplifier circuit, a second sense amplifier circuit that detects when the L level memory cell is read, and a rewrite potential according to outputs of the first and second sense amplifier circuits. B And a rewriting circuit for feeding back the preparative line, said first sense amplifier circuit,
An amplification unit that amplifies the potential of the bit line and the bit line is the first
When the reset line is set to the reset potential, the first sampling holding unit stores the potential amplified by the amplifying unit in the first capacitor by the first sampling pulse, and when the bit line is set to the read potential by the memory cell. A second sampling holding unit that stores the potential amplified by the amplifying unit in a second capacitor by a second sampling pulse, and a potential difference held in the first and second capacitors is detected and latched. The second sense amplifier circuit has a latch circuit, and an amplification unit for amplifying the potential of the bit line, and a potential amplified by the amplification unit when the bit line is set to the third reset potential. And a first sampling holding unit that accumulates in the first capacitor by the sampling pulse of, and an amplification unit that amplifies when the bit line is set to the read potential by the memory cell. A second sampling holding unit that stores a potential in a second capacitor by a second sampling pulse; and a latch circuit that detects and latches a potential difference held in the first and second capacitors. This is accomplished by providing a featured ternary memory circuit.

【００１４】上記の様に、二つのセンスアンプ回路を設
けることで、３値情報を記憶するメモリセルの場合で
も、安定して検出することができる。As described above, by providing the two sense amplifier circuits, it is possible to stably detect even the memory cell storing the three-valued information.

【００１５】上記の様な３値情報を記憶するメモリ回路
の場合に、センスアンプ回路から出力回路まで又は入力
回路から書き込み増幅回路までの３値信号を信号成形す
る必要がある。In the case of the memory circuit for storing the ternary information as described above, it is necessary to shape the ternary signal from the sense amplifier circuit to the output circuit or from the input circuit to the write amplifier circuit.

【００１６】その成形回路として、本発明では、所定電
位の電源に接続され、Ｈ，Ｍ，Ｌレベルを有する３値入
力をゲートに入力する第一のＰチャネルトランジスタ
と、接地電源に接続され、前記３値入力をゲートに入力
する第一のＮチャネルトランジスタと、前記第一のＰチ
ャネルトランジスタと第一のＮチャネルトランジスタの
間に設けられ、リセット時に非導通となりリセット時以
外で導通となる第二のＰ，Ｎチャネルトランジスタと、
該第二のＰ，Ｎチャネルトランジスタの接続点に接続さ
れ、リセット時に前記Ｍレベルの電位にリセットされる
出力端子とを有することを特徴とする３値インバータ回
路が提供される。As the shaping circuit, in the present invention, it is connected to a power source of a predetermined potential, and is connected to a first P-channel transistor for inputting a ternary input having H, M and L levels to its gate, and a ground power source, A first N-channel transistor that inputs the three-valued input to its gate, and a first N-channel transistor that is provided between the first P-channel transistor and the first N-channel transistor and is non-conductive at reset and conductive at other times than reset. Two P and N channel transistors,
A three-valued inverter circuit is provided, which has an output terminal connected to a connection point of the second P and N channel transistors and reset to the M level potential at reset.

【００１７】また、本発明によれば、上記の３値インバ
ータ回路において、リセット時の出力端子の電位をＨレ
ベルにするかＬレベルにするかで、３値信号のＨレベル
又はＬレベル信号を検出することができる。Further, according to the present invention, in the above-mentioned three-valued inverter circuit, the H-level or L-level signal of the three-valued signal is selected depending on whether the potential of the output terminal at reset is H level or L level. Can be detected.

【００１８】上記した目的は、本発明によれば、２進数
の３ビット信号を３進数の２ビット信号に変換するデコ
ーダ回路において、該２進数の３ビット信号のうち第
一、第二のビット信号が所定の組み合わせの時を検出す
る例外検出部と、該例外が検出されない時に、該第一、
第二のビット信号を入力して反転させ、該例外が検出さ
れる時に２進数の３ビット信号のうち第三のビット信号
を入力して反転させる第一及び第二のマルチプレクサ回
路と、該例外が検出されない時に、該第一及び第二のマ
ルチプレクサ回路からの出力信号を入力し、該第一、第
二のビット信号の組み合わせに従って、Ｌ，Ｍ，Ｈレベ
ルを３進数の第一のビット信号として出力し、該例外が
検出される時に、前記２進数の第三のビット信号を３進
数の第一のビット信号として出力する第一のインバータ
回路と、該例外が検出されない時に、前記２進数の第三
のビット信号に従って、ＬレベルとＭレベルを３進数の
第二のビット信号として出力し、前記例外が検出される
時に、Ｈレベルを３進数の第二のビット信号として出力
する第二のインバータ回路とを有することを特徴とする
デコーダ回路を提供することにより達成される。According to the present invention, the above-mentioned object is, in a decoder circuit for converting a binary 3-bit signal into a binary 2-bit signal, first and second bits of the binary 3-bit signal. An exception detection unit that detects when the signals are in a predetermined combination, and the first when the exception is not detected,
First and second multiplexer circuits for inputting and inverting a second bit signal and for inputting and inverting a third bit signal of a binary 3-bit signal when the exception is detected; Is detected, the output signals from the first and second multiplexer circuits are input, and the L, M, and H levels are set to ternary first bit signals according to the combination of the first and second bit signals. And a first inverter circuit that outputs the third bit signal of the binary number as a first bit signal of the ternary number when the exception is detected, and the binary number when the exception is not detected. According to the third bit signal of, the L level and the M level are output as a ternary second bit signal, and the H level is output as a ternary second bit signal when the exception is detected. Inba It is achieved by providing a decoder circuit characterized by having a capacitor circuit.

【００１９】また、同じ目的は、本発明によれば、３進
数の２ビット信号を２進数の３ビット信号に変換するエ
ンコーダ回路において、３進数の第一のビット信号のＨ
レベルを検出する回路とＬレベルを検出する回路と、３
進数の第二のビット信号のＨレベルを検出する回路とＬ
レベルを検出する回路と、上記Ｈレベル又はＬレベル検
出回路のいずれかの第一の出力が所定の信号の時に例外
時と判定され、該判定信号により制御される第一、第
二、第三のマルチプレクサ回路とを有し、該第一のマル
チプレクサ回路は、該例外が検出されない時に前記第一
の出力に対応する逆相レベルの検出回路の第二の出力を
反転し、該例外が検出される時に他方のビット信号のＨ
レベル又はＬレベル検出回路の一方の出力を反転し、該
第二のマルチプレクサ回路は、該例外が検出されない時
に前記他方のビット信号のＨレベル又はＬレベル検出回
路の一方の出力を反転し、該例外が検出される時にＨ又
はＬレベルの何れかの一方のレベルを出力し、該第三の
マルチプレクサ回路は、該例外が検出されない時に前記
他方のビット信号のＨレベル又はＬレベル検出回路の他
方の出力を反転し、該例外が検出される時にＨ又はＬレ
ベルの何れかの他方のレベルを出力することを特徴とす
るエンコーダ回路。Further, according to the present invention, the same object is, in an encoder circuit for converting a binary 2-bit signal into a binary 3-bit signal, an H of the binary first bit signal.
A circuit for detecting the level, a circuit for detecting the L level, and 3
A circuit for detecting the H level of the second bit signal of the base number and L
A circuit for detecting the level and the first output of either the H level or the L level detection circuit is a predetermined signal, which is determined to be an exceptional time, and is controlled by the determination signal. The first multiplexer circuit inverts the second output of the negative-phase level detection circuit corresponding to the first output when the exception is not detected, and the first multiplexer circuit detects the exception. H of the other bit signal when
The second multiplexer circuit inverts one output of the level or L level detection circuit, and inverts one output of the H level or L level detection circuit of the other bit signal when the exception is not detected, When an exception is detected, either the H level or the L level is output, and the third multiplexer circuit outputs the H level or the L level detection circuit of the other bit signal when the exception is not detected. Of the encoder circuit, and outputs the other level of either the H level or the L level when the exception is detected.

【００２０】[0020]

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がかかる実施の形態に限定されるものではない。Embodiments of the present invention will be described below with reference to the drawings. However, the technical scope of the present invention is not limited to such an embodiment.

【００２１】［センスアンプの動作原理］図１は、本発
明にかかるセンスアンプの動作原理を説明する為の回路
図であり、図２はその動作原理を説明する為のタイミン
グチャート図である。本明細書では、Ｐチャネル型ＭＯ
ＳトランジスタについてはＰを引用符号として使用し、
Ｎチャネル型ＭＯＳトランジスタについてはＱを引用符
号として使用する。[Operation Principle of Sense Amplifier] FIG. 1 is a circuit diagram for explaining the operation principle of the sense amplifier according to the present invention, and FIG. 2 is a timing chart for explaining the operation principle. In this specification, P-channel MO
For the S-transistor, use P as the quote,
Q is used as a reference sign for N-channel MOS transistors.

【００２２】図１の回路内のＮチャネル型ＭＯＳトラン
ジスタは閾値電圧が０．６Ｖで、Ｐチャネル型ＭＯＳト
ランジスタは閾値電圧が−０．６Ｖであるとする。図１
の回路は、メモリセルＭＣ、リセット回路ＲＳＴ及びセ
ンスアンプＳＡから構成される。メモリセルＭＣは、ビ
ット線ＢＬとワード線ＷＯＲＤとの交差部に設けられた
トランジスタＱ３とキャパシタＣｃから構成されてい
る。キャパシタＣｃの対向電極は電源の中間電位である
０．５Ｖが印加されている。また、リセット回路ＲＳＴ
は、ビット線ＢＬの電位を０．５Ｖの基準電位ＶＲＥＦ
にリセットする回路である。It is assumed that the N-channel MOS transistor in the circuit of FIG. 1 has a threshold voltage of 0.6V and the P-channel MOS transistor has a threshold voltage of -0.6V. FIG.
The circuit is composed of a memory cell MC, a reset circuit RST and a sense amplifier SA. The memory cell MC is composed of a transistor Q3 and a capacitor Cc provided at the intersection of the bit line BL and the word line WORD. 0.5 V, which is the intermediate potential of the power supply, is applied to the counter electrode of the capacitor Cc. In addition, the reset circuit RST
Is the reference potential VREF of 0.5V for the potential of the bit line BL.
It is a circuit that resets to.

【００２３】図１のセンスアンプＳＡには、ビット線Ｂ
Ｌの電位を増幅するＰ型トランジスタＰ１と定電流源の
Ｎ型トランジスタＱ１からなる増幅回路が設けられ、電
源電圧を昇圧した１．５Ｖ電位に接続されている。更
に、基準電圧ＶＲＥＦを増幅した時のノードｎａｍｐを
サンプリング保持する回路Ｐ２，Ｃ１と、読み出した時
のビット線電位を増幅した時のノードｎａｍｐをサンプ
リング保持する回路Ｐ３，Ｃ２と、それぞれの保持電位
であるノードｎ１，ｎ２の電位差を検出するラッチ回路
Ｑ４，Ｑ５，Ｑ６を有する。The sense amplifier SA shown in FIG.
An amplifier circuit including a P-type transistor P1 that amplifies the L potential and an N-type transistor Q1 that is a constant current source is provided, and is connected to the 1.5V potential obtained by boosting the power supply voltage. Further, the circuits P2 and C1 for sampling and holding the node namp when the reference voltage VREF is amplified, the circuits P3 and C2 for sampling and holding the node namp when the bit line potential at the time of reading are amplified, and the respective holding potentials Latch circuits Q4, Q5 and Q6 for detecting the potential difference between the nodes n1 and n2.

【００２４】次に、図２に示したタイミングチャート図
に従って図１の動作の説明を行なう。ここでは、動作原
理の説明であるため、メモリセルＭＣのノードｎｃｅに
は、Ｈレベルの１ＶとＬレベルの０Ｖとが蓄積されてい
るとする。先ず、期間ｔ１においてリセットパルスφＲ
ＳＴが１．５Ｖに立ち上がりビット線ＢＬを基準電位Ｖ
ＲＥＦレベルにリセットする。そのビット線電位は増幅
トランジスタＰ１により増幅され、ノードｎａｍｐに基
準電位ＶＲＥＦに対応した電位が生成され、サンプルパ
ルスφ１のＬレベルによりトランジスタＰ２を介してそ
の電位がキャパシタＣ１にサンプルされる。Next, the operation of FIG. 1 will be described with reference to the timing chart of FIG. Here, since the operation principle is described, it is assumed that H level 1V and L level 0V are accumulated in the node nce of the memory cell MC. First, in the period t1, the reset pulse φR
ST rises to 1.5V and the bit line BL is set to the reference potential V
Reset to REF level. The bit line potential is amplified by the amplification transistor P1, a potential corresponding to the reference potential VREF is generated at the node namp, and the potential is sampled in the capacitor C1 via the transistor P2 by the L level of the sample pulse φ1.

【００２５】上記のリセット期間の後、ワード線ＷＯＲ
Ｄが１．５Ｖに立ち上げられ、メモリセルに蓄積されて
いたＨレベルに対応する電荷がビット線ＢＬに流れだ
す。ビット線の容量負荷をＣBLとすると、ビット線ＢＬ
の電位は、 ＶＲＥＦ＋Ｃｃ／（ＣBL＋Ｃｃ）×０．５Ｖ （通常、Ｃｃ／（ＣBL＋Ｃｃ）は０．１程度） に上昇する。その上昇分の約０．０５Ｖが、増幅トラン
ジスタＰ１により増幅され、ノードｎａｍｐの電位はよ
り低くなる。そして、期間ｔ２において、サンプルパル
スφ２のＬレベルによりトランジスタＰ３を介してその
電位がキャパシタＣ２にサンプルされる。After the above reset period, the word line WOR
D is raised to 1.5V, and the charges corresponding to the H level accumulated in the memory cell start to flow to the bit line BL. If the capacitive load on the bit line is CBL, the bit line BL
Potential rises to VREF + Cc / (CBL + Cc) × 0.5 V (normally Cc / (CBL + Cc) is about 0.1). About 0.05 V of the increase is amplified by the amplification transistor P1, and the potential of the node namp becomes lower. Then, in the period t2, the potential is sampled in the capacitor C2 via the transistor P3 by the L level of the sampling pulse φ2.

【００２６】その後、期間ｔ３において、ラッチパルス
φLATCH によってラッチ回路が活性化され、サンプリン
グされていたノードｎ１とｎ２の電位差が検出される。After that, in the period t3, the latch circuit is activated by the latch pulse φLATCH, and the potential difference between the sampled nodes n1 and n2 is detected.

【００２７】期間ｔ４，ｔ５，ｔ６においては、メモリ
セルのＬレベルを検出するために、リセット電位のサン
プリング、読み出し電位のサンプリング及びラッチ増幅
がそれぞれ行なわれる。In periods t4, t5, and t6, reset potential sampling, read potential sampling, and latch amplification are performed in order to detect the L level of the memory cell.

【００２８】上記の通り、ビット線ＢＬに発生する±Ｃ
ｃ／（ＣBL＋Ｃｃ）×０．５Ｖ（約０．０５Ｖ）の電位
変動は、増幅トランジスタＰ１により増幅され、その増
幅後の電位のノードｎ１とｎ２がラッチ回路で確実に差
動増幅される。具体的には、ビット線ＢＬに生じる±
０．０５Ｖ程度の電圧は、増幅トランジスタＰ１によっ
て±０．２Ｖ程度まで増幅される。As described above, ± C generated on the bit line BL
The potential fluctuation of c / (CBL + Cc) × 0.5 V (about 0.05 V) is amplified by the amplification transistor P1, and the amplified potential nodes n1 and n2 are reliably differentially amplified by the latch circuit. Specifically, ± generated in the bit line BL
The voltage of about 0.05 V is amplified to about ± 0.2 V by the amplification transistor P1.

【００２９】上記説明した通り、図１のセンスアンプ回
路では、リセット時のビット線の電位と読み出し時の電
位とを時分割でサンプリングしている。しかしながら、
サンプルパルスφ１，２のパルス幅を狭くすることによ
り、メモリの読み出し動作に特に影響を与えることは少
ない。即ち、サンプルパルスφ１，２が短いパルスであ
っても、ノードｎａｐｍに生成される増幅された電位に
応じてトランジスタＰ２，Ｐ３のゲート・ソース間電圧
が異なるので、それに伴いノードｎａｍｐが高い場合に
は多くの電流、低い場合には少ない電流がそれぞれ流れ
るので、結果的にキャパシタＣ１，Ｃ２に充電される電
位の差はノードｎａｍｐの電位差の４〜５倍に増幅され
た値になる。As described above, in the sense amplifier circuit of FIG. 1, the potential of the bit line at the time of reset and the potential at the time of read are sampled in a time division manner. However,
By narrowing the pulse widths of the sample pulses φ1 and φ2, the read operation of the memory is rarely affected. That is, even if the sample pulses φ1 and φ2 are short pulses, the gate-source voltages of the transistors P2 and P3 are different according to the amplified potential generated at the node napm, and accordingly, when the node namp is high. Since a large amount of current flows and a small amount of current flows when the amount is low, the difference between the potentials charged in the capacitors C1 and C2 is a value amplified to 4 to 5 times the potential difference between the nodes namp.

【００３０】［３値ＤＲＡＭへの適用例］図３は、上記
のセンスアンプ回路を３値ＤＲＡＭに適用した時の回路
図である。また、図４はその動作を説明するタイミング
チャート図である。この例でも、電源電圧は１Ｖ、ＮＭ
ＯＳトランジスタの閾値は０．６Ｖ、ＰＭＯＳトランジ
スタの閾値は−０．６Ｖとする。[Example of Application to Ternary DRAM] FIG. 3 is a circuit diagram when the above sense amplifier circuit is applied to a three-valued DRAM. FIG. 4 is a timing chart diagram for explaining the operation. Also in this example, the power supply voltage is 1V, NM
The threshold of the OS transistor is 0.6V and the threshold of the PMOS transistor is -0.6V.

【００３１】図示される通り、リセット回路ＲＳＴには
３種類のリセット電位（０．５２Ｖ，０．５Ｖ，０．４
８Ｖ）が準備されている。そして、メモリセルとして図
中にはＨレベル（１Ｖ）を記憶するメモリセルＭＣＨ，
Ｍレベル（０．５Ｖ）を記憶するメモリセルＭＣＭ，Ｌ
レベル（０Ｖ）を記憶するメモリセルＭＣＬの３個が示
されている。ビット線ＢＬに接続されるセンスアンプ回
路ＳＡには、図１で説明したセンスアンプ回路が２組Ｓ
Ａ１，ＳＡ２設けられている。それらのセンスアンプＳ
Ａ１，ＳＡ２からの出力が再書き込み回路ＲＷを介し
て、ビット線ＢＬに戻されている。As shown in the figure, the reset circuit RST has three types of reset potentials (0.52V, 0.5V, 0.4).
8V) is prepared. Then, as a memory cell, a memory cell MCH that stores an H level (1V) in the drawing,
Memory cells MCM, L for storing M level (0.5 V)
Three memory cells MCL that store the level (0 V) are shown. The sense amplifier circuit SA connected to the bit line BL includes two sets S of the sense amplifier circuits described in FIG.
A1 and SA2 are provided. Those sense amplifiers S
The outputs from A1 and SA2 are returned to the bit line BL via the rewriting circuit RW.

【００３２】センスアンプＳＡ１は、ビット線ＢＬが高
いリセットレベルＶＲＨにリセットされている時のノー
ドｎａｍｐ１の電位をキャパシタＣ１１にサンプリング
し、メモリセルから読みだされた時のノードｎａｍｐ１
の電位をキャパシタＣ２１にサンプリングする。つま
り、ビット線の電位が、Ｈレベルの値に対応するか否か
の判定を行なう。従って、Ｈレベルが読みだされる時
は、ビット線電位はより高く変化し、ノードｎａｍｐ１
はより低く増幅されるので、ｎ１１＞ｎ２１の電位関係
となり、ノードｎ２１はＬレベルとして読みだされる。
Ｈレベル以外の場合には、ｎ１１＜ｎ２１となる。The sense amplifier SA1 samples the potential of the node namp1 when the bit line BL is reset to the high reset level VRH into the capacitor C11, and the node namp1 when read from the memory cell.
Is sampled to the capacitor C21. That is, it is determined whether or not the potential of the bit line corresponds to the H level value. Therefore, when the H level is read, the bit line potential changes higher, and the node namp1
Is amplified to a lower level, the potential relationship is n11> n21, and the node n21 is read as L level.
In cases other than the H level, n11 <n21.

【００３３】センスアンプＳＡ２は、ビット線ＢＬに低
いリセットレベルＶＲＬにリセットされている時のノー
ドｎａｍｐ２の電位をキャパシタＣ１２にサンプリング
し、メモリセルから読みだされた時のノードｎａｍｐ２
の電位をキャパシタＣ２２にサンプリングする。つま
り、ビット線の電位が、Ｌレベルの値に対応するか否か
の判定を行なう。従って、Ｌレベルが読みだされる時
は、ビット線電位はより低く変化し、ノードｎａｍｐ２
はより高い電位になるので、ｎ１２＜ｎ２２の電位関係
となり、ノードｎ２２はＨレベルとして読みだされる。
Ｌレベル以外の場合には、ｎ１２＞ｎ２２となる。The sense amplifier SA2 samples into the capacitor C12 the potential of the node namp2 when the bit line BL is reset to the low reset level VRL, and the node namp2 when read from the memory cell.
Is sampled to the capacitor C22. That is, it is determined whether or not the potential of the bit line corresponds to the L level value. Therefore, when the L level is read, the bit line potential changes to a lower level, and the node namp2
Has a higher potential, the potential relation of n12 <n22 is established, and the node n22 is read as H level.
In cases other than the L level, n12> n22.

【００３４】従って、１対のセンスアンプＳＡ１，ＳＡ
２の出力ｎ２１，ｎ２２の出力は、 Ｈレベル読み出し時：ｎ２１＝Ｌ，ｎ２２＝Ｌ Ｍレベル読み出し時：ｎ２１＝Ｈ，ｎ２２＝Ｌ Ｌレベル読み出し時：ｎ２１＝Ｈ，ｎ２２＝Ｈ となる。Therefore, a pair of sense amplifiers SA1 and SA
The outputs n21 and n22 of the second output are as follows: H level read: n21 = L, n22 = LM M level read: n21 = H, n22 = L L level read: n21 = H, n22 = H.

【００３５】再書き込み回路は、一対の逆相信号φＷ，
／φＷにより活性化され、１組のセンスアンプＳＡ１，
ＳＡ２で検出された出力によって再書き込み電位（１
Ｖ，０．５Ｖ，０Ｖ）をビット線にフィードバックす
る。The rewriting circuit includes a pair of negative phase signals φW,
/ ΦW activates a pair of sense amplifiers SA1,
The rewrite potential (1
(V, 0.5V, 0V) is fed back to the bit line.

【００３６】読み出し時のビット線電位が、リセット電
位ＶＲＨより高い場合は、ｎ２１＝０Ｖ，ｎ２２＝０Ｖ
となり、トランジスタＰ２４がオン、Ｑ２８がオフとな
り、再書き込み電位は１Ｖとなる。When the bit line potential at the time of reading is higher than the reset potential VRH, n21 = 0V, n22 = 0V
Then, the transistor P24 turns on, Q28 turns off, and the rewrite potential becomes 1V.

【００３７】読み出し時のビット線電位が、リセット電
位ＶＲＬより低い場合は、ｎ２１＝Ｈ，ｎ２２＝Ｈとな
り、トランジスタＰ２４がオフ、Ｑ２８がオンとなり、
再書き込み電位は０Ｖとなる。When the bit line potential during reading is lower than the reset potential VRL, n21 = H, n22 = H, the transistor P24 is turned off, and Q28 is turned on.
The rewriting potential becomes 0V.

【００３８】読み出し時のビット線電位が、中間値の場
合は、ｎ２１＝Ｈ，ｎ２２＝０Ｖとなるので、トランジ
スタＰ２４，Ｑ２８が共にオフとなり、ビット線電位が
そのまま再書き込みされる。このビット線電位は、読み
出し直前に０．５Ｖにリセットされ、セルへのアクセス
により±０．０２Ｖ以下の変動をする。しかし、その変
動分は、次のアクセス時にＣｃ／（ＣBL＋Ｃｃ）倍（約
０．１倍）され、ビット線には０．５Ｖ±０．００２Ｖ
が読みだされるので、Ｍレベルの読み出しに支障はな
い。When the bit line potential at the time of reading is an intermediate value, n21 = H and n22 = 0V, so that both transistors P24 and Q28 are turned off and the bit line potential is rewritten as it is. The bit line potential is reset to 0.5 V immediately before reading, and fluctuates by ± 0.02 V or less by accessing the cell. However, the variation is multiplied by Cc / (CBL + Cc) (about 0.1 times) at the next access, and 0.5V ± 0.002V is applied to the bit line.
Is read out, there is no problem in reading the M level.

【００３９】尚、ノードｎ２１がＨレベルの時にトラン
ジスタＰ２４がオフする為には０．４Ｖ（１Ｖ−Ｖｔｈ
（０．６））以上であることが必要で、ノードｎ２２が
Ｈレベルの時にトランジスタＱ２８がオンする為には
０．６Ｖ（Ｖｔｈ）以上であることが必要である。セン
スアンプＳＡ１，２内のラッチ回路にはプルアップ回路
がないので、サンプル電圧のｎａｍｐ１とｎａｍｐ２の
電位が０．６Ｖ以上になる様に、増幅回路のトランジス
タＰ１１，Ｑ１１とＰ１２，Ｑ１２のディメンジョン比
は若干異なっている。即ち、トランジスタＰ１１，Ｑ１
１は、ビット線ＢＬがＨレベルリセット電位ＶＲＨの時
にノードｎａｍｐ１＞０．６Ｖとなるように設定されて
いる。また、トランジスタＰ１２，Ｑ１２は、ビット線
ＢＬがＬレベルリセット電位ＶＲＬの時にノードｎａｍ
ｐ２＞０．６Ｖとなるように設定されている。従って、
例えばビット線ＢＬが０．５Ｖの時は、ｎａｍｐ１＞ｎ
ａｍｐ２となる。In order to turn off the transistor P24 when the node n21 is at H level, 0.4V (1V-Vth) is required.
(0.6)) or higher, and in order for the transistor Q28 to turn on when the node n22 is at H level, it must be 0.6 V (Vth) or higher. Since the latch circuits in the sense amplifiers SA1 and SA2 do not have pull-up circuits, the dimension ratios of the transistors P11, Q11 and P12, Q12 of the amplifier circuit are set so that the potentials of the sample voltages namp1 and namp2 become 0.6 V or more. Is slightly different. That is, the transistors P11 and Q1
1 is set so that the node namp1> 0.6V when the bit line BL is at the H level reset potential VRH. The transistors P12 and Q12 are connected to the node nam when the bit line BL is at the L level reset potential VRL.
It is set so that p2> 0.6V. Therefore,
For example, when the bit line BL is 0.5V, namp1> n
It becomes amp2.

【００４０】図３の動作を図４のタイミングチャート図
に従って説明する。図４は、Ｈレベル読み出しと再書き
込み、Ｍレベル読み出しと再書き込み、Ｌレベル読み出
しと再書き込みを順に動作している。The operation of FIG. 3 will be described with reference to the timing chart of FIG. In FIG. 4, H level reading and rewriting, M level reading and rewriting, and L level reading and rewriting are performed in order.

【００４１】［Ｈレベル読み出しと再書き込み］先ず、
リセット期間では、リセット信号φＲＳＴ１が立ち上が
り、ビット線ＢＬをＶＲＬ（０．４８Ｖ）にリセット
し、その時のセンスアンプＳＡ２内のノードｎａｍｐ２
がサンプルパルスφ１の立ち下がりによりキャパシタＣ
１２にサンプルされる。次にリセット信号φＲＳＴ２が
立ち上がり、ビット線ＢＬをＶＲＨ（０．５２Ｖ）にリ
セットし、その時のセンスアンプＳＡ１内のノードｎａ
ｍｐ１がサンプルパルスφ２の立ち下がりによりキャパ
シタＣ１１にサンプルされる。そして最後に、リセット
信号φＲＳＴ３が立ち上がり、ビット線ＢＬはＶＲＭ
（０．５Ｖ）にリセットされる。[Reading and Rewriting H Level] First,
In the reset period, the reset signal φRST1 rises, resets the bit line BL to VRL (0.48V), and the node namp2 in the sense amplifier SA2 at that time is reset.
Is the capacitor C due to the fall of the sample pulse φ1.
Sampled at 12. Next, the reset signal φRST2 rises, resets the bit line BL to VRH (0.52V), and the node na in the sense amplifier SA1 at that time is reset.
mp1 is sampled by the capacitor C11 at the falling edge of the sample pulse φ2. Finally, the reset signal φRST3 rises, and the bit line BL is set to VRM.
It is reset to (0.5V).

【００４２】そこで、ワード線ＷＬＨが２．０Ｖまで立
ち上がり、メモリセルＭＣＨの選択トランジスタＱ３１
が導通し、ビット線ＢＬにはＣｃ／（ＣBL＋Ｃｃ）×
０．５Ｖ（約０．０５Ｖ）の電位増加が発生する。それ
に従って増幅トランジスタＰ１１，Ｐ１２によって低下
したノードｎａｍｐ１，２の電位がサンプルパルスφ３
でキャパシタＣ２１，Ｃ２２にサンプリングされる。従
って、センスアンプＳＡ１では十分な電位差ΔＶをもっ
てｎ１１＞ｎ２１となり、ラッチパルスφLATCHの立ち
下がりにより、ノードｎ２１は０Ｖまで引き下げられ
る。その時、センスアンプＳＡ２側のノードｎ２２も０
Ｖまで引き下げられる。従って、ノードｎ２１とｎ２２
はいずれもＬレベルとなる。Then, the word line WLH rises to 2.0V, and the selection transistor Q31 of the memory cell MCH.
Is conducted, and Cc / (CBL + Cc) × is applied to the bit line BL.
A potential increase of 0.5 V (about 0.05 V) occurs. Accordingly, the potentials of the nodes namp1 and n2 lowered by the amplification transistors P11 and P12 are sample pulse φ3.
Is sampled by the capacitors C21 and C22. Therefore, in the sense amplifier SA1, n11> n21 with a sufficient potential difference ΔV, and the node n21 is pulled down to 0V by the fall of the latch pulse φLATCH. At that time, the node n22 on the sense amplifier SA2 side is also 0.
It is lowered to V. Therefore, nodes n21 and n22
Are both at the L level.

【００４３】そして、再書き込み回路ＲＷがパルス／φ
Ｗ，φＷで活性化されると、トランジスタＰ２４とＰ２
５がオンし、１Ｖの電源電位がビット線ＢＬに戻され、
メモリセルＭＣＨのキャパシタＣａに再書き込みされ
る。Then, the rewriting circuit RW is pulsed / φ.
When activated by W and φW, the transistors P24 and P2
5 is turned on, the power supply potential of 1 V is returned to the bit line BL,
The capacitor Ca of the memory cell MCH is rewritten.

【００４４】［Ｍレベル読み出しと再書き込み］リセッ
ト期間は、上記と同様である。そして、ワード線ＷＬＭ
が２．０Ｖまで立ち上がると、メモリセルＭＣＭ内には
０．５Ｖが記憶されているので、ビット線ＢＬの電位は
変化なくリセット電位ＶＲＭ（０．５Ｖ）を維持する。
その時のノードｎａｍｐ１，２の電位がキャパシタＣ２
１，Ｃ２２にそれぞれサンプリングされる。従って、ｎ
１１＜ｎ２１，ｎ１２＞ｎ２２の状態が、ラッチパルス
φLATCH の立ち下がりによりラッチされる。従って、ノ
ードｎ２１はＨレベル、ｎ２２はＬレベルとなる。[Reading and rewriting M level] The reset period is the same as above. And the word line WLM
Rises to 2.0 V, since 0.5 V is stored in the memory cell MCM, the potential of the bit line BL maintains the reset potential VRM (0.5 V) without change.
The potentials of the nodes namp1 and namp2 at that time are the capacitor C2.
1 and C22 are sampled respectively. Therefore, n
The state of 11 <n21, n12> n22 is latched by the fall of the latch pulse φLATCH. Therefore, the node n21 becomes H level and n22 becomes L level.

【００４５】その後、再書き込み回路ＲＷがパルス／φ
Ｗ，φＷで活性化されても、トランジスタＰ２４，Ｑ２
８はオフのままで、ビット線ＢＬの電位はリセット電位
の０．５Ｖのままに維持され、メモリセルＭＣＭに再書
き込みされる。After that, the rewriting circuit RW is pulsed / φ.
Even if activated by W and φW, the transistors P24 and Q2
8 remains off, the potential of the bit line BL is maintained at the reset potential of 0.5 V, and the data is rewritten in the memory cell MCM.

【００４６】［Ｌレベル読み出しと再書き込み］リセッ
ト期間は、上記と同様である。そして、ワード線ＷＬＬ
が２．０Ｖまで立ち上がると、メモリセルＭＣＬ内には
０Ｖが記憶されているので、ビット線ＢＬの電位はＣｃ
／（ＣBL＋Ｃｃ）×０．５Ｖ（約０．０５Ｖ）の電位低
下が発生する。それに従って増幅トランジスタＰ１１，
Ｐ１２によって増加したノードｎａｍｐ１，２の電位が
サンプルパルスφ３でキャパシタＣ２１，Ｃ２２にサン
プリングされる。従って、センスアンプＳＡ２では十分
な電位差ΔＶをもってｎ１２＜ｎ２２となり、ラッチパ
ルスφLATCH の立ち下がりにより、ノードｎ２２はＨレ
ベルとなる。その時、センスアンプＳＡ１側のノードｎ
２１もＨレベルになる。従って、ノードｎ２１とｎ２２
はいずれもＨレベルとなる。[L-level reading and rewriting] The reset period is the same as above. And the word line WLL
Rises to 2.0V, 0V is stored in the memory cell MCL, so the potential of the bit line BL is Cc.
A potential drop of /(CBL+Cc)×0.5V (about 0.05V) occurs. Accordingly, the amplification transistor P11,
The potentials of the nodes namp1 and n2 increased by P12 are sampled in the capacitors C21 and C22 by the sample pulse φ3. Therefore, in the sense amplifier SA2, n12 <n22 with a sufficient potential difference ΔV, and the node n22 becomes H level due to the fall of the latch pulse φLATCH. At that time, the node n on the sense amplifier SA1 side
21 also becomes H level. Therefore, nodes n21 and n22
Becomes H level.

【００４７】そして、再書き込み回路ＲＷがパルス／φ
Ｗ，φＷで活性化されると、トランジスタＱ２７，Ｑ２
８がオンし、０Ｖの電源電位がビット線ＢＬに戻され、
メモリセルＭＣＬのキャパシタＣｃに再書き込みされ
る。Then, the rewriting circuit RW is pulsed / φ.
When activated by W and φW, transistors Q27 and Q2
8 is turned on, the power supply potential of 0 V is returned to the bit line BL,
The data is rewritten in the capacitor Cc of the memory cell MCL.

【００４８】以上の様に、Ｈレベル検出とＬレベル検出
をそれぞれ専用に行なうセンスアンプを１組使用するこ
とで、１Ｖの電源電圧下での３値レベルをメモリセルか
ら確実に読みだして再書き込みすることができる。As described above, by using one pair of sense amplifiers for H level detection and L level detection respectively, the ternary level under the power supply voltage of 1 V is surely read from the memory cell and re-read. Can be written

【００４９】［３値インバータ等］上記した様に、再書
き込み回路ＲＷの出力には、Ｈレベル（１Ｖ），Ｍレベ
ル（０．５Ｖ），Ｌレベル（０Ｖ）がそれぞれ読みださ
れる。従って、その出力を図示しない出力回路に供給す
る必要がある。或いは図示しない入力回路から書き込み
回路まで３値信号を供給する必要がある。メモリセルア
レイが複数のブロックに分割されている場合などは、そ
の中間で増幅する必要がある。また、出力回路内等で必
要に応じて、Ｈレベルを検出したり、Ｌレベルを検出し
たりする回路も適宜利用することが必要になる。そこ
で、以下に３値インバータ、Ｈレベル検出回路、Ｌレベ
ル検出回路の例について説明する。[Ternary Inverter, etc.] As described above, the H level (1 V), M level (0.5 V), and L level (0 V) are read out from the output of the rewriting circuit RW. Therefore, it is necessary to supply the output to an output circuit (not shown). Alternatively, it is necessary to supply a ternary signal from an input circuit (not shown) to the writing circuit. When the memory cell array is divided into a plurality of blocks, it is necessary to amplify in the middle. In addition, it is necessary to appropriately use a circuit for detecting the H level or the L level in the output circuit or the like as needed. Therefore, examples of the three-value inverter, the H level detection circuit, and the L level detection circuit will be described below.

【００５０】図５は、３値インバータ回路例であり、図
６はその動作波形図である。この回路は、図３の再書き
込み回路と同様の動作を行なう。電源電圧は１Ｖ、Ｐチ
ャネルＭＯＳ及びＮチャネルＭＯＳそれぞれのトランジ
スタの閾値は０．６Ｖと−０．６Ｖである。FIG. 5 is an example of a three-valued inverter circuit, and FIG. 6 is an operation waveform diagram thereof. This circuit operates similarly to the rewriting circuit of FIG. The power supply voltage is 1 V, and the threshold values of the P-channel MOS transistor and the N-channel MOS transistor are 0.6 V and -0.6 V, respectively.

【００５１】図５の回路は、クロックφ，／φで活性化
されるインバータＰ３１，Ｐ３２，Ｑ３３，Ｑ３４と、
リセットトランジスタＱ３５から構成される。その動作
は、リセット時に、クロックφ，／φを１Ｖ，０Ｖにし
てトランジスタＰ３２，Ｑ３３をオフ状態にし、リセッ
ト信号ＲＳＴを１．５Ｖに立ち上げて出力端子をＭレベ
ルの０．５Ｖにリセットする。その後、リセット信号Ｒ
ＳＴを０Ｖに立ち下げて、クロックφ，／φを０Ｖ，１
ＶにしてトランジスタＰ３２，Ｑ３３をオン状態にして
インバータを活性化する。この時、入力電位がＨレベル
（１Ｖ）であればトランジスタＱ３４がオンして出力端
子にはＬレベル（０Ｖ）が出力される。また、入力電位
がＬレベル（０Ｖ）であればトランジスタＰ３１がオン
して出力端子にはＨレベル（１Ｖ）が出力される。入力
電位がＭレベル（０．５Ｖ）の時にはトランジスタＰ３
１の閾値電圧より高くＰ３１はオフ、トランジスタＱ３
４の閾値電圧より低くＱ３４もオフで、出力端子にはリ
セットレベルの０．５Ｖがそのまま出力される。The circuit of FIG. 5 includes inverters P31, P32, Q33, Q34 activated by clocks φ, / φ,
It is composed of a reset transistor Q35. At the time of resetting, the clocks φ and / φ are set to 1V and 0V to turn off the transistors P32 and Q33, the reset signal RST is raised to 1.5V, and the output terminal is reset to M level of 0.5V. . After that, reset signal R
ST is lowered to 0V, clock φ, / φ is 0V, 1
The voltage is set to V to turn on the transistors P32 and Q33 to activate the inverter. At this time, if the input potential is H level (1V), the transistor Q34 is turned on and L level (0V) is output to the output terminal. When the input potential is L level (0V), the transistor P31 is turned on and H level (1V) is output to the output terminal. When the input potential is M level (0.5V), the transistor P3
Higher than the threshold voltage of 1 and P31 is off, transistor Q3
The voltage is lower than the threshold voltage of 4 and Q34 is also off, and the reset level of 0.5 V is directly output to the output terminal.

【００５２】かくして、入力電位がＨ，Ｍ，Ｌレベルに
対応して、出力電位はＬ，Ｍ，Ｈレベルになる。従っ
て、このインバータ回路を２段接続することにより、波
形成形が可能になる。Thus, the output potentials become L, M, H levels corresponding to the input potentials of H, M, L levels. Therefore, by connecting two stages of this inverter circuit, waveform shaping becomes possible.

【００５３】図７は、Ｈレベルを検出する回路であり、
図８はその動作波形図である。この回路では、リセット
電位が１Ｖに設定されている。後は、図５の回路と同じ
である。即ち、リセット期間に出力端子が１Ｖにリセッ
トされ、その後クロックφ，／φを０Ｖ，１Ｖにしてト
ランジスタＰ４２，Ｑ４３がオン状態になりインバータ
が活性化される。入力電位がＮＭＯＳトランジスタＱ４
４の閾値電圧（０．６Ｖ）以上のＨレベルの時は、Ｑ４
４がオンして出力電圧がＬレベルにされる。Ｈレベル以
外の場合は、トランジスタＱ４４がオフとなり、入力電
位がリセット電位の１Ｖを維持する。FIG. 7 shows a circuit for detecting the H level,
FIG. 8 is an operation waveform diagram thereof. In this circuit, the reset potential is set to 1V. The rest is the same as the circuit of FIG. That is, the output terminal is reset to 1V during the reset period, and then the clocks φ and / φ are set to 0V and 1V, the transistors P42 and Q43 are turned on, and the inverter is activated. Input potential is NMOS transistor Q4
When the H level is higher than the threshold voltage of 4 (0.6V), Q4
4 is turned on and the output voltage is set to the L level. In the cases other than the H level, the transistor Q44 is turned off, and the input potential maintains the reset potential of 1V.

【００５４】図９は、Ｌレベルを検出する回路であり、
図１０はその動作波形図である。この回路では、リセッ
ト電位が０Ｖに設定されている。後は、図５の回路と同
じである。即ち、リセット期間に出力端子が０Ｖにリセ
ットされ、その後クロックφ，／φを０Ｖ，１Ｖにして
トランジスタＰ５２，Ｑ５３がオン状態になりインバー
タが活性化される。入力電位がＰＭＯＳトランジスタＰ
５１の閾値電圧（１−０．６Ｖ）以下のＬレベルの時
は、Ｐ５１がオンして出力電圧をＨレベルにする。Ｌレ
ベル以外の場合は、トランジスタＰ５１がオフとなり、
入力電位がリセット電位の０Ｖを維持する。FIG. 9 shows a circuit for detecting the L level,
FIG. 10 is an operation waveform diagram thereof. In this circuit, the reset potential is set to 0V. The rest is the same as the circuit of FIG. That is, the output terminal is reset to 0V during the reset period, and then the clocks φ and / φ are set to 0V and 1V, the transistors P52 and Q53 are turned on, and the inverter is activated. Input potential is PMOS transistor P
When the L level is lower than the threshold voltage of 51 (1-0.6 V), P51 is turned on to set the output voltage to the H level. In the case of other than L level, the transistor P51 is turned off,
The input potential maintains the reset potential of 0V.

【００５５】［２進３ビットを３進２ビットに変換する
回路］３値ＤＲＡＭを構成するためには、その入力段で
システム側の２進数の信号を内部記憶用の３進に変換す
ることが必要である。一方、出力段ではその逆の変換も
必要になる。[Circuit for converting binary 3 bits into ternary 2 bits] In order to construct a ternary DRAM, a binary signal on the system side is converted into a ternary for internal storage at its input stage. is necessary. On the other hand, in the output stage, the reverse conversion is also necessary.

【００５６】図１１は、本発明にかかる２進３ビットを
３進２ビットに変換する概略回路図である。図１２はそ
の詳細回路図、図１３は動作を説明するための変換表、
図１４は動作を説明するための波形図である。FIG. 11 is a schematic circuit diagram for converting binary 3 bits into ternary 2 bits according to the present invention. FIG. 12 is a detailed circuit diagram thereof, FIG. 13 is a conversion table for explaining the operation,
FIG. 14 is a waveform diagram for explaining the operation.

【００５７】Ｂ０，Ｂ１，Ｂ２がＨ，Ｌレベルからなる
２進数３ビット入力信号で、Ｔ０，Ｔ１がＨ，Ｍ，Ｌレ
ベルからなる３進数２ビット出力信号である。従って、
１０進数で言うと０〜７の数が、２進数から３進数に変
換される。B0, B1 and B2 are binary 3-bit input signals of H and L levels, and T0 and T1 are ternary 2-bit output signals of H, M and L levels. Therefore,
In decimal, numbers 0 to 7 are converted from binary to ternary.

【００５８】この回路の基本的な考え方は、通常は、２
進数の下位ビットＢ０，Ｂ１がそのまま３進数の下位ビ
ットＴ０をコントロールする。従って、マルチプレクサ
ＭＰＸ２は入力としてＢ０を選択し、その出力ｎｔ０ｌ
にＢ０の反転信号が出力される。また、マルチプレクサ
ＭＰＸ１は入力としてＢ１を選択し、その出力ｎｔ０ｈ
にＢ１の反転信号が出力される。一方、３進数の上位ビ
ットＴ１は、Ｂ２がＬの時はＬレベルに、Ｂ２がＨの時
はＭレベルにされる。The basic idea of this circuit is usually 2
The lower bits B0 and B1 of the base number control the lower bit T0 of the base 3 as it is. Therefore, the multiplexer MPX2 selects B0 as an input and outputs its output nt0l.
An inverted signal of B0 is output to. Further, the multiplexer MPX1 selects B1 as an input, and its output nt0h
An inverted signal of B1 is output to. On the other hand, the higher order bit T1 of the ternary number is set to the L level when B2 is L, and set to the M level when B2 is H.

【００５９】また、２進数の下位２ビットが（Ｂ１，Ｂ
０）＝（Ｈ，Ｌ）の時は、例外的な処理を行なう。即
ち、３進数の上位ビットＴ１を強制的にＨレベルにし、
下位ビットＴ０にＢ２の反転信号をそのまま出力する。
即ち、Ｂ２＝ＨでＴ０＝Ｌ，Ｂ２＝ＬでＴ０＝Ｈであ
る。The lower two bits of the binary number are (B1, B
When 0) = (H, L), exceptional processing is performed. That is, the upper bit T1 of the ternary number is forcibly set to the H level,
The inverted signal of B2 is output as it is to the lower bit T0.
That is, B2 = H and T0 = L, B2 = L and T0 = H.

【００６０】以上が基本的な考え方であるが、更に動作
について詳述する。先ず、インバータＩ１とＮＡＮＤゲ
ートＮＡ１は、上記の例外処理の（Ｂ０，Ｂ１）＝
（Ｌ，Ｈ）を検出する回路である。検出信号／ｎｍａｔ
とその反転信号ｎｍａｔとが、それぞれのマルチプレク
サＭＰＸ１，２やインバータＩ３，ＮＯＲゲートＮＯ１
等の切り換えを制御する。そして、インバータＩ４，Ｉ
５は、それぞれ出力端子がＭレベルにリセットされ、リ
セット後にクロックＲＳ，／ＲＳによって活性化され
る。The above is the basic idea, but the operation will be further described in detail. First, the inverter I1 and the NAND gate NA1 are (B0, B1) =
This is a circuit for detecting (L, H). Detection signal / nmat
And the inversion signal nmat of the multiplexers MPX1 and MPX2, the inverter I3, and the NOR gate NO1.
Controls switching of etc. Then, the inverters I4, I
5, the output terminal of each is reset to the M level, and after reset, it is activated by the clocks RS and / RS.

【００６１】前述した通り、例外処理の（Ｂ１，Ｂ０）
＝（Ｈ，Ｌ）以外の通常状態では、マルチプレクサＭＰ
Ｘ１はＢ１を入力とするインバータとして動作し、ＭＰ
Ｘ２はＢ０を入力とするインバータとして動作する。従
って、３進数の下位ビットＴ０は、（Ｂ１，Ｂ０）＝
（Ｌ，Ｌ）でＴ０＝Ｌ，（Ｂ１，Ｂ０）＝（Ｌ，Ｈ）で
Ｔ０＝Ｍ，（Ｂ１，Ｂ０）＝（Ｈ，Ｈ）でＴ０＝Ｈとな
る。３進数の上位ビットＴ１は、前述した通りＢ２がＬ
の時はＬレベルに、Ｂ２がＨの時はＭレベルにされる。As described above, the exception handling (B1, B0)
In the normal state other than = (H, L), the multiplexer MP
X1 operates as an inverter with B1 as input, and MP1
X2 operates as an inverter having B0 as an input. Therefore, the lower order bit T0 of the ternary number is (B1, B0) =
T0 = L at (L, L), T0 = M at (B1, B0) = (L, H), and T0 = H at (B1, B0) = (H, H). As for the higher order bit T1 of the ternary number, B2 is L as described above.
Is set to L level, and when B2 is H, it is set to M level.

【００６２】一方、例外処理の（Ｂ１，Ｂ０）＝（Ｈ，
Ｌ）の場合には、マルチプレクサＭＰＸ１，２は共にＢ
２を入力とするインバータとなる。従って、更にインバ
ータＩ５を介することにより、下位ビットＴ０にはＢ２
がそのまま出力される。また、上位ビットＴ１は、強制
的にＨレベルになる。On the other hand, (B1, B0) of exception processing = (H,
In the case of L), the multiplexers MPX1 and MPX2 are both B
It becomes an inverter with 2 as input. Therefore, by further passing through the inverter I5, B2 is set in the lower bit T0.
Is output as is. Further, the upper bit T1 is forcibly set to the H level.

【００６３】図１２を参照すれば、上記の動作説明がよ
り明確になる。マルチプレクサＭＰＸ１，２は、例外処
理を検出するｎｍａｔ，／ｎｍａｔ信号により制御され
て、いずれか一方の入力信号に対するインバータとして
動作する。また、インタバータＩ４，Ｉ５は、図３の再
書込回路ＲＷと同様の動作であり、リセット信号ＲＳＴ
により出力端子をＭレベルにリセットし、ＲＳ信号によ
り活性化され、入力のｎｔ１ｈ，ｎｔ１ｌまたはｎｔ０
ｈ，ｎｔ０ｌの組み合わせに対して、（Ｈ，Ｈ）＝Ｌ，
（Ｈ，Ｌ）＝Ｍ，（Ｌ，Ｌ）＝Ｌとなるように動作す
る。The above description of the operation will be more clear with reference to FIG. The multiplexers MPX1 and MPX2 are controlled by the nmat and / nmat signals that detect exception processing, and operate as inverters for either one of the input signals. Further, the inverters I4 and I5 operate in the same manner as the rewriting circuit RW in FIG. 3, and the reset signal RST
Resets the output terminal to the M level, is activated by the RS signal, and inputs nt1h, nt1l, or nt0
For the combination of h and nt01, (H, H) = L,
It operates so that (H, L) = M and (L, L) = L.

【００６４】図１３と１４にその動作を説明するための
変換テーブルと動作波形図を示す。図示される通り、例
外処理以外の場合には、３進数の出力Ｔ０，Ｔ１は、
（０，０）（０，１）（０，２）（１，０）（１，１）
（１，２）となり、例外処理の時は、（２，１）（２，
２）となる。13 and 14 show a conversion table and an operation waveform diagram for explaining the operation. As shown in the figure, in cases other than exception processing, the ternary outputs T0 and T1 are
(0,0) (0,1) (0,2) (1,0) (1,1)
(1,2), and (2,1) (2
2).

【００６５】［３進２ビットを２進３ビットに変換する
回路］図１５は、３進数２ビット信号を２進数３ビット
信号に変換する回路である。また図１６はその動作波形
図である。この変換は、前述の変換回路の逆変換とな
る。この回路の場合も、電源電圧が１Ｖで、Ｎチャネル
ＭＯＳの閾値が０．６Ｖ、ＰチャネルＭＯＳの閾値が−
０．６Ｖである。[Circuit for converting ternary 2-bit to binary 3-bit] FIG. 15 shows a circuit for converting a ternary 2-bit signal into a binary 3-bit signal. FIG. 16 is an operation waveform diagram thereof. This conversion is the reverse conversion of the conversion circuit described above. Also in the case of this circuit, the power supply voltage is 1V, the threshold value of the N-channel MOS is 0.6V, and the threshold value of the P-channel MOS is-.
It is 0.6V.

【００６６】Ｐ８１，Ｑ８１，Ｑ８２及びＰ９１，Ｑ９
１，Ｑ９２は３値信号のＨレベルを検出する回路であ
り、前述の図７の変形例である。リセット信号／ＲＳＴ
を０Ｖにして出力を１Ｖに充電し、リセット信号／ＲＳ
Ｔを１Ｖにしている間に入力が０．６Ｖ以上の電位のＨ
レベルの場合のみ出力を０Ｖにし、入力がＭ，Ｌレベル
の時には出力は１Ｖを維持する。P81, Q81, Q82 and P91, Q9
1, Q92 are circuits for detecting the H level of the ternary signal, which is a modification of the above-mentioned FIG. Reset signal / RST
To 0V to charge the output to 1V and reset signal / RS
While T is set to 1V, the input voltage is H of 0.6V or higher.
The output is set to 0V only when the level is set, and the output is maintained at 1V when the input is set to the M or L level.

【００６７】Ｐ８２，Ｐ８３，Ｑ８３及びＰ９２，Ｐ９
３，Ｑ９３は３値信号のＬレベル検出回路であり、リセ
ット時に出力を０Ｖにし、入力が０．４Ｖ以下の電位の
Ｌレベルの時のみ出力を１Ｖにし、入力がＭ，Ｈレベル
の時には出力は０Ｖを維持する。P82, P83, Q83 and P92, P9
Reference numeral 3 and Q93 are ternary signal L level detection circuits, which set the output to 0 V at reset, set the output to 1 V only when the input is at the L level at a potential of 0.4 V or less, and output when the input is at the M and H levels. Maintains 0V.

【００６８】この逆変換回路では、３値入力のＴ１がＨ
レベルの時に前述の例外処理を行い、それ以外の場合に
は、マルチプレクサＭＰＸ３はＴ１のＬ検出出力のイン
バータ、ＭＰＸ４はＴ０のＨ検出出力のインバータ、Ｐ
ＭＸ５はＴ０のＬ検出出力のインバータとして動作す
る。また、例外処理の場合には、信号ｎＴ１Ｈ，／ｎＴ
１Ｈ＊によりマルチプレクサを制御し、強制的にＢ１＝
Ｈ，Ｂ０＝Ｌとする。そして上位ビットのＢ２は、Ｔ０
がＨレベルかＬレベルかに従って決定される。In this inverse conversion circuit, the three-valued input T1 is H.
At the time of the level, the exception processing described above is performed. In other cases, the multiplexer MPX3 is the inverter of the L detection output of T1, the MPX4 is the inverter of the H detection output of T0, and the P
MX5 operates as an inverter of the L detection output of T0. In the case of exception processing, the signals nT1H, / nT
The multiplexer is controlled by 1H * to force B1 =
H and B0 = L. The higher bit B2 is T0
Is determined to be H level or L level.

【００６９】以上の様な２進数３ビットを３進数２ビッ
トに変換する回路とその逆変換回路を利用することによ
り、システム側から供給される２進数３ビットを信号に
対して３値信号に変換し、前述のメモリセルに記憶し、
センスアンプ回路で増幅して読みだして、逆変換により
再び２進数３ビット信号に戻して出力することができ
る。従って、メモリ回路内部では全て３進数の信号で処
理を行なうことができ、内部回路や配線は簡単化され
る。By utilizing the circuit for converting the binary number 3 bits into the ternary number 2 bits and the inverse conversion circuit thereof, the binary number 3 bits supplied from the system side is converted into a ternary signal. Converted and stored in the memory cell described above,
It can be amplified by the sense amplifier circuit, read out, and converted back to a binary 3-bit signal for output. Therefore, all processing can be performed with a ternary signal inside the memory circuit, and the internal circuit and wiring are simplified.

【００７０】[0070]

【発明の効果】以上説明した通り、本発明によれば、１
Ｖの電源を使用したメモリにおいて、３値の情報を従来
の１トランジスタと１キャパシタから構成されるメモリ
セルに記憶させ、適正に読出し、再書込みすることがで
きる高感度のセンスアンプ回路を提供することができ
る。また、メモリ内部での３値信号を適宜増幅すること
ができる３値インバータを提供することができる。更
に、システム側の２進数の信号との高速変換回路も提供
することができ、従来のシステム内に組み込んで使用す
ることに何らの支障もない。As described above, according to the present invention, 1
Provided is a high-sensitivity sense amplifier circuit capable of storing ternary information in a conventional memory cell composed of one transistor and one capacitor, and appropriately reading and rewriting in a memory using a V power supply. be able to. It is also possible to provide a ternary inverter that can appropriately amplify a ternary signal inside the memory. Furthermore, a high-speed conversion circuit for a binary signal on the system side can be provided, and there is no problem in incorporating and using it in a conventional system.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明にかかるセンスアンプの動作原理を説明
する為の回路図である。FIG. 1 is a circuit diagram for explaining an operating principle of a sense amplifier according to the present invention.

【図２】図１の動作原理を説明する為のタイミングチャ
ート図である。FIG. 2 is a timing chart diagram for explaining the operation principle of FIG.

【図３】図１のセンスアンプ回路を３値ＤＲＡＭに適用
した時の回路図である。FIG. 3 is a circuit diagram when the sense amplifier circuit of FIG. 1 is applied to a ternary DRAM.

【図４】図３の動作を説明するタイミングチャート図で
ある。FIG. 4 is a timing chart illustrating the operation of FIG.

【図５】３値インバータ回路例である。FIG. 5 is an example of a three-valued inverter circuit.

【図６】図５の動作波形図である。FIG. 6 is an operation waveform diagram of FIG.

【図７】３値のＨレベルを検出する回路である。FIG. 7 is a circuit for detecting a ternary H level.

【図８】図７の動作波形図である。8 is an operation waveform diagram of FIG.

【図９】３値のＬレベルを検出する回路である。FIG. 9 is a circuit for detecting a ternary L level.

【図１０】図９の動作波形図である。10 is an operation waveform diagram of FIG. 9.

【図１１】２進３ビット信号を３進２ビット信号に変換
する回路である。FIG. 11 is a circuit for converting a binary 3-bit signal into a ternary 2-bit signal.

【図１２】図１１の詳細回路図である。FIG. 12 is a detailed circuit diagram of FIG. 11.

【図１３】図１１、１２の変換図表である。FIG. 13 is a conversion chart of FIGS.

【図１４】図１１、１２の動作波形図である。FIG. 14 is an operation waveform diagram of FIGS.

【図１５】３進２ビット信号を２進３ビット信号に変換
する回路である。FIG. 15 is a circuit for converting a ternary 2-bit signal into a binary 3-bit signal.

【図１６】図１５の動作波形図である。16 is an operation waveform diagram of FIG.

【符号の説明】[Explanation of symbols]

ＲＳＴ リセット回路 ＳＡ センスアンプ回路 ＢＬ ビット線 ＭＣ メモリセル ＲＷ 再書き込み回路 ＭＰＸ マルチプレクサ RST reset circuit SA sense amplifier circuit BL bit line MC memory cell RW rewrite circuit MPX multiplexer

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】メモリセルに接続されたビット線の電位を
増幅する増幅部と、 該ビット線がリセット電位にされた時に該増幅部で増幅
された電位を第一のサンプリングパルスにより第一のキ
ャパシタに蓄積する第一のサンプリング保持部と、 該メモリセルによりビット線が読出し電位にされた時に
該増幅部で増幅された電位を第二のサンプリングパルス
により第二のキャパシタに蓄積する第二のサンプリング
保持部と、 該第一及び第二のキャパシタに保持されている電位差を
検出してラッチするラッチ回路とを有することを特徴と
するセンスアンプ回路。1. An amplification unit for amplifying the potential of a bit line connected to a memory cell, and a potential amplified by the amplification unit when the bit line is set to a reset potential by a first sampling pulse. A first sampling and holding unit for storing in a capacitor; and a second sampling and storing unit for storing the potential amplified by the amplifying unit in the second capacitor by the second sampling pulse when the bit line is set to the reading potential by the memory cell. A sense amplifier circuit comprising: a sampling holding unit; and a latch circuit that detects and latches a potential difference held by the first and second capacitors. 【請求項２】Ｈ，Ｍ，Ｌレベルの３値の電位を記憶する
メモリセルと、 該メモリセルに接続されるビット線と、 前記ＨレベルとＭレベルのメモリセルが読みだされた時
のビット線の電位の中間の第１のリセット電位にビット
線をリセットする第一のリセット回路と、 該ビット線を前記Ｍレベル近傍の第２のリセット電位に
リセットする第二のリセット回路と、 前記ＬレベルとＭレベルのメモリセルが読みだされた時
のビット線の電位の中間の第３のリセット電位に該ビッ
ト線をリセットする第三のリセット回路と、 前記Ｈレベルのメモリセルが読みだされた時を検出する
第一のセンスアンプ回路と、 前記Ｌレベルのメモリセルが読みだされた時を検出する
第二のセンスアンプ回路と、 該第一、第二のセンスアンプ回路の出力に従って再書込
み電位を前記ビット線にフィードバックする再書き込み
回路とを有し、 前記第一のセンスアンプ回路は、 ビット線の電位を増幅する増幅部と、 該ビット線が第１のリセット電位にされた時に該増幅部
で増幅された電位を第一のサンプリングパルスにより第
一のキャパシタに蓄積する第一のサンプリング保持部
と、 該メモリセルによりビット線が読出し電位にされた時に
該増幅部で増幅された電位を第二のサンプリングパルス
により第二のキャパシタに蓄積する第二のサンプリング
保持部と、 該第一及び第二のキャパシタに保持されている電位差を
検出してラッチするラッチ回路とを有し前記第二のセン
スアンプ回路は、 ビット線の電位を増幅する増幅部と、 該ビット線が第３のリセット電位にされた時に該増幅部
で増幅された電位を第一のサンプリングパルスにより第
一のキャパシタに蓄積する第一のサンプリング保持部
と、 該メモリセルによりビット線が読出し電位にされた時に
該増幅部で増幅された電位を第二のサンプリングパルス
により第二のキャパシタに蓄積する第二のサンプリング
保持部と、 該第一及び第二のキャパシタに保持されている電位差を
検出してラッチするラッチ回路とを有することを特徴と
する３値メモリ回路。2. A memory cell for storing a three-valued potential of H, M, L levels, a bit line connected to the memory cell, and a memory cell when the H level and M level memory cells are read out. A first reset circuit for resetting the bit line to a first reset potential in the middle of the potential of the bit line; a second reset circuit for resetting the bit line to a second reset potential near the M level; A third reset circuit that resets the bit line to a third reset potential intermediate between the potentials of the bit line when the L level and M level memory cells are read, and the H level memory cell reads A first sense amplifier circuit for detecting a read time, a second sense amplifier circuit for detecting a read time of the L-level memory cell, and an output of the first and second sense amplifier circuits Rewriting A rewrite circuit that feeds back the potential to the bit line, the first sense amplifier circuit includes an amplifier that amplifies the potential of the bit line, and a first reset potential when the bit line is set to the first reset potential. A first sampling holding unit that accumulates the potential amplified by the amplifying unit in a first capacitor by a first sampling pulse, and is amplified by the amplifying unit when the bit line is set to the read potential by the memory cell. A second sampling holding unit that stores a potential in a second capacitor by a second sampling pulse; and a latch circuit that detects and latches a potential difference held in the first and second capacitors. The second sense amplifier circuit includes an amplification unit that amplifies the potential of the bit line, and a potential that is amplified by the amplification unit when the bit line is set to the third reset potential. A first sampling holding unit that accumulates in the first capacitor by one sampling pulse, and a potential amplified by the amplifying unit when the bit line is set to the reading potential by the memory cell as a second sampling pulse by the second sampling pulse. A three-valued memory circuit, comprising: a second sampling and holding section for accumulating in the capacitor; and a latch circuit for detecting and latching the potential difference held in the first and second capacitors. 【請求項３】請求項２記載の３値メモリにおいて、 前記再書き込み回路は、前記第一のセンスアンプ回路の
出力をゲートに入力する第一のＰチャネルトランジスタ
と、前記第二のセンスアンプ回路の出力をゲートに入力
する第一のＮチャネルトランジスタとを有するＣＭＯＳ
インバータ回路で構成され、前記第一のセンスアンプ回
路がメモリセルのＨレベルを検出した時に前記第一のＰ
チャネルトランジスタを導通して出力をＨレベルにし、
前記第二のセンスアンプ回路がメモリセルのＬレベルを
検出した時に前記第一のＮチャネルトランジスタを導通
して出力をＬレベルにし、前記メモリセルがＭレベルの
時には、出力をＭレベルにすることを特徴とする。3. The three-valued memory according to claim 2, wherein the rewriting circuit includes a first P-channel transistor for inputting an output of the first sense amplifier circuit to a gate, and the second sense amplifier circuit. And a first N-channel transistor for inputting the output of the
The first sense amplifier circuit is composed of an inverter circuit, and when the first sense amplifier circuit detects the H level of the memory cell, the first P
Conduct the channel transistor to make the output H level,
When the second sense amplifier circuit detects the L level of the memory cell, the first N-channel transistor is turned on to set the output to the L level, and when the memory cell is at the M level, the output is set to the M level. Is characterized by. 【請求項４】所定電位の電源に接続され、Ｈ，Ｍ，Ｌレ
ベルを有する３値入力をゲートに入力する第一のＰチャ
ネルトランジスタと、 接地電源に接続され、前記３値入力をゲートに入力する
第一のＮチャネルトランジスタと、 前記第一のＰチャネルトランジスタと第一のＮチャネル
トランジスタの間に設けられ、リセット時に非導通とな
りリセット時以外で導通となる第二のＰ，Ｎチャネルト
ランジスタと、 該第二のＰ，Ｎチャネルトランジスタの接続点に接続さ
れ、リセット時に前記Ｍレベルの電位にリセットされる
出力端子とを有することを特徴とする３値インバータ回
路。4. A first P-channel transistor which is connected to a power source of a predetermined potential and which inputs a ternary input having H, M and L levels to a gate, and a ground power source which connects the ternary input to a gate. A first N-channel transistor for inputting, and a second P-N-channel transistor provided between the first P-channel transistor and the first N-channel transistor and non-conducting at reset and conducting at other times than reset. And a output terminal connected to the connection point of the second P and N channel transistors and reset to the M level potential at reset. 【請求項５】請求項２記載の３値メモリ回路において、 前記再書き込み回路と出力バッファとの間に請求項４記
載の３値インバータを有することを特徴とする。5. The ternary memory circuit according to claim 2, wherein the ternary inverter according to claim 4 is provided between the rewriting circuit and the output buffer. 【請求項６】所定電位の電源に接続され、Ｈ，Ｍ，Ｌレ
ベルを有する３値入力をゲートに入力する第一のＰチャ
ネルトランジスタと、 接地電源に接続され、前記３値入力をゲートに入力する
第一のＮチャネルトランジスタと、 前記第一のＰチャネルトランジスタと第一のＮチャネル
トランジスタの間に設けられ、リセット時に非導通とな
りリセット時以外で導通となる第二のＰ，Ｎチャネルト
ランジスタと、 該第二のＰ，Ｎチャネルトランジスタの接続点に接続さ
れ、リセット時に前記Ｈレベルの電位にリセットされる
出力端子とを有することを特徴とするＨレベル検出回
路。6. A first P-channel transistor, which is connected to a power supply of a predetermined potential and inputs a ternary input having H, M, and L levels to a gate, and a ground power supply, and the ternary input is connected to a gate. A first N-channel transistor for inputting, and a second P-N-channel transistor provided between the first P-channel transistor and the first N-channel transistor and non-conducting at reset and conducting at other times than reset. And an output terminal connected to the connection point of the second P and N channel transistors and reset to the H level potential at reset. 【請求項７】所定電位の電源に接続され、Ｈ，Ｍ，Ｌレ
ベルを有する３値入力をゲートに入力する第一のＰチャ
ネルトランジスタと、 接地電源に接続され、前記３値入力をゲートに入力する
第一のＮチャネルトランジスタと、 前記第一のＰチャネルトランジスタと第一のＮチャネル
トランジスタの間に設けられ、リセット時に非導通とな
りリセット時以外で導通となる第二のＰ，Ｎチャネルト
ランジスタと、 該第二のＰ，Ｎチャネルトランジスタの接続点に接続さ
れ、リセット時に前記Ｌレベルの電位にリセットされる
出力端子とを有することを特徴とするＬレベル検出回
路。7. A first P-channel transistor, which is connected to a power supply of a predetermined potential and inputs a ternary input having H, M, and L levels to a gate, and a ground power supply, and the ternary input is connected to a gate. A first N-channel transistor for inputting, and a second P-N-channel transistor provided between the first P-channel transistor and the first N-channel transistor and non-conducting at reset and conducting at other times than reset. And an output terminal connected to the connection point of the second P and N channel transistors and reset to the L level potential at the time of resetting. 【請求項８】２進数の３ビット信号を３進数の２ビット
信号に変換するデコーダ回路において、 該２進数の３ビット信号のうち第一、第二のビット信号
が所定の組み合わせの時を検出する例外検出部と、 該例外が検出されない時に、該第一、第二のビット信号
を入力して反転させ、該例外が検出される時に２進数の
３ビット信号のうち第三のビット信号を入力して反転さ
せる第一及び第二のマルチプレクサ回路と、 該例外が検出されない時に、該第一及び第二のマルチプ
レクサ回路からの出力信号を入力し、該第一、第二のビ
ット信号の組み合わせに従って、Ｌ，Ｍ，Ｈレベルを３
進数の第一のビット信号として出力し、該例外が検出さ
れる時に、前記２進数の第三のビット信号を３進数の第
一のビット信号として出力する第一のインバータ回路
と、 該例外が検出されない時に、前記２進数の第三のビット
信号に従って、ＬレベルとＭレベルを３進数の第二のビ
ット信号として出力し、前記例外が検出される時に、Ｈ
レベルを３進数の第二のビット信号として出力する第二
のインバータ回路とを有することを特徴とするデコーダ
回路。8. A decoder circuit for converting a binary 3-bit signal into a binary 2-bit signal, detects when the first and second bit signals of the binary 3-bit signal are in a predetermined combination. And an exception detection unit for inputting and inverting the first and second bit signals when the exception is not detected, and when the exception is detected, a third bit signal of the binary 3-bit signal is detected. A first and second multiplexer circuit for inputting and inverting, and an output signal from the first and second multiplexer circuit when the exception is not detected, and a combination of the first and second bit signals. The L, M, and H levels to 3
A first inverter circuit that outputs a binary first bit signal and outputs the binary third bit signal as a ternary first bit signal when the exception is detected; When it is not detected, the L level and the M level are output as the second bit signal of the ternary number according to the third bit signal of the binary number, and when the exception is detected, H level is output.
A second inverter circuit that outputs a level as a ternary second bit signal, the decoder circuit. 【請求項９】３進数の２ビット信号を２進数の３ビット
信号に変換するエンコーダ回路において、 ３進数の第一のビット信号のＨレベルを検出する回路と
Ｌレベルを検出する回路と、 ３進数の第二のビット信号のＨレベルを検出する回路と
Ｌレベルを検出する回路と、 上記Ｈレベル又はＬレベル検出回路のいずれかの第一の
出力が所定の信号の時に例外時と判定され、該判定信号
により制御される第一、第二、第三のマルチプレクサ回
路とを有し、 該第一のマルチプレクサ回路は、該例外が検出されない
時に前記第一の出力に対応する逆相レベルの検出回路の
第二の出力を反転し、該例外が検出される時に他方のビ
ット信号のＨレベル又はＬレベル検出回路の一方の出力
を反転し、 該第二のマルチプレクサ回路は、該例外が検出されない
時に前記他方のビット信号のＨレベル又はＬレベル検出
回路の一方の出力を反転し、該例外が検出される時にＨ
又はＬレベルの何れかの一方のレベルを出力し、 該第三のマルチプレクサ回路は、該例外が検出されない
時に前記他方のビット信号のＨレベル又はＬレベル検出
回路の他方の出力を反転し、該例外が検出される時にＨ
又はＬレベルの何れかの他方のレベルを出力することを
特徴とするエンコーダ回路。9. An encoder circuit for converting a binary 2-bit signal into a binary 3-bit signal, a circuit for detecting the H level and a circuit for detecting the L level of the first bit signal of the binary number, and 3. A circuit for detecting the H level and a circuit for detecting the L level of the second bit signal of the base number, and when the first output of either the H level or the L level detection circuit is a predetermined signal, it is determined to be an exceptional time. , A first, a second, and a third multiplexer circuit controlled by the determination signal, the first multiplexer circuit having a negative phase level corresponding to the first output when the exception is not detected. The second output of the detection circuit is inverted, and when the exception is detected, the output of one of the H level or L level detection circuit of the other bit signal is inverted, and the second multiplexer circuit detects that the exception has been detected. Not done The inverting the output of one of the H-level or L-level detection circuit of the other bit signal, H when 該例 outside is detected
Or L level, the third multiplexer circuit inverts the other output of the H level or L level detection circuit of the other bit signal when the exception is not detected, H when an exception is detected
Or an encoder circuit which outputs the other level of either L level.