JPH09275544A - Decoder and decoding method - Google Patents
Decoder and decoding methodInfo
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- JPH09275544A JPH09275544A JP9023039A JP2303997A JPH09275544A JP H09275544 A JPH09275544 A JP H09275544A JP 9023039 A JP9023039 A JP 9023039A JP 2303997 A JP2303997 A JP 2303997A JP H09275544 A JPH09275544 A JP H09275544A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ビットストリーム
に含まれる主映像データや副映像データや音声データを
デコードするデコード装置およびデコード方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a decoding device and a decoding method for decoding main video data, sub video data and audio data included in a bit stream.
【０００２】[0002]
【従来の技術】従来のデコード装置としては、パックヘ
ッダやＰＥＳヘッダをいったんバッファメモリに格納
し、その後、ＣＰＵを用いてシステムクロックリファレ
ンスやプレゼンテーションタイムスタンプを解析するこ
とにより、同期合わせを行うものが知られている。2. Description of the Related Art As a conventional decoding device, a pack header or a PES header is temporarily stored in a buffer memory, and then a CPU is used to analyze a system clock reference and a presentation time stamp to perform synchronization. Are known.
【０００３】[0003]
【発明が解決しようとする課題】従来のデコード装置で
は、ＣＰＵがデコードされた信号を出力するタイミング
を管理するために、ＣＰＵは、システムクロックリファ
レンスとプレゼンテーションタイムスタンプとの対応関
係を絶えず更新する必要があった。このため、ＣＰＵと
デコード装置との間の制御が複雑となり、ＣＰＵの負荷
が大きいという問題点があった。In the conventional decoding device, the CPU needs to constantly update the correspondence between the system clock reference and the presentation time stamp in order to manage the timing at which the CPU outputs the decoded signal. was there. Therefore, there is a problem that the control between the CPU and the decoding device becomes complicated and the load on the CPU is heavy.
【０００４】また、従来のデコード装置は、大容量のバ
ッファメモリを必要とするという問題点を有していた。Further, the conventional decoding device has a problem that it requires a large capacity buffer memory.
【０００５】本発明は、上記問題点に鑑みてなされたも
のであり、その目的は、ＣＰＵの負荷が小さく、かつ、
バッファメモリの容量が少なくてすむデコード装置を提
供することにある。The present invention has been made in view of the above problems, and its object is to reduce the load on the CPU and
An object of the present invention is to provide a decoding device that requires a small buffer memory capacity.
【０００６】[0006]
【課題を解決するための手段】本発明のデコード装置
は、ビットストリームをデコードすることにより、デコ
ードされた信号を出力するデコード装置であって、該ビ
ットストリームをヘッダとデータとに分解する分解器
と、該ヘッダから、該デコードされた信号を出力するタ
イミングを規定する第１タイミング情報を抽出する抽出
器と、該第１タイミング情報を該データの所定の位置に
挿入するフォーマッタと、該データをデコードすること
により、該デコードされた信号を生成するデコーダと、
該デコードされた信号を出力するタイミングの基準を規
定する第２タイミング情報と該データの所定の位置に挿
入された該第１タイミング情報とに基づいて、該デコー
ドされた信号を出力するタイミングを制御する出力制御
器とを備えており、これにより上記目的が達成される。A decoding device of the present invention is a decoding device for outputting a decoded signal by decoding a bit stream, and a decomposing device for decomposing the bit stream into a header and data. An extractor for extracting from the header first timing information defining timing for outputting the decoded signal; a formatter for inserting the first timing information at a predetermined position of the data; A decoder for generating the decoded signal by decoding,
Control timing of outputting the decoded signal based on second timing information defining a reference of timing of outputting the decoded signal and the first timing information inserted at a predetermined position of the data And an output controller, which achieves the above object.
【０００７】前記データは、複数のデータ部分を含んで
おり、前記フォーマッタは、前記複数のデータ部分のう
ちの所定のデータ部分を特定する検出信号に応答して、
前記複数のデータ部分のそれぞれと前記第１タイミング
情報とのうちの一方を選択する選択回路を備えていても
よい。The data includes a plurality of data portions, and the formatter is responsive to a detection signal for identifying a predetermined data portion of the plurality of data portions,
A selection circuit may be provided for selecting one of the plurality of data portions and the first timing information.
【０００８】前記データは、複数のデータ部分を含んで
おり、前記フォーマッタは、該複数のデータ部分のうち
の１つと該複数のデータ部分のうちの他の１つとをアド
レス的にリンクするアドレスポインタを前記データの所
定の位置に挿入してもよい。The data includes a plurality of data portions, and the formatter is an address pointer for addressably linking one of the plurality of data portions and another one of the plurality of data portions. May be inserted at a predetermined position in the data.
【０００９】前記フォーマッタは、前記複数のデータ部
分のうちの所定のデータ部分を特定する検出信号に応答
して、前記複数のデータ部分のそれぞれと前記第１タイ
ミング情報とのうちの一方を選択する第１選択回路と、
該検出信号を受け取ってから該検出信号に続く次の検出
信号を受け取るまでに該フォーマッタを通過した前記デ
ータの量をカウントするカウンタと、該次の検出信号に
応答して、該第１選択回路の出力と該カウンタの出力と
のうちの一方を選択する第２選択回路とを備えていても
よい。The formatter selects one of each of the plurality of data portions and the first timing information in response to a detection signal identifying a predetermined data portion of the plurality of data portions. A first selection circuit,
A counter that counts the amount of the data that has passed through the formatter from the reception of the detection signal to the reception of the next detection signal following the detection signal, and the first selection circuit in response to the next detection signal. And a second selection circuit for selecting one of the output of the counter and the output of the counter.
【００１０】前記デコード装置は、制御信号に応答し
て、前記アドレスポインタを参照することにより、前記
複数のデータ部分の少なくとも一部をスキップするよう
に、前記データの読み出しを制御する読み出し制御部を
さらに備えていてもよい。In response to a control signal, the decoding device includes a read control unit for controlling the read of the data so as to skip at least a part of the plurality of data parts by referring to the address pointer. It may be further equipped.
【００１１】前記デコード装置は、制御信号に応答し
て、前記複数のデータ部分の少なくとも一部を繰り返し
読み出すように、前記データの読み出しを制御する読み
出し制御部をさらに備えていてもよい。The decoding device may further include a read control unit for controlling the reading of the data so as to repeatedly read at least a part of the plurality of data portions in response to a control signal.
【００１２】前記デコード装置は、前記第１タイミング
情報と前記第２タイミング情報との比較結果に応じて、
前記アドレスポインタを参照することにより、前記複数
のデータ部分の少なくとも一部をスキップするように、
前記データの読み出しを制御する読み出し制御部をさら
に備えていてもよい。The decoding device is responsive to a result of comparison between the first timing information and the second timing information.
By skipping at least a portion of the plurality of data portions by referencing the address pointer,
A read control unit that controls reading of the data may be further included.
【００１３】前記デコード装置は、前記第１タイミング
情報と前記第２タイミング情報との比較結果に応じて、
前記複数のデータ部分の少なくとも一部を繰り返し読み
出すように、前記データの読み出しを制御する読み出し
制御部をさらに備えていてもよい。The decoding device is responsive to a result of comparison between the first timing information and the second timing information.
A read control unit that controls reading of the data may be further provided so as to repeatedly read at least a part of the plurality of data portions.
【００１４】本発明のデコード方法は、ビットストリー
ムをデコードすることにより、デコードされた信号を出
力するデコード方法であって、該ビットストリームをヘ
ッダとデータとに分解するステップと、該ヘッダから、
該デコードされた信号を出力するタイミングを規定する
第１タイミング情報を抽出するステップと、該第１タイ
ミング情報を該データの所定の位置に挿入するステップ
と、該データをデコードすることにより、該デコードさ
れた信号を生成するステップと、該デコードされた信号
を出力するタイミングの基準を規定する第２タイミング
情報と該データの所定の位置に挿入された該第１タイミ
ング情報とに基づいて、該デコードされた信号を出力す
るタイミングを制御するステップとを備えており、これ
により上記目的が達成される。The decoding method of the present invention is a decoding method for outputting a decoded signal by decoding a bitstream, the step of decomposing the bitstream into a header and data, and from the header,
Extracting the first timing information that defines the timing for outputting the decoded signal; inserting the first timing information at a predetermined position in the data; and decoding the data by decoding the data. The step of generating a decoded signal, the second timing information defining a timing reference for outputting the decoded signal, and the first timing information inserted at a predetermined position of the data, the decoding Controlling the timing of outputting the output signal, thereby achieving the above object.
【００１５】[0015]
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００１６】（実施の形態１）図１は、本発明の実施の
形態１のデコード装置１をＤＶＤ再生装置３００に適用
した例を示す。ＤＶＤ再生装置３００は、ＤＶＤディス
ク３１０に記録されたデータを読み出すピックアップユ
ニット３２０と、読み出されたデータに対して再生処理
を行うことによりデータストリーム１００を生成する物
理ブロック３３０と、データストリーム１００をデコー
ドすることにより主映像信号２００ａと副映像信号２０
０ｂと音声信号２００ｃとを出力装置３５０に出力する
論理ブロック３４０としてのデコード装置１と、物理ブ
ロック３３０および論理ブロック３４０を制御する中央
処理装置（ＣＰＵ）３６０とを含んでいる。(First Embodiment) FIG. 1 shows an example in which the decoding device 1 according to the first embodiment of the present invention is applied to a DVD reproducing device 300. The DVD reproducing device 300 includes a pickup unit 320 that reads data recorded on a DVD disc 310, a physical block 330 that generates a data stream 100 by performing a reproducing process on the read data, and a data stream 100. By decoding, the main video signal 200a and the sub video signal 20
0b and the audio signal 200c to the output device 350, the decoding device 1 as the logical block 340, and the central processing unit (CPU) 360 which controls the physical block 330 and the logical block 340 are included.
【００１７】ピックアップユニット３２０は、所定の波
長を有するレーザをＤＶＤディスク３１０に照射するレ
ーザユニット３２１を含んでいる。The pickup unit 320 includes a laser unit 321 for irradiating the DVD disc 310 with a laser having a predetermined wavelength.
【００１８】物理ユニット３３０は、誤り符号訂正ユニ
ット３３１とサーボコントロールユニット３３２とを含
んでいる。The physical unit 330 includes an error code correction unit 331 and a servo control unit 332.
【００１９】入力装置３７０から再生動作開始命令また
は再生動作終了命令がＣＰＵ３６０に入力されると、Ｃ
ＰＵ３６０は、再生動作の開始／終了を示す制御信号３
６１をデコード装置１に出力する。入力装置３７０から
再生動作モードを示す命令（例えば、通常再生モード／
２倍速再生モード／フリーズ再生モード）が入力される
と、ＣＰＵ３６０は、再生動作モードを示す制御信号３
６２をデコード装置１に出力する。デコード装置１は、
制御信号３６１および３６２に従ってデコード処理を実
行する。When a reproducing operation start command or reproducing operation end command is input from the input device 370 to the CPU 360, C
The PU 360 controls the control signal 3 indicating the start / end of the reproduction operation.
61 is output to the decoding device 1. A command indicating the reproduction operation mode from the input device 370 (for example, the normal reproduction mode /
When the double speed reproduction mode / freeze reproduction mode) is input, the CPU 360 causes the control signal 3 indicating the reproduction operation mode.
62 is output to the decoding device 1. The decoding device 1
Decoding processing is executed according to control signals 361 and 362.
【００２０】図２は、本発明の実施の形態１のデコード
装置１の構成を示す。デコード装置１は、ビットストリ
ーム１００を受け取り、ビットストリーム１００を主映
像データ部分と副映像データ部分と音声データ部分とに
分解して、それぞれのデータ部分をデコードする。その
結果、デコード装置１は、主映像信号２００ａと副映像
信号２００ｂと音声信号２００ｃとを出力する。FIG. 2 shows the configuration of the decoding device 1 according to the first embodiment of the present invention. The decoding device 1 receives the bit stream 100, decomposes the bit stream 100 into a main video data portion, a sub video data portion, and an audio data portion, and decodes each data portion. As a result, the decoding device 1 outputs the main video signal 200a, the sub video signal 200b, and the audio signal 200c.
【００２１】ビットストリーム１００は、蓄積メディア
または放送メディアからデコード装置１に入力される。
蓄積メディアとしては、例えば、ＣＤ−ＲＯＭ、ＬＤ、
ビデオテープがある。放送メディアとしては、例えば、
テレビジョン放送、衛星放送、データ通信がある。The bit stream 100 is input to the decoding device 1 from a storage medium or a broadcast medium.
As the storage medium, for example, CD-ROM, LD,
I have a videotape. As broadcast media, for example,
There are television broadcasting, satellite broadcasting, and data communication.
【００２２】図３は、デコード装置１に入力されるビッ
トストリーム１００の構造を模式的に示したものであ
る。図３では、ビットストリーム１００は、ＭＰＥＧ２
規格に準拠している。しかし、デコード装置１に入力さ
れるビットストリーム１００は、ＭＰＥＧ２規格に準拠
しているものには限定されない。後述するようなヘッダ
およびデータと同様の構成を有するビットストリームで
ある限り、任意のビットストリームがデコード装置１に
入力され得る。FIG. 3 schematically shows the structure of the bit stream 100 input to the decoding device 1. In FIG. 3, the bitstream 100 is MPEG2.
It complies with the standard. However, the bitstream 100 input to the decoding device 1 is not limited to the one conforming to the MPEG2 standard. Any bitstream can be input to the decoding device 1 as long as it is a bitstream having a configuration similar to that of a header and data as described below.
【００２３】ビットストリーム１００は、時系列的に配
置された１以上のパック（ＰＡＣＫ）１１０から構成さ
れ、それぞれのパック１１０は、パックヘッダ１２０と
１以上のパケット（ＰＡＣＫＥＴ）１３０から構成され
る。それぞれのパケット１３０は、ＰＥＳヘッダ１４０
とデータ１５０とから構成される。データ１５０は、主
映像データ１５０ａ、副映像データ１５０ｂ、音声デー
タ１５０ｃのうちのいずれかである。The bit stream 100 is composed of one or more packs (PACK) 110 arranged in time series, and each pack 110 is composed of a pack header 120 and one or more packets (PACKET) 130. Each packet 130 has a PES header 140
And data 150. The data 150 is one of the main video data 150a, the sub video data 150b, and the audio data 150c.
【００２４】主映像データ１５０ａとは、映画やテレビ
放送などの映像に含まれる主な情報を示すデータであ
る。副映像データ１５０ｂとは、主映像データの付加的
な情報であって、例えば、字幕やタイトルなどがこれに
相当する。The main video data 150a is data indicating main information included in a video such as a movie or a television broadcast. The sub video data 150b is additional information of the main video data, and for example, subtitles and titles correspond to this.
【００２５】パックヘッダ１２０は、システムクロック
リファレンス（ＳＣＲ；Ｓｙｓｔｅｍ Ｃｌｏｃｋ Ｒ
ｅｆｅｒｅｎｃｅ）１２１を含んでいる。ＳＣＲ１２１
は、デコードされた信号を出力するタイミングの基準を
規定する。パックヘッダ１２０は、ＳＣＲ１２１の他、
最大の入力レートの定義や主映像データ、副映像データ
および音声データの最大のバッファ量の定義などを含
む。The pack header 120 includes a system clock reference (SCR).
Efence) 121 is included. SCR121
Defines the timing reference for outputting the decoded signal. The pack header 120 includes the SCR 121,
It includes the definition of the maximum input rate and the maximum buffer amount of the main video data, sub video data and audio data.
【００２６】ＰＥＳヘッダ１４０は、プレゼンテーショ
ンタイムスタンプ（ＰＴＳ；Ｐｒｅｓｅｎｔａｔｉｏｎ
Ｔｉｍｅ Ｓｔａｍｐ）１４１を含んでいる。ＰＴＳ
１４１は、デコードされた信号を出力するタイミングを
規定する。ＰＴＳ１４１によって規定されるタイミング
は、ＳＣＲ１２１を基準とする相対的なタイミングであ
る。ＰＥＳヘッダ１４０は、ＰＴＳ１４１の他、デコー
ディングタイムスタンプ（ＤＴＳ；Ｄｅｃｏｄｉｎｇ
Ｔｉｍｅ Ｓｔａｍｐ）やエレメンタリーストリームク
ロックリファレンス（ＥＳＣＲ；Ｅｌｅｍｅｎｔａｒｙ
＿Ｓｔｒｅａｍ＿Ｃｌｏｃｋ＿Ｒｅｆｅｒｅｎｃｅ）や
トリックプレーコントロールのフラグなどを含む。The PES header 140 includes a presentation time stamp (PTS; Presentation).
Time Stamp) 141 is included. PTS
141 defines the timing of outputting the decoded signal. The timing defined by the PTS 141 is a relative timing based on the SCR 121. The PES header 140 includes a PTS 141 and a decoding time stamp (DTS; Decoding).
Time Stamp) and elementary stream clock reference (ESCR; Elementary)
_Stream_Clock_Reference) and a trick play control flag.
【００２７】図４（ａ）は、パックヘッダ１２０の一般
的なシンタックスと、そのシンタックスに従ったビット
配列の例とを示す。例えば、system_clock_reference_b
ase[32:30]、system_clock_reference_base[29:15]、sy
stem_clock_reference_base[14:0]という３つの配列の
結合に対応するビット配列がＳＣＲ１２１に相当する。
この例では、ＳＣＲ１２１は、３３ビットのデータであ
る。FIG. 4A shows a general syntax of the pack header 120 and an example of a bit array according to the syntax. For example, system_clock_reference_b
ase [32:30], system_clock_reference_base [29:15], sy
A bit array corresponding to a combination of three arrays called stem_clock_reference_base [14: 0] corresponds to the SCR 121.
In this example, the SCR 121 is 33-bit data.
【００２８】図４（ｂ）は、ＰＥＳヘッダ１４０の一般
的なシンタックスと、そのシンタックスに従ったビット
配列の例とを示す。例えば、PTS[32:30]、PTS[29:15]、
PTS[14:0]という３つの配列の結合に対応するビット配
列がＰＴＳ１４１に相当する。この例では、ＰＴＳ１４
１は、３３ビットのデータである。FIG. 4B shows a general syntax of the PES header 140 and an example of a bit array according to the syntax. For example, PTS [32:30], PTS [29:15],
A bit array corresponding to the combination of three arrays PTS [14: 0] corresponds to PTS141. In this example, PTS14
1 is 33-bit data.
【００２９】図２を再び参照して、デコード装置１は、
ビットストリーム分解器１０とバッファメモリ２０と読
み出し制御部３３を含むコントローラ３０とエレメンタ
リデコーダ部４０とを含んでいる。Referring again to FIG. 2, the decoding device 1
It includes a bit stream decomposer 10, a buffer memory 20, a controller 30 including a read control unit 33, and an elementary decoder unit 40.
【００３０】再生動作の開始／終了を示す制御信号３６
１は、入力部５０を介してビットストリーム分解器１０
と読み出し制御部３３とに入力される。A control signal 36 indicating the start / end of the reproducing operation.
1 is the bitstream decomposer 10 via the input unit 50.
And the read control unit 33.
【００３１】ビットストリーム分解器１０は、ビットス
トリーム１００を主映像データ１５０ａと副映像データ
１５０ｂと音声データ１５０ｃとに分解する。ビットス
トリーム分解器１０は、ＰＥＳヘッダ１４０からＰＴＳ
１４１を抽出し、そのＰＥＳヘッダ１４０に続く１以上
のデータ１５０（主映像データ１５０ａまたは副映像デ
ータ１５０ｂまたは音声データ１５０ｃ）の所定の位置
にＰＴＳ１４１を挿入する。The bit stream decomposer 10 decomposes the bit stream 100 into main video data 150a, sub video data 150b and audio data 150c. The bitstream decomposer 10 uses the PES header 140 to PTS
141 is extracted, and the PTS 141 is inserted at a predetermined position of one or more data 150 (main video data 150a, sub video data 150b, or audio data 150c) following the PES header 140.
【００３２】バッファメモリ２０は、主映像データを格
納するための主映像データ格納部２０ａと、副映像デー
タを格納するための副映像データ格納部２０ｂと、音声
データを格納するための音声データ格納部２０ｃとを有
している。The buffer memory 20 includes a main video data storage unit 20a for storing main video data, a sub video data storage unit 20b for storing sub video data, and an audio data storage for storing audio data. And a portion 20c.
【００３３】ビットストリーム分解器１０は、ＰＴＳ１
４１を挿入した主映像データを主映像データ１６０ａと
してバッファメモリ２０の主映像データ格納部２０ａに
格納し、ＰＴＳ１４１を挿入した副映像データを副映像
データ１６０ｂとしてバッファメモリ２０の副映像デー
タ格納部２０ｂに格納し、ＰＴＳ１４１を挿入した音声
データを音声データ１６０ｃとしてバッファメモリ２０
の音声データ格納部２０ｃに格納する。主映像データ１
６０ａが格納されるべき主映像データ格納部２０ａ内の
アドレスは、アドレス信号１８０ａによって指定され
る。副映像データ１６０ｂが格納されるべき副映像デー
タ格納部２０ｂ内のアドレスは、アドレス信号１８０ｂ
によって指定される。音声データ１６０ｃが格納される
べき音声データ格納部２０ｃ内のアドレスは、アドレス
信号１８０ｃによって指定される。アドレス信号１８０
ａ、１８０ｂおよび１８０ｃは、ビットストリーム分解
器１０によって生成される。The bit stream decomposer 10 uses the PTS1
The main video data into which 41 is inserted is stored as main video data 160a in the main video data storage unit 20a of the buffer memory 20, and the sub video data into which the PTS 141 is inserted is stored as sub video data 160b in the sub video data storage unit 20b of the buffer memory 20. Audio data in which the PTS 141 is inserted in the buffer memory 20 as audio data 160c.
It is stored in the voice data storage unit 20c. Main video data 1
The address in the main video data storage unit 20a in which 60a is to be stored is designated by the address signal 180a. The address in the sub-picture data storage unit 20b in which the sub-picture data 160b should be stored is the address signal 180b.
Specified by The address in the voice data storage section 20c in which the voice data 160c should be stored is designated by the address signal 180c. Address signal 180
a, 180b and 180c are generated by the bitstream decomposer 10.
【００３４】図５は、バッファメモリ２０の主映像デー
タ格納部２０ａに格納された主映像データ１６０ａの構
造を示す。主映像データ１６０ａは、１以上のアクセス
ユニット１６１ａを含んでいる。アクセスユニット１６
１ａは、１フィールドであってもよいし、１フレームで
あってもよい。FIG. 5 shows the structure of the main video data 160a stored in the main video data storage section 20a of the buffer memory 20. The main video data 160a includes one or more access units 161a. Access unit 16
1a may be one field or one frame.
【００３５】アクセスユニット１６１ａは、ピクチャス
タートコード（ＰＳＣ；Ｐｉｃｔｕｒｅ Ｓｔａｒｔ
Ｃｏｄｅ）１６２ａを含む。ＰＳＣ１６２ａは、アクセ
スユニット１６１ａの先頭から１ワード目に格納され
る。また、この例では、ＰＴＳ１４１は、アクセスユニ
ット１６１ａの先頭から２ワード目に挿入されている。
もちろん、ＰＴＳ１４１の挿入位置がアクセスユニット
１６１ａの先頭から２ワード目に限定されるわけではな
い。各アクセスユニット１６１ａに共通のルールに従っ
て挿入される限り、ＰＴＳ１４１は、アクセスユニット
１６１ａの任意の位置に挿入され得る。The access unit 161a uses a picture start code (PSC; Picture Start).
Code) 162a. The PSC 162a is stored in the first word from the head of the access unit 161a. Further, in this example, the PTS 141 is inserted in the second word from the head of the access unit 161a.
Of course, the insertion position of the PTS 141 is not limited to the second word from the beginning of the access unit 161a. The PTS 141 can be inserted at any position of the access unit 161a as long as it is inserted according to the rule common to each access unit 161a.
【００３６】なお、副映像データ１６０ｂおよび音声デ
ータ１６０ｃの構造も、主映像データ１６０ａの構造と
同様である。副映像データ１６０ｂは、１以上のアクセ
スユニット１６１ｂを含む。アクセスユニット１６１ｂ
は、１フィールドであってもよいし、１フレームであっ
てもよい。音声データ１６０ｃは、１以上のアクセスユ
ニット１６１ｃを含む。アクセスユニット１６１ｃは、
１つ１つ単独でオーディオ信号に復号できる最小単位で
ある。例えば、ＭＰＥＧ１のレーヤ１の場合は、アクセ
スユニット１６１ｃは、３８４サンプルを含む。The structures of the sub-picture data 160b and the audio data 160c are the same as that of the main picture data 160a. The sub-picture data 160b includes one or more access units 161b. Access unit 161b
May be one field or one frame. The voice data 160c includes one or more access units 161c. The access unit 161c is
It is the minimum unit that can be individually decoded into audio signals. For example, in the case of layer 1 of MPEG1, access unit 161c contains 384 samples.
【００３７】ビットストリーム１００に含まれるパック
ヘッダ１２０およびＰＥＳヘッダ１４０は、いずれも、
バッファメモリ２０には格納されない。その代わりに、
ビットストリーム分解器１０は、パックヘッダ１２０か
らＳＣＲ１２１を抽出し、抽出されたＳＣＲ１２１をコ
ントローラ３０に送る。また、上述したように、ビット
ストリーム分解器１０は、ＰＥＳヘッダ１４０からＰＴ
Ｓ１４１を抽出し、そのＰＥＳヘッダ１４０に続く１以
上のデータ１５０の所定の位置にＰＴＳ１４１を挿入す
る。The pack header 120 and the PES header 140 included in the bit stream 100 are both
It is not stored in the buffer memory 20. Instead,
The bitstream decomposer 10 extracts the SCR 121 from the pack header 120 and sends the extracted SCR 121 to the controller 30. In addition, as described above, the bitstream decomposer 10 detects the PT from the PES header 140.
S141 is extracted, and PTS141 is inserted in the predetermined position of the one or more data 150 following the PES header 140.
【００３８】このように、デコードされた信号を出力す
るタイミングを規定するＰＴＳ１４１は、データ１５０
の所定の位置に直接的に挿入される。これにより、デコ
ード装置１は、ＣＰＵ３６０の助けを借りることなく、
デコードされた信号を出力するタイミングの同期合わせ
を実行することができる。ＣＰＵ３６０がパックヘッダ
１２０とＰＥＳヘッダ１４０とを解析し、その解析結果
の対応関係を維持する必要がない。これにより、ＣＰＵ
３６０とデコード装置１との間の制御が簡単となり、Ｃ
ＰＵ３６０の負荷も小さくなる。As described above, the PTS 141 defining the timing of outputting the decoded signal is the data 150.
Is directly inserted into the predetermined position. As a result, the decoding device 1 can operate without the help of the CPU 360.
It is possible to perform synchronization of the timing of outputting the decoded signal. It is not necessary for the CPU 360 to analyze the pack header 120 and the PES header 140 and maintain the correspondence relationship of the analysis results. This allows the CPU
Control between the 360 and the decoding device 1 is simplified, and C
The load on the PU 360 is also reduced.
【００３９】また、ビットストリーム分解器１０は、デ
コードされた信号を出力するタイミングの基準を規定す
るＳＣＲ１２１をパックヘッダ１２０から抽出し、デコ
ードされた信号を出力するタイミングを規定するＰＴＳ
１４１をＰＥＳヘッダ１４０から抽出する。これによ
り、それらのヘッダをバッファメモリ２０に格納するこ
とを省く。これにより、バッファメモリ２０に格納され
るデータ量を削減することができる。その結果、バッフ
ァメモリ２０のサイズを小さくすることができる。The bit stream decomposer 10 also extracts from the pack header 120 the SCR 121 that defines the reference for the timing of outputting the decoded signal, and the PTS that defines the timing of outputting the decoded signal.
141 is extracted from the PES header 140. This saves storing those headers in the buffer memory 20. As a result, the amount of data stored in the buffer memory 20 can be reduced. As a result, the size of the buffer memory 20 can be reduced.
【００４０】図２を再び参照して、デコード装置１の構
成を説明する。Referring again to FIG. 2, the structure of the decoding device 1 will be described.
【００４１】コントローラ３０は、ＳＣＲ−ＰＴＳ比較
部３１と、読み出し制御部３３と、出力制御部３４とを
有している。The controller 30 has an SCR-PTS comparison unit 31, a read control unit 33, and an output control unit 34.
【００４２】ＳＣＲ−ＰＴＳ比較部３１は、ビットスト
リーム分解器１０からＳＣＲ１２１を受け取り、後述す
るように読み出し制御部３３からＰＴＳ１４１を受け取
る。ＳＣＲ−ＰＴＳ比較部３１は、ＳＣＲ１２１の値と
ＰＴＳ１４１の値とに基づいて、デコードされた信号を
出力するタイミングを規定する出力制御信号を出力制御
部３４に供給する。The SCR-PTS comparison unit 31 receives the SCR 121 from the bitstream decomposer 10 and the PTS 141 from the read control unit 33 as described later. The SCR-PTS comparison unit 31 supplies the output control unit 34 with an output control signal that defines the timing of outputting the decoded signal based on the value of the SCR 121 and the value of the PTS 141.
【００４３】ＳＣＲ−ＰＴＳ比較部３１は、ＳＣＲカウ
ンタ３２と、比較器３１ａ〜３１ｃとを有している。ビ
ットストリーム分解器１０によって抽出されたＳＣＲ１
２１は、ＳＣＲカウンタ３２に入力される。ＳＣＲカウ
ンタ３２は、入力されたＳＣＲ１２１を初期値としてセ
ットし、その初期値を９０ｋＨｚの周波数でカウントア
ップする。カウントアップされた値が、比較器３１ａ〜
３１ｃにそれぞれ入力される。また、ＰＴＳ１４１が、
比較器３１ａ〜３１ｃにそれぞれ入力される。ＰＴＳ１
４１は、後述するように、読み出し制御部３３によって
読み出されたアクセスユニットから抽出されることによ
って得られる。The SCR-PTS comparison unit 31 has an SCR counter 32 and comparators 31a to 31c. SCR1 extracted by bitstream decomposer 10
21 is input to the SCR counter 32. The SCR counter 32 sets the input SCR 121 as an initial value and counts up the initial value at a frequency of 90 kHz. The counted up value is the comparator 31a ...
31c is input respectively. In addition, PTS141
It is input to each of the comparators 31a to 31c. PTS1
41 is obtained by being extracted from the access unit read by the read control unit 33, as will be described later.
【００４４】比較器３１ａは、ＳＣＲカウンタ３２の出
力とＰＴＳ１４１とを比較し、その比較結果を示す信号
を出力制御信号として出力制御器３４ａに供給する。例
えば、ＳＣＲカウンタ３２によってカウントアップされ
た値がＰＴＳ１４１の値より小さい場合には、比較器３
１ａは、ローレベルの出力制御信号を出力制御器３４ａ
に供給する。それ以外の場合には、比較器３１ａは、ハ
イレベルの出力制御信号を出力制御器３４ａに供給す
る。The comparator 31a compares the output of the SCR counter 32 with the PTS 141 and supplies a signal indicating the comparison result to the output controller 34a as an output control signal. For example, when the value counted up by the SCR counter 32 is smaller than the value of the PTS 141, the comparator 3
1a outputs a low level output control signal to the output controller 34a.
To supply. In other cases, the comparator 31a supplies a high level output control signal to the output controller 34a.
【００４５】出力制御器３４ａは、出力制御信号がハイ
レベルの場合に、主映像データデコーダ４０ａの出力を
許可し、出力制御信号がローレベルの場合に、主映像デ
ータデコーダ４０ａの出力を禁止する。The output controller 34a permits the output of the main video data decoder 40a when the output control signal is at the high level, and inhibits the output of the main video data decoder 40a when the output control signal is at the low level. .
【００４６】比較器３１ｂおよび比較器３１ｃの機能
は、比較器３１ａの機能と同様であり、出力制御器３４
ａと共に出力制御部３４に含まれる出力制御器３４ｂお
よび出力制御器３４ｃの機能は、出力制御器３４ａの機
能と同様である。従って、ここではそれらの説明を省略
する。The functions of the comparator 31b and the comparator 31c are similar to those of the comparator 31a, and the output controller 34
The functions of the output controller 34b and the output controller 34c included in the output control unit 34 together with a are the same as the functions of the output controller 34a. Therefore, their description is omitted here.
【００４７】このようにして、ＳＣＲカウンタ３２によ
ってカウントアップされた値とＰＴＳ１４１の値との大
小関係に応じて、エレメンタリデコーダ部４０の出力タ
イミングが制御される。これにより、エレメンタリデコ
ーダ部４０によってデコードされた信号の同期合わせを
行うことが可能となる。In this way, the output timing of the elementary decoder section 40 is controlled according to the magnitude relationship between the value counted up by the SCR counter 32 and the value of the PTS 141. As a result, the signals decoded by the elementary decoder section 40 can be synchronized.
【００４８】読み出し制御部３３は、読み出し制御器３
３ａ〜３３ｃを含んでいる。The read control unit 33 includes a read controller 3
3a to 33c are included.
【００４９】読み出し制御器３３ａは、主映像データ格
納部２０ａに格納された主映像データ１６０ａをアクセ
スユニット１６１ａを１単位として読み出し、読み出さ
れたアクセスユニット１６１ａからＰＳＣ１６２ａとＰ
ＴＳ１４１とを除いたデータを主映像データデコーダ４
０ａに供給する。また、読み出し制御器３３ａは、アク
セスユニット１６１ａからＰＴＳ１４１を抽出し、抽出
されたＰＴＳ１４１を比較器３１ａに供給する。The read controller 33a reads the main video data 160a stored in the main video data storage section 20a with the access unit 161a as one unit, and the read access units 161a to PSC162a and PSC 162a.
The data excluding TS141 is the main video data decoder 4
0a. The read controller 33a also extracts the PTS 141 from the access unit 161a and supplies the extracted PTS 141 to the comparator 31a.
【００５０】読み出し制御器３３ｂおよび読み出し制御
器３３ｃの機能は、読み出し制御器３３ａの機能と同様
である。従って、ここではその説明を省略する。The functions of the read controller 33b and the read controller 33c are similar to those of the read controller 33a. Therefore, the description is omitted here.
【００５１】出力制御部３４は、出力制御器３４ａ〜３
４ｃを含んでいる。出力制御器３４ａ〜３４ｃの機能
は、上述したとおりである。The output control unit 34 includes the output controllers 34a-3a.
4c. The functions of the output controllers 34a to 34c are as described above.
【００５２】エレメンタリデコーダ部４０は、主映像デ
ータデコーダ４０ａと、副映像データデコーダ４０ｂ
と、音声データデコーダ４０ｃとを含んでいる。The elementary decoder section 40 includes a main video data decoder 40a and a sub video data decoder 40b.
And an audio data decoder 40c.
【００５３】主映像データデコーダ４０ａ、副映像デー
タデコーダ４０ｂおよび音声データデコーダ４０ｃのそ
れぞれは、読み出し制御部３３によって読み出されたデ
ータを所定のルールに従ってデコードする。どのような
ルールを採用するかは規格で定められる。バッファメモ
リ２０に格納されるデータが圧縮されている場合には、
エレメンタリデコーダ部４０は、その圧縮されたデータ
を伸張する。デコードされた信号は、出力制御部３４を
介して出力される。Each of the main video data decoder 40a, the sub video data decoder 40b and the audio data decoder 40c decodes the data read by the read control unit 33 according to a predetermined rule. The rules determine what kind of rules are adopted. If the data stored in the buffer memory 20 is compressed,
The elementary decoder unit 40 expands the compressed data. The decoded signal is output via the output control unit 34.
【００５４】図６は、ビットストリーム分解器１０の構
成を示す。ビットストリーム分解器１０は、スタートコ
ード検出器５１と、分解器５２と、ＳＣＲ抽出器５３
と、ＰＴＳ抽出器５４と、フォーマッタ５５とを含んで
いる。FIG. 6 shows the configuration of the bitstream decomposer 10. The bit stream decomposer 10 includes a start code detector 51, a decomposer 52, and an SCR extractor 53.
And a PTS extractor 54 and a formatter 55.
【００５５】スタートコード検出器５１は、スタートコ
ードを検出する。スタートコードは、パックヘッダ１２
０の先頭、ＰＥＳヘッダ１４０の先頭およびアクセスユ
ニット１５１ａの先頭に挿入されているコードである。
例えば、スタートコードは、２４ビットのビット列"000
0 0000 0000 0000 0000 0001"である。入力されたビッ
トストリーム１００の中にスタートコードが現れた場
合、スタートコード検出器５１は、スタートコード検出
信号を分解器５２に出力する。The start code detector 51 detects a start code. Start code is pack header 12
It is a code inserted at the beginning of 0, the beginning of the PES header 140, and the beginning of the access unit 151a.
For example, the start code is a 24-bit bit string "000
0 0000 0000 0000 0000 0001 ". When a start code appears in the input bitstream 100, the start code detector 51 outputs a start code detection signal to the decomposer 52.
【００５６】分解器５２は、スタートコードに続く所定
の数のビット（例えば、８ビット）のデータを読み取
り、そのデータが所定のビット列に一致するか否かを判
定する。The decomposer 52 reads data of a predetermined number of bits (for example, 8 bits) following the start code, and determines whether the data matches a predetermined bit string.
【００５７】スタートコードに続く８ビットが"1011 10
10"である場合には、分解器５２は、そのデータがパッ
クヘッダ１２０であると判定し、ビットストリーム１０
０からパックヘッダ１２０を抽出する。このようにして
抽出されたパックヘッダ１２０は、ＳＣＲ抽出器５３に
供給される。ＳＣＲ抽出器５３は、パックヘッダ１２０
からＳＣＲ１２１を抽出する。このような抽出は、例え
ば、図４（ａ）に示すシンタックスに従って行われる。The 8 bits following the start code are "1011 10
If it is 10 ″, the decomposer 52 determines that the data is the pack header 120, and the bitstream 10
The pack header 120 is extracted from 0. The pack header 120 extracted in this way is supplied to the SCR extractor 53. The SCR extractor 53 has a pack header 120.
SCR121 is extracted from. Such extraction is performed, for example, according to the syntax shown in FIG.
【００５８】スタートコードに続く８ビットが"1100 XX
XX"である場合には、分解器５２は、そのデータが主映
像データ１５０ａに対応するＰＥＳヘッダ１４０である
と判定し、ビットストリーム１００からＰＥＳヘッダ１
４０を抽出する。このようにして抽出されたＰＥＳヘッ
ダ１４０は、ＰＴＳ抽出器５４に供給される。ＰＴＳ抽
出器５４は、ＰＥＳヘッダ１４０からＰＴＳ１４１を抽
出する。このような抽出は、例えば、図４（ｂ）に示す
シンタックスに従って行われる。The 8 bits following the start code are "1100 XX
If it is XX ″, the decomposer 52 determines that the data is the PES header 140 corresponding to the main video data 150a, and determines that the PES header 1 from the bitstream 100.
40 is extracted. The PES header 140 extracted in this way is supplied to the PTS extractor 54. The PTS extractor 54 extracts the PTS 141 from the PES header 140. Such extraction is performed, for example, according to the syntax shown in FIG.
【００５９】また、抽出されたＰＥＳヘッダ１４０に続
く主映像データ１５０ａは、フォーマッタ５５に供給さ
れる。The main video data 150a following the extracted PES header 140 is supplied to the formatter 55.
【００６０】スタートコードに続く８ビットが"1011 11
01"である場合には、分解器５２は、そのデータが副映
像データ１５０ｂに対応するＰＥＳヘッダ１４０である
と判定し、ビットストリーム１００からＰＥＳヘッダ１
４０を抽出する。このようにして抽出されたＰＥＳヘッ
ダ１４０は、ＰＴＳ抽出器５４に供給される。ＰＴＳ抽
出器５４は、ＰＥＳヘッダ１４０からＰＴＳ１４１を抽
出する。このような抽出は、例えば、図４（ｂ）に示す
シンタックスに従って行われる。The 8 bits following the start code are "1011 11
In the case of 01 ”, the decomposer 52 determines that the data is the PES header 140 corresponding to the sub-picture data 150b, and determines that the PES header 1 from the bitstream 100.
40 is extracted. The PES header 140 extracted in this way is supplied to the PTS extractor 54. The PTS extractor 54 extracts the PTS 141 from the PES header 140. Such extraction is performed, for example, according to the syntax shown in FIG.
【００６１】また、抽出されたＰＥＳヘッダ１４０に続
く副映像データ１５０ｂは、フォーマッタ５５に供給さ
れる。The sub-picture data 150b following the extracted PES header 140 is supplied to the formatter 55.
【００６２】スタートコードに続く８ビットが"110X XX
XX"である場合には、分解器５２は、そのデータが音声
データ１５０ｃに対応するＰＥＳヘッダ１４０であると
判定し、ビットストリーム１００からＰＥＳヘッダ１４
０を抽出する。このようにして抽出されたＰＥＳヘッダ
１４０は、ＰＴＳ抽出器５４に供給される。ＰＴＳ抽出
器５４は、ＰＥＳヘッダ１４０からＰＴＳ１４１を抽出
する。このような抽出は、例えば、図４（ｂ）に示すシ
ンタックスに従って行われる。8 bits following the start code are "110X XX
If it is XX ″, the decomposer 52 determines that the data is the PES header 140 corresponding to the audio data 150c, and the bitstream 100 to the PES header 14 is determined.
Extract 0. The PES header 140 extracted in this way is supplied to the PTS extractor 54. The PTS extractor 54 extracts the PTS 141 from the PES header 140. Such extraction is performed, for example, according to the syntax shown in FIG.
【００６３】また、抽出されたＰＥＳヘッダ１４０に続
く音声データ１５０ｃは、フォーマッタ５５に供給され
る。The audio data 150c following the extracted PES header 140 is supplied to the formatter 55.
【００６４】スタートコードに続く８ビットが"0000 00
00"である場合には、分解器５２は、そのデータがピク
チャスタートコード（ＰＳＣ）１６２ａであると判定
し、ピクチャスタートコード検出信号をフォーマッタ５
５に供給する。8 bits following the start code are "0000 00"
If it is "00", the decomposer 52 determines that the data is the picture start code (PSC) 162a, and outputs the picture start code detection signal to the formatter 5
5
【００６５】フォーマッタ５５は、ピクチャスタートコ
ード検出信号に応答して、ＰＴＳ抽出器５４から出力さ
れるＰＴＳ１４１を主映像データ１５０ａ、副映像デー
タ１５０ｂおよび音声データ１５０ｃの所定の位置に挿
入する。その結果、フォーマッタ５５からは、ＰＴＳ１
４１が挿入された主映像データ１６０ａ、副映像データ
１６０ｂおよび音声データ１６０ｃが、出力される。ま
た、フォーマッタ５５から、アドレス信号１８０ａ〜１
８０ｃが、出力される。In response to the picture start code detection signal, the formatter 55 inserts the PTS 141 output from the PTS extractor 54 into the main video data 150a, the sub video data 150b and the audio data 150c at predetermined positions. As a result, from the formatter 55, PTS1
The main video data 160a, the sub video data 160b, and the audio data 160c in which 41 is inserted are output. In addition, the formatter 55 outputs the address signals 180a-1
80c is output.
【００６６】図７は、フォーマッタ５５の構成を示す。
フォーマッタ５５は、ＰＴＳレジスタ５５０と、主映像
データフォーマッタ部５６０ａと、副映像データフォー
マッタ部５６０ｂと、音声データフォーマッタ部５６０
ｃとを含む。FIG. 7 shows the structure of the formatter 55.
The formatter 55 includes a PTS register 550, a main video data formatter unit 560a, a sub video data formatter unit 560b, and an audio data formatter unit 560.
c.
【００６７】ＰＴＳレジスタ５５０には、ＰＴＳ抽出器
５４によって抽出されたＰＴＳ１４１が格納される。The PTS register 550 stores the PTS 141 extracted by the PTS extractor 54.
【００６８】主映像フォーマッタ部５６０ａは、選択回
路５６１ａと、アドレス生成回路５６２ａとを含む。The main video formatter section 560a includes a selection circuit 561a and an address generation circuit 562a.
【００６９】選択回路５６１ａには、主映像データ１５
０ａがワード単位で入力される。選択回路５６１ａは、
ピクチャスタートコード検出信号がローレベルである場
合には、主映像データ１５０ａの各ワードを選択的に出
力する。選択回路５６１ａは、ピクチャスタートコード
検出信号がローレベルからハイレベルに変化したことに
応答して、ＰＴＳレジスタ５５０に格納されたＰＴＳ１
４１を選択的に出力する。このようにして、ピクチャス
タートコード１６２ａに続くワード位置に、ＰＴＳ１４
１を挿入することができる。また、ピクチャスタートコ
ード１６２ａから所定数のワードだけ離れた位置に、Ｐ
ＴＳ１４１を挿入するようにすることもできる。この場
合、その所定数のワードは、選択回路５６１ａにおい
て、例えば、クロック信号（図示せず）に基づいてカウ
ントされ得る。The selection circuit 561a stores the main video data 15
0a is input in word units. The selection circuit 561a is
When the picture start code detection signal is at low level, each word of the main video data 150a is selectively output. The selection circuit 561a responds to the change of the picture start code detection signal from the low level to the high level, and the PTS1 stored in the PTS register 550.
41 is selectively output. In this way, the PTS14 is added to the word position following the picture start code 162a.
1 can be inserted. In addition, at a position apart from the picture start code 162a by a predetermined number of words, P
It is also possible to insert the TS 141. In this case, the predetermined number of words can be counted in the selection circuit 561a based on, for example, a clock signal (not shown).
【００７０】アドレス生成回路５６２ａは、ＰＴＳ１４
１が挿入された主映像データ１６０ａを格納する主映像
データ格納部２０ａ内の位置を示すアドレス信号１８０
ａを生成する。The address generation circuit 562a uses the PTS14
The address signal 180 indicating the position in the main video data storage unit 20a storing the main video data 160a in which 1 is inserted.
Generate a.
【００７１】副映像データフォーマッタ部５６０ｂおよ
び音声データフォーマッタ部５６０ｃの構成および動作
は、主映像フォーマッタ部５６０ａの構成および動作と
同様である。The configurations and operations of the sub-picture data formatter section 560b and the audio data formatter section 560c are similar to those of the main picture formatter section 560a.
【００７２】（実施の形態２）図８は、本発明の実施の
形態２のデコード装置２の構成を示す。デコード装置２
の構成は、ビットストリーム分解器１１と読み出し制御
部３５とを除いて、図２に示すデコード装置１の構成と
同一である。従って、同一の構成要素には同一の参照番
号を付してその説明を省略する。(Second Embodiment) FIG. 8 shows a configuration of a decoding device 2 according to a second embodiment of the present invention. Decoding device 2
2 is the same as the configuration of the decoding device 1 shown in FIG. 2 except for the bitstream decomposer 11 and the read control unit 35. Therefore, the same components are designated by the same reference numerals and the description thereof will be omitted.
【００７３】ビットストリーム分解器１１は、ビットス
トリーム１００を主映像データ１５０ａと副映像データ
１５０ｂと音声データ１５０ｃとに分解する。ビットス
トリーム分解器１１は、ＰＥＳヘッダ１４０からＰＴＳ
１４１を抽出し、そのＰＥＳヘッダ１４０に続く１以上
のデータ１５０（主映像データ１５０ａまたは副映像デ
ータ１５０ｂまたは音声データ１５０ｃ）の所定の位置
にＰＴＳ１４１を挿入する。さらに、ビットストリーム
分解器１１は、データ１５０の所定の位置にアドレスポ
インタ１７１を挿入する。The bit stream decomposer 11 decomposes the bit stream 100 into main video data 150a, sub video data 150b and audio data 150c. The bit stream decomposer 11 uses the PES header 140 to PTS.
141 is extracted, and the PTS 141 is inserted at a predetermined position of one or more data 150 (main video data 150a, sub video data 150b, or audio data 150c) following the PES header 140. Further, the bitstream decomposer 11 inserts the address pointer 171 at a predetermined position of the data 150.
【００７４】図９は、ビットストリーム分解器１１によ
ってバッファメモリ２０の主映像データ格納部２０ａに
格納された主映像データ１６０ａの構造を示す。図９に
示される例では、アドレスポインタ１７１は、各アクセ
スユニット１６１ａの先頭から３ワード目に挿入されて
いる。もちろん、アドレスポインタ１７１の挿入位置が
アクセスユニット１６１ａの先頭から３ワード目に限定
されるわけではない。各アクセスユニット１６１ａに共
通のルールに従って挿入される限り、アドレスポインタ
１７１は、アクセスユニット１６１ａの任意の位置に挿
入され得る。FIG. 9 shows the structure of the main video data 160a stored in the main video data storage section 20a of the buffer memory 20 by the bitstream decomposer 11. In the example shown in FIG. 9, the address pointer 171 is inserted in the third word from the head of each access unit 161a. Of course, the insertion position of the address pointer 171 is not limited to the third word from the beginning of the access unit 161a. The address pointer 171 can be inserted at an arbitrary position of the access unit 161a as long as it is inserted according to a rule common to each access unit 161a.
【００７５】アドレスポインタ１７１の値は、時刻的に
後方にバッファメモリ２０に格納されたアクセスユニッ
トのアドレスポインタのアドレスである。例えば、図９
に示される例において、アクセスユニット１６１ａ−１
の次にアクセスユニット１６１ａ−２がバッファメモリ
２０に格納されると仮定する。さらに、アクセスユニッ
ト１６１ａ−２のアドレスポインタ１７１のアドレス
は、アクセスユニット１６１ａ−１のアドレスポインタ
１７１のアドレスより２５５ワード後方であると仮定す
る。この場合、アクセスユニット１６１ａ−１のアドレ
スポインタ１７１の値は、２５５に設定される。The value of the address pointer 171 is the address of the address pointer of the access unit stored in the buffer memory 20 backward in time. For example, in FIG.
In the example shown in FIG.
Next, it is assumed that the access unit 161a-2 is stored in the buffer memory 20. Further, it is assumed that the address of the address pointer 171 of the access unit 161a-2 is 255 words behind the address of the address pointer 171 of the access unit 161a-1. In this case, the value of the address pointer 171 of the access unit 161a-1 is set to 255.
【００７６】このようにして、アクセスユニット１６１
ａ−１からアクセスユニット１６１ａ−２に向かう方向
にポインタチェーンが形成される。このポインタチェー
ンの方向は、図９において矢印で示される。In this way, the access unit 161
A pointer chain is formed in the direction from a-1 to the access unit 161a-2. The direction of this pointer chain is indicated by the arrow in FIG.
【００７７】このようなポインタチェーンの形成は、例
えば、アクセスユニット１６１ａ−１のアドレスポイン
タ１７１のアドレス（Ａ１）を退避しておき、アクセス
ユニット１６１ａ−２のアドレスポインタ１７１のアド
レス（Ａ２）を求め、アドレス（Ａ２）をアドレス（Ａ
１）によって指示される位置に格納することによって達
成される。アドレス（Ａ２）は、アドレス（Ａ１）を基
準とする相対的なアドレスであってもよい。このような
相対的なアドレスは、例えば、ピクチャスタートコード
検出信号を受け取ってからその次のピクチャスタートコ
ード検出信号を受け取るまでに、フォーマッタ５５（図
６）を通過したデータ量をカウントすることによって得
られる。To form such a pointer chain, for example, the address (A1) of the address pointer 171 of the access unit 161a-1 is saved and the address (A2) of the address pointer 171 of the access unit 161a-2 is obtained. , Address (A2) to address (A
Achieved by storing in the location indicated by 1). The address (A2) may be a relative address based on the address (A1). Such a relative address is obtained, for example, by counting the amount of data that has passed through the formatter 55 (FIG. 6) from the reception of the picture start code detection signal to the reception of the next picture start code detection signal. To be
【００７８】図１０は、フォーマッタ５５Ａの構成を示
す。フォーマッタ５５（図６）をフォーマッタ５５Ａに
置換することによってデータ１５０の所定の位置にアド
レスポインタ１７０を挿入することができる。FIG. 10 shows the structure of the formatter 55A. By replacing the formatter 55 (FIG. 6) with the formatter 55A, the address pointer 170 can be inserted at a predetermined position of the data 150.
【００７９】フォーマッタ５５Ａは、ＰＴＳレジスタ５
５０と、主映像データフォーマッタ部６６０ａと、副映
像データフォーマッタ部６６０ｂと、音声データフォー
マッタ部６６０ｃとを含む。The formatter 55A includes the PTS register 5
50, a main video data formatter unit 660a, a sub video data formatter unit 660b, and an audio data formatter unit 660c.
【００８０】ＰＴＳレジスタ５５０には、ＰＴＳ抽出器
５４によって抽出されたＰＴＳ１４１が格納される。The PTS register 550 stores the PTS 141 extracted by the PTS extractor 54.
【００８１】主映像フォーマッタ部６６０ａは、図７に
示す主映像フォーマッタ部５６０ａの構成に加えて、デ
ータカウンタ６６１ａと、アドレスポインタレジスタ６
６２ａと、選択回路６６３ａと、選択回路６６４ａとを
さらに含む。The main video formatter unit 660a has a data counter 661a and an address pointer register 6 in addition to the configuration of the main video formatter unit 560a shown in FIG.
62a, a selection circuit 663a, and a selection circuit 664a are further included.
【００８２】これらの追加の回路６６１ａ〜６６４ａ
は、連続する２つのピクチャスタートコード検出信号に
対して所定の動作を行うように構成されている。以下、
連続する２つのピクチャスタートコード検出信号のうち
先のピクチャスタートコード検出信号を「検出信号Ｓ
１」といい、連続する２つのピクチャスタートコード検
出信号のうち後のピクチャスタートコード検出信号を
「検出信号Ｓ２」という。その所定の動作は、表１に示
すとおりである。These additional circuits 661a-664a
Are configured to perform a predetermined operation on two consecutive picture start code detection signals. Less than,
Of the two consecutive picture start code detection signals, the preceding picture start code detection signal is called "detection signal S".
The picture start code detection signal subsequent to the picture start code detection signal is referred to as "detection signal S2". The predetermined operation is as shown in Table 1.
【００８３】[0083]
【表１】 [Table 1]
【００８４】アドレスポインタレジスタ６６２ａは、検
出信号Ｓ１がローレベルからハイレベルに変化したこと
に応答して、アドレス生成回路５６２ａによって生成さ
れるアドレスを格納する。これは、アクセスユニット１
６１ａ−１のアドレスポインタ１７１のアドレス（Ａ
１）を退避するためである（図９参照）。The address pointer register 662a stores the address generated by the address generation circuit 562a in response to the detection signal S1 changing from the low level to the high level. This is access unit 1
61a-1 address pointer 171 address (A
This is for saving 1) (see FIG. 9).
【００８５】データカウンタ６６１ａは、検出信号Ｓ１
がローレベルからハイレベルに変化したことに応答し
て、カウント値をリセットした後、カウント動作を開始
する。これは、ピクチャスタートコード検出信号を受け
取ってからその次のピクチャスタートコード検出信号を
受け取るまでに、フォーマッタ５５Ａを通過した主映像
データ１５０ａのワード数をカウントするためである。The data counter 661a detects the detection signal S1.
In response to the change from the low level to the high level, the count value is reset and then the count operation is started. This is to count the number of words of the main video data 150a that has passed through the formatter 55A from the reception of the picture start code detection signal to the reception of the next picture start code detection signal.
【００８６】選択回路６６３ａは、検出信号Ｓ２がロー
レベルからハイレベルに変化したことに応答して、デー
タカウンタ６６１ａによってカウントされたカウント値
を選択的に出力する。これにより、アクセスユニット１
６１ａ−１のアドレスポインタ１７１の位置に対するア
クセスユニット１６１ａ−２のアドレスポインタ１７１
の相対的な位置を示すオフセット値が選択回路６６３ａ
の出力として出力される（図９参照）。The selection circuit 663a selectively outputs the count value counted by the data counter 661a in response to the detection signal S2 changing from the low level to the high level. As a result, the access unit 1
Address pointer 171 of access unit 161a-2 corresponding to the position of address pointer 171 of 61a-1
Of the offset value indicating the relative position of the selection circuit 663a.
(See FIG. 9).
【００８７】選択回路６６４ａは、検出信号Ｓ２がロー
レベルからハイレベルに変化したことに応答して、アド
レスポインタレジスタ６６２ａに格納されたアドレスを
選択的に出力する。これにより、アドレス（Ａ１）によ
って指示される位置に、アクセスユニット１６１ａ−２
のアドレスポインタ１７１の相対的なアドレス（Ａ２）
が格納される（図９参照）。Select circuit 664a selectively outputs the address stored in address pointer register 662a in response to detection signal S2 changing from low level to high level. As a result, the access unit 161a-2 is located at the position designated by the address (A1).
Relative address of the address pointer 171 (A2)
Is stored (see FIG. 9).
【００８８】副映像データフォーマッタ部６６０ｂおよ
び音声データフォーマッタ部６６０ｃの構成および動作
は、主映像フォーマッタ部６６０ａの構成および動作と
同様である。The configurations and operations of the sub-picture data formatter section 660b and the audio data formatter section 660c are similar to those of the main-picture formatter section 660a.
【００８９】なお、副映像データ１６０ｂおよび音声デ
ータ１６０ｃの構造も、主映像データ１６０ａの構造と
同様である。The structures of the sub-picture data 160b and the audio data 160c are the same as that of the main picture data 160a.
【００９０】実施の形態１と同様にして、ビットストリ
ーム１００に含まれるパックヘッダ１２０およびＰＥＳ
ヘッダ１４０は、いずれも、バッファメモリ２０には格
納されない。その代わりに、ビットストリーム分解器１
１は、パックヘッダ１２０からＳＣＲ１２１を抽出し、
抽出されたＳＣＲ１２１をコントローラ３０に送る。ま
た、ビットストリーム分解器１１は、ＰＥＳヘッダ１４
０からＰＴＳ１４１を抽出し、そのＰＥＳヘッダ１４０
に続く１以上のデータ１５０の所定の位置にＰＴＳ１４
１を挿入する。さらに、ビットストリーム分解器１１
は、１以上のデータ１５０の所定の位置にアドレスポイ
ンタ１７１を挿入する。Similar to the first embodiment, the pack header 120 and PES included in the bitstream 100 are included.
None of the headers 140 are stored in the buffer memory 20. Instead, the bitstream decomposer 1
1 extracts the SCR 121 from the pack header 120,
The extracted SCR 121 is sent to the controller 30. In addition, the bitstream decomposer 11 uses the PES header 14
PTS 141 is extracted from 0 and its PES header 140
PTS14 at a predetermined position of one or more data 150 following
Insert 1. Furthermore, the bit stream decomposer 11
Inserts the address pointer 171 at a predetermined position of one or more data 150.
【００９１】このように、デコードされた信号を出力す
るタイミングを規定するＰＴＳ１４１とアドレスポイン
タ１７１は、データ１５０の所定の位置に直接的に挿入
される。これにより、デコード装置２は、ＣＰＵ３６０
の助けを借りることなく、デコードされた信号を出力す
るタイミングの同期合わせを実行することができる。Ｃ
ＰＵ３６０がパックヘッダ１２０とＰＥＳヘッダ１４０
とを解析し、その解析結果の対応関係を維持する必要が
ない。これにより、ＣＰＵ３６０とデコード装置２との
間の制御が簡単となり、ＣＰＵ３６０の負荷も小さくな
る。As described above, the PTS 141 and the address pointer 171 which define the timing of outputting the decoded signal are directly inserted into the predetermined position of the data 150. Accordingly, the decoding device 2 causes the CPU 360 to
It is possible to perform the timing synchronization of outputting the decoded signal without the help of. C
The PU 360 has a pack header 120 and a PES header 140.
It is not necessary to analyze and and maintain the correspondence of the analysis results. This simplifies the control between the CPU 360 and the decoding device 2 and reduces the load on the CPU 360.
【００９２】また、ビットストリーム分解器１１は、デ
コードされた信号を出力するタイミングの基準を規定す
るＳＣＲ１２１をパックヘッダ１２０から抽出し、デコ
ードされた信号を出力するタイミングを規定するＰＴＳ
１４１をＰＥＳヘッダ１４０から抽出する。これによ
り、それらのヘッダをバッファメモリ２０に格納するこ
とを省く。これにより、バッファメモリ２０に格納され
るデータ量を削減することができる。その結果、バッフ
ァメモリ２０のサイズを小さくすることができる。The bit stream decomposer 11 also extracts from the pack header 120 the SCR 121 that defines the reference for the timing of outputting the decoded signal, and the PTS that defines the timing of outputting the decoded signal.
141 is extracted from the PES header 140. This saves storing those headers in the buffer memory 20. As a result, the amount of data stored in the buffer memory 20 can be reduced. As a result, the size of the buffer memory 20 can be reduced.
【００９３】図８を再び参照して、読み出し制御部３５
の動作を説明する。読み出し制御部３５は、実施の形態
１で説明した動作に加えて、アドレスポインタ１７１を
利用して特殊再生動作や同期合わせ動作を実行する。Referring again to FIG. 8, the read control section 35.
Will be described. In addition to the operation described in the first embodiment, the read control unit 35 uses the address pointer 171 to execute the special reproduction operation and the synchronization operation.
【００９４】読み出し制御部３５は、読み出し制御器３
５ａ〜３５ｃを含んでいる。以下、読み出し制御器３５
ａの動作を例にとり説明する。読み出し制御器３５ｂお
よび読み出し制御器３５ｃの動作は、読み出し制御器３
５ａの動作と同様である。The read control unit 35 includes the read controller 3
5a to 35c are included. Hereinafter, the read controller 35
The operation a will be described as an example. The operations of the read controller 35b and the read controller 35c are performed by the read controller 3
It is similar to the operation of 5a.
【００９５】はじめに、読み出し制御器３５ａの再生動
作を説明する。First, the reproducing operation of the read controller 35a will be described.
【００９６】読み出し制御器３５ａは、入力部５０を介
して入力される制御信号３６２に従って動作する。制御
信号３６２が「通常再生モード」を示す場合には、読み
出し制御器３５ａの動作は、実施の形態１で述べた動作
と同様である。すわわち、読み出し制御器３５ａは、主
映像データ格納部２０ａに格納された主映像データ１６
０ａをアクセスユニット１６１ａを１単位として読み出
し、読み出されたアクセスユニット１６１ａからＰＳＣ
１６２ａとＰＴＳ１４１とを除いたデータを主映像デー
タデコーダ４０ａに供給する。また、読み出し制御器３
５ａは、アクセスユニット１６１ａからＰＴＳ１４１を
抽出し、抽出されたＰＴＳ１４１を比較器３１ａに供給
する。The read controller 35a operates according to a control signal 362 input via the input section 50. When the control signal 362 indicates the "normal reproduction mode", the operation of the read controller 35a is the same as the operation described in the first embodiment. That is, the read controller 35a controls the main video data 16 stored in the main video data storage unit 20a.
0a is read with the access unit 161a as one unit, and the PSC is read from the read access unit 161a.
The data excluding 162a and the PTS 141 is supplied to the main video data decoder 40a. Also, the read controller 3
5a extracts the PTS 141 from the access unit 161a and supplies the extracted PTS 141 to the comparator 31a.
【００９７】制御信号３６２が「２倍速再生モード」を
示す場合には、読み出し制御器３５ａは、映像データ格
納部２０ａに格納された主映像データ１６０ａのアクセ
スユニット１６１ａを読み出すのに先だって、そのアク
セスユニット１６１ａのアドレスポインタ１７１を読み
出す。上述したように、アドレスポインタ１７１には、
時刻的に後方に位置するアクセスユニット１６１ａのア
ドレスポインタ１７１のアドレスＡ１が格納されてい
る。読み出し制御器３５ａは、読み出されたアドレスポ
インタ１７１に続くデータを読み出す代わりに、その読
み出されたアドレスポインタ１７１によって指示される
アドレスＡ２に位置するアドレスポインタ１７１に続く
データを読み出す。これは、２つのアクセスユニット１
６１ａにつき１つの割合でアクセスユニット１６１ａの
読み出しをスキップすることを意味する。このようにし
て、読み出し制御器３５ａは、２倍速再生を達成する。When the control signal 362 indicates the "double speed reproduction mode", the read controller 35a accesses the access unit 161a of the main video data 160a stored in the video data storage section 20a before reading the access unit 161a. The address pointer 171 of the unit 161a is read. As described above, the address pointer 171 includes
The address A1 of the address pointer 171 of the access unit 161a located at the rear in time is stored. The read controller 35a, instead of reading the data following the read address pointer 171, reads the data following the address pointer 171 located at the address A2 indicated by the read address pointer 171. This is two access units 1
This means that the reading of the access unit 161a is skipped at a rate of 61a. In this way, the read controller 35a achieves double speed reproduction.
【００９８】図１１は、読み出し制御器３５ａによる２
倍速再生動作を説明するための図である。「通常再生モ
ード」では、読み出し制御器３５ａは、アクセスユニッ
ト９１１〜９１７を順次読み出す。「２倍速再生モー
ド」では、読み出し制御器３５ａは、アクセスユニット
９１１、９１３、９１５および９１７のみを順次読み出
す。このように、「２倍速再生モード」では、アクセス
ユニット９１２、９１４および９１６の読み出しがスキ
ップされる。FIG. 11 shows the operation of the read controller 35a.
It is a figure for demonstrating a double speed reproduction operation. In the “normal reproduction mode”, the read controller 35a sequentially reads the access units 911 to 917. In the "double speed reproduction mode", the read controller 35a sequentially reads only the access units 911, 913, 915 and 917. Thus, in the "double speed reproduction mode", the reading of the access units 912, 914 and 916 is skipped.
【００９９】制御信号３６２が「フリーズ再生モード」
を示す場合には、読み出し制御器３５ａは、アドレスポ
インタ１７１に続くデータを繰り返し読み出す。これに
より、同一のアクセスユニットが連続して再生されるこ
とになる。The control signal 362 is "freeze reproduction mode".
, The read controller 35a repeatedly reads the data following the address pointer 171. As a result, the same access unit is continuously reproduced.
【０１００】図１２は、読み出し制御器３５ａの構成を
示す。読み出し制御器３５ａは、主映像データ格納部２
０ａにおいてアクセスすべき位置を示すアドレスを主映
像データ格納部２０ａに出力し、そのアドレスに対応す
る主映像データ１６０ａを主映像データ格納部２０ａか
ら受け取る。FIG. 12 shows the configuration of the read controller 35a. The read controller 35a includes the main video data storage unit 2
The address indicating the position to be accessed at 0a is output to the main video data storage unit 20a, and the main video data 160a corresponding to the address is received from the main video data storage unit 20a.
【０１０１】読み出し制御器３５ａは、ピクチャスター
トコード検出器３５００と、ＰＴＳ抽出器３５２０と、
ＰＴＳレジスタ３５３０とを含む。The read controller 35a includes a picture start code detector 3500, a PTS extractor 3520,
And a PTS register 3530.
【０１０２】ピクチャスタートコード検出器３５００
は、アクセスユニット１６１ａに含まれるＰＳＣ１６２
ａを検出して、ピクチャスタートコード検出信号を出力
する。Picture start code detector 3500
Is a PSC 162 included in the access unit 161a.
When a is detected, a picture start code detection signal is output.
【０１０３】ＰＴＳ抽出器３５２０は、アクセスユニッ
トに含まれるＰＴＳ１４１を抽出し、抽出されたＰＴＳ
１４１をＰＴＳレジスタ３５３０に格納する。ＰＴＳレ
ジスタ３５３０の出力は、比較器３１ａに接続される。
また、ＰＴＳ抽出器３５２０は、アクセスユニット１６
１ａからＰＳＣ１６２ａとＰＴＳ１４１とを除いたデー
タを主映像データデコーダ４０ａに供給する。The PTS extractor 3520 extracts the PTS 141 included in the access unit and extracts the extracted PTS.
141 is stored in the PTS register 3530. The output of the PTS register 3530 is connected to the comparator 31a.
In addition, the PTS extractor 3520 is used by the access unit 16
The data obtained by removing the PSC 162a and the PTS 141 from 1a is supplied to the main video data decoder 40a.
【０１０４】読み出し制御器３５ａは、制御部３５１０
をさらに含む。制御部３５１０には、入力部５０を介し
て入力される制御信号３６１および３６２と、比較器３
１ａの出力と、ピクチャスタートコード検出信号とが入
力される。制御部３５１０は、これらの入力に従って、
イネーブル信号ＥＮ１〜ＥＮ４を生成する。The read controller 35a includes a control unit 3510.
Further included. The control unit 3510 receives control signals 361 and 362 input via the input unit 50 and the comparator 3.
The output of 1a and the picture start code detection signal are input. The control unit 3510, according to these inputs,
The enable signals EN1 to EN4 are generated.
【０１０５】（１）「通常再生モード」における読み出
し制御器３５ａの動作 制御部３５１０は、イネーブル信号ＥＮ１およびＥＮ２
をインアクティブに保つ。(1) Operation of the read controller 35a in the "normal reproduction mode" The control unit 3510 controls the enable signals EN1 and EN2.
Keep inactive.
【０１０６】読み出しレジスタ３５８０に格納されてい
る値は、ピクチャスタートコード検出信号に応答して０
に初期化される。The value stored in the read register 3580 becomes 0 in response to the picture start code detection signal.
Is initialized to
【０１０７】制御部３５１０は、アクセスユニット１６
１ａの１ワードを読み出す毎に、イネーブル信号ＥＮ３
をアクティブにする。その結果、加算器３５７０の出力
は、１つずつインクリメントされて、読み出しレジスタ
３５８０に格納される。The control unit 3510 controls the access unit 16
Each time one word of 1a is read, the enable signal EN3
Activate As a result, the output of the adder 3570 is incremented by 1 and stored in the read register 3580.
【０１０８】ベースレジスタ３５６０に格納されている
値は、ピクチャスタートコード検出信号に応答して出力
レジスタ３６００に格納されている値に初期化される。The value stored in base register 3560 is initialized to the value stored in output register 3600 in response to the picture start code detection signal.
【０１０９】加算器３５９０は、ベースレジスタ３５６
０の出力と読み出しレジスタ３５８０の出力とを加算す
る。The adder 3590 has a base register 356.
The output of 0 and the output of the read register 3580 are added.
【０１１０】制御部３５１０は、アクセスユニット１６
１ａの１ワードを読み出す毎に、イネーブル信号ＥＮ４
をアクティブにする。その結果、加算器３５９０の出力
は、出力レジスタ３６００に格納される。出力レジスタ
３６００の出力は、アドレスとして主映像データ格納部
２０ａに供給される。The control unit 3510 includes the access unit 16
Each time one word of 1a is read, enable signal EN4
Activate As a result, the output of the adder 3590 is stored in the output register 3600. The output of the output register 3600 is supplied to the main video data storage unit 20a as an address.
【０１１１】（２）「２倍速再生モード」における読み
出し制御器３５ａの動作 制御部３５１０は、ピクチャスタートコード検出信号に
応答して、イネーブル信号ＥＮ１をアクティブにする。
その結果、アクセスユニット１６１ａ−１のアドレスポ
インタ１７１の値がアドレスレジスタ３５４０に格納さ
れる。(2) Operation of the read controller 35a in the "double speed reproduction mode" The control unit 3510 activates the enable signal EN1 in response to the picture start code detection signal.
As a result, the value of the address pointer 171 of the access unit 161a-1 is stored in the address register 3540.
【０１１２】加算器３５５０は、ベースレジスタ３５６
０の出力とアドレスレジスタ３５４０の出力とを加算す
る。The adder 3550 has a base register 356.
The output of 0 and the output of the address register 3540 are added.
【０１１３】制御部３５１０は、ピクチャスタートコー
ド検出信号に応答して、イネーブル信号ＥＮ２をアクテ
ィブにする。その結果、加算器３５５０の出力は、ベー
スレジスタ３５６０に格納される。このことは、ベース
レジスタ３５６０に格納される値が、「通常再生モー
ド」の場合に比較して、アドレスレジスタ３５４０に格
納されたアドレスポインタ１７１の値だけ増加している
ことを意味する。Control unit 3510 activates enable signal EN2 in response to the picture start code detection signal. As a result, the output of the adder 3550 is stored in the base register 3560. This means that the value stored in the base register 3560 is increased by the value of the address pointer 171 stored in the address register 3540 as compared with the case of the “normal reproduction mode”.
【０１１４】「通常再生モード」の場合と同様にして、
ベースレジスタ３５６０の出力と読み出しレジスタ３５
８０の出力とが加算器３５９０によって加算され、出力
レジスタ３６００に格納される。出力レジスタ３６００
は、アクセスユニット１６１ａ−１のアドレスポインタ
１７１のアドレスを出力する代わりに、アクセスユニッ
ト１６１ａ−２のアドレスポインタ１７１のアドレスを
出力する。As in the case of the "normal reproduction mode",
Output of base register 3560 and read register 35
The output of 80 is added by the adder 3590 and stored in the output register 3600. Output register 3600
Outputs the address of the address pointer 171 of the access unit 161a-2 instead of outputting the address of the address pointer 171 of the access unit 161a-1.
【０１１５】（３）「フリーズ再生モード」における読
み出し制御器３５ａの動作 ベースレジスタ３５６０に格納されている値は、ピクチ
ャスタートコード検出信号に応答して出力レジスタ３６
００に格納されている値に初期化されず、そのまま維持
される。その他の動作は、「通常再生モード」の場合と
同様である。これにより、同一のアクセスユニット１６
１ａのデータが主映像データデコーダ４０ａに供給され
ることになる。(3) Operation of the read controller 35a in "freeze reproduction mode" The value stored in the base register 3560 is output to the output register 36 in response to the picture start code detection signal.
It is not initialized to the value stored in 00 and is maintained as it is. Other operations are similar to those in the "normal reproduction mode". As a result, the same access unit 16
The data of 1a will be supplied to the main video data decoder 40a.
【０１１６】次に、アドレスポインタ１７１を利用した
読み出し制御器３５ａの同期合わせ動作を説明する。Next, the synchronizing operation of the read controller 35a using the address pointer 171 will be described.
【０１１７】実施の形態２では、ＳＣＲ−ＰＴＳ比較部
３１における比較器３１ａの出力が読み出し制御器３５
ａに入力される。上述したように、比較器３１ａの出力
は、ＳＣＲ１２１をカウントアップした値とＰＴＳ１４
１の値とを比較した結果を示す。In the second embodiment, the output of the comparator 31a in the SCR-PTS comparison unit 31 is the read controller 35.
Input to a. As described above, the output of the comparator 31a is the value obtained by counting up the SCR 121 and the PTS14.
The result of having compared with the value of 1 is shown.
【０１１８】ＳＣＲ１２１をカウントアップした値とＰ
ＴＳ１４１の値とを比較するタイミングは、例えば、次
のように決められる。このようなタイミングを規定する
信号は、比較器３１ａ〜３１ｃの内部で生成されてもよ
いし、比較器３１ａ〜３１ｃの外部から与えられてもよ
い。The value obtained by counting up the SCR 121 and P
The timing of comparison with the value of TS141 is determined as follows, for example. The signal defining such timing may be generated inside the comparators 31a to 31c or may be given from outside the comparators 31a to 31c.
【０１１９】映像の場合、ＮＴＳＣ方式のときフレーム
タイミング３３ｍｓ、ＰＡＬ方式のときフレームタイミ
ング２５ｍｓ。For video, the frame timing is 33 ms in the NTSC system and 25 ms in the PAL system.
【０１２０】音声の場合、ＭＰＥＧ１のレーヤ１のとき
３８４サンプルごと、ＭＰＥＧ１レーヤ２のとき１１５
２サンプルごと。In the case of audio, every 384 samples for layer 1 of MPEG1, 115 for layer 1 of MPEG1
Every two samples.
【０１２１】ＳＣＲ１２１をカウントアップした値がＰ
ＴＳ１４１の値より大きいということは、そのＰＴＳ１
４１が挿入されたアクセスユニット１６１ａに対応する
信号２００ａが出力されるべき時刻を過ぎていることを
意味する。比較器３１ａの出力が「ＳＣＲ１２１をカウ
ントアップした値がＰＴＳ１４１の値より大きい」こと
を示す場合には、読み出し制御器３５ａは、「２倍速再
生モード」における動作と同一の動作を実行する。この
ような動作は、読み出し制御器３５ａがアクセスユニッ
ト１６１ａの読み出しを所定の割合でスキップすること
によって達成される。これにより、出力制御器３４ａか
ら出力される信号２００ａの出力タイミングの遅れを回
復することが可能となる。The value obtained by counting up the SCR 121 is P
Being larger than the value of TS141 means that PTS1
This means that the time when the signal 200a corresponding to the access unit 161a in which 41 is inserted is to be output has passed. When the output of the comparator 31a indicates that the value obtained by counting up the SCR 121 is larger than the value of the PTS 141, the read controller 35a performs the same operation as that in the "double speed reproduction mode". Such an operation is achieved by the read controller 35a skipping the reading of the access unit 161a at a predetermined rate. This makes it possible to recover the delay in the output timing of the signal 200a output from the output controller 34a.
【０１２２】ＳＣＲ１２１をカウントアップした値がＰ
ＴＳ１４１の値より小さいということは、そのＰＴＳ１
４１が挿入されたアクセスユニット１６１ａに対応する
信号２００ａが出力されるべき時刻が未だに到来してい
ないことを意味する。比較器３１ａの出力が「ＳＣＲ１
２１をカウントアップした値がＰＴＳ１４１の値より小
さい」ことを示す場合には、読み出し制御器３５ａは、
「フリーズ再生モード」における動作と同一の動作を実
行する。このような動作は、読み出し制御器３５ａが読
み出されたアドレスポインタ１７１に続くデータを繰り
返し読み出すことによって達成される。これにより、同
一のアクセスユニット１６１ａを任意の回数だけ出力し
つつ、出力制御器３４ａから出力される信号２００ａの
出力タイミングのすすみを調整することができる。The value obtained by counting up the SCR 121 is P
It is smaller than the value of TS141 means that PTS1
This means that the time at which the signal 200a corresponding to the access unit 161a in which 41 is inserted should be output has not arrived yet. The output of the comparator 31a is "SCR1.
21 is smaller than the value of PTS 141 ”, the read controller 35a
The same operation as that in the "freeze reproduction mode" is executed. Such an operation is achieved by the read controller 35a repeatedly reading the data following the read address pointer 171. As a result, the output timing of the signal 200a output from the output controller 34a can be adjusted while outputting the same access unit 161a any number of times.
【０１２３】このように、実施の形態２によれば、アド
レスポインタをアクセスユニットの所定の位置に挿入す
ることにより、特殊再生や同期合わせを容易に実現する
ことが可能となる。As described above, according to the second embodiment, by inserting the address pointer at a predetermined position of the access unit, special reproduction or synchronization can be easily realized.
【０１２４】なお、本発明のデコード装置をソフトフェ
ア的に実現することも可能である。当業者であれば、図
２に示されるデコード装置１および図８に示されるデコ
ード装置２の機能および動作が、ビットストリームを入
力するためのＩ／Ｏポートと外部記憶器コントローラと
タイマーとを内蔵するマイクロコンピュータを用いてソ
フトフェアによって実現可能であることを容易に理解す
ることができるであろう。The decoding device of the present invention can be realized as a software. Those skilled in the art will understand that the functions and operations of the decoding device 1 shown in FIG. 2 and the decoding device 2 shown in FIG. 8 include an I / O port for inputting a bitstream, an external storage controller, and a timer. It can be easily understood that it can be realized by software using a microcomputer.
【０１２５】[0125]
【発明の効果】本発明によれば、デコードされた信号を
出力するタイミングを規定する第１タイミング情報は、
データの所定の位置に挿入される。これにより、デコー
ド装置は、ＣＰＵの助けを借りることなく、デコードさ
れた信号を出力するタイミングの同期合わせを実行する
ことができる。その結果、ＣＰＵの負荷は小さくなる。According to the present invention, the first timing information defining the timing for outputting the decoded signal is:
It is inserted at a predetermined position in the data. This allows the decoding device to perform timing synchronization of outputting the decoded signal without the aid of the CPU. As a result, the load on the CPU is reduced.
【０１２６】また、デコード装置は、ヘッダから第１タ
イミング情報を抽出する。これにより、そのヘッダをバ
ッファメモリに格納することを省く。これにより、バッ
ファメモリに格納されるデータ量を削減することができ
る。その結果、バッファメモリのサイズを小さくするこ
とができる。The decoding device also extracts the first timing information from the header. This saves storing the header in the buffer memory. As a result, the amount of data stored in the buffer memory can be reduced. As a result, the size of the buffer memory can be reduced.
【０１２７】また、アドレスポインタをデータの所定の
位置に挿入することにより、特殊再生や同期合わせを容
易に実現することが可能となる。Also, by inserting the address pointer at a predetermined position of the data, special reproduction or synchronization can be easily realized.
【図面の簡単な説明】[Brief description of drawings]
【図１】ＤＶＤ再生装置３００の構成を示す図である。FIG. 1 is a diagram showing a configuration of a DVD reproducing device 300.
【図２】本発明の実施の形態１のデコード装置１の構成
を示す図である。FIG. 2 is a diagram showing a configuration of a decoding device 1 according to the first embodiment of the present invention.
【図３】デコード装置１に入力されるビットストリーム
１００の模式的な構造を示す図である。FIG. 3 is a diagram showing a schematic structure of a bit stream 100 input to a decoding device 1.
【図４】（ａ）は、パックヘッダ１２０の一般的なシン
タックスと、そのシンタックスに従ったビット配列の例
とを示す図、（ｂ）は、ＰＥＳヘッダ１４０の一般的な
シンタックスと、そのシンタックスに従ったビット配列
の例とを示す図である。4A is a diagram showing a general syntax of a pack header 120 and an example of a bit arrangement according to the syntax, and FIG. 4B is a general syntax of a PES header 140. FIG. 3 is a diagram showing an example of a bit array according to the syntax.
【図５】バッファメモリ２０の主映像データ格納部２０
ａに格納された主映像データ１６０ａの構造を示す図で
ある。FIG. 5 is a main video data storage unit 20 of a buffer memory 20.
It is a figure which shows the structure of the main image data 160a stored in a.
【図６】ビットストリーム分解器１０の構成を示す図で
ある。FIG. 6 is a diagram showing a configuration of a bitstream decomposer 10.
【図７】フォーマッタ５５の構成を示す図である。FIG. 7 is a diagram showing a configuration of a formatter 55.
【図８】本発明の実施の形態２のデコード装置２の構成
を示す図である。FIG. 8 is a diagram showing a configuration of a decoding device 2 according to a second embodiment of the present invention.
【図９】バッファメモリ２０の主映像データ格納部２０
ａに格納された主映像データ１６０ａの構造を示す図で
ある。FIG. 9 is a main video data storage unit 20 of a buffer memory 20.
It is a figure which shows the structure of the main image data 160a stored in a.
【図１０】フォーマッタ５５Ａの構成を示す図である。FIG. 10 is a diagram showing a configuration of a formatter 55A.
【図１１】読み出し制御器３５ａによる２倍速再生動作
を説明するための図である。FIG. 11 is a diagram for explaining a double speed reproduction operation by the read controller 35a.
【図１２】読み出し制御器３５ａの構成を示す図であ
る。FIG. 12 is a diagram showing a configuration of a read controller 35a.
１０、１１ ビットストリーム分解器 ２０ バッファメモリ ３０ コントローラ ３１ ＳＣＲ−ＰＴＳ比較部 ３３、３５ 読み出し制御部 ３４ 出力制御部 ４０ エリメンタリデコーダ部 ５０ 入力部 ５１ スタートコード検出器 ５２ 分解器 ５３ ＳＣＲ抽出器 ５４ ＰＴＳ抽出器 ５５ フォーマッタ 10, 11 bit stream decomposer 20 buffer memory 30 controller 31 SCR-PTS comparison unit 33, 35 read control unit 34 output control unit 40 elementary decoder unit 50 input unit 51 start code detector 52 decomposer 53 SCR extractor 54 PTS Extractor 55 Formatter
Claims (9)
より、デコードされた信号を出力するデコード装置であ
って、 該ビットストリームをヘッダとデータとに分解する分解
器と、 該ヘッダから、該デコードされた信号を出力するタイミ
ングを規定する第１タイミング情報を抽出する抽出器
と、 該第１タイミング情報を該データの所定の位置に挿入す
るフォーマッタと、 該データをデコードすることにより、該デコードされた
信号を生成するデコーダと、 該デコードされた信号を出力するタイミングの基準を規
定する第２タイミング情報と該データの所定の位置に挿
入された該第１タイミング情報とに基づいて、該デコー
ドされた信号を出力するタイミングを制御する出力制御
器とを備えたデコード装置。1. A decoding device for outputting a decoded signal by decoding a bit stream, comprising: a decomposer for decomposing the bit stream into a header and data, and the decoded signal from the header. An extractor that extracts first timing information that defines the timing for outputting, a formatter that inserts the first timing information at a predetermined position of the data, and the decoded signal by decoding the data. The decoded signal is generated based on a decoder to generate, second timing information defining a reference of timing for outputting the decoded signal, and the first timing information inserted at a predetermined position of the data. A decoding device having an output controller for controlling output timing.
でおり、 前記フォーマッタは、 前記複数のデータ部分のうちの所定のデータ部分を特定
する検出信号に応答して、前記複数のデータ部分のそれ
ぞれと前記第１タイミング情報とのうちの一方を選択す
る選択回路を備えている、請求項１に記載のデコード装
置。2. The data includes a plurality of data portions, and the formatter is responsive to a detection signal for identifying a predetermined data portion of the plurality of data portions, the formatter of the plurality of data portions being responsive to the detection signal. The decoding device according to claim 1, further comprising a selection circuit that selects one of the first timing information and each of the first timing information.
でおり、 前記フォーマッタは、 該複数のデータ部分のうちの１つと該複数のデータ部分
のうちの他の１つとをアドレス的にリンクするアドレス
ポインタを前記データの所定の位置に挿入する、請求項
１に記載のデコード装置。3. The data includes a plurality of data portions, and the formatter addressably links one of the plurality of data portions and another one of the plurality of data portions. The decoding device according to claim 1, wherein an address pointer is inserted at a predetermined position of the data.
する検出信号に応答して、前記複数のデータ部分のそれ
ぞれと前記第１タイミング情報とのうちの一方を選択す
る第１選択回路と、 該検出信号を受け取ってから該検出信号に続く次の検出
信号を受け取るまでに該フォーマッタを通過した前記デ
ータの量をカウントするカウンタと、 該次の検出信号に応答して、該第１選択回路の出力と該
カウンタの出力とのうちの一方を選択する第２選択回路
とを備えている、請求項３に記載のデコード装置。4. The formatter responds to a detection signal that identifies a predetermined data portion of the plurality of data portions, and outputs one of each of the plurality of data portions and the first timing information. A first selection circuit for selecting, a counter for counting the amount of the data that has passed through the formatter from the reception of the detection signal to the reception of the next detection signal following the detection signal, and a counter responsive to the next detection signal 4. The decoding device according to claim 3, further comprising a second selection circuit that selects one of the output of the first selection circuit and the output of the counter.
ンタを参照することにより、前記複数のデータ部分の少
なくとも一部をスキップするように、前記データの読み
出しを制御する読み出し制御部をさらに備えている、請
求項３に記載のデコード装置。5. A read control unit is further provided for controlling the read of the data so as to skip at least a part of the plurality of data parts by referring to the address pointer in response to a control signal. The decoding device according to claim 3, wherein
部分の少なくとも一部を繰り返し読み出すように、前記
データの読み出しを制御する読み出し制御部をさらに備
えている、請求項１に記載のデコード装置。6. The decoding according to claim 1, further comprising a read control unit that controls reading of the data so as to repeatedly read at least a part of the plurality of data portions in response to a control signal. apparatus.
ミング情報との比較結果に応じて、前記アドレスポイン
タを参照することにより、前記複数のデータ部分の少な
くとも一部をスキップするように、前記データの読み出
しを制御する読み出し制御部をさらに備えている、請求
項３に記載のデコード装置。7. The data is arranged so that at least a part of the plurality of data portions is skipped by referring to the address pointer according to a comparison result of the first timing information and the second timing information. The decoding device according to claim 3, further comprising a read control unit that controls reading of the data.
ミング情報との比較結果に応じて、前記複数のデータ部
分の少なくとも一部を繰り返し読み出すように、前記デ
ータの読み出しを制御する読み出し制御部をさらに備え
ている、請求項１に記載のデコード装置。8. A read control unit that controls reading of the data so as to repeatedly read at least a part of the plurality of data portions according to a comparison result of the first timing information and the second timing information. The decoding device according to claim 1, further comprising:
より、デコードされた信号を出力するデコード方法であ
って、 該ビットストリームをヘッダとデータとに分解するステ
ップと、 該ヘッダから、該デコードされた信号を出力するタイミ
ングを規定する第１タイミング情報を抽出するステップ
と、 該第１タイミング情報を該データの所定の位置に挿入す
るステップと、 該データをデコードすることにより、該デコードされた
信号を生成するステップと、 該デコードされた信号を出力するタイミングの基準を規
定する第２タイミング情報と該データの所定の位置に挿
入された該第１タイミング情報とに基づいて、該デコー
ドされた信号を出力するタイミングを制御するステップ
とを備えたデコード方法。9. A decoding method for outputting a decoded signal by decoding a bitstream, comprising the steps of decomposing the bitstream into a header and data, and decoding the decoded signal from the header. Extracting first timing information that defines output timing, inserting the first timing information into a predetermined position of the data, and decoding the data to generate the decoded signal Outputting the decoded signal based on the step and the second timing information defining the reference of the timing of outputting the decoded signal and the first timing information inserted at a predetermined position of the data. Decoding method comprising controlling timing.
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| JP2155196 | 1996-02-07 | ||
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