JPH09275478A - Data processing unit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide the data processing unit in which data setting and selection and arithmetic operation and control of data processing are conducted while relieving the load on the firmware. SOLUTION: A signal processing section of a digital copying machine is provided with a 1-line number setting register 52 receiving 1-line number data and with a capacity setting register 52 receiving capacity data of an FIFO memory, and a divider 53 connecting to the 1-line number setting register 52 and the capacity setting register 52 calculates division of the 1-line number data and the capacity data. An adder 54 connecting to the divider 53 adds 1 to the quotient, fractions are omitted and then the repetitive access number to addresses of the FIFO is calculated. Thus, the data management between the valid print picture element number and the maximum storage capacity is conducted by relieving the load of the firmware and the calculation of a phase difference between the write start address and the read start address by an external firmware is not required and then the control efficiency of the system is improved.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、複写機などの画像
形成装置に適用され、メモリに対する画像データの書込
と読出とを相互に対応制御して行い、読出データで画像
形成を行うデータ処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is applied to an image forming apparatus such as a copying machine, and performs data processing for writing and reading image data to and from a memory so as to correspond to each other, and to form an image with the read data. Regarding the device.

【０００２】[0002]

【従来の技術】従来のディジタル複写機では、図１５に
示すように、原稿画像を読み取り読み取った画像データ
を出力する画像読取部２に、入力される画像データに信
号処理を施す信号処理部３が接続され、信号処理部３に
は画像データに基づいて原稿画像のプリントを行う画像
印刷部４が接続されている。画像読取部２では、コンタ
クトガラス５の下方に、主走査方向に細長いライン光源
６及び反射ミラー７からなる第１走査ユニット８と、一
対の反射ミラー９、１０からなる第２走査ユニット１１
とが、速度比が２対１となるように、副走査方向に移動
自在に配置されており、第１走査ユニット８に対向し
て、結像レンズ１２が配設され、結像レンズ１２の結像
位置にＣＣＤセンサ１３が配設されている。2. Description of the Related Art In a conventional digital copying machine, as shown in FIG. 15, an image reading section 2 for reading image data of an original and outputting the image data is read by a signal processing section 3 for applying signal processing to the input image data. The image processing unit 4 is connected to the signal processing unit 3 and is connected to the image printing unit 4 that prints an original image based on image data. In the image reading unit 2, below the contact glass 5, a first scanning unit 8 including a line light source 6 and a reflecting mirror 7 elongated in the main scanning direction, and a second scanning unit 11 including a pair of reflecting mirrors 9 and 10.
Are arranged so as to be movable in the sub-scanning direction so that the speed ratio becomes 2: 1, and an imaging lens 12 is arranged so as to face the first scanning unit 8 and The CCD sensor 13 is arranged at the image forming position.

【０００３】信号処理部３では、画像読取部２のＣＣＤ
センサ１３で光電変換された画像信号が入力されるアン
プ１４に、ＡＤコンバータ１５が接続され、ＡＤコンバ
ータ１５に各種の信号処理を行う画像処理回路１６が接
続され、画像処理回路１６には、画像データが一時記憶
されるバッファメモリ１７が接続され、バッファメモリ
１７には、データの読出開始タイミングを制御する書込
制御部１８が接続され、書込制御部１８には、画像印刷
部４の駆動をするＬＤ変調部１９が接続されている。In the signal processing unit 3, the CCD of the image reading unit 2
An AD converter 15 is connected to an amplifier 14 to which an image signal photoelectrically converted by the sensor 13 is input, and an image processing circuit 16 for performing various kinds of signal processing is connected to the AD converter 15 and the image processing circuit 16 includes an image A buffer memory 17 for temporarily storing data is connected to the buffer memory 17. A write control unit 18 for controlling a data read start timing is connected to the buffer memory 17, and the write control unit 18 drives the image printing unit 4. The LD modulation unit 19 that operates is connected.

【０００４】画像印刷部４では、信号処理部３のＬＤ変
調部１９で駆動されるＬＤ（レーザダイオード）２０の
出射光路に、コリメータレンズ２１、コリメータレンズ
２１の後段にシリンドレカルレンズ２２が配設され、シ
リンドリカルレンズ２２の後段には、主走査方向に回転
自在なポリゴンミラー２３が配設されている。ポリゴン
ミラー２３の主走査光路にｆθレンズ２４が配設され、
ｆθレンズ２４の後段に反射ミラー２５が配設され、反
射ミラー２５の後段に、副走査方向に回転自在で、原稿
画像の静電潜像が形成される感光体ドラム２６が配設さ
れている。また、ポリゴンミラー２３の主走査光が感光
体ドラム２６に入射する直前位置に、フォトセンサから
なる同期検知器２７が配設され、同期検知器２７の出力
端子は、書込制御部１８に接続されている。In the image printing section 4, a collimator lens 21 is provided in the emission optical path of an LD (laser diode) 20 driven by the LD modulation section 19 of the signal processing section 3, and a cylindrical rectal lens 22 is provided at the subsequent stage of the collimator lens 21. A polygon mirror 23 that is rotatable in the main scanning direction is disposed behind the cylindrical lens 22. An fθ lens 24 is arranged in the main scanning optical path of the polygon mirror 23,
A reflection mirror 25 is provided behind the fθ lens 24, and a photoconductor drum 26 that is rotatable in the sub-scanning direction and on which an electrostatic latent image of an original image is formed is provided behind the reflection mirror 25. . Further, a sync detector 27 composed of a photosensor is arranged immediately before the main scanning light of the polygon mirror 23 enters the photoconductor drum 26, and an output terminal of the sync detector 27 is connected to the writing controller 18. Has been done.

【０００５】このような構成の従来のデータ処理装置で
は、画像読取部２において、コンタクトガラス５に載置
されている原稿の画像が、第１走査ユニット８及び第２
走査ユニット１１で副走査方向に光学的に読取り走査さ
れ、原稿画像の光学信号が、結像レンズ１２により、Ｃ
ＣＤ１３に結像されて電気信号に変換される。ＣＣＤセ
ンサ１３からは、画像データの電気信号が、副走査方向
に連続する主走査ラインとして１ラインずつ出力され、
アンプ１４に入力され増幅された後に、ＡＤコンバータ
１５でＡＤ変換され、画像処理回路１６に入力される。In the conventional data processing apparatus having such a configuration, in the image reading section 2, the image of the original document placed on the contact glass 5 is detected by the first scanning unit 8 and the second scanning unit 8.
The scanning unit 11 optically reads and scans in the sub-scanning direction, and the optical signal of the original image is transferred by the imaging lens 12 to C
An image is formed on the CD 13 and converted into an electric signal. From the CCD sensor 13, an electric signal of image data is output line by line as a main scanning line continuous in the sub scanning direction.
After being input to the amplifier 14 and amplified, it is AD-converted by the AD converter 15 and input to the image processing circuit 16.

【０００６】この場合、ＣＣＤセンサ１３からは、ライ
ン同期信号（ＬＳＹＮＣ）によりアドレスがリセットさ
れてから、所定の画像クロックで主走査方向に、１ライ
ンの画像データが１画素ずつ出力され、この画像データ
は、第１走査ユニット８、第２走査ユニット１１の走査
速度、ＣＣＤセンサ１３の読取り周期などに依存する所
定のライン同期で、１ラインずつ出力されることにな
る。In this case, after the address is reset by the line synchronizing signal (LSYNC) from the CCD sensor 13, one line of image data is output pixel by pixel in the main scanning direction at a predetermined image clock. The data is output line by line in a predetermined line synchronization depending on the scanning speed of the first scanning unit 8 and the second scanning unit 11, the reading cycle of the CCD sensor 13, and the like.

【０００７】画像処理回路１６では、明度補正処理、変
倍処理、編集処理などの各種の処理が行われ、処理後に
画像データはバッファメモリ１７に格納される。そし
て、書込制御部１８からのタイミング制御信号によっ
て、バッファメモリ１７の画像データが書込制御部１８
に読み出され、書込制御部１８によって、範囲制限やパ
ターン合成などの処理が実行された後に、画像データは
ＬＤ変調部１９に入力される。The image processing circuit 16 performs various kinds of processing such as brightness correction processing, scaling processing, and editing processing, and the image data is stored in the buffer memory 17 after the processing. Then, according to the timing control signal from the writing control unit 18, the image data in the buffer memory 17 is transferred to the writing control unit 18.
The image data is input to the LD modulation unit 19 after being read out and processed by the writing control unit 18 such as range limitation and pattern composition.

【０００８】ＬＤ変調部１９からは、画像データで変調
された駆動電流がＬＤ２０に入力され、ＬＤ２０からは
画像データに対応する光信号が出射され、この光信号は
コリメータレンズ２１とシリンドリカルレンズ２２を通
過して、ポリゴンミラー２３で偏向走査され、走査光は
ｆθで補正されて感光体ドラム２６の被走査面に結像さ
れ、感光体ドラム２６にはドットマトリクスの静電潜像
が形成され、この静電潜像がトナーで現像され、転写紙
に転写されて原稿画像の印刷が行われる。A drive current modulated with image data is input to the LD 20 from the LD modulation section 19, and an optical signal corresponding to the image data is emitted from the LD 20. This optical signal passes through a collimator lens 21 and a cylindrical lens 22. After passing, it is deflected and scanned by the polygon mirror 23, the scanning light is corrected by fθ and imaged on the surface to be scanned of the photosensitive drum 26, and an electrostatic latent image of a dot matrix is formed on the photosensitive drum 26. This electrostatic latent image is developed with toner and transferred to a transfer paper to print an original image.

【０００９】この場合、画像印刷部４において、ポリゴ
ンミラー２３からの主走査光が、感光体ドラム２６に入
射する直前に、同期検知器２７に入射し、同期検知器２
７から同期検知信号ＤＥＴＰが出力されて、書込制御部
１８に入力される。この同期検知信号ＤＥＴＰに基づい
て、書込制御部１８からタイミング制御信号がバッファ
メモリ１７に入力され、バッファメモリ１７に一時格納
された画像データは、画像印刷部４の印刷出力として、
適切なタイミングで順次読み出される。In this case, in the image printing unit 4, the main scanning light from the polygon mirror 23 enters the sync detector 27 immediately before entering the photosensitive drum 26, and the sync detector 2
The synchronization detection signal DETP is output from 7 and input to the write control unit 18. Based on this synchronization detection signal DETP, a timing control signal is input to the buffer memory 17 from the writing control unit 18, and the image data temporarily stored in the buffer memory 17 is output as a print output of the image printing unit 4.
The data is sequentially read at appropriate timing.

【００１０】図１５に示す従来のデータ処理装置では、
画像読取部２から信号処理部３への画像データの書込
と、信号処理部３から画像印刷部４への画像データの読
出とを連続的に実行するために、バッファメモリ１７を
２系列として、２ラインの画像データを使用して、一方
の系列に１ラインの画像データを書込んでいる時間に、
他方の系列から事前に書込まれた１ラインの画像データ
を読み出している。In the conventional data processor shown in FIG. 15,
In order to continuously execute the writing of the image data from the image reading unit 2 to the signal processing unit 3 and the reading of the image data from the signal processing unit 3 to the image printing unit 4, the buffer memory 17 has two series. Using the image data of 2 lines, at the time of writing the image data of 1 line in one series,
One line of image data written in advance is read from the other series.

【００１１】一方、特開平４−１７０８５７号公報に
は、２系列のバッファメモリを使用し、データ書込より
データ読出を高速に設定し、データ書込とデータ読出と
を非同期的に開始し、一方のバッファメモリにデータ書
込とデータ読出とを同時に実行しても、書込アドレスが
読出アドレスに追い付かず、効率的なバッファメモリの
使用をする方法が開示されている。On the other hand, in Japanese Patent Laid-Open No. 4-170857, two series of buffer memories are used, data reading is set at a higher speed than data writing, and data writing and data reading are asynchronously started. A method is disclosed in which a write address does not catch up with a read address even when data writing and data reading are simultaneously executed in one buffer memory, and the buffer memory is used efficiently.

【００１２】また、この種のデータ処理装置において、
装置の構成を簡単にして１系列のバッファメモリによっ
て、画像データの読み書きを円滑に行うために、バッフ
ァメモリへの書込タイミングと読出タイミングの位相を
相対的に可変にする方式のものや、さらに、書込開始信
号と読出開始信号間に信号遅延手段を設けて制御を行う
ことによつて、１ライン未満の記憶容量を持つ１系列の
バッファメモリで画像データの読み書きを可能にするデ
ータ処理装置が提案されている。In this type of data processing device,
In order to simplify the structure of the device and to smoothly read and write image data by a series of buffer memories, a system in which the phases of the write timing and the read timing with respect to the buffer memory are relatively variable, A data processing device that enables reading and writing of image data by a series of buffer memories having a storage capacity of less than one line by providing signal delay means between the write start signal and the read start signal for control. Is proposed.

【００１３】[0013]

【発明が解決しようとする課題】この提案に係るデータ
処理装置によると、１系列の１ライン未満の記憶容量の
バッファメモリを使用して、画像形成のための画像デー
タの書込・読出が可能になるが、１ラインのドット数と
バッファメモリの最大容量とをファームウェアで検出
し、１ライン当たりのバッファメモリのアクセス回数を
別途演算する必要があり、バッファメモリの書込クロッ
クと読出クロックの周波数も、書込アドレスと読出アド
レスの関係に基づいて別途演算し、得られた周波数を供
給する必要がある。According to the data processor of this proposal, it is possible to write / read image data for image formation by using a series of buffer memories having a storage capacity of less than one line. However, the number of dots in one line and the maximum capacity of the buffer memory must be detected by the firmware, and the number of times the buffer memory is accessed per line must be calculated separately. Also, it is necessary to separately calculate based on the relationship between the write address and the read address and supply the obtained frequency.

【００１４】また、１ライン当たりのバッファメモリの
アクセス回数によるデータの書込開始タイミングと、デ
ータの読出開始タイミングとの位相差を予め演算するた
めに、ファームウェアの負担が大きい。さらに、書込開
始タイミングと読出開始タイミングとの位相差を変化さ
せるために、ファームウェアを介在させて、位相可変手
段に対して、外部から可変量を設定する必要があった。
また、提案に係るデータ処理装置によると、書込クロッ
クの周波数と読出クロックの周波数との間の周波数条件
が変化した場合の信頼性の上でも問題がある。Further, since the phase difference between the data write start timing and the data read start timing depending on the number of times the buffer memory is accessed per line is calculated in advance, the burden on the firmware is heavy. Further, in order to change the phase difference between the write start timing and the read start timing, it is necessary to intervene firmware to set a variable amount from the outside to the phase varying means.
Further, the proposed data processing device has a problem in reliability when the frequency condition between the frequency of the write clock and the frequency of the read clock changes.

【００１５】本発明は、前述したようなデータ処理装置
の現状に鑑みてなされたものであり、その第１の目的
は、データの設定や選択及びデータ処理の演算や制御
を、ファームウェアの負担を低減して行うことが可能な
データ処理装置を提供することにある。The present invention has been made in view of the current state of the data processing apparatus as described above, and the first object thereof is to set and select data and to perform calculation and control of data processing by burdening the firmware. It is to provide a data processing device that can be reduced.

【００１６】また、本発明の第２の目的は、書込クロッ
クの周波数と読出クロックの周波数との間の周波数条件
の変化に対応可能なデータ処理装置を提供することにあ
る。A second object of the present invention is to provide a data processing device capable of coping with changes in frequency conditions between the frequency of a write clock and the frequency of a read clock.

【００１７】[0017]

【課題を解決するための手段】前記第１の目的を達成す
るために、請求項１記載の発明によると、ドットマトリ
クスの画像データの１ライン未満の記憶容量を具備し、
データの書込とデータの読出とが独立して同時に実行可
能なＦＩＦＯメモリと、書込アドレスを、書込開始アド
レスから書込終端アドレスまで順次インクリメントし、
前記書込終端アドレスから前記書込開始アドレスに戻っ
て、前記ＦＩＦＯメモリに１ラインごとの画像データを
繰り返して書込むデータ書込手段と、読出アドレスを、
読出開始アドレスから読出終端アドレスまで順次インク
リメントし、前記読出終端アドレスから前記読出開始ア
ドレスに戻って、前記ＦＩＦＯメモリから１ラインごと
の画像データを繰り返して読み出すデータ読出手段と、
前記１ライン分のドット数と前記ＦＩＦＯメモリの最大
記憶容量とを、それぞれ独立に設定する設定手段とを有
することを特徴とするものである。In order to achieve the first object, the invention according to claim 1 has a storage capacity of less than one line of dot matrix image data,
A FIFO memory capable of executing data writing and data reading independently at the same time, and a write address are sequentially incremented from a write start address to a write end address,
Data write means for returning the write end address from the write end address to the write start address and repeatedly writing image data for each line in the FIFO memory, and a read address,
Data reading means that sequentially increments from a read start address to a read end address, returns from the read end address to the read start address, and repeatedly reads image data for each line from the FIFO memory;
It is characterized by further comprising setting means for independently setting the number of dots for one line and the maximum storage capacity of the FIFO memory.

【００１８】同様に前記第１の目的を達成するために、
請求項２記載の発明は、ドットマトリクスの画像データ
の１ライン未満の記憶容量を具備し、データの書込とデ
ータの読出とが独立して同時に実行可能なＦＩＦＯメモ
リと、書込アドレスを、書込開始アドレスから書込終端
アドレスまで順次インクリメントし、前記書込終端アド
レスから前記書込開始アドレスに戻って、前記ＦＩＦＯ
メモリに１ラインごとの画像データを繰り返して書込む
データ書込手段と、読出アドレスを、読出開始アドレス
から読出終端アドレスまで順次インクリメントし、前記
読出終端アドレスから前記読出開始アドレスに戻って、
前記ＦＩＦＯメモリから１ラインごとの画像データを繰
り返して読み出すデータ読出手段と、前記データ書込手
段の書込クロックと、前記データ読出手段の読出クロッ
クとの速度比を演算する速度比演算手段とを有すること
を特徴とするものである。Similarly, in order to achieve the first object,
According to a second aspect of the present invention, there is provided a FIFO memory having a storage capacity of less than one line of dot matrix image data and capable of independently executing data writing and data reading at the same time, and a write address, The write start address to the write end address are sequentially incremented, the write end address is returned to the write start address, and the FIFO
Data writing means for repeatedly writing image data for each line in the memory, and a read address are sequentially incremented from a read start address to a read end address, and returned from the read end address to the read start address,
Data reading means for repeatedly reading image data for each line from the FIFO memory, speed ratio calculating means for calculating a speed ratio between the write clock of the data writing means and the read clock of the data reading means. It is characterized by having.

【００１９】同様に前記第１の目的を達成するために、
請求項３記載の発明は、請求項１記載のデータ処理装置
に対して、前記１ラインのドット数を、前記ＦＩＦＯの
記憶容量で除算し、得られる除算値に１を加え少数点以
下を省略した数値を、繰返数として設定する繰返数設定
手段と、該繰返数設定手段で設定された繰返数に基づい
て、前記ＦＩＦＯメモリのアドレスに対するアクセスを
制御するアクセス制御手段とが設けられていることを特
徴とするものである。Similarly, to achieve the first object,
According to a third aspect of the present invention, in the data processing device according to the first aspect, the number of dots in one line is divided by the storage capacity of the FIFO, and 1 is added to the obtained division value to omit a decimal point or less. The number of repetitions is set as the number of repetitions, and the number of repetitions is set by the number of repetitions setting means, and the access control means for controlling the access to the address of the FIFO memory is provided. It is characterized by being.

【００２０】同様に前記第１の目的を達成するために、
請求項４記載の発明は、請求項２記載のデータ処理装置
に対して、前記速度比演算手段で演算された速度比に基
づいて、前記データ書込手段の書込開始タイミングと、
前記データ読出手段の読出開始タイミングとの位相差
を、相対的に可変設定する位相差設定手段が設けられて
いることを特徴とするものである。Similarly, in order to achieve the first object,
According to a fourth aspect of the present invention, in the data processing apparatus according to the second aspect, the writing start timing of the data writing means is based on the speed ratio calculated by the speed ratio calculating means,
It is characterized in that phase difference setting means for relatively variably setting a phase difference from the read start timing of the data reading means is provided.

【００２１】前記第２の目的を達成するために、請求項
５記載の発明は、請求項２記載の発明に対して、前記書
込クロツクの速度と前記読出クロックの速度との大小を
判定する速度判定手段が設けられていることを特徴とす
るものである。In order to achieve the second object, the invention according to claim 5 is different from the invention according to claim 2 in that the magnitude of the speed of the write clock and the speed of the read clock is determined. It is characterized in that a speed determination means is provided.

【００２２】同様に前記第２の目的を達成するために、
請求項６記載の発明は、請求項５記載の発明に対して、
前記判定手段の判定結果に基づいて、前記データ書込手
段と前記データ読出手段とを制御する書込・読出制御手
段が設けられていることを特徴とするものである。Similarly, in order to achieve the second object,
The invention according to claim 6 is different from the invention according to claim 5 in that
It is characterized in that a writing / reading control means for controlling the data writing means and the data reading means based on the judgment result of the judging means is provided.

【００２３】同様に前記第２の目的を達成するために、
請求項７記載の発明は、請求項６記載の発明に対して、
前記読み書き制御手段の制御を、コマンド制御によって
選択する選択手段が設けられていることを特徴とするも
のである。Similarly, in order to achieve the second object,
The invention of claim 7 is different from the invention of claim 6 in that
It is characterized in that selection means for selecting the control of the read / write control means by command control is provided.

【００２４】[0024]

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

［第１の実施の形態］本発明の第１の実施の形態を、図
１ないし図１０を参照して説明する。先ず、図１ないし
図５を参照して、本実施の形態の構成を説明する。図１
は本実施の形態の繰返数設定手段の構成を示すブロツク
図、図２は本実施の形態の速度比較演算手段と位相差設
定手段の構成を示すブロツク図、図３は本実施の形態が
適用されるディジタル複写機の構成を示すブロック図、
図４は図３の画像入力部の構成を示すブロック図、図５
は図３の印刷制御部の構成を示す回路図であり、これら
の図において、すでに説明した図１５と同一部分には同
一符号が付されている。[First Embodiment] A first embodiment of the present invention will be described with reference to FIGS. First, the configuration of the present embodiment will be described with reference to FIGS. FIG.
Is a block diagram showing the configuration of the repeat number setting means of this embodiment, FIG. 2 is a block diagram showing the configuration of the speed comparison calculation means and phase difference setting means of this embodiment, and FIG. 3 is this embodiment. A block diagram showing the configuration of an applied digital copying machine,
4 is a block diagram showing the configuration of the image input unit of FIG. 3, FIG.
6 is a circuit diagram showing the configuration of the print control unit in FIG. 3, and in these figures, the same parts as those in FIG. 15 already described are assigned the same reference numerals.

【００２５】本実施の形態が適用される複写機１Ａは、
図３に示すように、信号処理部３Ａに画像印刷部４が接
続された構成で、信号処理部３Ａでは、原稿画像の入力
を行う画像入力部３０に、画像データが一時的に格納さ
れるＦＩＦＯメモリ３１が接続され、ＦＩＦＯメモリ３
１には画像印刷の制御を行う印刷制御部３２が接続さ
れ、印刷制御部３２にＬＤ変調部１９が接続され、さら
に、後述するポリゴンミラー同期パルス信号ＸＰＭＳＹ
ＮＣと、印刷制御部３２に入力される同期検知パルス信
号ＸＤＥＴＰとの位相を相対的に変更する位相変更回路
３３が設けられている。The copying machine 1A to which this embodiment is applied is
As shown in FIG. 3, the image processing unit 4 is connected to the image processing unit 3A, and in the signal processing unit 3A, image data is temporarily stored in the image input unit 30 for inputting a document image. The FIFO memory 31 is connected to the FIFO memory 3
1, a print control unit 32 for controlling image printing is connected, an LD modulation unit 19 is connected to the print control unit 32, and a polygon mirror synchronization pulse signal XPMSY to be described later.
A phase change circuit 33 that relatively changes the phases of the NC and the synchronization detection pulse signal XDETP input to the print control unit 32 is provided.

【００２６】画像印刷部４には、原稿画像データに応じ
て駆動されるＬＤ２０、原稿画像に対応する静電潜像が
形成されるポリゴンミラー２３、書込の同期を取る同期
検知器２７及び原稿画像のトナー像が形成される感光体
ドラム２６が設けられ、ＬＤ２０がＬＤ変調部１９に接
続され、同期検知器２７が印刷制御部３２と位相変更回
路３３とに接続されている。In the image printing unit 4, an LD 20 driven according to original image data, a polygon mirror 23 on which an electrostatic latent image corresponding to the original image is formed, a synchronous detector 27 for synchronizing writing and an original. A photoconductor drum 26 on which a toner image of an image is formed is provided, the LD 20 is connected to the LD modulator 19, and the synchronization detector 27 is connected to the print controller 32 and the phase change circuit 33.

【００２７】ＦＩＦＯメモリ３１は、ドットマトリクス
の画像データの１ラインに満たない記憶容量を具備し、
書込アドレスに対応したデータ書込と、読出アドレスに
対応したデータ読出とが同時に独立して実行可能で、画
像入力部３０からの書込開始信号に次ぐ所定周期の書込
クロックによって、書込アドレスが順次インクリメント
され、画像データが書込まれるようになっている。ま
た、印刷制御部３２は、画像入力部３０とは独立した所
定周期の読出クロックで、読出開始信号に次ぐ所定周期
の読出クロックによって、ＦＩＦＯメモリ３１から読出
アドレスを順次インクリメントして画像データを読み出
すように構成されている。The FIFO memory 31 has a storage capacity of less than one line of dot matrix image data,
The data writing corresponding to the writing address and the data reading corresponding to the reading address can be simultaneously and independently executed, and the writing is performed by the writing clock of a predetermined cycle following the writing start signal from the image input unit 30. The address is sequentially incremented so that the image data is written. Further, the print control unit 32 reads out image data by sequentially incrementing the read address from the FIFO memory 31 by a read clock having a predetermined cycle independent of the image input unit 30 and a read clock having a predetermined cycle subsequent to the read start signal. Is configured.

【００２８】ＦＩＦＯメモリ３１は、図３に示すよう
に、書込まれる画像データＤｉｎの入力端子、読み出さ
れる画像データＤｏｕｔの出力端子、書込イネーブル信
号ＸＷＲの入力端子、読出イネーブル信号ＸＲＥの入力
端子、書込リセット信号ＸＷＲＥＳの入力端子、読出リ
セット信号ＸＲＲＥＳの入力端子、書込クロックＷＣＬ
Ｋの入力端子、読出クロックＲＣＬＫの入力端子、書込
アドレスをポイントする書込アドレスポインタ、読出ア
ドレスをポイントする読出アドレスポインタを備えてい
る。As shown in FIG. 3, the FIFO memory 31 has an input terminal for image data Din to be written, an output terminal for image data Dout to be read, an input terminal for a write enable signal XWR, and an input terminal for a read enable signal XRE. , Write reset signal XWRES input terminal, read reset signal XRRES input terminal, write clock WCL
It has an input terminal for K, an input terminal for a read clock RCLK, a write address pointer for pointing a write address, and a read address pointer for pointing a read address.

【００２９】ここで、ＦＩＦＯメモリ３１の入力信号で
表示符号の先頭がＸのものは、信号がアクティブローで
あることを示し、書込アドレスポインタでポイントされ
る書込アドレスは、書込リセット信号ＸＷＲＥＳにより
“０”にリセットされ、書込イネーブル信号ＸＷＥがア
クティブの場合に書込クロックＷＣＬＫでインクリメン
トされるようになっている。さらに、書込アドレスがＦ
ＩＦＯメモリ３１の最終アドレスに達すると、次の書込
クロックＷＣＬＫで書込アドレスは“０”にリセットさ
れ、さらに順次インクリメントされるようになってい
る。Here, an input signal of the FIFO memory 31 whose display code starts with X indicates that the signal is active low, and the write address pointed to by the write address pointer is the write reset signal. It is reset to "0" by XWRES and is incremented by the write clock WCLK when the write enable signal XWE is active. Further, the write address is F
When the final address of the IFO memory 31 is reached, the write address is reset to "0" at the next write clock WCLK and further incremented.

【００３０】同様に、読出アドレスポインタでポイント
される読出アドレスは、読出リセット信号ＸＲＲＥＳに
より“０”にリセットされ、読出イネーブル信号ＸＲＥ
がアクティブの場合に、読出クロックＲＣＬＫでインク
リメントされ、読出アドレスがＦＩＦＯメモリ３１の最
終アドレスに達すると、次の読出クロックＲＣＬＫで読
出アドレスは“０”にリセットされ、さらに順次インク
リメントされるようになっている。Similarly, the read address pointed by the read address pointer is reset to "0" by the read reset signal XRRES, and the read enable signal XRE.
Is active, the read address is incremented by the read clock RCLK, and when the read address reaches the final address of the FIFO memory 31, the read address is reset to "0" by the next read clock RCLK and further sequentially incremented. ing.

【００３１】画像入力部３０は、図４に示すように、Ｆ
ＩＦＯメモリ３１の書込クロックＷＣＬＫとなる入力画
素クロックＳＣＬＫを発生するクロック発生回路３４を
具備しており、ポリゴンミラー同期パルス信号ＸＰＭＳ
ＹＮＣの入力端子、ＦＩＦＯメモリ３１に書き込まれる
画像データの出力端子、ＦＩＦＯメモリ３１の書込イネ
ーブル信号ＸＷＥとなるＸＳＬＧＡＴＥ信号の出力端
子、ＦＩＦＯメモリ３１の書込リセット信号ＸＷＲＥＳ
となるＸＬＳＹＮＣ信号の出力端子を具備している。The image input section 30, as shown in FIG.
The IFO memory 31 is provided with a clock generation circuit 34 for generating an input pixel clock SCLK which is a write clock WCLK, and a polygon mirror synchronization pulse signal XPMS.
Input terminal of YNC, output terminal of image data written in FIFO memory 31, output terminal of XSLGATE signal which becomes write enable signal XWE of FIFO memory 31, write reset signal XWRES of FIFO memory 31
It has an output terminal for the XLSYNC signal.

【００３２】また、印刷制御部３２は、図３に示すよう
に、ＦＩＦＯメモリ３１から読み出す画像データの入力
端子、ＦＩＦＯメモリ３１の読出イネーブル信号ＸＲＥ
となるＸＲＥＦ信号の出力端子、ＦＩＦＯメモリ３１の
読出リセット信号ＸＲＲＥＳとなるＸＲＲＥＳＦ信号の
出力端子、ＦＩＦＯメモリ３１の読出クロックＲＣＬＫ
の出力端子、ＬＤ変調器１９を介して画像印刷部４に画
像データを伝送する印刷画素クロックＰＣＬＫの出力端
子、読出開始信号となる印刷部４の同期検知パルス信号
ＸＤＥＴＰの入力端子を備えている。Further, as shown in FIG. 3, the print control unit 32 inputs the image data read from the FIFO memory 31 and the read enable signal XRE of the FIFO memory 31.
XREF signal output terminal, FIFO memory 31 read reset signal XRRES output XRRESF signal output terminal, FIFO memory 31 read clock RCLK
, An output terminal of a print pixel clock PCLK for transmitting image data to the image printing section 4 through the LD modulator 19, and an input terminal of a sync detection pulse signal XDETP of the printing section 4 which is a read start signal. .

【００３３】印刷制御部３２では、図５に示すように、
クロック発生回路３６に接続されたクロック同期回路３
５に、同期検知パルス信号ＸＤＥＴＰの入力端子が設け
られ、このクロック同期回路３５の出力端子が、主走査
カウンタ３８に接続され、また、ＣＰＵ４４の出力端子
がＣＰＵＩ／Ｆレジスタ４５に接続されている。そし
て、主走査カウンタ３８とＣＰＵＩ／Ｆレジスタ４５の
出力端子が、ＬＤ変調部１９の駆動信号を出力するコン
パレータ４０、画像データの印刷タイミングと有効印刷
領域とを設定する信号を出力するコンパレータ４１、及
び書込開始信号を出力するコンパレータ４２が接続され
ている。さらに、コンパレータ４１の出力端子が、一方
の入力端子に画像データが入力されるＡＮＤ回路４７の
他方の入力端子に、反転回路を介して入力され、コンパ
レータ４０の出力端子が、一方の入力端子にＡＮＤ回路
４７の出力端子が接続されたＯＲ回路４６の他方の入力
端子に接続されている。In the print controller 32, as shown in FIG.
Clock synchronization circuit 3 connected to clock generation circuit 36
5, an input terminal for the synchronization detection pulse signal XDETP is provided, an output terminal of the clock synchronization circuit 35 is connected to the main scanning counter 38, and an output terminal of the CPU 44 is connected to the CPU I / F register 45. . The main scanning counter 38 and the output terminals of the CPU I / F register 45 output a drive signal for the LD modulator 19, a comparator 40, and a comparator 41 that outputs a signal for setting the image data print timing and the effective print area. And a comparator 42 that outputs a write start signal is connected. Further, the output terminal of the comparator 41 is input to the other input terminal of the AND circuit 47 whose image data is input to one input terminal through the inverting circuit, and the output terminal of the comparator 40 is input to one input terminal. The output terminal of the AND circuit 47 is connected to the other input terminal of the OR circuit 46.

【００３４】特に本実施の形態では、デジィタル複写機
１Ａの信号処理部３Ａに、図１に示すようなレジスタ５
０と、このレジスタ５０に接続された演算回路５１とが
設けられている。Particularly, in the present embodiment, the register 5 as shown in FIG. 1 is provided in the signal processing section 3A of the digital copying machine 1A.
0 and an arithmetic circuit 51 connected to the register 50 are provided.

【００３５】レジスタ５０には、１ライン数データが入
力される１ライン数設定レジスタ５２ａと、ＦＩＦＯ容
量データが入力される容量設定レジスタ５２ｂとが設け
られており、演算回路５１には、１ライン数設定レジス
タ５２ａの出力端子と容量設定レジスタ５２ｂの出力端
子とが入力端子に接続された除算器５３と、除算器５３
の出力端子が入力端子に接続され、除算器５３の演算値
に１を加算する加算器５４とが設けられている。The register 50 is provided with a 1-line number setting register 52a for inputting 1-line number data and a capacity setting register 52b for inputting FIFO capacity data, and the arithmetic circuit 51 has 1-line number. A divider 53 in which the output terminal of the number setting register 52a and the output terminal of the capacity setting register 52b are connected to the input terminal, and a divider 53
Is connected to the input terminal, and an adder 54 for adding 1 to the calculated value of the divider 53 is provided.

【００３６】また、本実施の形態では、デジィタル複写
機１Ａの信号処理部３Ａに、図２に示すように、演算回
路５５とこの演算回路５５に接続された位相差演算器５
６とが、図３の位相変更回路３３に代えて設けられてい
る。Further, in the present embodiment, in the signal processing unit 3A of the digital copying machine 1A, as shown in FIG. 2, the arithmetic circuit 55 and the phase difference calculator 5 connected to the arithmetic circuit 55 are provided.
6 are provided in place of the phase changing circuit 33 of FIG.

【００３７】演算回路５５には、読出クロックが入力さ
れるカウンタ５７と、書込クロックが入力されるカウン
タ５８とが設けられ、カウンタ５７にはフリップフロッ
プ５９が、カウンタ５８にはフリップフロップ６０がそ
れぞれ接続され、フリップフロップ５９、６０の出力端
子には除算器６１が接続され、除算器６１の出力端子が
位相差演算器５６に接続されている。The arithmetic circuit 55 is provided with a counter 57 to which a read clock is input and a counter 58 to which a write clock is input. The counter 57 has a flip-flop 59 and the counter 58 has a flip-flop 60. A divider 61 is connected to the output terminals of the flip-flops 59 and 60, respectively, and an output terminal of the divider 61 is connected to the phase difference calculator 56.

【００３８】次に、本実施の形態の動作を、図６ないし
図１０を参照して説明する。図６は本実施り形態の画像
データの書込・読出動作を示すタイムチャート、図７は
本実施の形態の書込・読出動作を示す第１の特性図、図
８は本実施の形態の書込・読出動作を示す第２の特性
図、図９は本実施の形態の書込・読出動作時のアドレス
変化を示す特性図、図１０は本実施の形態の書込・読出
動作時のアドレス変化を示す詳細特性図である。Next, the operation of this embodiment will be described with reference to FIGS. 6 to 10. FIG. 6 is a time chart showing the writing / reading operation of the image data according to the present embodiment, FIG. 7 is a first characteristic diagram showing the writing / reading operation according to the present embodiment, and FIG. A second characteristic diagram showing the write / read operation, FIG. 9 is a characteristic diagram showing an address change during the write / read operation of the present embodiment, and FIG. 10 is a characteristic diagram showing the write / read operation of the present embodiment. It is a detailed characteristic view showing an address change.

【００３９】ＦＩＦＯメモリ３１への画像データの書込
に際しては、図６及び図７に示すように、書込リセット
信号ＸＷＲＥＳで書込アドレスがリセットされ、書込イ
ネーブル信号ＸＷＥがアクティブな状態で、書込クロッ
クＷＣＬＫ（ＳＣＬＫ）がローからハイに遷移すると、
ＦＩＦＯメモリ３１に書込アドレスに応じて画像データ
が書込まれる。この書込動作ごとに書込アドレスがイン
クリメントされ、画像データがＦＩＦＯメモリ３１に書
込アドレス０から順次書き込まれ、１ラインの画像デー
タ長がＦＩＦＯメモリ３１の記憶容量を越える場合に
は、１ラインの間にＦＩＦＯメモリ３１に複数回の書込
が行われる。When writing image data to the FIFO memory 31, as shown in FIGS. 6 and 7, the write address is reset by the write reset signal XWRES, and the write enable signal XWE is active. When the write clock WCLK (SCLK) transitions from low to high,
Image data is written in the FIFO memory 31 according to the write address. The write address is incremented for each writing operation, the image data is sequentially written to the FIFO memory 31 from the write address 0, and if the image data length of one line exceeds the storage capacity of the FIFO memory 31, one line is written. During this period, writing is performed in the FIFO memory 31 a plurality of times.

【００４０】ＦＩＦＯメモリ３１からの画像データの読
出に際しては、読出リセット信号ＸＲＲＥＳで読出アド
レスがリセットされ、読出イネーブル信号ＸＲＥがアク
ティブの状態で、読出クロックＲＣＬＫ（ＰＣＬＫ）が
ローからハイに遷移すると、ＦＩＦＯメモリ３１から読
出アドレスに応じて画像データが読み出される。この読
出動作ごとに読出アドレスがインクリメントされ、画像
データがＦＩＦＯメモリ３１の読出アドレス０から順次
読み出され、１ラインの画像データの長さがＦＩＦＯメ
モリ３１の記憶容量を越える場合は、１ラインの間にＦ
ＩＦＯメモリ３１の同一読出アドレスに対して、複数回
の読出が行われる。When the image data is read from the FIFO memory 31, the read address is reset by the read reset signal XRRES, the read enable signal XRE is active, and the read clock RCLK (PCLK) changes from low to high. Image data is read from the FIFO memory 31 according to the read address. The read address is incremented for each read operation, the image data is sequentially read from the read address 0 of the FIFO memory 31, and if the length of the image data of one line exceeds the storage capacity of the FIFO memory 31, one line of image data is read. In between
Reading is performed a plurality of times with respect to the same reading address of the IFO memory 31.

【００４１】このように、画像入力部３０によって、画
像データがポリゴンミラー同期パルス信号ＸＰＭＳＹＮ
Ｃを書込リセット信号として、ＦＩＦＯメモリ３１に書
込まれ、印刷制御部３２によって、ＦＩＦＯメモリ３１
から画像データが、同期検知パルス信号ＸＤＥＴＰを読
出リセット信号として読み出される。この場合、ＦＩＦ
Ｏメモリ３１への画像データの書込と、ＦＩＦＯメモリ
３１からの画像データの読出とは、周期が異なるクロッ
クで独立して実行されるので、データ書込とデータ読出
が交錯するとエラーが発生する。As described above, the image input unit 30 converts the image data into the polygon mirror synchronizing pulse signal XPMSYN.
C is written in the FIFO memory 31 as a write reset signal, and the print controller 32 causes the FIFO memory 31 to read.
The image data is read out using the synchronization detection pulse signal XDETP as a read reset signal. In this case, the FIF
Since the writing of the image data to the O memory 31 and the reading of the image data from the FIFO memory 31 are independently executed at the clocks having different cycles, an error occurs when the data writing and the data reading intersect. .

【００４２】そこで、本実施の形態では、ＣＰＵ４４か
ら１ライン数設定レジスタ５２に１ライン数データが、
容量設定レジスタ５２にＦＩＦＯメモリ３１の最大容量
データがそれぞれ設定されると、除算器５３によつて１
ライン数データが、ＦＩＦＯメモリ３１の最大容量デー
タで除算され、加算器５４によって除算値に１が加算さ
れ、小数点以下が省略されて繰返数ｎが演算される。Therefore, in the present embodiment, the 1-line number data is stored in the 1-line number setting register 52 from the CPU 44.
When the maximum capacity data of the FIFO memory 31 is set in the capacity setting register 52, the divider 53 outputs 1
The line number data is divided by the maximum capacity data of the FIFO memory 31, the adder 54 adds 1 to the division value, the decimal point is omitted, and the repeat number n is calculated.

【００４３】例えば、画像印刷部４が縦送りする１７ｉ
ｎｃｈの印刷用紙に、４００ｄｐｉで画像を印刷する場
合で、ほぼ２．４ｋワードのライン長のＦＩＦＯメモリ
３１を使用する場合には、有効印刷画素数は次式で演算
される。For example, the image printing section 4 feeds 17i vertically.
When an image is printed on nch printing paper at 400 dpi and the FIFO memory 31 having a line length of approximately 2.4 kwords is used, the effective print pixel number is calculated by the following equation.

【００４４】 有効印刷画素数＝有効印刷幅（ｍｍ）×主走査画素密度（ｄｏｔ／ｍｍ） ＝１７×２５．４×４００／２５．４ ＝６８００（ｄｏｔ） ・・・（１）Effective print pixel number = effective print width (mm) × main scanning pixel density (dot / mm) = 17 × 25.4 × 400 / 25.4 = 6800 (dot) (1)

【００４５】ここで、２．４ｋワードのＦＩＦＯメモリ
３１のワード数２４５８ドットとすると、１ライン数デ
ータのＦＩＦＯメモリ３１の最大容量データでの除算値
は、６８００／２４５８＝２．７６６となり、繰返数ｎ
は３となり、１ライン分のデータをこのＦＩＦＯメモリ
３１で制御する場合には、書込／読出制御を３回行うこ
とになる。Here, assuming that the number of words in the FIFO memory 31 of 2.4 k words is 2458 dots, the division value of the maximum capacity data of the FIFO memory 31 of one line number data is 6800/2458 = 2.766, which is a repeat. Return number n
Becomes 3, and when the data for one line is controlled by the FIFO memory 31, the write / read control is performed three times.

【００４６】また、本実施の形態では、演算回路５５に
おいて、カウンタ５７に読出クロックｆＲがカウンタ５
８に書込クロックｆＷ（ｆＷ＞ｆＲ）が入力され、同時
にカウントを開始すると、カウンタ５７の方がカウンタ
５８よりも先にカウンアップし、カウントアップしたカ
ウンタからＲＣ信号（リップルキャリー信号）が出力さ
れる。そして、フリップフロップ５９、６０にＲＣ信号
がクロックとして供給され、その時のカウント値を保持
させると共に、除算器６１にイネーブル信号として入力
され、カウンタ５７の出力が“ＦＦＦＦ”の時、カウン
タ５８が“ＣＥ８４”であれば、ＦＦＦＦ／ＣＥ８４
で、読出クロックと書込クロックとの周波数比が演算さ
れる。Further, in the present embodiment, in the arithmetic circuit 55, the counter 57 is provided with the read clock fR.
When the write clock fW (fW> fR) is input to 8, and the count is started at the same time, the counter 57 counts up before the counter 58, and the RC signal (ripple carry signal) is output from the counter that has counted up. To be done. Then, the RC signal is supplied to the flip-flops 59 and 60 as a clock, holds the count value at that time, and is input to the divider 61 as an enable signal. When the output of the counter 57 is "FFFF", the counter 58 is " If it is CE84 ", FFFF / CE84
Then, the frequency ratio between the read clock and the write clock is calculated.

【００４７】このようにして得られた演算値が位相演算
器５６に入力され、ＦＩＦ０メモリ３１のデータ書込開
始タイミングと、データ読出開始タイミングの最適な時
間差（位相差）が演算される。The calculated value thus obtained is input to the phase calculator 56, and the optimum time difference (phase difference) between the data write start timing of the FIFO memory 31 and the data read start timing is calculated.

【００４８】図９にはＦＩＦＯメモリ３１を３周させ
て、書込と読出を制御する場合のアドレスの遷移状態が
示されているが、この場合、書込クロック周波数ｆＷ＝
２４．５ＭＨｚ、読出クロック周波数ｆＲ＝３３．０Ｍ
Ｈｚ、有効印刷画素数６８００ｄｏｔ、ＦＩＦＯ容量
２．４ｋワードであり、１ライン終了時点でアドレスポ
インタが一致するシビアなタイミングで動作しており、
余裕分を考慮すると※部分の長さは右側に移動する。FIG. 9 shows the transition state of the address when the write and read are controlled by rotating the FIFO memory 31 three times. In this case, the write clock frequency fW =
24.5 MHz, read clock frequency fR = 33.0M
Hz, the number of effective print pixels is 6800 dots, the FIFO capacity is 2.4 kwords, and the operation is performed at severe timing in which the address pointers match at the end of one line,
Considering the margin, the length of * moves to the right.

【００４９】図９における書込クロックと読出クロック
との比の関係は、図１０に明確に示されている。同図に
おいて、＊部分はＦＩＦＯメモリ３１の１周目の書込開
始時期の余裕分に対応する時間であり、ＦＩＦＯメモリ
３１への２周目の書込開始までの時間となり、それまで
に１周目に書込まれたデータの読出を開始すればよいこ
とになる。これらの図から、最終的に、データ書込手段
の書込開始タイミングと、データ読出手段の読出開始タ
イミングとの位相差Ｄは次式で表される。The relationship of the ratio between the write clock and the read clock in FIG. 9 is clearly shown in FIG. In the figure, the part * indicates the time corresponding to the margin of the write start timing of the first round of the FIFO memory 31, and the time until the start of the second round of writing to the FIFO memory 31 is reached. It suffices to start reading the data written in the first cycle. From these figures, finally, the phase difference D between the write start timing of the data write means and the read start timing of the data read means is expressed by the following equation.

【００５０】 Ｄ＝（書込周波数成分−読出周波数成分）＋＊′ ここで、（書込周波数成分−読出周波数成分）＝※ ＊′＝余裕分（０＜＊′＜＊） ・・・（２）D = (writing frequency component−reading frequency component) + * ′ Here, (writing frequency component−reading frequency component) = ** ′ = margin (0 <** ′ <*) ( 2)

【００５１】ところで、画像印刷部４のポリゴンミラー
２３の回転数（ｒ／ｓ）は、次式により設定される。By the way, the rotational speed (r / s) of the polygon mirror 23 of the image printing unit 4 is set by the following equation.

【００５２】 回転数（ｒ／ｓ）＝副走査画素密度（ｌｉｎｅ／ｍｍ）×線速（ｍｍ／ｓ）／ ポリゴン面数 ・・・（３）Rotational speed (r / s) = Sub-scanning pixel density (line / mm) × Linear velocity (mm / s) / Number of polygonal faces (3)

【００５３】ポリゴンミラー２３が、ＬＤ２０の出射光
を偏向走査して主走査光が得られ、この主走査光は感光
体ドラム２６の直前に配置された同期検知器２７に入射
し、同期検知器２７から、同期検知パルス信号ＸＤＥＴ
Ｐが、印刷制御部３２に出力される。同期検知パルス信
号ＸＤＥＴＰは、１ラインの主走査ごとに１回ずつ出力
され、その周期は画像印刷のライン周期と同一で次式で
表される。The polygon mirror 23 deflects and scans the light emitted from the LD 20 to obtain main scanning light, and this main scanning light is incident on a synchronization detector 27 arranged immediately before the photosensitive drum 26, and the synchronization detector 27 is detected. From 27, the synchronization detection pulse signal XDET
P is output to the print control unit 32. The synchronization detection pulse signal XDETP is output once for each main scan of one line, and its cycle is the same as the line cycle of image printing and is represented by the following equation.

【００５４】 ライン周期（ｓ）＝１／｛副走査画素密度（ｌｉｎｅ／ｍｍ）×線速（ｍｍ／ ／ｓ）｝ ・・・（４）Line period (s) = 1 / {sub-scanning pixel density (line / mm) × line velocity (mm // s)} (4)

【００５５】（４）式に示すライン周期で、画像印刷部
４から出力される同期検知パルスＸＤＥＴＰが、印刷制
御部３２に読出開始信号として入力される。The synchronization detection pulse XDETP output from the image printing section 4 is input to the print control section 32 as a read start signal at the line cycle shown in the equation (4).

【００５６】図５に示すクロック同期回路３５から出力
される印刷画素クロックＰＣＬＫは、ＬＤ印刷周波数と
なり次式で与えられる。The print pixel clock PCLK output from the clock synchronizing circuit 35 shown in FIG. 5 becomes the LD print frequency and is given by the following equation.

【００５７】 ＬＤ印刷周波数（Ｈｚ）＝主走査画素密度（ｄｏｔ／ｍｍ）×主走査速度（ ｍｍ／ｓ） ＝有効印刷画素数（ｄｏｔ）／ライン周期（ｓ）／ 有効走査期間率 ・・・（５）LD printing frequency (Hz) = main scanning pixel density (dot / mm) × main scanning speed (mm / s) = effective printing pixel number (dot) / line period (s) / effective scanning period ratio ... (5)

【００５８】（５）式で有効走査期間率は、レーザプリ
ンタの場合は７０〜８０％である。クロック発生回路３
６としては水晶発振器やセラミック発振器が使用される
が、ＰＬＬ周波数シンセサイザを利用すると、周波数が
可変となり、画素密度や線速の偏向に対応することがで
きる。In the equation (5), the effective scanning period ratio is 70 to 80% in the case of the laser printer. Clock generation circuit 3
A crystal oscillator or a ceramic oscillator is used as 6, but if a PLL frequency synthesizer is used, the frequency becomes variable, and it is possible to cope with the deflection of the pixel density and the linear velocity.

【００５９】また図４に示す画像入力部３０が具備する
クロック発生回路３４が発生する入力画素クロツクＳＣ
ＬＫの入力画素周波数は、次式で与えられる。The input pixel clock SC generated by the clock generation circuit 34 included in the image input section 30 shown in FIG.
The input pixel frequency of LK is given by the following equation.

【００６０】 入力画素周波数（Ｈｚ）≧有効画素数（ｄｏｔ）／ライン周期（ｓ）／ 有効画像率 ・・・（６）Input pixel frequency (Hz) ≧ effective pixel number (dot) / line period (s) / effective image ratio (6)

【００６１】（６）式の有効画像率は、画像読取部のＣ
ＣＤセンサに存在する無効素子で生じる無効期間から求
められるが、無効期間はせいぜい数％程度で、有効画像
率は１００％に近くなる。The effective image ratio of the equation (6) is C of the image reading unit.
It can be obtained from the invalid period generated by the invalid element existing in the CD sensor, but the invalid period is at most about several percent, and the effective image rate is close to 100%.

【００６２】画像読取部のＣＣＤセンサから出力される
画像データは、画像入力部３０で各種の処理が実行され
た後にＦＩＦＯメモリ３１に書込まれる。この際、画像
入力部３０では、各種処理のために、データ伝送が副走
査方向で数ライン、主走査方向で数１０から数百ドット
遅延するので、遅延量に対応して、有効な１画素目でＸ
ＳＬＧＡＴＥ信号がアクティブになる。The image data output from the CCD sensor of the image reading unit is written in the FIFO memory 31 after the image input unit 30 performs various processes. At this time, in the image input unit 30, data transmission is delayed by several lines in the sub-scanning direction and several tens to several hundreds of dots in the main scanning direction due to various processes. X with the eyes
The SLGATE signal becomes active.

【００６３】このＸＳＬＧＡＴＥ信号は、主走査方向の
有効画像領域を示し、これがアクティブになる所定のク
ロック数前に、主走査同期信号ＸＬＳＹＮＣ信号が出力
される。そして、画像入力部３０からＸＳＬＧＡＴＥ信
号とＸＬＳＹＮＣ信号とが入力されるＦＩＦＯメモリ３
１は、画像入力部３０の入力画素クロックＳＣＬＫを書
込クロックＷＣＬＫに従って順次記憶することになる。The XSLGATE signal indicates the effective image area in the main scanning direction, and the main scanning synchronization signal XLSYNC signal is output before a predetermined number of clocks before it becomes active. Then, the FIFO memory 3 to which the XSLGATE signal and the XLSYNC signal are input from the image input unit 30
1 sequentially stores the input pixel clock SCLK of the image input unit 30 according to the write clock WCLK.

【００６４】印刷制御部３２は、画像入力部３０により
ＦＩＦＯメモリ３１に書込まれた画像データに対して、
ＦＩＦＯメモリ３１からの読出動作を制御し、制御され
た読出動作で画像データを読み出してＬＤ変調部１９を
介して画像印刷部４に伝送する機能を備えている。The print control section 32 responds to the image data written in the FIFO memory 31 by the image input section 30.
It has a function of controlling the reading operation from the FIFO memory 31, reading the image data by the controlled reading operation, and transmitting the image data to the image printing unit 4 via the LD modulation unit 19.

【００６５】クロック発生回路３６からの印刷画素クロ
ックは、クロック同期回路３５で、画像印刷部４からの
同期検知パルスＸＤＥＴＰに同期して、ＰＣＬＫとして
出力され、同期検知パルスＸＤＥＴＰはＰＣＬＫと同期
されて、所定パルス幅のＸＤＥＴＰ１信号となる。ＸＤ
ＥＴＰ１信号は、ＸＲＲＥＳＦ信号としてＦＩＦＯメモ
リ３１に供給され、読出リセット信号ＸＲＲＥＳとなっ
て読出アドレスをリセットする。また、クロック同期回
路３５からのＸＤＥＴＰ１信号は、主走査カウンタ３８
のリセット端子に入力され、主走査カウンタ３８をリセ
ットする。The print pixel clock from the clock generation circuit 36 is output as PCLK in the clock synchronization circuit 35 in synchronization with the synchronization detection pulse XDETP from the image printing unit 4, and the synchronization detection pulse XDETP is synchronized with PCLK. , And becomes the XDETP1 signal having a predetermined pulse width. XD
The ETP1 signal is supplied to the FIFO memory 31 as the XRRESF signal and becomes the read reset signal XRRES to reset the read address. The XDETP1 signal from the clock synchronization circuit 35 is supplied to the main scanning counter 38.
Is input to the reset terminal of the main scanning counter 38 to reset the main scanning counter 38.

【００６６】主走査カウンタ３８は、ＸＤＥＴＰ１信号
でリセットされてＰＣＬＫでインクリメントされるバイ
ナリーカウンタで、カウント値にレーザビームの主走査
位置が対応しており、主走査カウンタ３８は、１ライン
の走査中にオーバフローしないビット数を具備し、例え
ば画像印刷部４が縦送りＡ３サイズの印刷用紙に８００
ｄｐｉで画像を印刷する場合には、必要なビット数は１
４ビットとなる。The main scanning counter 38 is a binary counter that is reset by the XDETP1 signal and incremented by PCLK. The main scanning position of the laser beam corresponds to the count value, and the main scanning counter 38 is scanning one line. The image printing unit 4 has a number of bits that does not overflow.
When printing an image in dpi, the required number of bits is 1.
It is 4 bits.

【００６７】コンパレータ４０には、ＣＰＵ４４で任意
に設定される数値Ｂが、ＣＰＵＩ／Ｆレジスタ４５を介
して入力され、また、主走査カウンタ３８からカウント
値Ａが入力設定され、カウント値Ａが数値Ｂを越える
と、コンパレータ４０の出力信号がアクティブになる。
コンパレータ４０の出力信号は、Ｂｅａｍ Ｄｅｔｅｃ
ｔ信号としてＯＲ回路４６に入力され、画像データと論
理和演算され、出力信号によってＬＤ２０が発光駆動さ
れる。A numerical value B arbitrarily set by the CPU 44 is input to the comparator 40 via the CPU I / F register 45, and a count value A is input and set from the main scanning counter 38, and the count value A is a numerical value. When B is exceeded, the output signal of the comparator 40 becomes active.
The output signal of the comparator 40 is the Beam Detect
The LD signal is input to the OR circuit 46 as a t signal, logically ORed with the image data, and the output signal drives the LD 20 to emit light.

【００６８】この場合、ＬＤ２０の駆動のタイミング
は、主走査光が有効印刷領域を通過後、次の主走査光が
同期検知器２７に到達するに行う必要があり、フレア防
止も行うので、通常は同期検知器２７から数ｍｍから数
１０ｍｍ手前に設定される。そして、ＬＤ２０の主走査
光が同期検知器２７に入射すると、同期検知器２７から
の同期検知パルス信号ＸＤＥＴＰがアクティブとなり、
主走査カウンタ３８がリセットされ、カウントが画像印
刷部４のライン周期ごとに繰り返し再開されることにな
る。In this case, the driving timing of the LD 20 needs to be set so that the next main scanning light reaches the synchronization detector 27 after the main scanning light passes through the effective printing area, and flare is also prevented. Is set several millimeters to several tens of millimeters before the synchronization detector 27. Then, when the main scanning light of the LD 20 enters the synchronization detector 27, the synchronization detection pulse signal XDETP from the synchronization detector 27 becomes active,
The main scanning counter 38 is reset, and the counting is repeatedly restarted every line cycle of the image printing unit 4.

【００６９】コンパレータ４１は、画像データの印刷の
タイミングと有効印刷領域とを規定する機能を有し、コ
ンパレータ４１では、ＣＰＵ４４により任意に設定され
る数値Ｃ、Ｄ（Ｃ＜Ｄ）と、主走査カウンタ３８のカウ
ント値Ａとが比較され、カウント値Ａが設定値Ｃを越え
ると、出力信号ＸＲＧＡＴＥがアクティブとなり、設定
値Ｄを越えるとインアクティブとなる。The comparator 41 has a function of defining the timing of printing image data and the effective printing area. In the comparator 41, the numerical values C and D (C <D) arbitrarily set by the CPU 44 and the main scanning are set. The count value A of the counter 38 is compared, and when the count value A exceeds the set value C, the output signal XRGATE becomes active, and when it exceeds the set value D, it becomes inactive.

【００７０】出力信号ＸＲＧＡＴＥは反転されてＡＮＤ
回路４７に入力され、画像データとの論理積が取られ、
画像データが選択的にマスクされて、有効画像領域外の
画像データが遮断される。また、出力信号ＸＲＡＧＡＴ
Ｅは、ＸＲＥＦ信号として、ＦＩＦＯメモリ３１に出力
され、ＦＩＦＯメモリ３１で、読出イネーブル信号ＸＲ
Ｅとなって読出動作をイネーブルする。The output signal XRGATE is inverted and ANDed.
It is input to the circuit 47, the logical product with the image data is taken,
The image data is selectively masked to block the image data outside the effective image area. Also, the output signal XRAGAT
E is output to the FIFO memory 31 as the XREF signal, and the read enable signal XR is output in the FIFO memory 31.
It becomes E to enable the read operation.

【００７１】このように、設定値Ｃにより画像データの
主走査の開始位置が設定され、設定値Ｄによって、主走
査の終了位置が設定されるが、これらの数値は、印刷用
紙の横幅や搬送位置により変更されるので、機械誤差の
調整にも利用される。また、コンパレータ４２は、ＣＰ
Ｕ４４で任意に設定された数値Ｅと、主走査カウンタ３
８のカウント値Ａとを比較し、これが一致するとポリゴ
ンミラー同期パルス信号ＸＰＭＳＹＮＣを出力して画像
入力部３０に入力する。As described above, the setting value C sets the starting position of the main scanning of the image data, and the setting value D sets the ending position of the main scanning. Since it changes depending on the position, it is also used for adjusting the mechanical error. In addition, the comparator 42
Numerical value E arbitrarily set by U44 and main scanning counter 3
The count value A of 8 is compared, and if they match, the polygon mirror synchronization pulse signal XPMSSYNC is output and input to the image input unit 30.

【００７２】図７及び図８において、横軸の１周期Ｔは
画像印刷幅のライン周期に相当し、この１周期は副走査
方向の画素密度と線速とで決定され、縦軸の最大値ＡＰ
ｍａｘは、ＦＩＦＯメモリ３１のワード数、即ちアドレ
スポインタの最大値で決定される。アドレスポインタの
最大値は、ワード数が２４５８のＦＩＦＯメモリ３１を
使用した例では２４５７となる。これらの図では、破線
はＦＩＦＯメモリ３１への書込アドレスを、実線はＦＩ
ＦＯメモリ３１からの読出アドレスを示し、何れも最大
サイズの印刷用紙に対応する場合が示されている。In FIGS. 7 and 8, one cycle T on the horizontal axis corresponds to the line cycle of the image print width, and this one cycle is determined by the pixel density and the linear velocity in the sub-scanning direction, and the maximum value on the vertical axis. AP
max is determined by the number of words in the FIFO memory 31, that is, the maximum value of the address pointer. The maximum value of the address pointer is 2457 in the example using the FIFO memory 31 having 2458 words. In these figures, the broken line indicates the write address to the FIFO memory 31, and the solid line indicates the FI.
The read address from the FO memory 31 is shown, and each case corresponds to the maximum size printing paper.

【００７３】さらに、図７では書込クロックＷＣＬＫの
周波数が、読出クロックＲＣＬＫの周波数よりも低い場
合が、図８では書込クロックＷＣＬＫの周波数が、読出
クロックＲＣＬＫの周波数よりも高い場合が示されてい
る。Further, FIG. 7 shows the case where the frequency of the write clock WCLK is lower than the frequency of the read clock RCLK, and FIG. 8 shows the case where the frequency of the write clock WCLK is higher than the frequency of the read clock RCLK. ing.

【００７４】印刷制御部３２がＦＩＦＯメモリ３１から
ｎライン目の画像データを読み出す場合は、読出リセッ
ト信号ＸＲＲＥＳで読出アドレスがリセットされ、読出
イネーブル信号ＸＲＥがアクティブな状態で、読出クロ
ツクＲＣＬＫに従って、読出アドレスに対応して画像デ
ータが読み出され、読出動作の実行ごとに読出アドレス
がインクリメントされる。そして、読出アドレスがＦＩ
ＦＯメモリ３１の読出アドレスポインタの最大値に達す
ると、この例では読出アドレスが２４５７になると、次
の読出クロツクＲＣＬＫで、読出アドレスは０に復帰
し、読出イネーブル信号ＸＲＥがアクティブの期間、さ
らにインクリメントが繰り返される。When the print controller 32 reads the image data of the nth line from the FIFO memory 31, the read address is reset by the read reset signal XRRES, the read enable signal XRE is active, and the read is performed according to the read clock RCLK. The image data is read corresponding to the address, and the read address is incremented each time the read operation is executed. The read address is FI.
When the maximum value of the read address pointer of the FO memory 31 is reached, when the read address becomes 2457 in this example, the read address is reset to 0 at the next read clock RCLK, and the read enable signal XRE is further incremented during the active period. Is repeated.

【００７５】例えば、Ａ２サイズの短辺の４００ｄｉｐ
に達する画素数である６８００画素を読み出す場合に
は、読出アドレスポインタは、３度目のＦＩＦＯメモリ
３１の読出の１８８４−１＝１８８３までインクリメン
トされる。For example, 400 dips on the short side of A2 size
In the case of reading out 6800 pixels which is the number of pixels reaching to 1, the read address pointer is incremented up to 1884-1 = 1883 of the third read of the FIFO memory 31.

【００７６】ここで、読出イネーブル信号ＸＲは、印刷
用紙の主走査方向に対応して、開始と終了とのタイミン
グが制御されるので、印刷用紙が最大サイズの場合に
は、図７及び図８に示すように、有効走査期間の最初に
アクティブとなり、最後にネガティブとなる。また、印
刷用紙が小サイズの場合には、主走査動作と感光体ドラ
ム２６との中央が一致するように、アクティブとネガテ
ィブとのタイミングが調整される。従って、印刷用紙が
小サイズの場合には、読み出す画像の画素数が少なくな
るので、読出イネーブル信号ＸＲＥＳ信号のアクティブ
な時間は短縮される。Here, the read enable signal XR controls the timing of start and end in correspondence with the main scanning direction of the printing paper, so that when the printing paper is the maximum size, FIGS. As shown in (3), it becomes active at the beginning of the effective scanning period and becomes negative at the end. Further, when the printing paper is a small size, the timings of active and negative are adjusted so that the main scanning operation and the center of the photoconductor drum 26 coincide with each other. Therefore, when the printing paper has a small size, the number of pixels of the image to be read is small, and the active time of the read enable signal XRES signal is shortened.

【００７７】ＦＩＦＯメモリ３１にｎライン目の画像デ
ータを書込む場合は、書込アドレスはｎ−１ライン目に
同期検知パルス信号ＸＤＥＴＰを遅延して得られた書込
リセット信号ＸＷＲＥＳにより書込アドレスがリセット
されてから、書込イネーブル信号ＸＷＥがアクティブな
状態で、書込クロックＷＣＬＫに従ってＦＩＦＯメモリ
３１に書込アドレスで画像データが書込まれ、この書込
動作を実行するたびに書込アドレスがインクリメントさ
れる。When the image data of the nth line is written in the FIFO memory 31, the write address is the write reset signal XWRES obtained by delaying the sync detection pulse signal XDETP on the n-1th line. Since the write enable signal XWE is active, the image data is written in the FIFO memory 31 at the write address in accordance with the write clock WCLK after the reset is performed, and the write address is changed every time the write operation is executed. Incremented.

【００７８】そして、書込アドレスがＦＩＦＯメモリ３
１の書込アドレスポインタの最大値に達すると、この場
合書込アドレスが２０４７になった次の書込クロックＷ
ＣＬＫで、書込アドレスポインタは０に復帰し、書込イ
ルーブル信号ＸＷＥがアクティブな期間、さらにインク
リメントを続ける。Ａ２サイズの短辺の４００ｄｐｉに
達する画素数である６６１４画素を書込む場合には、書
込アドレスポインタは、３度目のＦＩＦＯメモリ３１の
書込の１８８４−１＝１８８３までインクリメントが続
けられる。The write address is the FIFO memory 3
When the maximum value of the write address pointer of 1 is reached, in this case the write address W becomes 2047 and the next write clock W
At CLK, the write address pointer returns to 0, and the increment continues while the write enable signal XWE is active. When writing 6614 pixels, which is the number of pixels reaching 400 dpi on the short side of the A2 size, the write address pointer is continuously incremented until 1884-1 = 1883 of the third writing in the FIFO memory 31.

【００７９】ここで、書込イネーブル信号ＸＷＥは、読
出イネーブル信号ＸＲＥのように、用紙幅に対応して開
始や終了のタイミングを制御する必要はないので、最大
画像の期間だけアクティブにしておけばよい。つまり、
書込イネーブル信号ＸＷＥは、書込リセット信号ＸＷＲ
ＥＳの出力後、予め設定された数クロックから数１０ク
ロックの期間後にアマティブとなり、最大画像の書込ク
ロックＷＣＬＫ後にネガティブとなる。或いは、印刷用
紙幅に対応して書込イネーブルのアクティブ期間を変え
てもよい。Here, unlike the read enable signal XRE, the write enable signal XWE does not need to control the start and end timings corresponding to the paper width, so it should be active only during the maximum image period. Good. That is,
The write enable signal XWE is the write reset signal XWR.
After ES is output, it becomes amateur after a period of several tens of clocks from a preset several clocks, and becomes negative after the maximum image write clock WCLK. Alternatively, the write enable active period may be changed in accordance with the print paper width.

【００８０】前述のようなＦＩＦＯメモリ３１のデータ
書込とデータ読出を、アドレスで表現すると、すでに示
した図７及び図８のようになり、図７の場合は書込クロ
ックＷＣＬＫの周波数が最低で、画像入力部３０の有効
画像が１００％に近いので、書込アドレスの傾斜は、破
線で示すように緩やかになっている。この書込アドレス
の傾斜は、書込周波数ｆＷと読出周波数ｆＲとの比率で
決定され、書込周波数ｆＷが高くなるに従い、書込アド
レスの傾斜は順次増大する。When the data writing and data reading of the FIFO memory 31 as described above are expressed by addresses, they are as shown in FIGS. 7 and 8 already described. In the case of FIG. 7, the frequency of the write clock WCLK is the lowest. Since the effective image of the image input unit 30 is close to 100%, the inclination of the write address is gentle as shown by the broken line. The slope of the write address is determined by the ratio between the write frequency fW and the read frequency fR, and the slope of the write address gradually increases as the write frequency fW increases.

【００８１】本実施の形態では、１ラインの書込動作に
おいて、ＦＩＦＯメモリ３１の１度目の書込動作を示す
破線と、２度目の書込動作を示す破線との間に、ＦＩＦ
Ｏメモリ３１の１度目の読出動作を示す実線が交差する
ことがないように、２度目の書込動作を示す破線の後に
２度目の読出動作を示す実線が交差することがないよう
にし、一度読み出したアドレスに新しいデータを書込
み、２度目の読出動作時は、新しい画像データを読み出
すことを可能にしている。同様に、３度目の書込動作を
示す破線と読出動作を示す実線とが交差しないように制
御して、本実施の形態では、同時に独立して実行するデ
ータ書込とデータ読出とが干渉することはない。In the present embodiment, in the writing operation of one line, the FIFO memory 31 is provided with a FIF between the broken line showing the first writing operation and the broken line showing the second writing operation.
Make sure that the solid line showing the first read operation of the O memory 31 does not cross so that the solid line showing the second read operation does not cross after the broken line showing the second write operation. New data is written to the read address, and new image data can be read during the second read operation. Similarly, the broken line indicating the third write operation and the solid line indicating the read operation are controlled so as not to intersect with each other, and in the present embodiment, data writing and data reading that are independently executed at the same time interfere with each other. There is no such thing.

【００８２】このために、書込リセット信号ＸＷＲＥＳ
の出力タイミングを、ＦＩＦＯメモリ３１のデータ書込
からデータ読出までの時間を考慮して、適切に調整する
ことが必要である。Therefore, the write reset signal XWRES
It is necessary to appropriately adjust the output timing of the above in consideration of the time from the data writing to the data reading of the FIFO memory 31.

【００８３】因みに、書込周波数ｆＷが読出周波数ｆＲ
に比して高すぎると、ＦＩＦＯメモリ３１への書込と読
出のタイミングを設定することができなくなる。例え
ば、１ラインの画像データの１／２のメモリ長のＦＩＦ
Ｏメモリ３１を使用する場合、書込周波数ｆＷが読出周
波数ｆＲの少なくとも２倍以下の周波数であることが要
求される。Incidentally, the write frequency fW is equal to the read frequency fR.
If it is too high as compared with the above, it becomes impossible to set the timing of writing and reading to and from the FIFO memory 31. For example, a FIFO with a memory length of 1/2 of the image data of one line
When the O memory 31 is used, the write frequency fW is required to be at least twice the read frequency fR or less.

【００８４】このように、本実施の形態によると、デー
タ設定回路５０によって、１ライン分のドット数（有効
印刷画素数）と１ライン未満のＦＩＦＯメモリ３１の最
大記憶容量とが、それぞれ独立に設定され、これらの設
定値に基づいて、繰返数設定回路５１によって、有効印
刷画素数の最大記憶容量での除算値に１が加算され、少
数点以下を省略して繰返数が演算されるので、有効印刷
画素数と最大記憶容量間のデータ管理と、書込開始アド
レスと読出開始アドレス間の位相差の演算設定とを、フ
ァームウェアの負荷を低減して行うことが可能になる。As described above, according to the present embodiment, the number of dots for one line (the number of effective print pixels) and the maximum storage capacity of the FIFO memory 31 less than one line are independently set by the data setting circuit 50. Based on these set values, the repeat number setting circuit 51 adds 1 to the division value of the maximum storage capacity of the number of effective print pixels, and the repeat number is calculated by omitting the decimal point and below. Therefore, it is possible to manage the data between the number of effective print pixels and the maximum storage capacity and to set the calculation of the phase difference between the write start address and the read start address while reducing the load on the firmware.

【００８５】また、読出クロックｆＲと書込クロックｆ
Ｗの速度比が、除算器６１で演算されるので、この演算
値に基づいて、ＦＩＦＯメモリ３１のデータ書込からデ
ータ読出までの時間を考慮して、書込リセット信号ＸＷ
ＲＥＳの出力タイミングを適切に調整することが可能に
なる。Further, the read clock fR and the write clock f
Since the speed ratio of W is calculated by the divider 61, the write reset signal XW is calculated based on the calculated value in consideration of the time from the data writing to the data reading of the FIFO memory 31.
It becomes possible to appropriately adjust the output timing of the RES.

【００８６】［第２の実施の形態］本発明の第２の実施
の形態を、図１１ないし図１４を参照して説明する。図
１１は本実施の形態の演算判定回路の構成を示す回路
図、図１２は本実施の形態の書込・読出制御回路の構成
を示す回路図、図１３は本実施の形態の処理選択回路の
構成を示す回路図、図１４は図１１の動作を示すタイム
チャートである。[Second Embodiment] A second embodiment of the present invention will be described with reference to FIGS. 11 to 14. 11 is a circuit diagram showing the configuration of the operation determination circuit according to the present embodiment, FIG. 12 is a circuit diagram showing the configuration of the write / read control circuit according to the present embodiment, and FIG. 13 is a process selection circuit according to the present embodiment. FIG. 14 is a circuit diagram showing the configuration of FIG. 11, and FIG. 14 is a time chart showing the operation of FIG.

【００８７】本実施の形態では、ディジタル複写機１Ａ
の信号処理部３Ａに、請求項５記載の発明の構成に対応
して、図１１に示すような演算判定回路７５が設けられ
ている。In this embodiment, the digital copying machine 1A is used.
The signal processing section 3A is provided with an operation determination circuit 75 as shown in FIG. 11 corresponding to the configuration of the invention described in claim 5.

【００８８】演算判定回路７５には、読出クロックをカ
ウントするカウンタ５７と、書込クロックをカウントす
るカウンタ５８とが設けられ、カウンタ５７、５８の出
力端子は、それぞれフリップフロップ５９、６０を介し
て、除算器６１とコンパレータ６５とに接続されてい
る。また、ＯＲ回路６７の出力端子が、反転回路を介し
てカウンタ５７、５８のリセット端子に接続され、カウ
ンタリセット生成回路６６の出力端子が、反転回路を介
してＯＲ回路６７の入力端子に接続されている。また、
カウンタ５７、５８のＲＣ信号（リップルキャリー信
号）端子が、カウンタリセット生成回路６６に入力さ
れ、さらに、ＲＣ信号端子は、反転回路を介してＯＲ回
路６８の入力端子に接続され、ＯＲ回路６８の出力信号
が、フリップフロップ５９、６０の入力端子と除算器６
１のイネーブル端子とに接続されている。The operation judging circuit 75 is provided with a counter 57 for counting the read clock and a counter 58 for counting the write clock, and the output terminals of the counters 57 and 58 are provided via flip-flops 59 and 60, respectively. , And is connected to the divider 61 and the comparator 65. The output terminal of the OR circuit 67 is connected to the reset terminals of the counters 57 and 58 via the inverting circuit, and the output terminal of the counter reset generation circuit 66 is connected to the input terminal of the OR circuit 67 via the inverting circuit. ing. Also,
The RC signal (ripple carry signal) terminals of the counters 57 and 58 are input to the counter reset generation circuit 66, and the RC signal terminal is connected to the input terminal of the OR circuit 68 via the inverting circuit, and the OR circuit 68 of the OR circuit 68 is connected. The output signal is input to the input terminals of the flip-flops 59 and 60 and the divider 6
1 is connected to the enable terminal.

【００８９】また、本実施の形態では、図１２に示すよ
うに、請求項６記載の発明の構成に対応する書込・読出
制御回路７６が設けられており、コンパレータ６５の出
力端子が反転回路を介してＡＮＤ回路７２の一方の入力
端子に接続され、ＡＮＤ回路７２の出力端子が反転回路
を介してＦＩＦＯメモリ３１のイネーブル端子に接続さ
れている。一方、カウンタ５８のＲＣ信号端子が反転回
路を介して、ＯＲ回路７０の一方の入力端子に接続さ
れ、ＯＲ回路７０の他方の入力端子には、カウンタ５
７、５８のリセット端子が反転回路を介して接続され、
ＯＲ回路７０の出力端子が反転回路を介して、フリップ
フロップ７１のセット端子に接続され、フリップフロッ
プ７１のリセット端子にはカウンタ５７のＲＣ信号端子
が接続されている。そして、フリップフロップ７１の出
力端子が、反転回路を介してＡＮＤ回路７２の他方の入
力端子に接続されている。Further, in the present embodiment, as shown in FIG. 12, a write / read control circuit 76 corresponding to the configuration of the invention of claim 6 is provided, and the output terminal of the comparator 65 is an inverting circuit. Is connected to one input terminal of the AND circuit 72, and the output terminal of the AND circuit 72 is connected to the enable terminal of the FIFO memory 31 via an inverting circuit. On the other hand, the RC signal terminal of the counter 58 is connected to one input terminal of the OR circuit 70 via the inverting circuit, and the counter 5 is connected to the other input terminal of the OR circuit 70.
The reset terminals of 7, 58 are connected through an inverting circuit,
The output terminal of the OR circuit 70 is connected to the set terminal of the flip-flop 71 via the inverting circuit, and the RC signal terminal of the counter 57 is connected to the reset terminal of the flip-flop 71. The output terminal of the flip-flop 71 is connected to the other input terminal of the AND circuit 72 via the inverting circuit.

【００９０】さらに、本実施の形態では、図１３に示す
ように、請求項７記載の発明の構成に対応する制御選択
回路７７が設けられており、ＡＮＤ回路７２の出力端子
が、反転回路を介してＯＲ回路７８の一方の入力端子に
接続され、ＯＲ回路７８の他方の入力端子には、処理選
択信号が反転回路を介して入力され、ＯＲ回路７８の出
力端子が、反転回路を介してＦＩＦＯメモリ３１のイネ
ーブル端子に接続されている。Further, in the present embodiment, as shown in FIG. 13, a control selection circuit 77 corresponding to the configuration of the invention of claim 7 is provided, and the output terminal of the AND circuit 72 is an inverting circuit. Is connected to one input terminal of the OR circuit 78, the processing selection signal is input to the other input terminal of the OR circuit 78 via the inversion circuit, and the output terminal of the OR circuit 78 is input via the inversion circuit. It is connected to the enable terminal of the FIFO memory 31.

【００９１】このような構成の本実施の形態では、演算
判定回路７５は、図１４に示すようなタイミングで動作
が行われ、書込クロックの周波数ｆＷと、読出クロツク
の周波数ｆＲとの間にｆＷ＜ｆＲの関係があり、カウン
タ５７がカウンタ５８よりも早くカウントを終了する
と、先ずカウンタ５７からＲＣ信号が出力され、次いで
カウンタ５８からＲ信号が出力され、これらのＲＣ信号
はフリップフロップ５９、６０にクロックとして供給さ
れる。このために、それぞれのフリップフロップ５９、
６０にカウント値が保持され、イネーブル信号によって
除算器６１で除算が行われ、カウンタ５７の出力が“Ｆ
ＦＦＦ”のＲＣ信号出力時に、カウンタ５８が“ＣＥ８
４”であれば、ＦＦＦＦ／ＣＥ８４の演算によって、読
出クロック／書込クロック周波数の比ｆＲ／ｆＷが演算
される。In the present embodiment having such a configuration, the operation determining circuit 75 operates at the timing shown in FIG. 14, and is between the frequency fW of the write clock and the frequency fR of the read clock. There is a relation of fW <fR, and when the counter 57 finishes counting earlier than the counter 58, the RC signal is first output from the counter 57 and then the R signal is output from the counter 58. It is supplied to 60 as a clock. To this end, each flip-flop 59,
The count value is held in 60, division is performed in the divider 61 by the enable signal, and the output of the counter 57 is “F”.
When the RC signal of “FFF” is output, the counter 58 displays “CE8
If it is 4 ″, the ratio of read clock / write clock frequency fR / fW is calculated by the calculation of FFFF / CE84.

【００９２】一方、ｆＷ＞ｆＲでカウンタ５８がカウン
タ５７よりも早くカウントを終了すると、先ずカウンタ
５８からＲＣ信号が出力され、次いでカウンタ５７から
Ｒ信号が出力され、これらのＲＣ信号はフリップフロッ
プ５９、６０にクロックとして供給される。この場合も
同様にして、除算器６１による除算が行われる。On the other hand, if fW> fR and the counter 58 finishes counting earlier than the counter 57, the RC signal is first output from the counter 58 and then the R signal is output from the counter 57, and these RC signals are flip-flop 59. , 60 as a clock. In this case as well, the division by the divider 61 is similarly performed.

【００９３】本実施の形態では、カウンタ５７、５８の
ＲＣ信号によつて保持された計数データが、コンパレー
タ６５に入力され、コンパレータ６５は何れかのカウン
タの計数が終了した時点で、各計数データの比較を行
い、カウンタ５７の計数データＰとカウンタ５８の計数
データＱについて、Ｐ＞Ｑが真であるか否かを判定し、
真の場合には、書込クロック周波数ｆＷ＜読出クロック
周波数ｆＲと判定し、Ｐ＞Ｑが偽であると、書込クロッ
ク周波数ｆＷ＞読出クロック周波数ｆＲと判定し、Ｐ＞
Ｑが偽の場合はＦＩＦＯメモリ３１のアドレスの逆転の
可能性があることを事前に判断する。In this embodiment, the count data held by the RC signals of the counters 57 and 58 is input to the comparator 65, and the comparator 65 outputs each count data at the time when the counting of any counter is completed. Of the count data P of the counter 57 and the count data Q of the counter 58 to determine whether P> Q is true,
If true, write clock frequency fW <read clock frequency fR is determined. If P> Q is false, write clock frequency fW> read clock frequency fR is determined, and P> Q.
If Q is false, it is determined in advance that the address of the FIFO memory 31 may be reversed.

【００９４】システムのリセット終了後に、カウンタ５
７、５８の計数速度の大小比較の動作が実施されるよう
に、カウンタ５７、５８の動作が開始される。また、何
れかのカウンタの計数が終了した時点で、カウンタリセ
ット生成回路６６から、リセット信号がカウンタ５７、
５８に入力され、計数値のクリアが行われる。After the system is reset, the counter 5
The operations of the counters 57 and 58 are started so that the operation of comparing the count speeds of 7 and 58 is performed. Further, when the counting of any of the counters is completed, the counter reset generation circuit 66 outputs a reset signal to the counter 57,
It is input to 58 and the count value is cleared.

【００９５】本実施の形態では、Ｐ＞Ｑが真で書込クロ
ック周波数ｆＷ＜読出クロック周波数ｆＲと判定された
時、フリップフロップ７１のＱ出力は、Ｒ入力によって
“０”となり、ＡＮＤ回路７２の一方の入力端子の信号
の論理値は“１”となり、また、コンパレータ６５の出
力端子の信号が、反転回路を介して与えられ、ＡＮＤ回
路７２の他方の入力端子の信号の論理値は“１”とな
る。このために、ＡＮＤ回路７２の出力端子の信号が、
反転回路を介して与えられるＦＩＦＯメモリ３１のイネ
ーブル端子の信号の論理値は“１”となる。In this embodiment, when P> Q is true and it is determined that the write clock frequency fW <the read clock frequency fR, the Q output of the flip-flop 71 becomes "0" by the R input, and the AND circuit 72. The logical value of the signal at one of the input terminals becomes "1", the signal at the output terminal of the comparator 65 is given through the inverting circuit, and the logical value of the signal at the other input terminal of the AND circuit 72 becomes "1". 1 ”. Therefore, the signal at the output terminal of the AND circuit 72 is
The logical value of the signal of the enable terminal of the FIFO memory 31 given through the inverting circuit becomes "1".

【００９６】本実施の形態では、このようにＰ＞Ｑが真
と判定されると、ＡＮＤ回路７２によって、直接ＦＩＦ
Ｏメモリ３１をイネーブル状態とすることもできるが、
図１３に示すように、ＯＲ回路７８の一方の入力端子に
反転回路を介して処理選択信号を入力し、ＯＲ回路７８
の他方の入力端子に、ＡＮＤ回路７２の出力信号を反転
回路を介して入力させ、処理選択信号によって、ＦＩＦ
Ｏメモリ３１のイネーブル制御を選択的に行うことも可
能である。この場合の処理選択信号の設定は、システム
上のＣＰＵからのレジスタ設定やＩ／Ｏポートの制御に
より行われる。In the present embodiment, when it is determined that P> Q is true in this way, the AND circuit 72 directly determines the FIF.
Although the O memory 31 can be enabled,
As shown in FIG. 13, the processing selection signal is input to one input terminal of the OR circuit 78 via the inverting circuit, and the OR circuit 78
The output signal of the AND circuit 72 is input to the other input terminal of
It is also possible to selectively perform enable control of the O memory 31. In this case, the processing selection signal is set by register setting from the CPU on the system and control of the I / O port.

【００９７】このように、本実施の形態によると、読出
クロックｆＲと書込クロツクｆＷの速度比が除算器６１
で演算され、同時にコンパレータ６５によって、読出ク
ロックｆＲと書込クロツクｆＷのクロック速度の大小が
判定され、書込クロック周波数ｆＷ＜読出クロック周波
数ｆＲと判定された場合に、ＦＩＦＯメモリ３１の書込
・読出制御が、必要に応じて処理選択信号に基づいて行
われるので、アドレスの逆転のない信頼性のあるＦＩＦ
０メモリ３１の書込・読出制御を、システムの柔軟性を
向上させて行うことが可能になる。As described above, according to the present embodiment, the speed ratio between the read clock fR and the write clock fW is the divider 61.
And at the same time the comparator 65 determines the magnitude of the clock speeds of the read clock fR and the write clock fW, and when it is determined that the write clock frequency fW <the read clock frequency fR, the writing / writing of the FIFO memory 31 is performed. Since the read control is performed on the basis of the processing selection signal as needed, a reliable FIFO without address inversion is provided.
The write / read control of the 0 memory 31 can be performed while improving the flexibility of the system.

【００９８】[0098]

【発明の効果】請求項１記載の発明によると、ドットマ
トリクスの画像データの１ライン未満の記憶容量を具備
し、データの書込とデータの読出とが独立して同時に実
行可能なＦＩＦＯメモリに対して、 データ書込手段に
よって、書込アドレスが、書込開始アドレスから書込終
端アドレスまで順次インクリメントされ、書込終端アド
レスから書込開始アドレスに戻って、ＦＩＦＯメモリに
１ラインごとの画像データが繰り返して書込まれ、デー
タ読出手段によって、読出アドレスが、読出開始アドレ
スから読出終端アドレスまで順次インクリメントされ、
読出終端アドレスから読出開始アドレスに戻って、ＦＩ
ＦＯメモリから１ラインごとの画像データが繰り返して
読み出されるが、設定手段によって、１ライン分のドッ
ト数とＦＩＦＯメモリの最大記憶容量とが、それぞれ独
立に設定されるので、ファームウェアにおける１ライン
分のドット数とＦＩＦＯメモリ容量間のデータ管理の負
担を低減することが可能になる。According to the first aspect of the invention, there is provided a FIFO memory having a storage capacity of less than one line of image data of a dot matrix and capable of independently writing data and reading data simultaneously. On the other hand, the data write means sequentially increments the write address from the write start address to the write end address, returns from the write end address to the write start address, and stores the image data for each line in the FIFO memory. Is repeatedly written, and the read address is sequentially incremented by the data reading means from the read start address to the read end address.
Return from the read end address to the read start address, and
The image data for each line is repeatedly read from the FO memory, but since the number of dots for one line and the maximum storage capacity of the FIFO memory are set independently by the setting means, one line for the firmware is used. It becomes possible to reduce the burden of data management between the number of dots and the FIFO memory capacity.

【００９９】請求項２記載の発明によると、ドットマト
リクスの画像データの１ライン未満の記憶容量を具備
し、データの書込とデータの読出とが独立して同時に実
行可能なＦＩＦＯメモリに対して、 データ書込手段に
よって、書込アドレスが、書込開始アドレスから書込終
端アドレスまで順次インクリメントされ、書込終端アド
レスから書込開始アドレスに戻って、ＦＩＦＯメモリに
１ラインごとの画像データが繰り返して書込まれ、デー
タ読出手段によって、読出アドレスが、読出開始アドレ
スから読出終端アドレスまで順次インクリメントされ、
読出終端アドレスから読出開始アドレスに戻って、ＦＩ
ＦＯメモリから１ラインごとの画像データが繰り返して
読み出されるが、速度比演算手段によって、データ書込
手段の書込クロックと、データ読出手段の読出クロック
との速度比が演算されるので、外部から書込クロックと
読出クロックとをそれぞれ任意に供給して、汎用性のあ
る動作を行わせることが可能になる。According to the second aspect of the present invention, there is provided a FIFO memory having a storage capacity of less than one line of image data of a dot matrix and capable of independently writing data and reading data simultaneously. The data write means sequentially increments the write address from the write start address to the write end address, returns from the write end address to the write start address, and repeats the image data for each line in the FIFO memory. The read address is sequentially incremented from the read start address to the read end address by the data read means.
Return from the read end address to the read start address, and
The image data for each line is repeatedly read from the FO memory, but since the speed ratio calculating means calculates the speed ratio between the write clock of the data writing means and the read clock of the data reading means, it is externally supplied. It is possible to supply a write clock and a read clock arbitrarily and to perform a versatile operation.

【０１００】請求項３記載の発明によると、 請求項１
記載の発明で得られる効果に加えて、繰返数設定手段に
よって、１ラインのドット数が、ＦＩＦＯの記憶容量で
除算されて得られる除算値に１を加え、少数点以下を省
略した数値が繰返数として設定され、アクセス制御手段
によって、繰返数に基づいて、ＦＩＦＯメモリのアドレ
スに対するアクセス制御が行われるので、外部ファーム
ウェアによる書込開始アドレスと読出開始アドレス間の
位相差の算出が不要になり、システムの制御効率を向上
させることが可能になる。According to the invention of claim 3, claim 1
In addition to the effect obtained by the invention described above, the number of dots of one line is divided by the memory capacity of the FIFO by the number-of-repetitions setting means, 1 is added, and the decimal point is omitted. The number of repetitions is set, and the access control means controls the access to the address of the FIFO memory based on the number of repetitions. Therefore, the external firmware does not need to calculate the phase difference between the write start address and the read start address. Therefore, it becomes possible to improve the control efficiency of the system.

【０１０１】請求項４記載の発明によると、請求項２記
載の発明で得られる効果に加えて、位相差設定手段によ
って、速度比演算手段で演算された速度比に基づいて、
データ書込手段の書込開始タイミングと、データ読出手
段の読出開始タイミングとの位相差が、相対的に可変設
定されるので、ファームウェアの介在なしに位相差が設
定され、ＦＩＦＯメモリの制御が効率よく行われる。According to the invention of claim 4, in addition to the effect obtained by the invention of claim 2, based on the speed ratio calculated by the speed ratio calculating means by the phase difference setting means,
Since the phase difference between the writing start timing of the data writing means and the reading start timing of the data reading means is relatively variably set, the phase difference is set without the intervention of firmware, and the control of the FIFO memory is efficient. Often done.

【０１０２】請求項５記載の発明によると、請求項２記
載の発明で得られる効果に加えて、速度判定手段によっ
て、書込クロックの速度と読出クロックの速度との大小
が判定されるので、アドレスの逆転の可能性を的確に把
握することが可能になる。請求項６記載の発明による
と、請求項２記載の発明で得られる効果に加えて、書込
・読出制御手段によって、判定手段の判定結果に基づい
て、データ書込手段とデータ読出手段とが制御されるの
で、ＦＩＦＯメモリの書込・読出制御をアドレスの逆転
なしに行い、システムの信頼性を向上させることが可能
になる。According to the invention of claim 5, in addition to the effect obtained by the invention of claim 2, the speed judging means judges the magnitude of the speed of the write clock and the speed of the read clock. It is possible to accurately grasp the possibility of address reversal. According to the invention of claim 6, in addition to the effect obtained by the invention of claim 2, the write / read control means causes the data write means and the data read means to operate based on the determination result of the determination means. Since it is controlled, the write / read control of the FIFO memory can be performed without address inversion, and the reliability of the system can be improved.

【０１０３】請求項７記載の発明によると、 請求項６
記載の発明で得られる効果に加えて、選択手段によっ
て、書込・読出制御手段の制御が、コマンド制御によっ
て選択されるので、システムの動作の柔軟性を向上させ
ることが可能になる。According to the invention of claim 7, claim 6
In addition to the effect obtained by the described invention, the control of the write / read control means is selected by the command control by the selection means, so that the flexibility of the operation of the system can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施の形態の繰返数設定手段の
構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a repeat number setting means according to a first embodiment of the present invention.

【図２】同実施の形態の速度比較演算手段と位相差設定
手段の構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a speed comparison calculation means and a phase difference setting means of the same embodiment.

【図３】同実施の形態が適用されるディジタル複写機の
構成を示すブロツク図である。FIG. 3 is a block diagram showing a configuration of a digital copying machine to which the embodiment is applied.

【図４】図３の画像入力部の構成を示すブロツク図であ
る。FIG. 4 is a block diagram showing a configuration of an image input unit in FIG.

【図５】図３の印刷制御部の構成を示す回路図である。5 is a circuit diagram showing a configuration of a print control unit in FIG.

【図６】同実施の形態の画像データの書込・読出動作を
示すタイムチャートである。FIG. 6 is a time chart showing a writing / reading operation of image data according to the same embodiment.

【図７】同実施の形態の書込・読出動作を示す第１の特
性図である。FIG. 7 is a first characteristic diagram showing the write / read operation of the same embodiment.

【図８】同実施の形態の書込・読出動作を示す第２の特
性図である。FIG. 8 is a second characteristic diagram showing the write / read operation of the same embodiment.

【図９】同実施の形態の書込・読出動作時のアドレスの
変化を示す特性図である。FIG. 9 is a characteristic diagram showing changes in addresses during the write / read operation of the same embodiment.

【図１０】同実施の形態の書込・読出動作時のアドレス
の変化を示す詳細特性図である。FIG. 10 is a detailed characteristic diagram showing a change in address during the write / read operation of the same embodiment.

【図１１】本発明の第２の実施の形態の演算判定回路の
構成を示す回路図である。FIG. 11 is a circuit diagram showing a configuration of an operation determination circuit according to a second embodiment of the present invention.

【図１２】同実施の形態の演算判定回路と書込・読出制
御回路の構成を示す回路図である。FIG. 12 is a circuit diagram showing configurations of an operation determination circuit and a write / read control circuit according to the same embodiment.

【図１３】同実施の形態の演算判定回路、書込・読出制
御回路及び処理選択回路の構成を示す回路図である。FIG. 13 is a circuit diagram showing configurations of an operation determination circuit, a write / read control circuit, and a process selection circuit according to the same embodiment.

【図１４】図１１の動作を示すタイムチャートである。FIG. 14 is a time chart showing the operation of FIG.

【図１５】従来のディジタル複写機の構成を示す説明図
である。FIG. 15 is an explanatory diagram showing a configuration of a conventional digital copying machine.

【符号の説明】[Explanation of symbols]

１Ａ ディジタル複写機 ３Ａ 信号処理部 ４ 画像印刷部 １９ ＬＤ変調部 ２０ ＬＤ ２３ ポリゴンミラー ２６ 感光体ドラム ２７ 同期検知器 ３０ 画像入力部 ３１ ＦＩＦＯメモリ ３２ 印刷制御部 ５０ レジスタ ５１、５５ 演算回路 ５３ 除算器 ５４ 加算器 ５７、５８ カウンタ ５６ 位相演算器 ５９、６０ フリップフロップ ６１ 除算器 ６５ コンパレータ ７６ 書込・読出制御回路 ７７ 処理選択回路 1A Digital copying machine 3A Signal processing section 4 Image printing section 19 LD modulation section 20 LD 23 Polygon mirror 26 Photosensitive drum 27 Sync detector 30 Image input section 31 FIFO memory 32 Printing control section 50 Registers 51, 55 Arithmetic circuit 53 Divider 54 adder 57, 58 counter 56 phase calculator 59, 60 flip-flop 61 divider 65 comparator 76 write / read control circuit 77 process selection circuit

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 ドットマトリクスの画像データの１ライ
ン未満の記憶容量を具備し、データの書込とデータの読
出とが独立して同時に実行可能なＦＩＦＯメモリと、 書込アドレスを、書込開始アドレスから書込終端アドレ
スまで順次インクリメントし、前記書込終端アドレスか
ら前記書込開始アドレスに戻って、前記ＦＩＦＯメモリ
に１ラインごとの画像データを繰り返して書込むデータ
書込手段と、 読出アドレスを、読出開始アドレスから読出終端アドレ
スまで順次インクリメントし、前記読出終端アドレスか
ら前記読出開始アドレスに戻って、前記ＦＩＦＯメモリ
から１ラインごとの画像データを繰り返して読み出すデ
ータ読出手段と、 前記１ライン分のドット数と前記ＦＩＦＯメモリの最大
記憶容量とを、それぞれ独立に設定する設定手段とを有
することを特徴とするデータ処理装置。1. A FIFO memory having a storage capacity of less than one line of dot matrix image data and capable of executing data writing and data reading independently at the same time, and writing a write address. A data writing unit that sequentially increments from the address to the write end address, returns from the write end address to the write start address, and repeatedly writes image data for each line in the FIFO memory, and a read address. A data reading unit that sequentially increments from a read start address to a read end address, returns from the read end address to the read start address, and repeatedly reads image data for each line from the FIFO memory; Setting for independently setting the number of dots and the maximum storage capacity of the FIFO memory And a data processing device. 【請求項２】 ドットマトリクスの画像データの１ライ
ン未満の記憶容量を具備し、データの書込とデータの読
出とが独立して同時に実行可能なＦＩＦＯメモリと、 書込アドレスを、書込開始アドレスから書込終端アドレ
スまで順次インクリメントし、前記書込終端アドレスか
ら前記書込開始アドレスに戻って、前記ＦＩＦＯメモリ
に１ラインごとの画像データを繰り返して書込むデータ
書込手段と、 読出アドレスを、読出開始アドレスから読出終端アドレ
スまで順次インクリメントし、前記読出終端アドレスか
ら前記読出開始アドレスに戻って、前記ＦＩＦＯメモリ
から１ラインごとの画像データを繰り返して読み出すデ
ータ読出手段と、 前記データ書込手段の書込クロックと、前記データ読出
手段の読出クロックとの速度比を演算する速度比演算手
段とを有することを特徴とするデータ処理装置。2. A FIFO memory having a storage capacity of less than one line of dot matrix image data and capable of independently executing data writing and data reading at the same time; A data writing unit that sequentially increments from the address to the write end address, returns from the write end address to the write start address, and repeatedly writes image data for each line in the FIFO memory, and a read address. A data read unit that sequentially increments from a read start address to a read end address, returns from the read end address to the read start address, and repeatedly reads image data for each line from the FIFO memory; and the data write unit. A speed for calculating the speed ratio between the write clock of and the read clock of the data reading means. A data processing device comprising: a ratio calculation means. 【請求項３】 請求項１記載のデータ処理装置に対し
て、 前記１ラインのドット数を、前記ＦＩＦＯの記憶容量で
除算し、得られる除算値に１を加え少数点以下を省略し
た数値を、繰返数として設定する繰返数設定手段と、 該繰返数設定手段で設定された繰返数に基づいて、前記
ＦＩＦＯメモリのアドレスに対するアクセスを制御する
アクセス制御手段とが設けられていることを特徴とする
データ処理装置。3. The data processing apparatus according to claim 1, wherein the number of dots in one line is divided by the storage capacity of the FIFO, and 1 is added to the obtained division value to omit a decimal point or less. A repeat number setting means for setting the repeat number and an access control means for controlling access to the address of the FIFO memory based on the repeat number set by the repeat number setting means are provided. A data processing device characterized by the above. 【請求項４】 請求項２記載のデータ処理装置に対し
て、 前記速度比演算手段で演算された速度比に基づいて、前
記データ書込手段の書込開始タイミングと、前記データ
読出手段の読出開始タイミングとの位相差を、相対的に
可変設定する位相差設定手段が設けられていることを特
徴とするデータ処理装置。4. The data processing device according to claim 2, wherein the writing start timing of the data writing unit and the reading of the data reading unit are performed based on the speed ratio calculated by the speed ratio calculating unit. A data processing device comprising a phase difference setting means for relatively variably setting a phase difference from a start timing. 【請求項５】 請求項２記載のデータ処理装置に対し
て、 前記書込クロックの速度と前記読出クロックの速度との
大小を判定する速度判定手段が設けられていることを特
徴とするデータ処理装置。5. The data processing apparatus according to claim 2, further comprising speed determining means for determining the magnitude of the speed of the write clock and the speed of the read clock. apparatus. 【請求項６】 請求項５記載のデータ処理装置に対し
て、 前記判定手段の判定結果に基づいて、前記データ書込手
段と前記データ読出手段とを制御する書込・読出制御手
段が設けられていることを特徴とするデータ処理装置。6. The data processing device according to claim 5, further comprising a writing / reading control means for controlling the data writing means and the data reading means based on the judgment result of the judging means. A data processing device characterized by the above. 【請求項７】 請求項６記載のデータ処理装置に対し
て、 前記読み書き制御手段の制御を、コマンド制御によって
選択する選択手段が設けられていることを特徴とするデ
ータ処理装置。7. The data processing device according to claim 6, further comprising selection means for selecting control of the read / write control means by command control.