JPH09275328A - Variable capacitance circuit and analog filter circuit using it - Google Patents

Variable capacitance circuit and analog filter circuit using it

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JPH09275328A
JPH09275328A JP8252796A JP8252796A JPH09275328A JP H09275328 A JPH09275328 A JP H09275328A JP 8252796 A JP8252796 A JP 8252796A JP 8252796 A JP8252796 A JP 8252796A JP H09275328 A JPH09275328 A JP H09275328A
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voltage
input
differential amplifier
signal
current
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JP8252796A
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Japanese (ja)
Inventor
Kazuo Yamakido
一夫 山木戸
Sadahiro Miota
禎宏 見尾田
Yoshiharu Nagayama
義治 永山
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Hitachi Ltd
Hitachi Computer Engineering Co Ltd
Original Assignee
Hitachi Ltd
Hitachi Computer Engineering Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To provide an analog filter whose cut-off frequency is less fluctuated even when the resistance of a resistive element formed on a semiconductor subscriber is largely dispersed. SOLUTION: A variable capacitance circuit 30 consisting of parallel connection of a variable capacitance circuit section making up of components 20, 3' whose gain is inversely proportioned to the resistance R of a resistive element 2 of the filter and of a fixed capacitance circuit section making up of components 21, 3" whose gain of an amplifier is fixed with respect to input signal terminals T1, VB is used for a capacitive element of the filter and its equivalent capacitance is set proportional to a multiple of the gain of the amplifier 20. Even when the resistance of the resistive element 2 formed on a semiconductor substrate is largely fluctuated, the gain of the amplifier 20 is changed inversely proportional to the resistance and the equivalent capacitance of the variable capacitance circuit cancels the fluctuation of the resistive element 2 of the CR filter circuit thereby keeping the cut-off frequency to be a desired value automatically and stably.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、信号処理回路さら
にはアナログフィルタ回路及びそれに利用して好適な可
変容量回路に係り、特に半導体集積回路化するのに好適
なアナログフィルタ回路、そしてＡＴＭ−ＬＡＮインタ
フェースカードの波形等化回路などに適用して有効な技
術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing circuit, an analog filter circuit, and a variable capacitance circuit suitable for use in the analog filter circuit, and particularly to an analog filter circuit suitable for forming a semiconductor integrated circuit, and an ATM-LAN. The present invention relates to a technique effectively applied to a waveform equalization circuit of an interface card.

【０００２】[0002]

【従来の技術】従来、半導体集積回路化されたアナログ
フィルタ回路の１例として容量と抵抗とを用いた図１６
に示すようなＣＲフィルタ回路が知られている。図１６
のフィルタ回路は、アナログ信号の入力端子１と出力端
子４との間に抵抗値Ｒの抵抗素子２が接続され、出力端
子４と固定電位ＶＢとの間に容量値Ｃの容量素子３が接
続されたものである。このフィルタはカットオフ周波数
がｆｃ＝１／２πＣＲで表わされるローパス特性を有す
る。2. Description of the Related Art Conventionally, as an example of an analog filter circuit formed into a semiconductor integrated circuit, a capacitor and a resistor are used in FIG.
A CR filter circuit as shown in (1) is known. FIG.
In the filter circuit, the resistance element 2 having the resistance value R is connected between the analog signal input terminal 1 and the output terminal 4, and the capacitance element 3 having the capacitance value C is connected between the output terminal 4 and the fixed potential VB. It was done. This filter has a low-pass characteristic whose cutoff frequency is represented by fc = 1 / 2πCR.

【０００３】しかしながら、上述したアナログフィルタ
技術には、次のような問題がある。すなわち、通常の半
導体基板上に形成された抵抗素子や容量素子の値は製造
ばらつきを有するため、これによって上記フィルタ回路
のカットオフ周波数ｆｃが所望値から大きくずれてしま
うというものである。However, the above-mentioned analog filter technology has the following problems. That is, since the values of the resistance element and the capacitance element formed on a normal semiconductor substrate have manufacturing variations, the cutoff frequency fc of the filter circuit largely deviates from the desired value.

【０００４】[0004]

【発明が解決しようとする課題】この問題を解決するた
めに、本発明者は以下に示す技術を検討したが、それら
技術の何れも、アナログフィルタ回路を内蔵して実現さ
れるチップコストの経済性、アナログフィルタ回路の消
費電力、または周波数帯域の点などにおける適用範囲の
汎用性及び特性の安定性等において、さらに解決すべき
課題を残していることが明らかにされた。In order to solve this problem, the present inventor has examined the following techniques, and all of these techniques have an economical chip cost realized by incorporating an analog filter circuit. It has been clarified that there are still problems to be solved in terms of performance, power consumption of the analog filter circuit, versatility of application range in terms of frequency band, stability of characteristics, and the like.

【０００５】先ず第１の検討技術として、ＣＲフィルタ
回路の抵抗素子をアンプを用いて実現したトランスコン
ダクタンス回路、すなわち電圧／電流変換回路で置換
し、その変換比を制御することによってフィルタのカッ
トオフ周波数のばらつきを抑えるＯＴＡ−Ｃ（Operatio
nal Trans-conductance Amplifier−Capacitor）回路が
ある。この方法では、例えばIEEE Journal of Solid-St
ate Circuits, vol.23,No.3, June 1988の７５０ページ
から７５８ページに記載されているように、トランスコ
ンダクタンスの制御のためにフィルタと同一の半導体集
積回路内に、それ専用のＰＬＬ（Phase-Locked Loop)
回路が別に必要であり、かつ一般的にＰＬＬ回路は比較
的大きな回路規模を占めるため、次数の大きいフィルタ
や多数のフィルタが集積される場合を除いては、低コス
ト化および低消費電力化実現の障害要因となっている。As a first study technique, the resistance element of the CR filter circuit is replaced with a transconductance circuit realized by using an amplifier, that is, a voltage / current conversion circuit, and the conversion ratio is controlled to cut off the filter. OTA-C (Operatio) which suppresses the frequency variation
nal Trans-conductance Amplifier-Capacitor) circuit. In this method, for example, IEEE Journal of Solid-St
As described in ate Circuits, vol.23, No.3, June 1988, pages 750 to 758, a dedicated PLL (Phase Phase) is provided in the same semiconductor integrated circuit as the filter for controlling transconductance. -Locked Loop)
Since a separate circuit is required and the PLL circuit generally occupies a relatively large circuit scale, cost reduction and power consumption reduction are realized unless a filter with a large order or a large number of filters are integrated. Has become an obstacle factor.

【０００６】第２の検討技術は、ＣＲフィルタ回路の容
量素子として差動増幅器（以下単にアンプと言う）の利
得倍に近似された可変容量回路を用い、この利得を調整
することによってフィルタのカットオフ周波数を調整す
るものである。例えば図２に示されるように、非反転入
力端子（＋）が固定電位ＶＢに接続された差動アンプ２
０と、その出力端子と反転入力端子Ｔ１との間に接続さ
れた容量素子３’とにより構成されている。ここでアン
プ２０の差動利得をＧ、容量素子３’の容量値をＣ（イ
ンピーダンスをＺ）、端子Ｔ１の電圧をＶ１とすると、
アンプ２０の交流出力電圧は−ＧＶ１となり、端子Ｔ１
から容量素子３’に流れ込む電流ｉはアンプ２０の入出
力間電圧差をインピーダンスＺで除したものとなるか
ら、 ｉ＝（Ｖ１＋ＧＶ１）／Ｚ＝（１＋Ｇ）Ｖ１／Ｚ…（式１） のように表される。The second study technique uses a variable capacitance circuit which is approximated to a gain multiple of a differential amplifier (hereinafter simply referred to as an amplifier) as a capacitance element of a CR filter circuit, and adjusts the gain to cut the filter. The off frequency is adjusted. For example, as shown in FIG. 2, the differential amplifier 2 whose non-inverting input terminal (+) is connected to the fixed potential VB
0 and a capacitive element 3 ′ connected between its output terminal and the inverting input terminal T1. Here, when the differential gain of the amplifier 20 is G, the capacitance value of the capacitive element 3 ′ is C (impedance is Z), and the voltage of the terminal T1 is V1,
The AC output voltage of the amplifier 20 becomes -GV1, and the terminal T1
Since the current i flowing from the capacitor 3'to the capacitive element 3'is obtained by dividing the voltage difference between the input and output of the amplifier 20 by the impedance Z, i = (V1 + GV1) / Z = (1 + G) V1 / Z ... (Equation 1) Represented by.

【０００７】ここでＺ＝１／ｓＣ（ｓは複素角周波数）
であるから、上記式１を変形して得られる端子Ｔ１から
見た回路の等価インピーダンスＺｅ（＝Ｖ１／ｉ）は、 Ｚｅ＝１／（１＋Ｇ）Ｃ…（式２） となる。これにより、図２の可変容量回路の等価的な容
量値は、容量素子３’の容量値Ｃの（１＋Ｇ）倍とな
り、フィルタ回路の入出力伝達関数Ｖｏｕｔ／Ｖｉｎ、
およびカットオフ周波数ｆｃはそれぞれ、 Ｖｏｕｔ／Ｖｉｎ＝１／｛１＋ｓ（１＋Ｇ)ＣＲ｝…（式３） ｆｃ＝１／２π(１＋Ｇ)ＣＲ…（式４） にように表わすことができる。Where Z = 1 / sC (s is a complex angular frequency)
Therefore, the equivalent impedance Ze (= V1 / i) of the circuit seen from the terminal T1 obtained by modifying the above equation 1 is Ze = 1 / (1 + G) C ... (Equation 2). As a result, the equivalent capacitance value of the variable capacitance circuit of FIG. 2 becomes (1 + G) times the capacitance value C of the capacitance element 3 ′, and the input / output transfer function Vout / Vin of the filter circuit,
And the cutoff frequency fc can be expressed as follows: Vout / Vin = 1 / {1 + s (1 + G) CR} ... (Equation 3) fc = 1 / 2π (1 + G) CR ... (Equation 4)

【０００８】ここで、例えば特公平１−１４７２６号で
提案されているようにアンプ２０の利得Ｇを１より十分
大きい値にすることができれば、上記（式４）は ｆｃ≒１／２πＧＣＲ…（式４’) に近似する事ができ、抵抗値が大きくまたは小さくなっ
た場合に、アンプの利得を逆に小さくまたは大きくする
ことによって、理論的にはフィルタのカットオフ周波数
の変動を小さくできる。しかしながら、アンプの利得を
大きくすると、アンプ出力が歪んだり飽和を生じるほ
か、一般的に製造技術が同じ単体トランジスタは動作電
流を変化させてもその利得帯域積は制限されるから、取
り扱える信号帯域が狭り、低消費電力で高周波数のカッ
トオフを実現するのが難しくなる。また逆にアンプの利
得が小さい場合にはフィルタ回路のカットオフ周波数が
所望値から大きくずれを生じ、したがって実用は困難で
ある。Here, if the gain G of the amplifier 20 can be set to a value sufficiently larger than 1 as proposed in Japanese Examined Patent Publication No. 1-14726, the above (formula 4) can be expressed as fc≈1 / 2πGCR ... ( 4 ') can be approximated, and when the resistance value becomes large or small, the gain of the amplifier can be made small or large conversely to theoretically reduce the fluctuation of the cutoff frequency of the filter. However, if the gain of the amplifier is increased, the output of the amplifier is distorted or saturated, and in general, the gain band product of a single transistor with the same manufacturing technology is limited even if the operating current is changed. It becomes difficult to realize a high frequency cutoff with narrow power consumption and low power consumption. On the other hand, when the gain of the amplifier is small, the cutoff frequency of the filter circuit largely deviates from the desired value, which makes practical use difficult.

【０００９】一方、本発明の出願に先立って本発明者ら
が特願平５−２３００９３号で提案した回路構成を用い
れば、全てのアンプ利得に対してもＧ倍の等価容量を得
ることができるが、残念ながら上記提案では２つのアン
プが縦続構成であるため、動作遅延が比較的大きくて高
周波領域での応用が制限されるという問題を残してい
る。On the other hand, if the circuit configuration proposed by the present inventors in Japanese Patent Application No. 5-230093 is used prior to the application of the present invention, an equivalent capacitance of G times can be obtained for all amplifier gains. However, unfortunately, in the above proposal, since the two amplifiers are cascaded, the operation delay is relatively large, and the application in the high frequency region remains limited.

【００１０】本発明の目的は、半導体基板上に形成され
た抵抗素子の値が大きくばらついても、カットオフ周波
数のばらつきが少なく、かつ余分に大規模な周波数制御
機能回路の追加を必要としない低コストのアナログフィ
ルタ回路、およびそれに適した可変容量回路を提供する
ことにある。It is an object of the present invention that even if the values of the resistance elements formed on the semiconductor substrate greatly vary, the variation in cutoff frequency is small and an extra large-scale frequency control function circuit is not required. An object is to provide a low-cost analog filter circuit and a variable capacitance circuit suitable for the analog filter circuit.

【００１１】本発明の他の目的は、従来一般に１０ＭＨ
ｚ以上の比較的高いカットオフ周波数が要求される分野
に用いるには他の半導体プロセスより不利とされた相補
型ＭＯＳ技術を用いても、低消費電力でかつ高周波のア
ナログフィルタ回路を提供することにある。Another object of the present invention is conventionally 10 MH.
To provide an analog filter circuit of low power consumption and high frequency even if the complementary MOS technology, which is disadvantageous to other semiconductor processes, is used for a field requiring a relatively high cutoff frequency of z or higher. It is in.

【００１２】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【００１３】[0013]

【課題を解決するための手段】[Means for Solving the Problems]

〔１〕先ず、本願において開示される発明のうち代表的
なものの概要を簡単に説明すれば下記の通りである。即
ち、図１に例示されるように、ＣＲフィルタ回路の容量
素子として、アンプの利得がＣＲフィルタ回路の抵抗素
子（２）の値（Ｒ）に逆比例した比較的小さな値を有す
る可変容量回路部（２０，３’）と、アンプの利得が固
定された固定容量回路部（２１，３”）とを入力信号
（Ｔ１，ＶＢ）に対して並列に接続した可変容量回路
（３０）を用い、可変容量回路（３０）の等価的な容量
値がアンプ（２０）の利得倍に比例するようにする。こ
こで、前記アンプ（２０）の利得がＣＲフィルタ回路の
抵抗素子（２）の値（Ｒ）に逆比例するとは、ＣＲフィ
ルタ回路の抵抗素子（２）が形成されている半導体基板
に前記アンプ（２０）が形成され、そのアンプ（２０）
は当該半導体基板に形成された抵抗素子を有し、この抵
抗素子の抵抗値が前記フィルタ回路の抵抗素子（２）の
抵抗値（Ｒ）に等しくされているという、一例を意味し
ている。要は、前記可変容量回路部を構成するアンプ
（２０）の差動利得が、当該アンプ（２０）に含まれる
前記抵抗素子の値に逆比例するということである。[1] First, the outline of a typical invention disclosed in the present application will be briefly described as follows. That is, as illustrated in FIG. 1, as a capacitance element of the CR filter circuit, a variable capacitance circuit having a relatively small value in which the gain of the amplifier is inversely proportional to the value (R) of the resistance element (2) of the CR filter circuit. A variable capacitance circuit (30) is used in which a section (20, 3 ′) and a fixed capacitance circuit section (21, 3 ″) in which the gain of the amplifier is fixed are connected in parallel to the input signal (T1, VB). The equivalent capacitance value of the variable capacitance circuit (30) is proportional to the gain times of the amplifier (20), where the gain of the amplifier (20) is the value of the resistance element (2) of the CR filter circuit. Inversely proportional to (R) means that the amplifier (20) is formed on the semiconductor substrate on which the resistance element (2) of the CR filter circuit is formed, and the amplifier (20) is formed.
Means an example in which it has a resistance element formed on the semiconductor substrate, and the resistance value of this resistance element is made equal to the resistance value (R) of the resistance element (2) of the filter circuit. The point is that the differential gain of the amplifier (20) forming the variable capacitance circuit section is inversely proportional to the value of the resistance element included in the amplifier (20).

【００１４】半導体基板上に形成された抵抗素子の値の
変動幅は例えば±３０％程度、容量素子値の変動幅はそ
れに対して±１０％程度と小さくされる。このとき、上
記した手段によれば、半導体基板上に形成されたＣＲフ
ィルタ回路の抵抗素子（２）の値が上記した範囲程度に
大きく変動しても、その変動を打ち消すように可変容量
回路（３０）を構成するアンプ（２０）の利得が逆比例
して、可変容量回路の等価容量の値が前記ＣＲフィルタ
回路の抵抗素子（２）の変動分を相殺するように変化
し、フィルタ回路のカットオフ周波数を所望の値に自動
的かつ安定に保つ。上記手段では、可変及び固定容量回
路部にそれぞれ含まれる容量素子それ自体の値の変動に
よるカットオフ周波数の補正はされないが、前記したよ
うに容量値の製造変動幅は抵抗素子に比べるとはるかに
小さいから、それがカットオフ周波数の許容変動範囲内
であれば、従来技術ＯＴＡ−Ｃフィルタに必要とされた
ＰＬＬのようなフィルタ回路のカットオフ周波数を制御
するために付加される比較的大規模な回路を用いる必要
もなく、かつアンプ利得も小さいから低電源電圧で動作
が可能となり、実現される半導体集積回路の低コスト
化、低消費電力化が可能になる。The fluctuation range of the value of the resistance element formed on the semiconductor substrate is set to, for example, about ± 30%, and the fluctuation range of the value of the capacitance element is set to about ± 10%. At this time, according to the above means, even if the value of the resistance element (2) of the CR filter circuit formed on the semiconductor substrate fluctuates largely within the above-mentioned range, the variable capacitance circuit (to cancel the fluctuation. The gain of the amplifier (20) constituting the circuit 30) is inversely proportional, and the value of the equivalent capacitance of the variable capacitance circuit changes so as to cancel the variation of the resistance element (2) of the CR filter circuit. Keep the cutoff frequency automatically and stable at the desired value. In the above means, the cutoff frequency is not corrected by the variation of the value of the capacitance element itself included in each of the variable and fixed capacitance circuit parts, but as described above, the manufacturing variation width of the capacitance value is far larger than that of the resistance element. Since it is small, if it is within the allowable variation range of the cutoff frequency, a relatively large scale is added to control the cutoff frequency of the filter circuit such as the PLL required for the prior art OTA-C filter. Since it is not necessary to use such a circuit and the amplifier gain is small, it is possible to operate with a low power supply voltage, and it is possible to reduce the cost and power consumption of the realized semiconductor integrated circuit.

【００１５】上記した手段の説明はＣＲフィルタ回路を
一例としており、そこに含まれる可変容量回路、これを
用いたその他のフィルタ回路に関する手段を以下個々に
説明する。A CR filter circuit is taken as an example in the above description of the means, and a variable capacitance circuit included therein and other filter circuit means using the variable capacitance circuit will be individually described below.

【００１６】〔２〕可変容量回路の基本形は、図１に例
示されるように、可変容量回路部（２０，３’）と固定
容量回路部（２１，３”）が、入力信号（Ｔ１，ＶＢ）
に対して並列に接続されて成る。可変容量回路部は、第
１極性の第１の入力端子（例えば反転入力端子（−））
及び第２極性の第２の入力端子（例えば非反転入力端子
（＋））を有する第１の差動アンプ（２０）、及び該第
１の差動アンプの出力端子と前記第１の入力端子との間
に接続された第１の容量素子（３’）を含み、前記第１
の差動アンプの差動利得が当該差動アンプに含まれる抵
抗素子（例えば図１０の抵抗ＲＣ０）の値に逆比例する
ように構成される。固定容量回路部は、第１極性の第３
の入力端子（例えば反転入力端子（−））及び第２極性
の第４の入力端子（例えば非反転入力端子（＋））を有
する第２の差動アンプ（２１）、及び該第２の差動アン
プの出力端子と第４の入力端子との間に接続された第２
の容量素子（３”）とを含み、前記第２の差動アンプの
差動利得が固定されて成る。前記第１の差動アンプ（２
０）と第２の差動アンプ（２１）は、反転入力端子と非
反転入力端子を相互に入れ換えた回路構成を有するか
ら、第１の差動アンプ（２０）の等価容量はＣ（１＋
Ｇ）、第２の差動アンプ（２１）の等価容量はＣ（１−
Ｇ）とされ、その並列接続を考えれば、固定容量回路部
を構成する差動アンプ（２１）の利得と容量を適当に決
定すれば、可変容量回路の等価容量は、アンプ（２０）
の利得（Ｇ）のあらゆる値に対して実質的に比例したも
のとされる。さらに、２個の差動アンプは入力信号に対
して並列接続であるから、２個のアンプを縦続接続して
可変容量回路を構成する場合に比べ、動作遅延が小さく
高周波領域での応用が制限されないという利点を有して
いる。[2] As shown in FIG. 1, the basic form of the variable capacitance circuit is such that the variable capacitance circuit section (20, 3 ′) and the fixed capacitance circuit section (21, 3 ″) are input signals (T1, VB)
Are connected in parallel to. The variable capacitance circuit unit has a first input terminal of a first polarity (for example, an inverting input terminal (-)).
And a first differential amplifier (20) having a second input terminal of a second polarity (for example, a non-inverting input terminal (+)), and an output terminal of the first differential amplifier and the first input terminal. A first capacitive element (3 ') connected between
The differential gain of the differential amplifier is configured to be inversely proportional to the value of the resistance element (for example, the resistor RC0 in FIG. 10) included in the differential amplifier. The fixed-capacitance circuit unit is the third of the first polarity
Second differential amplifier (21) having an input terminal (eg, inverting input terminal (−)) and a fourth input terminal (eg, non-inverting input terminal (+)) of the second polarity, and the second difference The second terminal connected between the output terminal and the fourth input terminal of the dynamic amplifier
And a capacitive element (3 ″) of the second differential amplifier are fixed. The first differential amplifier (2
0) and the second differential amplifier (21) have a circuit configuration in which the inverting input terminal and the non-inverting input terminal are interchanged, so that the equivalent capacitance of the first differential amplifier (20) is C (1+
G), the equivalent capacitance of the second differential amplifier (21) is C (1-
G), and considering the parallel connection, the equivalent capacitance of the variable capacitance circuit can be obtained by appropriately determining the gain and capacitance of the differential amplifier (21) that constitutes the fixed capacitance circuit unit.
Is substantially proportional to any value of the gain (G). Furthermore, since the two differential amplifiers are connected in parallel to the input signal, the operation delay is smaller than in the case where two amplifiers are connected in cascade to form a variable capacitance circuit, and application in the high frequency region is limited. It has the advantage that it is not done.

【００１７】上記可変容量回路の基本形において、双方
のアンプ（２０，２１）の容量を等しくするとき、前記
固定容量回路部の第２の差動アンプ（２１）の差動利得
は２に設定すればよい。この態様によって安定した回路
動作を期待できる。In the basic form of the variable capacitance circuit, when the capacitances of both amplifiers (20, 21) are made equal, the differential gain of the second differential amplifier (21) of the fixed capacitance circuit section is set to 2. Good. With this mode, stable circuit operation can be expected.

【００１８】〔３〕前記基本形を成す可変容量回路を応
用したローパスフィルタのようなアナログフィルタ回路
は、図１に例示されるように、一端が信号入力端子
（１）に接続された抵抗素子（２）と前記可変容量回路
を含み、前記第１の差動アンプ（２０）の第１の入力端
子と第２の差動アンプ（２１）の第４の入力端子を前記
抵抗素子（２）の他の端子に、前記第１の差動アンプ
（２０）の第２の入力端子と前記第２の差動アンプ（２
１）の第３の入力端子を固定電位（ＶＢ）に、それぞれ
接続して成る。このフィルタ回路の作用は前述の通りで
ある。[3] An analog filter circuit such as a low-pass filter to which the variable capacitance circuit of the above basic form is applied has a resistance element (one end of which is connected to the signal input terminal (1) as illustrated in FIG. 2) and the variable capacitance circuit, and the first input terminal of the first differential amplifier (20) and the fourth input terminal of the second differential amplifier (21) are connected to the resistance element (2). The second input terminal of the first differential amplifier (20) and the second differential amplifier (2
The third input terminal 1) is connected to a fixed potential (VB), respectively. The operation of this filter circuit is as described above.

【００１９】また、図４に例示されるように、そのよう
なフィルタ回路を並列に設け、各アナログフィルタ回路
に互いに極性が反転した入力信号（＋Ｖｉｎ，−Ｖｉ
ｎ）が差動的に供給される差動形式にすることも可能で
ある。出力については、各アナログフィルタ回路の出力
に互いに極性が反転した出力信号（＋Ｖｏｕｔ，−Ｖｏ
ｕｔ）を形成することになるが、その差動出力信号の差
分をフィルタ出力とする事も可能である。差動入力を採
用すれば、入力アナログ信号に同相的に重畳された雑音
や、同一の半導体基板上に形成集積された大規模論理回
路から発生されて重畳される雑音が問題となる場合に、
これらの影響を軽減できる。Further, as illustrated in FIG. 4, such filter circuits are provided in parallel, and input signals (+ Vin, -Vi) whose polarities are inverted to each analog filter circuit are provided.
It is also possible to adopt a differential form in which n) is supplied differentially. Regarding the output, the output signals (+ Vout, -Vo) whose polarities are inverted to the output of each analog filter circuit
ut) is formed, the difference between the differential output signals can be used as the filter output. If a differential input is adopted, noise that is superimposed in phase with the input analog signal or noise that is generated and superimposed from a large-scale logic circuit formed and integrated on the same semiconductor substrate becomes a problem.
These effects can be reduced.

【００２０】〔４〕差動入力を考慮したときの可変容量
回路の形態は前記基本形以外に、図５に例示される可変
容量回路（３１）のように、差動入力・出力形式の固定
容量回路部のアンプ（２１）を２個の可変容量回路部の
アンプ（２０−１，２０−２）に兼用させる回路形式に
よっても実現可能である。即ち、この構成に応ずる固定
容量回路部は、差動入力及び差動出力を有する固定利得
の第３の差動アンプ（２１）、該第３の差動アンプの一
方の入力とそれと同極性の出力との間に接続された第３
の容量素子（３”−１）、及び第３の差動アンプ（２
１）の他方の入力とそれと同極性の出力との間に接続さ
れた第４の容量素子（３”−２）を含み、第３の差動ア
ンプ（２１）の一方の入力（＋）と一方の可変容量回路
部のアンプ（２０−１）の入力（−）とは相互に逆極性
同士で結合され、第３の差動アンプ（２１）の他方の入
力（−）と他方の可変容量回路部のアンプ（２０−２）
の入力（−）とは相互に同極性同士で結合される。この
構成により、固定容量回路部の回路規模を削減できる。[4] The form of the variable capacitance circuit in consideration of the differential input is not limited to the basic form described above, but a variable capacitance circuit (31) illustrated in FIG. It can also be realized by a circuit form in which the amplifier (21) of the circuit section is also used as the amplifiers (20-1, 20-2) of the two variable capacitance circuit sections. That is, the fixed capacitance circuit section according to this configuration is a fixed-gain third differential amplifier (21) having a differential input and a differential output, one input of the third differential amplifier and the same polarity as that. The third connected between the output and
Capacitive element (3 "-1) and a third differential amplifier (2
1) includes a fourth capacitive element (3 ″ -2) connected between the other input and the output of the same polarity, and one input (+) of the third differential amplifier (21) and The input (−) of the amplifier (20-1) of the one variable capacitance circuit unit is coupled to each other with opposite polarities, and the other input (−) and the other variable capacitance of the third differential amplifier (21) are connected. Circuit part amplifier (20-2)
The input (-) is coupled to each other with the same polarity. With this configuration, the circuit scale of the fixed capacitance circuit section can be reduced.

【００２１】このとき、前記固定容量回路部に含まれる
第３の差動アンプの固定差動利得を１とすれば、前記基
本形の可変容量回路においてアンプ（２１）のゲインを
２とした場合と同じ特性を得ることができる。At this time, assuming that the fixed differential gain of the third differential amplifier included in the fixed capacitance circuit section is 1, the case where the gain of the amplifier (21) in the basic type variable capacitance circuit is 2 is set. The same characteristics can be obtained.

【００２２】この可変容量回路（３１）を応用したロー
パスフィルタのようなアナログフィルタ回路は、図５に
例示されるように、可変容量回路（３１）と共に、一端
が非反転入力信号端子（１−１）に接続された第１の抵
抗素子（２−１）と、一端が反転入力信号端子（１−
２）に接続された第２の抵抗素子（２−２）とを備え
る。可変容量回路（３１）は、その非反転入力端子（Ｔ
１−１）が前記第１の抵抗素子の他端に、その反転入力
端子（Ｔ１−２）が前記第２の抵抗素子の他端に接続さ
れる。As shown in FIG. 5, an analog filter circuit such as a low-pass filter to which the variable capacitance circuit (31) is applied has a variable capacitance circuit (31) and a non-inverting input signal terminal (1- 1) connected to the first resistor element (2-1) and one end of the inverted input signal terminal (1-
2) connected to the second resistance element (2-2). The variable capacitance circuit (31) has a non-inverting input terminal (T
1-1) is connected to the other end of the first resistance element, and its inverting input terminal (T1-2) is connected to the other end of the second resistance element.

【００２３】〔５〕可変容量回路を応用したアナログフ
ィルタは、ハイパスフィルタとし構成することも可能で
ある。即ち、図７及び図８に例示されるように、入力信
号を受ける抵抗素子（２−１）及び可変容量回路（３
０，３２）を含むローパスフィルタの出力信号をアンプ
（７−１）を介して前記入力信号から減ずることによっ
てハイパスフィルタ特性を得るようアナログフィルタ回
路を構成できる。可変容量回路を非接地形式で接続する
回路構成を採用しないので、低消費電力で且つカットオ
フ周波数の高いハイパスフィルを容易に実現できる。[5] The analog filter to which the variable capacitance circuit is applied may be configured as a high pass filter. That is, as illustrated in FIGS. 7 and 8, the resistance element (2-1) that receives the input signal and the variable capacitance circuit (3
The analog filter circuit can be configured to obtain a high-pass filter characteristic by subtracting the output signal of the low-pass filter including 0, 32) from the input signal via the amplifier (7-1). Since the circuit configuration in which the variable capacitance circuits are connected in a non-grounded manner is not adopted, it is possible to easily realize a high-pass fill with low power consumption and high cutoff frequency.

【００２４】そのようなアナログフィルタ回路を並列に
設けることによって差動入力形式のハイパスフィルタを
構成することができる。そのときの出力は、差動出力、
或いは、差動出力信号の差分の出力とすることができ
る。By providing such analog filter circuits in parallel, a high-pass filter of the differential input type can be constructed. The output at that time is the differential output,
Alternatively, the difference between the differential output signals can be output.

【００２５】〔６〕さらに回路規模を減少させた可変容
量回路（３２）は、図７に例示されるように、差動入力
及び差動出力を有し、差動利得が当該差動アンプに含ま
れる抵抗素子の値に逆比例する第１の差動アンプ（２
０）、この第１の差動アンプの一方の入力端子とそれと
逆極性の出力との間に接続された第１の容量素子（３’
−１）、及び第１の差動アンプの他方の入力端子とそれ
と逆極性の出力との間に接続された第２の容量素子
（３’−２）とを含んで成る可変容量回路部を備え、そ
して、差動入力及び差動出力を有する固定利得の第２の
差動アンプ（２１）、該第２の差動アンプの一方の入力
端子とそれと同極性の出力との間に接続された第３の容
量素子（３”−１）、及び第３の差動アンプの他方の入
力端子とそれと同極性の出力との間に接続された第４の
容量素子（３”−２）とを含んで成る固定容量回路部と
有する。前記第１の差動アンプ（２０）の差動入力と第
２の差動アンプ（２１）の差動入力とは相互に極性の異
なるもの同士で接続され、一方の接続ノードを非反転入
力端子、他方の接続ノードを反転入力端子として構成さ
れる。[6] The variable capacitance circuit (32) having a further reduced circuit scale has a differential input and a differential output, as shown in FIG. A first differential amplifier (2 that is inversely proportional to the value of the included resistance element)
0), the first capacitive element (3 ′) connected between one input terminal of the first differential amplifier and the output of the opposite polarity.
-1), and a variable capacitance circuit section including a second capacitance element (3′-2) connected between the other input terminal of the first differential amplifier and the output of the opposite polarity. A fixed gain second differential amplifier (21) having a differential input and a differential output, connected between one input terminal of the second differential amplifier and an output of the same polarity A third capacitive element (3 "-1), and a fourth capacitive element (3" -2) connected between the other input terminal of the third differential amplifier and the output of the same polarity. And a fixed capacitance circuit section including. The differential input of the first differential amplifier (20) and the differential input of the second differential amplifier (21) are connected with mutually different polarities, and one connection node is a non-inverting input terminal. , The other connection node is configured as an inverting input terminal.

【００２６】この可変容量回路（３２）は、当該可変容
量回路の前記非反転入力端子を第１の抵抗素子（２−
１）の他端に、前記可変容量回路の前記反転入力端子を
第２の抵抗素子（２−２）の他端に、それぞれ接続して
成るローパスフィルタに適用できる。また、図７に例示
されるように、そのアナログフィルタ回路の差動出力信
号を夫々に対応される差動入力信号から減ずる手段（７
−１，７−２）を更に備えてハイパスフィルタ特性を得
るよう構成できる。In this variable capacitance circuit (32), the non-inverting input terminal of the variable capacitance circuit is connected to the first resistance element (2-
The present invention can be applied to a low-pass filter formed by connecting the inverting input terminal of the variable capacitance circuit to the other end of 1) and the other end of the second resistance element (2-2). Further, as illustrated in FIG. 7, means (7) for subtracting the differential output signal of the analog filter circuit from the corresponding differential input signal.
-1, 7-2) can be further provided to obtain a high-pass filter characteristic.

【００２７】〔７〕前記各種可変容量回路に適用される
差動アンプは、図１０、図１１に例示されるように、第
１の入力電圧（ＶｉＰ）と第２の入力電圧（ＶｉＭ）と
の差をそれに比例した電流信号に変換する電圧／電流変
換部（５０）と、該電圧／電流変換部で変換された電流
信号をそれに比例した電圧信号に変換する電流／電圧変
換部（６０，６１）とを備える。前記電圧／電流変換部
（５０）は、前記第１、第２の入力電圧がゲート電極に
供給された第１、第２のＰＭＯＳトランジスタ（ＭＴ
１，ＭＴ２）と、該第１、第２のＰＭＯＳトランジスタ
のソース電極に接続された第１、第２の定電流源（ＩＢ
１，ＩＢ２））と、前記各ソース電極間に接続され半導
体基板上に形成される第１の抵抗素子（ＲＣ０）と、前
記第１、第２のＰＭＯＳトランジスタのドレイン電極に
接続された第３、第４の定電流源（ＩＢ３，ＩＢ４）
と、前記第１、第２のＰＭＯＳトランジスタのそれぞれ
のソースとドレイン電極にドレインとゲート電極が接続
された第１、第２のＮＭＯＳトランジスタ（ＭＴ３，Ｍ
Ｔ４）とを含み、前記第１、第２のＮＭＯＳトランジス
タ（ＭＴ３，ＭＴ４）には、前記第１の電流源電流と第
３の電流源電流との差分、上記第２の電流源電流と第４
の電流源電流との差分をそれぞれのバイアス電流とする
ときに、前記第１の入力電圧（ＶｉＰ）と第２の入力電
圧（ＶｉＭ）との差を前記第１の抵抗素子（ＲＣ０）の
値で除した信号電流（ｉｓ）が相補的に加算されるよう
にされる。前記電流／電圧変換部（６０，６１）は、そ
の出力をシングルエンドとする場合には、前記第１のＮ
ＭＯＳトランジスタに発生する上記信号電流に比例した
信号電流を発生するよう接続されたＮＭＯＳトランジス
タ（ＭＴ５、ＭＴ９）と、該トランジスタと固定電位間
に接続された抵抗素子（ＲＣ１，ＲＣ３）を含んで構成
され、上記第１の入力電圧と第２の入力電圧との差に比
例した信号電圧（ＶＧＯＰ）を出力する。[7] The differential amplifier applied to the various variable capacitance circuits has a first input voltage (ViP) and a second input voltage (ViM) as illustrated in FIGS. Voltage / current conversion unit (50) for converting the difference between the current signals into a current signal proportional thereto, and a current / voltage conversion unit (60, for converting the current signal converted by the voltage / current conversion unit into a voltage signal proportional thereto. 61) and. The voltage / current conversion unit (50) includes first and second PMOS transistors (MT) to which the first and second input voltages are supplied to a gate electrode.
1, MT2) and the first and second constant current sources (IB) connected to the source electrodes of the first and second PMOS transistors.
1, IB2)), a first resistance element (RC0) connected between the source electrodes and formed on the semiconductor substrate, and a third resistance element connected to the drain electrodes of the first and second PMOS transistors. , 4th constant current source (IB3, IB4)
And the first and second NMOS transistors (MT3, M3) in which the drain and gate electrodes are connected to the source and drain electrodes of the first and second PMOS transistors, respectively.
T4), the first and second NMOS transistors (MT3, MT4) have a difference between the first current source current and a third current source current, the second current source current and the second current source current. Four
Of the first input voltage (ViP) and the second input voltage (ViM), the difference between the first source voltage (ViP) and the second input voltage (ViM) is set to the value of the first resistance element (RC0). The signal current (is) divided by is complementarily added. The current / voltage conversion unit (60, 61) is configured to output the first N
A configuration including NMOS transistors (MT5, MT9) connected to generate a signal current proportional to the signal current generated in the MOS transistor, and resistance elements (RC1, RC3) connected between the transistors and a fixed potential. Then, a signal voltage (VGOP) proportional to the difference between the first input voltage and the second input voltage is output.

【００２８】この差動アンプの出力を差動とする場合、
前記電流／電圧変換部（６０，６１）は更に、前記第２
のＮＭＯＳトランジスタ（ＭＴ４）に発生する上記信号
電流に比例した信号電流を発生するよう接続されたＮＭ
ＯＳトランジスタ（ＭＴ６，ＭＴ１０）と、該トランジ
スタと固定電位間に接続された抵抗素子（ＲＣ２，ＲＣ
４）とを含み、上記第１の入力電圧（ＶｉＰ）と第２の
入力電圧（ＶｉＭ）との差に比例した信号電圧（ＶＧＯ
Ｐ，ＶＧＯＭ））を差動出力する。When the output of this differential amplifier is made differential,
The current / voltage converter (60, 61) further includes the second
NM connected to generate a signal current proportional to the signal current generated in the NMOS transistor (MT4) of
OS transistors (MT6, MT10) and resistance elements (RC2, RC) connected between the transistors and a fixed potential.
4) and a signal voltage (VGO) proportional to the difference between the first input voltage (ViP) and the second input voltage (ViM).
P, VGOM)) is output differentially.

【００２９】そのようなアンプによれば、ＮＭＯＳトラ
ンジスタ（ＭＴ３，ＭＴ４）には、差動入力電圧に比例
し、第１の抵抗素子（ＲＣ０）の値に逆比例した互いに
相補的な交流信号電流を形成でき、当該交流信号電流を
電圧に変換するときの抵抗素子（ＲＣ１，ＲＣ２，ＲＣ
３，ＲＣ４）の値と前記第１の抵抗素子（ＲＣ０）との
比によってアンプのゲインを決定することが出来る。According to such an amplifier, in the NMOS transistors (MT3, MT4), mutually complementary AC signal currents proportional to the differential input voltage and inversely proportional to the value of the first resistance element (RC0). And a resistance element (RC1, RC2, RC) for converting the AC signal current into a voltage.
3, RC4) and the ratio of the first resistance element (RC0), the gain of the amplifier can be determined.

【００３０】このアンプを可変容量回路部の利得可変の
アンプ（２０，２０−１，２０−２）とするには、図１
０に例示されるように、第１の電流／電圧変換部（６
０）は、それに含まれる前記抵抗素子（ＲＣ１，ＲＣ
２）を前記第１の抵抗素子（ＲＣ０）に比べて抵抗値変
動が少ない特性を有する抵抗素子、例えば第１の抵抗素
子と一緒に同じ半導体基板に形成されていない外付け抵
抗素子とし、前記第１の入力電圧と第２の入力電圧との
差に比例し、かつ前記第１の抵抗素子の値に反比例した
信号電圧を出力させるようにすればよい。To use this amplifier as a variable gain amplifier (20, 20-1, 20-2) of the variable capacitance circuit section,
0, the first current / voltage converter (6
0) is the resistance element (RC1, RC1) included in it.
2) is a resistance element having a characteristic that the resistance value variation is smaller than that of the first resistance element (RC0), for example, an external resistance element that is not formed on the same semiconductor substrate together with the first resistance element, A signal voltage proportional to the difference between the first input voltage and the second input voltage and inversely proportional to the value of the first resistance element may be output.

【００３１】前記アンプを固定容量回路部の利得固定の
アンプ（２１）とするには、図１１に例示されるよう
に、第２の電流／電圧変換部（６１）は、それに含まれ
る前記抵抗素子（ＲＣ３，ＲＣ４）を前記第１の抵抗素
子（ＲＣ０）と同一半導体基板上に形成されて前記第１
の抵抗素子と実質的に同一の抵抗値変動を有する抵抗素
子とし、前記第１の入力電圧と第２の入力電圧との差に
比例した固定利得の信号電圧を出力させるようにすれば
よい。In order to use the amplifier as a fixed-gain amplifier (21) of a fixed capacitance circuit section, as shown in FIG. 11, the second current / voltage conversion section (61) includes the resistor included therein. The elements (RC3, RC4) are formed on the same semiconductor substrate as the first resistance element (RC0), and
The resistance element may have substantially the same resistance value variation as that of the first resistance element, and a signal voltage having a fixed gain proportional to the difference between the first input voltage and the second input voltage may be output.

【００３２】可変容量回路部と固定容量回路部から成る
可変容量回路全体としてのアンプの回路規模を更に減少
させるには、図１２に例示されるように、前記電圧／電
流変換部（５０）と共に、当該電圧／電流変換部（５
０）で変換された電流信号をそれに比例した電圧信号に
変換する第１及び第２の電流／電圧変換部（６０、６
１）の双方を採用してアンプ（２２）を構成する。In order to further reduce the circuit scale of the amplifier as the whole variable capacitance circuit including the variable capacitance circuit portion and the fixed capacitance circuit portion, as shown in FIG. 12, together with the voltage / current conversion portion (50). , The voltage / current converter (5
0), the first and second current / voltage converters (60, 6) for converting the current signal converted into a voltage signal proportional thereto.
The amplifier (22) is configured by adopting both of 1).

【００３３】〔８〕このように可変容量回路部と固定容
量回路部のアンプの回路規模が減少された当該差動アン
プ（２２）を用いた可変容量回路（３３）は、図１３に
代表的に示されるように、当該差動アンプ（２２）と、
この差動アンプ（２２）の前記第１の電流／電圧変換部
（６０）の非反転出力及び第２の電流／電圧変換部（６
１）の反転出力と前記第１の入力電圧との間にそれぞれ
接続される第１及び第２の容量素子（３’−１，３”−
１）と、前記差動アンプアンプの前記第１の電流／電圧
変換部（６０）の反転出力及び第２の電流／電圧変換部
（６１）の非反転出力と前記第２の入力電圧との間にそ
れぞれ接続された第３及び第４の容量素子（３’−２，
３”−２）とを備えて成る。[8] A variable capacitance circuit (33) using the differential amplifier (22) in which the circuit scale of the amplifiers of the variable capacitance circuit section and the fixed capacitance circuit section is reduced in this way is typical in FIG. As shown in, the differential amplifier (22),
The non-inverting output of the first current / voltage converter (60) and the second current / voltage converter (6) of the differential amplifier (22).
1) The first and second capacitive elements (3′-1, 3 ″ −) respectively connected between the inverted output and the first input voltage.
1), the inverting output of the first current / voltage converter (60) and the non-inverting output of the second current / voltage converter (61) of the differential amplifier, and the second input voltage. Third and fourth capacitive elements (3'-2, 3'-2,
3 ″ -2) and.

【００３４】[0034]

〔９〕前記可変容量アンプは、図１３に例
示されるように、差動入力電圧信号（＋Ｖｉｎ，−Ｖｉ
ｎ）の直流電圧をシフトしかつ交流振幅を減衰させる手
段（ＲＩＰ１，ＲＩＰ２，ＲＩＭ１，ＲＩＭ２）と、こ
の手段により得られた差動信号を低インピーダンスで出
力するバッファ手段（６−１，６−２）と、該バッファ
手段の出力を入力信号とする抵抗素子（２−１，２−
２）及び可変容量回路（３３）を含むローパスフィルタ
の出力信号を、前記入力信号からアンプ（７−１，７−
２）で減ずることによってハイパスフィルタ特性を得る
よう構成されたアナログフィルタ回路に適用することが
できる。前記ローパスフィルタは、前記差動信号の非反
転信号を入力に受ける前記バッファ手段の出力に一端が
接続された第１の抵抗素子（２−１）と、該第１の抵抗
素子と固定電位（ＶＢ）との間に接続された第２の抵抗
素子（５−１）と、前記差動信号の反転信号を入力に受
ける前記バッファ手段の出力に一端が接続された第３の
抵抗素子（２−２）と、該第３の抵抗素子と固定電位
（ＶＢ）との間に接続された第４の抵抗素子（５−２）
と、前記可変容量回路（３３）とを含んで構成され、前
記可変容量回路（３３）に含まれる差動アンプの前記第
１の入力端子（反転入力端子（−））が前記第１の抵抗
素子と第２の抵抗素子との結合点に接続され、前記差動
アンプの前記第２の入力端子（非反転入力端子（＋））
が前記第３の抵抗素子と第４の抵抗素子との結合点に接
続されて成る。[9] The variable capacitance amplifier has a differential input voltage signal (+ Vin, −Vi) as illustrated in FIG.
n) means for shifting the DC voltage and attenuating the AC amplitude (RIP1, RIP2, RIM1, RIM2), and buffer means (6-1, 6-) for outputting the differential signal obtained by this means with low impedance. 2) and a resistance element (2-1, 2-
2) and the output signal of the low-pass filter including the variable capacitance circuit (33) from the input signal to the amplifiers (7-1, 7-).
It can be applied to an analog filter circuit configured to obtain a high-pass filter characteristic by reducing it in 2). The low-pass filter has a first resistance element (2-1) whose one end is connected to the output of the buffer means which receives the non-inverted signal of the differential signal at its input, and the first resistance element and a fixed potential ( VB), and a third resistance element (5-1) whose one end is connected to the output of the buffer means which receives the inverted signal of the differential signal at its input. -2) and a fourth resistance element (5-2) connected between the third resistance element and a fixed potential (VB).
And a variable capacitance circuit (33), wherein the first input terminal (inverting input terminal (−)) of the differential amplifier included in the variable capacitance circuit (33) is the first resistor. The second input terminal (non-inverting input terminal (+)) of the differential amplifier, which is connected to the connection point of the element and the second resistance element.
Is connected to the connection point of the third resistance element and the fourth resistance element.

【００３５】〔１０〕上記可変容回路（３３）を用いた
ハイパスフィルタ特性を有するアナログフィルタ回路は
１６ＭＨｚまでのような比較的高い周波数範囲のハイパ
ス特性を得ることができる。このアナログフィルタ回路
を含み、該アナログフィルタ回路の周波数特性が金属導
線ケーブルを伝送線路として受信された信号の周波数特
性の逆特性を近似することにより、当該アナログフィル
タ回路はＡＴＭ−ＬＡＮインタフェース用の波形等化フ
ィルタ回路（９０２）に最適である。さらに、そのフィ
ルタ回路（９０２）の低消費電力と高いカットオフ周波
数とにより、このフィルタ回路（９０２）を含むＡＴＭ
−ＬＡＮ用フィジカルレイヤ用の半導体集積回路をＣＭ
ＯＳ回路技術を用いて実現できる。そのような半導体集
積回路を搭載して、パーソナルコンピュータに実装可能
なサイズを有て成るＩＣカード又は回路ボード化された
ＡＴＭ−ＬＡＮインタフェースカードを実現できる。[10] An analog filter circuit having a high-pass filter characteristic using the variable capacitance circuit (33) can obtain a high-pass characteristic in a relatively high frequency range up to 16 MHz. This analog filter circuit includes the analog filter circuit, and the frequency characteristic of the analog filter circuit approximates the inverse characteristic of the frequency characteristic of a signal received using a metal conductor cable as a transmission line, so that the analog filter circuit has a waveform for an ATM-LAN interface. It is most suitable for the equalization filter circuit (902). Furthermore, due to the low power consumption and high cutoff frequency of the filter circuit (902), an ATM including this filter circuit (902) is provided.
-CM for semiconductor integrated circuit for physical layer for LAN
It can be realized using OS circuit technology. By mounting such a semiconductor integrated circuit, it is possible to realize an IC card having a size mountable on a personal computer or an ATM-LAN interface card formed into a circuit board.

【００３６】[0036]

【発明の実施の形態】図１には本発明に係る可変容量回
路を容量素子として用いたアナログローパスフィルタ回
路の一例回路とその等価回路が示されている。同図に示
される可変容量回路３０は、差動アンプ（以下単にアン
プとも記す）２０と容量素子３’からなる反転入力型の
可変容量回路部を主回路として備え、これに、アンプ２
１と容量素子３”からなる非反転入力型の固定容量回路
部を副回路とし、入力（Ｔ１，ＶＢ）に対して並列に接
続されて成る。前記主回路としての反転入力型可変容量
回路部（２０、３’）は図２に基づいて説明した通りで
ある。前記副回路としての非反転入力型の固定容量回路
部（２１、３”）は、図３に示されるように、図２に示
された可変容量回路（すなわち反転入力型）に対して、
アンプの反転入力端子（−）と非反転入力端子（＋）を
互いに入れ替えた構成を有する非反転入力型の容量回路
とされる。すなわち、アンプ２１の反転入力端子（−）
が固定電位ＶＢに、非反転入力端子（＋）と出力端子と
の間に容量値Ｃの容量素子３”が配置されている。この
非反転入力型固定容量回路部の等価容量は（１−Ｇ）Ｃ
となる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows an example circuit of an analog low-pass filter circuit using a variable capacitance circuit according to the present invention as a capacitance element and its equivalent circuit. The variable capacitance circuit 30 shown in the figure includes an inverting input type variable capacitance circuit section including a differential amplifier (hereinafter also simply referred to as an amplifier) 20 and a capacitance element 3 ′ as a main circuit.
A non-inverting input type fixed capacitance circuit section composed of 1 and a capacitance element 3 "is used as a sub circuit and is connected in parallel to the input (T1, VB). The inverting input type variable capacitance circuit section as the main circuit. (20, 3 ') is as described based on Fig. 2. The non-inverting input type fixed capacitance circuit section (21, 3 ") as the sub-circuit is, as shown in Fig. 3, For the variable capacitance circuit (that is, inverting input type) shown in,
The non-inverting input type capacitance circuit has a configuration in which the inverting input terminal (−) and the non-inverting input terminal (+) of the amplifier are replaced with each other. That is, the inverting input terminal (-) of the amplifier 21
Is arranged at the fixed potential VB between the non-inverting input terminal (+) and the output terminal, and the capacitive element 3 ″ having the capacitance value C is arranged. The equivalent capacitance of the non-inverting input type fixed capacitance circuit section is (1- G) C
Becomes

【００３７】前記アンプ２０は、可変容量回路部の容量
値を可変にするために、その利得は可変にされる。ま
た、前記アンプ２１は、固定容量回路部の容量値を固定
にするために、そのゲインは固定値とされる。ここで、
それらアンプ２０，２１のゲインが可変、固定であると
は、それらアンプが形成される半導体集積回路のプロセ
スばらつきや雰囲気温度の変化などに対して、可変、一
定の許容範囲をもって固定にされることを意味する。各
種アンプのゲインに関する可変、固定の文言は、本明細
書の全てにおいてその意味で用いられている。アンプ２
０，２１の具体的な回路構成については詳細を後述する
が、例えばアンプ２０、２１のゲインが第１の抵抗素子
の抵抗値に対する第２の抵抗素子の抵抗値の割合（第２
の抵抗素子の抵抗値／第１の抵抗素子の抵抗値）をもっ
て決定されるものとすると、アンプ２０の場合には、前
記第２の抵抗素子は半導体基板にその他の回路素子と一
緒に形成されていない外付け抵抗のような抵抗素子とさ
れ、第１の抵抗素子は半導体基板にその他の回路素子と
一緒に形成されている抵抗素子とされる。アンプ２１の
場合には第１及び第２の抵抗素子共に半導体基板にその
他の回路素子と一緒に形成されている抵抗素子とされ
る。The gain of the amplifier 20 is made variable in order to make the capacitance value of the variable capacitance circuit section variable. The gain of the amplifier 21 is set to a fixed value in order to fix the capacitance value of the fixed capacitance circuit section. here,
That the gains of the amplifiers 20 and 21 are variable and fixed means that the gains of the amplifiers 20 and 21 are variable and fixed with a certain allowable range with respect to process variations of semiconductor integrated circuits in which the amplifiers are formed and changes in ambient temperature. Means Variable and fixed terms relating to the gain of various amplifiers are used in that meaning throughout the specification. Amplifier 2
Although the specific circuit configuration of 0 and 21 will be described in detail later, for example, the gain of the amplifiers 20 and 21 is the ratio of the resistance value of the second resistance element to the resistance value of the first resistance element (second
Of the resistance element / the resistance value of the first resistance element), in the case of the amplifier 20, the second resistance element is formed on the semiconductor substrate together with other circuit elements. The first resistance element is a resistance element formed on the semiconductor substrate together with other circuit elements. In the case of the amplifier 21, both the first and second resistance elements are resistance elements formed on the semiconductor substrate together with other circuit elements.

【００３８】特に制限されないが、図１において、副回
路のアンプ２１の利得は固定値２とされている。図２及
び図３の夫々に示されている等価回路の並列接続で考え
れば容易に理解されるように、図１の回路では端子Ｔ１
から見た回路の等価的な容量ＧＣは差動アンプ２０の利
得Ｇのあらゆる値について正確に正比例したものとな
る。尚、この関係は、アンプ２１の利得が２の場合に限
定されず、容量素子３”の容量値との関係で任意であ
り、例えば容量素子３”の容量値をＣ／２とし、アンプ
２１の利得Ｇを３にしても同じである。Although not particularly limited, in FIG. 1, the gain of the amplifier 21 of the sub circuit is set to a fixed value 2. As will be easily understood by considering the parallel connection of the equivalent circuits shown in FIGS. 2 and 3, respectively, in the circuit of FIG.
The equivalent capacitance GC of the circuit seen from is exactly proportional to any value of the gain G of the differential amplifier 20. Note that this relationship is not limited to the case where the gain of the amplifier 21 is 2, and is arbitrary in relation to the capacitance value of the capacitive element 3 ″. For example, the capacitance value of the capacitive element 3 ″ is C / 2, and the amplifier 21 The same is true even if the gain G is set to 3.

【００３９】したがって、フィルタ回路の入出力伝達関
数およびカットオフ周波数ｆｃはそれぞれ、 Ｖｏｕｔ／Ｖｉｎ＝１／｛１＋ｓＧＣＲ｝…（式５） ｆｃ＝１／２πＧＣＲ…（式６） のように表わすことができる。Therefore, the input / output transfer function of the filter circuit and the cutoff frequency fc can be expressed as Vout / Vin = 1 / {1 + sGCR} ... (Equation 5) fc = 1 / 2πGCR ... (Equation 6) it can.

【００４０】ここで、アンプ２０の利得Ｇを、例えばＧ
＝Ｒ０／Ｒとする。Ｒ０はその値の変動が少い抵抗素
子、特に限定されないが、例えば半導体基板外に設けた
温度変動係数などが小さい抵抗素子のあらかじめ選定さ
れた値とされる。Ｒは前記アンプ２０に含まれる抵抗素
子（半導体基板に形成された抵抗素子であって前記抵抗
素子２と同じプロセスで形成される）の値とされる。こ
こでは、そのような抵抗素子の抵抗値として、特に制限
されないが、上記抵抗素子２の抵抗値Ｒと同じ値を想定
している。このアンプ２０のゲインＧ（＝Ｒ０／Ｒ）
は、当該アンプ２０内の抵抗値Ｒを持った抵抗素子の値
Ｒに逆比例することになる。前記抵抗２の抵抗値Ｒが設
計値に対してプロセスばらつき等の影響を受けて変動す
ると、それに応じて同じだけ前記アンプ２０内の抵抗値
Ｒを持った抵抗素子の抵抗値も変動される。前記抵抗値
Ｒ０の具体的な値として、これも特に限定されるもので
はないが、アンプ２０の利得の中心値が例えばＧ＝１に
なるようＲ０＝Ｒに設定する。これにより、上記（式
６）は、 ｆｃ＝１／２πＣＲ０…（式６’) のように書き換えられる。Here, the gain G of the amplifier 20 is, for example, G
= R0 / R. R0 is a preselected value of a resistance element whose value varies little, but is not particularly limited, for example, a resistance element provided outside the semiconductor substrate and having a small temperature variation coefficient. R is a value of a resistance element (a resistance element formed on a semiconductor substrate and formed in the same process as the resistance element 2) included in the amplifier 20. Here, the resistance value of such a resistance element is not particularly limited, but the same value as the resistance value R of the resistance element 2 is assumed. Gain G of this amplifier 20 (= R0 / R)
Is inversely proportional to the value R of the resistance element having the resistance value R in the amplifier 20. When the resistance value R of the resistor 2 fluctuates with respect to the design value under the influence of process variations or the like, the resistance value of the resistance element having the resistance value R in the amplifier 20 also fluctuates accordingly. The specific value of the resistance value R0 is also not particularly limited, but R0 = R is set so that the center value of the gain of the amplifier 20 is, for example, G = 1. As a result, the above (formula 6) is rewritten as fc = 1 / 2πCR0 ... (Formula 6 ′).

【００４１】したがって、フィルタ回路の抵抗素子２の
抵抗値Ｒが大きく変動しても、それと同じ割合をもっ
て、アンプ２０内の抵抗値Ｒを有する抵抗素子の抵抗値
も変動するから、可変容量回路３０の等価的な容量値Ｇ
Ｃが自動的に変化して、アナログローパスフィルタ回路
のカットオフ周波数ｆｃを安定かつ所望の値に保つこと
ができる。すなわち、（式６）において、Ｒが変動する
と、Ｇはそれに逆比例して変動し、双方の変動分が相殺
される。Therefore, even if the resistance value R of the resistance element 2 of the filter circuit largely changes, the resistance value of the resistance element having the resistance value R in the amplifier 20 also changes at the same rate, so that the variable capacitance circuit 30. Equivalent capacitance value G
C automatically changes, and the cutoff frequency fc of the analog low-pass filter circuit can be kept stable and at a desired value. That is, in (Equation 6), when R changes, G changes in inverse proportion to it, and both fluctuations cancel each other out.

【００４２】図４には、図１に示された可変容量回路３
０を差動構成にした場合の可変容量回路３１とそれを応
用したアナログフィルタ回路の一例が示される。一般的
に差動構成は素子数が概略２倍必要になるが、入力アナ
ログ信号に同相的に重畳された雑音や、同一の半導体基
板上に形成集積された大規模論理回路から発生されて重
畳される雑音が問題となる場合には、これらの影響を軽
減する手段として極めて有効である。図４の差動構成
は、図１の構成を単に２系統並列にして、それぞれの入
力端子に互いに反転した信号＋Ｖｉｎ，−Ｖｉｎを供給
することによって実現されている。フィルタ回路の差動
出力は＋Ｖｏｕｔ，−Ｖｏｕｔとして図示されている。FIG. 4 shows the variable capacitance circuit 3 shown in FIG.
An example of a variable capacitance circuit 31 in the case where 0 has a differential configuration and an analog filter circuit to which the variable capacitance circuit 31 is applied is shown. Generally, the number of elements is approximately doubled in the differential configuration, but noise superimposed in phase with the input analog signal and generated by a large-scale logic circuit formed and integrated on the same semiconductor substrate are superimposed. When the generated noise becomes a problem, it is extremely effective as a means for reducing these effects. The differential configuration of FIG. 4 is realized by simply making the configuration of FIG. 1 parallel in two lines and supplying signals + Vin and −Vin, which are mutually inverted, to the respective input terminals. The differential output of the filter circuit is shown as + Vout, -Vout.

【００４３】図５には図１に示された可変容量回路３０
を差動構成にした更に別の可変容量回路３１とそれを応
用した差動アナログフィルタ回路の一例が示され、図６
には図５のフィルタ回路の等価回路が示されている。図
５の場合には、可変容量回路３１を構成する固定利得ア
ンプ２１を反転および非反転信号の差動入力とし、かつ
その差動利得を固定値１としている。それによって固定
利得アンプの数を１つ減らすことができる。この差動型
ローパスフィルタ回路の入出力伝達関数とカットオフ周
波数ｆｃは前記の（式５）、（式６）または（式６’）
とそれぞれ同じである。尚、図５の容量素子３’−１，
３’−２は図１の容量素子３’に対応され、アンプ２０
−１，２０−２はそれぞれ前記アンプ２０に対応され、
容量素子３”−１，３”−２はそれぞれ前記容量素子
３”に対応され、抵抗素子２−１，２−２はそれぞれ前
記抵抗素子２に対応される。また、図６において非反転
入力側の３１−１と反転入力側の３１−２とは可変容量
回路３１を指称する。FIG. 5 shows the variable capacitance circuit 30 shown in FIG.
6 shows another example of the variable capacitance circuit 31 having a differential configuration and a differential analog filter circuit to which the variable capacitance circuit 31 is applied.
Shows an equivalent circuit of the filter circuit of FIG. In the case of FIG. 5, the fixed gain amplifier 21 forming the variable capacitance circuit 31 is used as a differential input of inverted and non-inverted signals, and the differential gain thereof is set to a fixed value 1. This can reduce the number of fixed gain amplifiers by one. The input / output transfer function and the cut-off frequency fc of this differential low-pass filter circuit are the above-mentioned (Equation 5), (Equation 6) or (Equation 6 ').
Is the same as In addition, the capacitive element 3'-1,
3'-2 corresponds to the capacitive element 3'of FIG.
-1, 20-2 correspond to the amplifier 20, respectively,
Capacitance elements 3 "-1, 3" -2 correspond to the capacitance element 3 ", and resistance elements 2-1 and 2-2 correspond to the resistance element 2. Also, in FIG. The side 31-1 and the inverting input side 31-2 refer to the variable capacitance circuit 31.

【００４４】図７には、第３の例に係る可変容量回路３
２と、それを差動アナログフィルタ回路へ応用した一例
として、一定の低周波利得を有するハイパスフィルタ回
路が示されている。一般的にハイパスフィルタ回路には
非接地型の容量素子が用いられるが、この容量素子とし
て、図１で説明したような可変容量回路をハイパスフィ
ルタに用いるには、その可変容量回路のアンプには、高
い周波数領域に渡って一定以上の利得を必要とするか
ら、特に低消費電力でカットオフ周波数が高いハイパス
フィルタを実現するのが難しくなる。そこで、図７では
バッファーアンプ６の非反転及び反転出力信号から差動
ローパスフィルタの非反転及び反転出力信号をそれぞれ
アンプ７−１、アンプ７−２を用いて減じる構成とし、
ローパスフィルタの容量素子として接地型の可変容量回
路が用いられている。この場合、抵抗素子２−１と５−
１の接続点、および抵抗素子２−２と５−２の各接続点
に前記図１の可変容量回路３０または図５の可変容量回
路３１を接続しても実現できるが、図７では可変容量回
路３２を用いている。この可変容量回路３２は、主回路
のアンプ２０および副回路のアンプ２１を共に反転およ
び非反転の差動入力、差動出力形式として、アンプ２０
の差動利得を図５の場合の半分（Ｇ／２）とし、副アン
プ２１は図５の場合と同じように構成されている。それ
によって差動可変容量回路に必要なアンプの数は、図５
に比べてアンプ２０の数が更に一つ減少されている。FIG. 7 shows a variable capacitance circuit 3 according to the third example.
2 and a high-pass filter circuit having a constant low frequency gain is shown as an example in which it is applied to a differential analog filter circuit. Generally, a non-grounded type capacitance element is used in a high pass filter circuit. To use the variable capacitance circuit as described in FIG. 1 as a high pass filter as the capacitance element, the amplifier of the variable capacitance circuit is used. Since a certain gain or more is required over a high frequency range, it is difficult to realize a high-pass filter with low power consumption and a high cutoff frequency. Therefore, in FIG. 7, the non-inverting and inverting output signals of the buffer amplifier 6 are subtracted from the non-inverting and inverting output signals of the differential low-pass filter by using the amplifiers 7-1 and 7-2, respectively,
A grounded variable capacitance circuit is used as the capacitance element of the low-pass filter. In this case, the resistance elements 2-1 and 5-
The variable capacitance circuit 30 of FIG. 1 or the variable capacitance circuit 31 of FIG. 5 may be connected to the connection point of No. 1 and the connection points of the resistance elements 2-2 and 5-2, but in FIG. The circuit 32 is used. In the variable capacitance circuit 32, the amplifier 20 of the main circuit and the amplifier 21 of the sub circuit are both configured as an amplifier 20 having an inverted and non-inverted differential input and differential output format.
The differential gain is set to half (G / 2) of that in the case of FIG. 5, and the sub-amplifier 21 is configured in the same manner as in the case of FIG. Therefore, the number of amplifiers required for the differential variable capacitance circuit is shown in FIG.
The number of amplifiers 20 is further reduced by one as compared with.

【００４５】このハイパスフィルタは低周波領域にも一
定の利得を有するため２つのカットオフ周波数が存在す
る。その入出力伝達関数と第１のカットオフ周波数ｆ
１、第２のカットオフ周波数ｆ２は、アンプ６、７−１
及び７−２の利得を共に１とすると、それぞれ、 Ｖｏｕｔ／Ｖｉｎ＝Ｒ２（１＋ｓＧＣＲ１）／（Ｒ１＋Ｒ２＋ｓＧＣＲ１Ｒ２） …（式９） ｆ１＝１／２πＧＣＲ１…（式１０） ｆ２＝（Ｒ１＋Ｒ２）／２πＧＣＲ１Ｒ２…（式１１） のように表わすことができる。Since this high-pass filter has a constant gain even in the low frequency region, there are two cutoff frequencies. The input / output transfer function and the first cutoff frequency f
The first and second cutoff frequencies f2 are equal to the amplifiers 6 and 7-1.
When the gains of 7 and 7-2 are both set to 1, Vout / Vin = R2 (1 + sGCR1) / (R1 + R2 + sGCR1R2) (Equation 9) f1 = 1 / 2πGCR1 ... (Equation 10) f2 = (R1 + R2) / 2πGCR1R2 ... (Equation 10) It can be expressed as in Equation 11).

【００４６】ここで差動アンプ２０の利得Ｇは例えばＧ
＝Ｒ０／Ｒ１とする。Ｒ１は前記アンプ２０に含まれる
抵抗素子の抵抗値であり、特に制限されないが、この抵
抗と一緒に同一の半導体基板に形成されている抵抗素子
５−１，５−２の抵抗値Ｒ１と等しくされている。Ｒ０
はその値の変動が少い抵抗素子、特に限定されないが、
例えば半導体基板外に設けた温度変動係数などが小さい
抵抗素子のあらかじめ選定された値とし、その具体的な
値として、これも特に限定されるものではないが、利得
の中心値が例えばＧ＝１になるようＲ０＝Ｒ１に設定す
ることにより、上記（式１０）と（式１１）はそれぞ
れ、 ｆ１＝１／２πＣＲ０…（式１０’） ｆ２＝｛（Ｒ１＋Ｒ２）／Ｒ２｝／２πＣＲ０…（式１１’） のように書き換えられる。Here, the gain G of the differential amplifier 20 is, for example, G
= R0 / R1. R1 is the resistance value of the resistance element included in the amplifier 20, and is not particularly limited, but is equal to the resistance value R1 of the resistance elements 5-1 and 5-2 formed on the same semiconductor substrate together with this resistance. Has been done. R0
Is a resistance element whose value varies little, but is not particularly limited,
For example, a resistance element provided outside the semiconductor substrate and having a small temperature variation coefficient is a preselected value, and its specific value is not particularly limited, but the central value of the gain is, for example, G = 1. By setting R0 = R1 so that, the above equations (10) and (11) are respectively f1 = 1 / 2πCR0 ... (Equation 10 ′) f2 = {(R1 + R2) / R2} / 2πCR0. 11 ').

【００４７】したがって、半導体基板上に形成された抵
抗素子２と５の値Ｒ１、Ｒ２が変動しても、第１のカッ
トオフ周波数ｆ１は前述と同様に安定であり、また抵抗
比（Ｒ１＋Ｒ２）／Ｒ２ は原理的に一定であるから第
２のカットオフ周波数ｆ２についても共に安定化され
る。さらに（式９）の入出力利得についても、ｆ１より
十分に低い周波数に対してはＲ１／（Ｒ１＋Ｒ２）で表
わされ、またｆ２より十分高い周波数に対しては利得が
１となるから共に安定にできる。図７において前記固定
電位ＶＢはアナロググランドとされる。この固定電位Ｖ
Ｂは、例えばシリコンのバンドギャップなどを利用して
安定な電圧を形成する図示しない基準電圧発生回路で生
成した基準電位とすることができる。Therefore, even if the values R1 and R2 of the resistance elements 2 and 5 formed on the semiconductor substrate fluctuate, the first cutoff frequency f1 is stable as described above, and the resistance ratio (R1 + R2). Since / R2 is basically constant, the second cutoff frequency f2 is also stabilized. Further, the input / output gain of (Equation 9) is also expressed as R1 / (R1 + R2) for frequencies sufficiently lower than f1, and is stable for frequencies sufficiently higher than f2, so both are stable. You can In FIG. 7, the fixed potential VB is an analog ground. This fixed potential V
B can be a reference potential generated by a reference voltage generation circuit (not shown) that forms a stable voltage by using, for example, a band gap of silicon.

【００４８】尚、図７において差動アンプ６の反転及び
非反転入力端子にはそれぞれ互いに位相が反転した信号
＋Ｖｉｎ、−Ｖｉｎが供給されているが、場合によって
はどちらか一方の入力信号を省いて利用することも可能
である。また、図７に代表されるようなハイパスフィル
タ回路の構成は、差動入力＋Ｖｉｎ，−Ｖｉｎと差動出
力＋Ｖｏｕｔ，−Ｖｏｕｔを有するものに限定されず、
例えば図８のように構成することも可能である。図８に
おいて入力信号Ｖｉｎはソースフォロア回路のようなバ
ッファアンプ６で受け、バッファアンプ６の出力側には
抵抗素子Ｒ２を介して図１の可変容量回路３０が固定電
位（ＶＢ）との間に配置されている。In FIG. 7, the inverting and non-inverting input terminals of the differential amplifier 6 are supplied with signals + Vin and -Vin whose phases are mutually inverted, but depending on the case, one of the input signals may be omitted. It is also possible to use it. The configuration of the high-pass filter circuit represented by FIG. 7 is not limited to the one having the differential inputs + Vin, −Vin and the differential outputs + Vout, −Vout,
For example, it is possible to configure as shown in FIG. In FIG. 8, the input signal Vin is received by a buffer amplifier 6 such as a source follower circuit, and the variable capacitance circuit 30 of FIG. 1 is connected to a fixed potential (VB) on the output side of the buffer amplifier 6 via a resistance element R2. It is arranged.

【００４９】図９には、本発明に係る可変容量回路およ
びアナログフィルタ回路に利用して好適な前記各種アン
プのバイアス電流回路が示されている。図９において、
トランジスタＭＰ１、ＭＰ２および抵抗素子Ｒｉ１は、
外部抵抗素子Ｒｒｅｆが接地電位端子ＧＮＤとの間に接
続される外部端子ＴＲ０に対する半導体集積回路の入力
保護回路を構成している。アンプＯＰ１は、ここではパ
ワーダウン制御信号ＰＤが低電位でトランジスタＭＡ１
及びＭＡ２をオン状態に、トランジスタＭＡ７及びＭＡ
８をオフ状態とさせる時に、その非反転入力端（＋）に
供給される固定電位ＶＢを上記外部抵抗素子Ｒｒｅｆの
抵抗値で除した値の電流をトランジスタＭＡ５およびＭ
Ａ３に生じせしめるよう動作する。このトランジスタＭ
Ａ３に流れる電流は、トランジスタＭＡ４、ＭＡ６、Ｍ
Ａ９に、順次それらの寸法比に応じた比例倍のミラー電
流を生じさせ、トランジスタＭＡ６及びＭＡ１０のドレ
インノードＡ３及びＡ４、トランジスタＭＡ１２のドレ
インノードＡ５、及びトランジスタＭＡ１３のドレイン
ノードＡ６にそれぞれ一定の電圧を形成させる。これに
より、後述する図１０、図１１及び図１２の差動アンプ
のバイアス電流を所望の値に設定することができる。こ
のとき、前記固定電位ＶＢは図示しない基準電圧発生回
路で発生させる安定な電圧とすることができ、また、外
部抵抗素子Ｒｒｅｆには比較的低価格で温度変動係数な
どが小さい素子を選定することが可能であるから、この
図９及び後述するアンプのバイアス電流を比較的高精度
かつ安定に設定し保持することは容易である。FIG. 9 shows a bias current circuit of the various amplifiers suitable for use in the variable capacitance circuit and the analog filter circuit according to the present invention. In FIG.
The transistors MP1 and MP2 and the resistance element Ri1 are
The external resistance element Rref constitutes an input protection circuit of the semiconductor integrated circuit for the external terminal TR0 connected between the external resistance element Rref and the ground potential terminal GND. In the amplifier OP1, the power-down control signal PD is low potential here and the transistor MA1
And MA2 are turned on, and transistors MA7 and MA
When the transistor 8 is turned off, a current having a value obtained by dividing the fixed potential VB supplied to the non-inverting input terminal (+) by the resistance value of the external resistance element Rref is used as the transistors MA5 and M5.
It operates to cause A3. This transistor M
The current flowing through A3 is generated by the transistors MA4, MA6, M
A9 sequentially generates a mirror current that is proportional to the dimension ratio of the transistors MA6 and MA10, drain voltages A3 and A4 of the transistors MA6 and MA10, a drain node A5 of the transistor MA12, and a drain node A6 of the transistor MA13. To form. As a result, the bias current of the differential amplifiers of FIGS. 10, 11 and 12 described later can be set to a desired value. At this time, the fixed potential VB can be a stable voltage generated by a reference voltage generating circuit (not shown), and an element having a relatively low price and a small temperature variation coefficient can be selected as the external resistance element Rref. Therefore, it is easy to set and hold the bias current of the amplifier shown in FIG. 9 and described later with relatively high precision and stability.

【００５０】図１０には、本発明に係る可変容量回路お
よびアナログフィルタ回路に利用して好適な可変利得を
有する差動アンプ２０、２０−１，２０−２の詳細な一
例が示されている。同図に示されているアンプは、非反
転電圧入力信号ＶｉＰと反転電圧入力信号ＶｉＭの差動
成分を抵抗素子ＲＣ０の値に反比例した電流信号ｉｓに
変換する電圧／電流変換部５０と、該電流信号ｉｓをそ
れに比例した電圧信号に変換する電流／電圧変換部６０
とから構成されている。FIG. 10 shows a detailed example of the differential amplifiers 20, 20-1 and 20-2 having a variable gain suitable for use in the variable capacitance circuit and the analog filter circuit according to the present invention. . The amplifier shown in the figure includes a voltage / current conversion unit 50 that converts a differential component of the non-inverted voltage input signal ViP and the inverted voltage input signal ViM into a current signal is that is inversely proportional to the value of the resistance element RC0. A current / voltage conversion unit 60 for converting the current signal is into a voltage signal proportional thereto
It is composed of

【００５１】電圧／電流変換部５０では、ゲートに非反
転電圧入力信号ＶｉＰが供給されたＰＭＯＳトランジス
タＭＴ１と、そのソースおよびドレインに接続された定
電流源ＩＢ１及びＩＢ３と、ゲートに反転電圧入力信号
ＶｉＭが供給されたＰＭＯＳトランジスタＭＴ２と、そ
のソース及びドレインに接続された定電流源ＩＢ２及び
ＩＢ４と、トランジスタＭＴ１及びＭＴ２のそれぞれの
ソース、ドレインにドレイン、ゲートが接続され、その
ソースが接地電位ＧＮＤに接続されたＮＭＯＳトランジ
ＭＴ３及びＭＴ４と、トランジスタＭＴ１とＭＴ２のソ
ース間に接続された半導体基板上に形成された抵抗素子
ＲＣ０とから構成されている。In the voltage / current converter 50, the PMOS transistor MT1 whose gate is supplied with the non-inverted voltage input signal ViP, the constant current sources IB1 and IB3 connected to its source and drain, and the inverted voltage input signal to its gate. The PMOS transistor MT2 supplied with ViM, the constant current sources IB2 and IB4 connected to the sources and drains thereof, the drain and gate of the sources and drains of the transistors MT1 and MT2, respectively, and the source thereof to the ground potential GND. And the NMOS transistors MT3 and MT4 connected to each other, and the resistance element RC0 formed on the semiconductor substrate and connected between the sources of the transistors MT1 and MT2.

【００５２】ここで定電流源ＩＢ１とＩＢ２を構成する
それぞれ直列接続された電流源ＭＯＳトランジスタのゲ
ートには図９の前記バイアス回路で形成されたノードＡ
４、ノードＡ５又はＡ６の電位が供給される。定電流源
ＩＢ３とＩＢ４を構成する電流源ＭＯＳトランジスタの
ゲートには図９の前記バイアス回路で形成されたノード
Ａ３の電位が供給される。これによってそれら定電流源
ＩＢ１，ＩＢ２，ＩＢ３，ＩＢ４は夫々に対応されるノ
ードＡ３、Ａ４、Ａ５またはＡ６のミラー倍の電流を流
すよう設定されている。定電流源ＩＢ１とＩＢ３、ＩＢ
２とＩＢ４の各電流値についてはＩＢ１＝ＩＢ２、ＩＢ
３＝ＩＢ４、且つＩＢ１＞ＩＢ３のように設定され、Ｐ
ＭＯＳトランジスタＭＴ１、ＭＴ２には常に定電流源Ｉ
Ｂ３、ＩＢ４の定電流が流れている。Here, the gates of the current source MOS transistors connected in series which form the constant current sources IB1 and IB2 are connected to the node A formed by the bias circuit of FIG.
4, the potential of the node A5 or A6 is supplied. The gate of the current source MOS transistor forming the constant current sources IB3 and IB4 is supplied with the potential of the node A3 formed by the bias circuit of FIG. As a result, the constant current sources IB1, IB2, IB3, IB4 are set so as to flow a mirror-multiplied current of the corresponding node A3, A4, A5 or A6. Constant current sources IB1 and IB3, IB
2 and IB4, IB1 = IB2, IB
3 = IB4 and IB1> IB3, and P
A constant current source I is always applied to the MOS transistors MT1 and MT2.
The constant currents of B3 and IB4 are flowing.

【００５３】いま入力電圧がＶｉＰ＝ＶｉＭのときには
ノードｖ１およびｖ２の電位は等しいから抵抗素子ＲＣ
０には電流が流れず、トランジスタＭＴ３、ＭＴ４には
等しい差電流のＩＢ１−ＩＢ３が流れる。一方、入力電
圧ＶｉＰとＶｉＭが例えば図示の矢印で示すような方
向、すなわちＶｉＰ＞ＶｉＭに変化した場合、その差電
圧Δ＝Ｖｉｐ−ＶｉＭに等しい電位差がｖ１とｖ２間に
も生じるから、抵抗素子ＲＣ０にはｉｓ＝Δ／ＲＣ０の
電流が流れる。その結果、トランジスタＭＴ３の電流は
ｉ３＝ＩＢ１−ＩＢ３−ｉｓとなり、他方のトランジス
タＭＴ４の電流はｉ４＝ＩＢ１−ＩＢ３＋ｉｓとなる。
したがって、以上から明らかなように、トランジスタＭ
Ｔ３とＭＴ４には差動入力電圧Δに比例し、抵抗素子Ｒ
Ｃ０の値に反比例（逆比例）した互いに相補的な交流信
号電流±ｉｓが流れる。When the input voltage is ViP = ViM, the potentials of the nodes v1 and v2 are equal, so that the resistance element RC is used.
No current flows in 0, and IB1 to IB3 having the same difference current flows in the transistors MT3 and MT4. On the other hand, when the input voltages ViP and ViM change, for example, in the directions shown by the arrows in the figure, that is, when ViP> ViM, a potential difference equal to the difference voltage Δ = Vip−ViM also occurs between v1 and v2. A current of is = Δ / RC0 flows through RC0. As a result, the current of the transistor MT3 becomes i3 = IB1-IB3-is, and the current of the other transistor MT4 becomes i4 = IB1-IB3 + is.
Therefore, as is clear from the above, the transistor M
T3 and MT4 have a resistance element R proportional to the differential input voltage Δ.
AC signal currents ± is complementary to each other and inversely proportional (inversely proportional) to the value of C0 flow.

【００５４】前記電流／電圧変換部６０は、上記ＮＭＯ
ＳトランジスタＭＴ３とＭＴ４の電流に対してそれぞれ
のミラー比倍の電流を流すよう設定されたＮＭＯＳトラ
ンジスタＭＴ５、ＭＴ６と、それらのドレインノードｖ
５、ｖ６に接続された定電流源ＩＢ５、ＩＢ６と、特に
限定されないが、例えば外部接続端子ＴＲ１およびＴＲ
２と固定電位供給端子ＴＲＡＧとの間に接続され半導体
基板外に設けた温度変動係数などが小さく抵抗値が予め
選定された抵抗素子ＲＣ１、ＲＣ２とを備える。そし
て、前記ノードｖ５とｖ６の各電圧を低インピーダンス
で出力するための、ＰＭＯＳトランジスタＭＴ７及び定
電流源ＩＢ７から成るソースフォロア回路と、同じくＰ
ＭＯＳトランジスタＭＴ８と定電流源ＩＢ８から成るソ
ースフォロア回路が設けられている。ここで定電流源Ｉ
Ｂ５、ＩＢ６、ＩＢ７及びＩＢ８は前記定電流源ＩＢ
１，ＩＢ２と同じように図９のバイアス回路から供給さ
れたノードＡ４、Ａ５又はＡ６の電圧によってそれぞれ
ミラー倍の電流を流すよう設定されている。The current / voltage conversion unit 60 has the NMO
The NMOS transistors MT5 and MT6, which are set so as to pass the currents having the respective mirror ratio times the currents of the S transistors MT3 and MT4, and their drain nodes v
Constant current sources IB5 and IB6 connected to V5 and v6, for example, but not limited to, for example, external connection terminals TR1 and TR
2 and the fixed potential supply terminal TRAG, and provided outside the semiconductor substrate are resistance elements RC1 and RC2 having a small temperature variation coefficient and a resistance value preselected. Then, a source follower circuit composed of a PMOS transistor MT7 and a constant current source IB7 for outputting the respective voltages of the nodes v5 and v6 with low impedance, and P
A source follower circuit including a MOS transistor MT8 and a constant current source IB8 is provided. Where constant current source I
B5, IB6, IB7 and IB8 are the constant current sources IB
Like IB1 and IB2, the voltage of the node A4, A5 or A6 supplied from the bias circuit of FIG.

【００５５】上記抵抗素子ＲＣ１とＲＣ２の具体的な値
は、上記ＮＭＯＳトランジスタＭＴ３とＭＴ５の間のミ
ラー比、ＮＭＯＳトランジスタＭＴ４とＭＴ６の間のミ
ラー比、所望とする差動増幅利得Ｇ、および抵抗素子Ｒ
Ｃ０の値によって異なり、多種の組み合わせが可能であ
る。例えばトランジスタＭＴ３とＭＴ５の間のミラー
比、トランジスタＭＴ４とＭＴ６の間のミラー比をそれ
ぞれ１とした場合、ＲＣ１（＝ＲＣ２）／ＲＣ０が所望
のアンプ差動利得Ｇの中心値に等しくなるよう選ぶこと
ができる。図１０に示されたアンプの利得の中心値をＧ
＝１に選ぶにはＲＣ１＝ＲＣ２＝ＲＣ０とすればよい。
またこの場合、トランジスタＭＴ３とＭＴ５およびＭＴ
４とＭＴ６のミラー比を一般的にｎとした場合は、ＲＣ
１＝ＲＣ２＝ＲＣ０／ｎとしてもよい。これらの場合、
各抵抗素子の絶対値は直接には利得Ｇとは関係しないか
ら、それら各抵抗素子ＲＣ１，ＲＣ２，ＲＣ０の値は、
回路各部の線形動作が可能でかつ妥当な消費電力となる
よう決定すればよい。Specific values of the resistance elements RC1 and RC2 are as follows: the mirror ratio between the NMOS transistors MT3 and MT5, the mirror ratio between the NMOS transistors MT4 and MT6, the desired differential amplification gain G, and the resistance. Element R
Depending on the value of C0, various combinations are possible. For example, when the mirror ratio between the transistors MT3 and MT5 and the mirror ratio between the transistors MT4 and MT6 are 1, respectively, RC1 (= RC2) / RC0 is selected to be equal to the center value of the desired amplifier differential gain G. be able to. The central value of the gain of the amplifier shown in FIG.
To select = 1, RC1 = RC2 = RC0 may be set.
In this case, the transistors MT3, MT5 and MT
When the mirror ratio between 4 and MT6 is generally n, RC
It may be 1 = RC2 = RC0 / n. In these cases,
Since the absolute value of each resistance element is not directly related to the gain G, the value of each resistance element RC1, RC2, RC0 is
It may be determined so that the linear operation of each part of the circuit is possible and the power consumption is appropriate.

【００５６】上述のように抵抗値が設定されたとき、抵
抗素子ＲＣ０の抵抗値が０．７倍または１．３倍に変動
すると、アンプの差動利得はそれぞれＧ≒１．４３、
０．７７とされる。更に付言すれば、抵抗素子ＲＣ０の
抵抗値が０．７倍または１．３倍に変動した場合、当該
抵抗素子ＲＣ０と同一の半導体基板に形成された、例え
ばアナログフィルタを構成する抵抗素子の抵抗値も０．
７倍または１．３倍に変動している。When the resistance value is set as described above and the resistance value of the resistance element RC0 changes 0.7 times or 1.3 times, the differential gain of the amplifier is G≈1.43, respectively.
It is set to 0.77. Further, in addition, when the resistance value of the resistance element RC0 changes 0.7 times or 1.3 times, the resistance of the resistance element formed on the same semiconductor substrate as the resistance element RC0, for example, forming an analog filter. The value is 0.
It fluctuates 7 times or 1.3 times.

【００５７】図１１には、本発明に係る可変容量回路お
よびアナログフィルタ回路に利用して好適な固定利得を
有する差動アンプ２１の実施例が示されている。このア
ンプ２１は、前記図１０と同じ構成の電圧／電流変換部
５０と、電流／電圧変換部６１から構成されている。た
だし、電流／電圧変換部６１には抵抗素子ＲＣ０と同じ
半導体基板上に形成された抵抗素子ＲＣ３とＲＣ４が接
続されている。この場合の各抵抗素子の値は、上述した
図１０の場合と全く同様にして決定でき、例えばＮＭＯ
ＳトランジスタＭＴ３とＭＴ９のミラー比、及びＮＭＯ
ＳトランジスタＭＴ４とＭＴ１０のミラー比を、それぞ
れ１とし、アンプ２１の差動利得をＧ＝２に選ぶ場合に
は、ＲＣ１（＝ＲＣ２）／ＲＣ０＝２とすればよい。こ
の場合には、抵抗素子ＲＣ３とＲＣ４は抵抗素子ＲＣ０
と同じように変動するから、抵抗素子ＲＣ０が０．７倍
または１．３倍に変動しても、差動利得は２のまま一定
に保たれる。FIG. 11 shows an embodiment of a differential amplifier 21 having a fixed gain suitable for use in the variable capacitance circuit and the analog filter circuit according to the present invention. The amplifier 21 is composed of a voltage / current conversion unit 50 and a current / voltage conversion unit 61 which have the same configuration as in FIG. However, resistance elements RC3 and RC4 formed on the same semiconductor substrate as the resistance element RC0 are connected to the current / voltage converter 61. The value of each resistance element in this case can be determined in exactly the same manner as in the case of FIG. 10 described above.
Mirror ratio of S-transistors MT3 and MT9, and NMO
When the mirror ratios of the S transistors MT4 and MT10 are each 1 and the differential gain of the amplifier 21 is G = 2, RC1 (= RC2) / RC0 = 2 may be set. In this case, the resistance elements RC3 and RC4 are the resistance elements RC0.
Therefore, even if the resistance element RC0 changes 0.7 times or 1.3 times, the differential gain remains constant at 2.

【００５８】図１２には、本発明に係る可変容量回路お
よびアナログフィルタ回路に利用して好適な可変利得と
固定利得の夫々の差動出力を有したアンプ２２の一例が
示されている。このアンプは、前記図１０と図１１の回
路を合成して実現されたものであり、共通の電圧／電流
変換部５０に、抵抗素子ＲＣ０の値の変動に対して固定
利得の差動電圧Ｖ２ＯＰ、Ｖ２ＯＭを出力する電流／電
圧変換部６０と、抵抗素子ＲＣ０の値の変動に対して反
比例利得Ｇの差動電圧ＶＧＯＰ、ＶＧＯＭを出力する電
流／電圧変換部６１とが並列に接続された構成を有す
る。この図１２の動作および各抵抗素子の値については
図１０及び図１１についての説明の内容と同じであるか
らその詳細は省略する。FIG. 12 shows an example of an amplifier 22 having differential outputs of variable gain and fixed gain which are suitable for use in the variable capacitance circuit and the analog filter circuit according to the present invention. This amplifier is realized by combining the circuits of FIG. 10 and FIG. 11, and the common voltage / current conversion unit 50 has a differential voltage V2OP having a fixed gain with respect to a change in the value of the resistance element RC0. , V2OM for outputting the current / voltage converting section 60 and a current / voltage converting section 61 for outputting the differential voltages VGOP and VGOM having the inverse proportional gain G with respect to the variation of the value of the resistance element RC0 are connected in parallel. Have. The operation of FIG. 12 and the value of each resistance element are the same as those described with reference to FIGS. 10 and 11, and the detailed description thereof will be omitted.

【００５９】図１３には、図１２に示されたアンプ２２
の適用例として、低周波数領域に一定の利得を有したハ
イパスフィルタ回路が示されている。このフィルタ回路
は、例えば金属導線ケーブルを用いた伝送システムの波
形再生に不可欠な波形等化フィルタ回路として好適であ
る。一般に金属導線ケーブルを伝送線路に用いるディジ
タルパルス信号伝送では、高い周波数ほど、またケーブ
ル長が長いほど、周波数の平方根に比例した大きい減衰
を生じるため、信号パルス波形は減少かつ歪み、そのま
までは元のデータを誤りなく受信することは困難にな
る。したがって、元の信号を最小の誤り率で受信するた
めには、伝送線路の逆の周波数特性を持たせた波形等化
フィルタを受信側に設け、送信パルス波形の歪みを補正
することが必要となる。FIG. 13 shows the amplifier 22 shown in FIG.
As an application example of, a high-pass filter circuit having a constant gain in the low frequency region is shown. This filter circuit is suitable, for example, as a waveform equalization filter circuit that is indispensable for waveform reproduction of a transmission system using a metal conductor cable. Generally, in digital pulse signal transmission using a metal conductor cable as a transmission line, the higher the frequency and the longer the cable length, the greater the attenuation that is proportional to the square root of the frequency. Therefore, the signal pulse waveform decreases and distorts. It becomes difficult to receive data without error. Therefore, in order to receive the original signal with the minimum error rate, it is necessary to provide a waveform equalization filter having an inverse frequency characteristic of the transmission line on the reception side and correct the distortion of the transmission pulse waveform. Become.

【００６０】図１３において、ＲＴ１は伝送線路のイン
ピーダンスを整合終端するための外部抵抗素子である。
入力端子ＲＸＡ、ＲＸＢには＋Ｖｉｎおよび−Ｖｉｎと
して受信された差動信号が供給され、半導体集積基板上
に形成された内部抵抗ＲＩＰ１、ＲＩＰ２、ＲＩＭ１及
びＲＩＭ２によって、固定電位ＶＢを中心として振幅が
ＲＩＰ２・Ｖｉｎ／（ＲＩＰ１＋ＲＩＰ２）の内部差動
信号に変換される。このように内部差動信号の振幅を、
抵抗分圧によって入力差動信号＋Ｖｉｎ，−Ｖｉｎの振
幅よりも小さくするのは、当該入力差動信号＋Ｖｉｎ，
−Ｖｉｎの振幅が大きい場合（送信端からの伝送線の長
さが短いような場合）であっても、後段に配置されたア
ンプ２２の入力がその動作電源電圧寄りにならないよう
にしたものである。この点においても、アンプ２２は周
波数の広い範囲に亘って安定動作することが考慮されて
いる。ここで、ＲＩＰ１＝ＲＩＭ１、ＰＩＰ２＝ＲＩＭ
２であり、また固定電位ＶＢには、特に限定はされない
が、例えば半導体集積回路に供給される電源電圧ＶＤＤ
と接地電位ＧＮＤとの大略中間の値が供給される。この
固定電位ＶＢは、特に制限されないが、基準電圧発生回
路を用いて形成することができる。In FIG. 13, RT1 is an external resistance element for matching termination of the impedance of the transmission line.
The differential signals received as + Vin and −Vin are supplied to the input terminals RXA and RXB, and the internal resistors RIP1, RIP2, RIM1 and RIM2 formed on the semiconductor integrated substrate cause the amplitude RIP2 around the fixed potential VB. Converted to an internal differential signal of Vin / (RIP1 + RIP2). In this way, the amplitude of the internal differential signal is
The reason why the amplitude of the input differential signal + Vin, −Vin is made smaller by the resistance voltage division is that the input differential signal + Vin,
Even when the amplitude of −Vin is large (when the length of the transmission line from the transmitting end is short), the input of the amplifier 22 arranged in the subsequent stage is prevented from being closer to the operating power supply voltage. is there. Also in this respect, it is considered that the amplifier 22 operates stably over a wide range of frequencies. Here, RIP1 = RIM1 and PIP2 = RIM
The fixed potential VB is 2, but is not particularly limited. For example, the power supply voltage VDD supplied to the semiconductor integrated circuit.
And a value approximately intermediate between the ground potential GND and the ground potential GND are supplied. The fixed potential VB can be formed by using a reference voltage generating circuit, although not particularly limited.

【００６１】上記の内部差動入力信号はインピーダンス
変換を主目的としたアンプ（例えばソースフォロア回
路）６−１、６−２を介して波形等化フィルタ４０に供
給される。この波形等化フィルタ４０は、可変容量回路
部と固定容量回路部のアンプの回路規模が減少された差
動アンプ２２を用いた可変容量回路３３を備える。この
可変容量回路３３は、前記差動アンプ２２と、この差動
アンプ２２の前記第１の電流／電圧変換部６０の非反転
出力ＶＧＯＰ及び第２の電流／電圧変換部６１の反転出
力Ｖ２ＯＭとアンプ２２の反転入力端子（−）との間に
それぞれ接続される容量素子３’−１，３”−１と、前
記差動アンプアンプ２２の前記第１の電流／電圧変換部
６０の反転出力ＶＧＯＭ及び第２の電流／電圧変換部６
１の非反転出力Ｖ２ＯＰと前記アンプ２２の非反転入力
端子（＋）との間にそれぞれ接続された容量素子３’−
２，３”−２とを備えて構成される。波形等化フィルタ
回路４０は、前記図７の構成と基本的には同じであり、
したがってその入出力伝達関数と第１のカットオフ周波
数ｆ１及び第２のカットオフ周波数ｆ２は、アンプ６
（６−１，６−２）までの利得及びアンプ７（７−１，
７−２）の利得の影響を省略すれば、上記の（式９）、
（式１０）および（式１１）とそれぞれ同じである。但
し、実際にはアンプ６−１、６−２及び７−１、７−２
自体が有する高周波数領域での利得の減衰によってバン
ドパス特性となる。The above-mentioned internal differential input signal is supplied to the waveform equalizing filter 40 via amplifiers (for example, source follower circuits) 6-1 and 6-2 whose main purpose is impedance conversion. The waveform equalization filter 40 includes a variable capacitance circuit 33 using a differential amplifier 22 in which the circuit scale of the amplifiers of the variable capacitance circuit unit and the fixed capacitance circuit unit is reduced. The variable capacitance circuit 33 includes the differential amplifier 22, a non-inverted output VGOP of the first current / voltage converter 60 and an inverted output V2OM of the second current / voltage converter 61 of the differential amplifier 22. Capacitance elements 3'-1, 3 "-1 respectively connected between the inverting input terminal (-) of the amplifier 22 and the inverting output of the first current / voltage conversion unit 60 of the differential amplifier 22. VGOM and second current / voltage converter 6
1 non-inverting output V2OP and the non-inverting input terminal (+) of the amplifier 22 respectively connected to the capacitive element 3'-
2, 3 ″ -2. The waveform equalization filter circuit 40 is basically the same as the configuration of FIG.
Therefore, the input / output transfer function and the first cutoff frequency f1 and the second cutoff frequency f2 are
The gain up to (6-1, 6-2) and the amplifier 7 (7-1,
If the effect of the gain of 7-2) is omitted, the above (Equation 9),
They are the same as (Equation 10) and (Equation 11), respectively. However, in reality, the amplifiers 6-1, 6-2 and 7-1, 7-2
Attenuation of the gain in the high frequency region of the device itself causes a bandpass characteristic.

【００６２】図１３においてアンプ６−３は、上記アン
プ６−１及び６−２に不可避的に発生するであろう直流
オフセット電圧の影響を避けるために付加したものであ
り、アンプ６−３の出力が抵抗素子５−１と５−２の結
合点に与えられることによって、そのオフセット電圧の
影響をアンプ７−１，７−２による減算に際してキャン
セルできるようになっている。尚、製品の特性仕様によ
ってはそのような構成を省くことが出来る。また、これ
らアンプ６−１〜６−３および７−１、７−２は従来公
知の回路形式で実現されたものを用いることができる。
さらに、アンプ８は波形等化フィルタ４０の差動出力＋
Ｖｏｕｔ、−Ｖｏｕｔを単一出力に変換するために付加
されたものであるが、その出力９の波形がパルスに変換
される非線形アンプ、たとえば電圧比較器であってもよ
い。さらに、当然ながら、波形等化フィルタ４０はその
可変容量回路として前記図１、図５、または図７に示さ
れた可変容量回路を用いても実現できる。In FIG. 13, the amplifier 6-3 is added in order to avoid the influence of the DC offset voltage that is unavoidably generated in the amplifiers 6-1 and 6-2. The output is given to the connection point of the resistance elements 5-1 and 5-2, so that the influence of the offset voltage can be canceled at the time of subtraction by the amplifiers 7-1 and 7-2. Incidentally, such a configuration can be omitted depending on the characteristic specifications of the product. As the amplifiers 6-1 to 6-3 and 7-1 and 7-2, those realized by a conventionally known circuit format can be used.
Further, the amplifier 8 is the differential output of the waveform equalization filter 40+
Although it is added to convert Vout and -Vout into a single output, it may be a non-linear amplifier whose output 9 waveform is converted into a pulse, for example, a voltage comparator. Further, as a matter of course, the waveform equalization filter 40 can be realized also by using the variable capacitance circuit shown in FIG. 1, FIG. 5 or FIG. 7 as the variable capacitance circuit.

【００６３】図１４には、図１３に示されている波形等
化フィルタ回路の適用例として、例えば伝送速度２５．
６Ｍ（メガ）ビット／秒のＡＴＭ−ＬＡＮ（Asynchrono
us Transfer Mode-Local Area Network）システムに用
いられる物理レイヤの回線終端装置（ＰＭＤ＝Physical
Media Dependent）９０とトランスモジュール９１の構
成が示されている。前記回線終端装置９０は、特に制限
されないが、ＭＯＳ半導体集積回路製造技術によって１
個の半導体基板に形成されており、以下単にＰＭＤ−Ｌ
ＳＩ（Large Scale Integration）９０とも記す。前記
トランスモジュール９１はハイブリッドモジュール若し
くは混成集積回路として構成されている。FIG. 14 shows an example of application of the waveform equalization filter circuit shown in FIG.
ATM-LAN (Asynchrono 6Mbit / s)
us Transfer Mode-Local Area Network) Physical layer line terminator (PMD = Physical)
The configurations of the Media Dependent) 90 and the transformer module 91 are shown. The line terminating device 90 is not particularly limited, but may be formed by a MOS semiconductor integrated circuit manufacturing technique.
It is formed on each semiconductor substrate, and is simply referred to as PMD-L below.
Also referred to as SI (Large Scale Integration) 90. The transformer module 91 is configured as a hybrid module or a hybrid integrated circuit.

【００６４】図１４において、ＴＸ−Ｄａｔａは、例え
ばパーソナルコンピュータ内などで扱われる文字や画像
などのデータ信号であり、送信クロックＴＸ−ＣＬＫで
ＰＭＤ−ＬＳＩ９０のラッチ回路（Data Latch）９００
に取り込まれ、送信ドライバ回路９０１から出力され
て、その出力パルス波形を規定値内に制限する送信波形
テンプレートフィルタ（送信フィルタ）９１０、送信ト
ランス９１１を介して出力される。この送信出力信号
は、最長１００m、特性インピーダンス１００ΩのＵＴ
Ｐ（無シールド・ツイストペア線）または同１２０Ωの
もしくは１５０ΩのＳＴＰ（シールド・ツイストペア
線）のような伝送線９２を介して伝送される。一方、伝
送線９２から受信トランス９１２を経てＰＭＤ−ＬＳＩ
９０に入力された受信信号は、例えば図１３の回路構成
の波形等化フィルタ回路９０２によってパルス波形に再
生される。伝送速度２５．６Ｍビット／秒のＡＴＭ−Ｌ
ＡＮシステムでは、４Ｂ／５Ｂ変換されたＮＲＺＩ（No
n-Return to Zero Inverse）符号が用いられるため、実
際に伝送される信号は最高３２Ｍビット／秒であり、１
６ＭＨｚまでの周波数成分が含まれる。したがって上記
の波形等化フィルタ回路９０２では１６ＭＨｚまでの周
波数範囲のハイパス特性が必要となる。In FIG. 14, TX-Data is a data signal of characters, images, etc. handled in, for example, a personal computer, and a latch circuit (Data Latch) 900 of the PMD-LSI 90 at the transmission clock TX-CLK.
Are output from the transmission driver circuit 901, and are output via a transmission waveform template filter (transmission filter) 910 that limits the output pulse waveform within a specified value, and a transmission transformer 911. This transmission output signal is a UT with a maximum length of 100 m and a characteristic impedance of 100Ω.
It is transmitted via a transmission line 92 such as P (unshielded twisted pair wire) or STP (shielded twisted pair wire) of 120Ω or 150Ω. On the other hand, from the transmission line 92 through the receiving transformer 912 to the PMD-LSI.
The received signal input to 90 is reproduced into a pulse waveform by the waveform equalization filter circuit 902 having the circuit configuration of FIG. 13, for example. ATM-L with a transmission rate of 25.6 Mbit / s
In the AN system, 4B / 5B converted NRZI (No
Since the n-Return to Zero Inverse) code is used, the maximum signal actually transmitted is 32 Mbit / sec.
Frequency components up to 6 MHz are included. Therefore, the waveform equalization filter circuit 902 described above requires high-pass characteristics in the frequency range up to 16 MHz.

【００６５】クロック抽出ＰＬＬ（Phase-Locked Loo
p）９０３は波形等化フィルタ回路９０２の出力信号か
ら３２ＭＨｚの安定したクロックをＲＸ−ＣＬＫとして
同期抽出するためのものであり、このクロックＲＸ−Ｃ
ＬＫによって波形等化フィルタ回路９０２の出力をラッ
チ回路（Data Latch）９０４を介して、データＲｘ−Ｄ
ａｔａとしてＰＭＤ−ＬＳＩ９０から出力する。尚、図
中のループバック９０５は、ここには示されていない受
信信号の検出手段が通信中に受信信号の断を検出した場
合に、送信信号を代用して、ある時間前記クロック抽出
用ＰＬＬ９０３の同期を保持するために設けられた機能
であると同時に、例えばＰＭＤ−ＬＳＩ９０に電源が投
入された直後の非送信時に不要な信号が送出されること
を防ぐ機能としても用いられる。９０６は基準電圧発生
回路であり、波形等化フィルタ回路で用いられる固定電
位ＶＢ等の基準電位（温度変化などに依存せず実質的に
一定の安定な電圧）を発生する回路である。Clock extraction PLL (Phase-Locked Loo)
p) 903 is for synchronously extracting a stable clock of 32 MHz as RX-CLK from the output signal of the waveform equalization filter circuit 902. This clock RX-C
LK outputs the output of the waveform equalization filter circuit 902 to a data Rx-D via a latch circuit (Data Latch) 904.
The data is output from the PMD-LSI 90. A loopback 905 in the figure substitutes the transmission signal when the reception signal detecting means (not shown) detects disconnection of the reception signal during communication, and substitutes the transmission signal for a certain time. At the same time, it is used as a function to prevent unnecessary signals from being sent out during non-transmission immediately after the PMD-LSI 90 is powered on. A reference voltage generation circuit 906 is a circuit that generates a reference potential (a substantially constant stable voltage that does not depend on a temperature change or the like) such as a fixed potential VB used in the waveform equalization filter circuit.

【００６６】図１５には前記ＰＭＤ−ＬＳＩ９０とトラ
ンスモジュール９１が適用されたＡＴＭ−ＬＡＮ用イン
タフェースカードの一例が示される。このＡＴＭ−ＬＡ
Ｎ用インタフェースカードは、前記図１４に示された波
形等化回路の応用例としてのＰＭＤ−ＬＳＩ９０をトラ
ンスモジュール９１およびその他の集積回路と共に横８
５．６ｍｍ、縦５４．０ｍｍ、厚み５．０ｍｍのいわゆ
るタイプ２と呼ばれる標準カード１００に実装して実現
された、例えば伝送速度２５．６Ｍビット／秒のＡＴＭ
−ＬＡＮ用のＩＣカード化されたインタフェースカード
とされる。前記トランスモジュール９１の送受信信号
は、このカード本体１００に設けられた第１の端子群
（図示せず）とこれに着脱自在に接続されるコネクタ１
０１を介して最長５ｍのツイストペア線９２と接続さ
れ、このツイストペア線９２は規定のジャック／ソケッ
ト１０２によって最長９０mの前記ＵＴＰまたはＳＴＰ
１０３に接続される。一方、このカード本体１００はた
とえばノート型のパーソナルコンピュータ本体に挿し込
まれ、カード本体１００に設けられた第２の端子群１０
４からＰＣＭＣＩＡ（Personal Computer Memory Card
International Association）バスインタフェースなど
を通じて図示を省略するパーソナルコンピュータ本体に
搭載されたマイクロプロッセサと直接または間接的に接
続され、本ＬＡＮカードを用いた各種データの送受信お
よび表示、加工などを可能とする。FIG. 15 shows an example of an ATM-LAN interface card to which the PMD-LSI 90 and the transformer module 91 are applied. This ATM-LA
In the N interface card, a PMD-LSI 90 as an application example of the waveform equalization circuit shown in FIG. 14 is arranged side by side with a transformer module 91 and other integrated circuits.
For example, an ATM having a transmission speed of 25.6 Mbit / sec, which is realized by being mounted on a so-called type 2 standard card 100 of 5.6 mm, length 54.0 mm, and thickness 5.0 mm.
An interface card which is an IC card for LAN. A transmission / reception signal of the transformer module 91 is connected to a first terminal group (not shown) provided on the card body 100 and a connector 1 detachably connected to the first terminal group.
It is connected to a twisted pair wire 92 having a maximum length of 5 m via 01, and the twisted pair wire 92 is provided with a specified jack / socket 102 and has a maximum length of 90 m of the UTP or STP.
Connected to 103. On the other hand, the card body 100 is inserted into, for example, a notebook type personal computer body, and the second terminal group 10 provided in the card body 100.
4 to PCMCIA (Personal Computer Memory Card)
It is directly or indirectly connected to a microprocessor mounted in a main body of a personal computer (not shown) through a bus interface or the like, and enables transmission / reception, display, and processing of various data using this LAN card.

【００６７】図中のＴＣ（Transmission Convergence）
部９３はＰＭＤ−ＬＳＩ９０と共にＡＴＭ−ＬＡＮの物
理レイヤを構成し、送受信データセルのスクランブル／
デスクランブル、４ビット／５ビット変換、ＮＲＺ／Ｎ
ＲＺＩ符号変換、などの機能を実現する。ＡＴＭコント
ローラ部（ＡＴＭ−ＬＳＩ）９４は、マイクロプロセッ
サ（ＭＣＵ）９５、マイクロプロセッサ９５の動作プロ
グラムや定数データ若しくは定数テーブルなどを保有す
るＲＯＭ９６、前記マイクロプロセッサ９５のワーク領
域若しくはデータに一時記憶領域とされるＲＡＭ９７、
及びＤＲＡＭ等によって構成されるバッファメモリ９８
と共に、例えば可変長パケットの各種データと固定長の
ＡＴＭセルとの変換、各種異なるバス形式のインタフェ
ース変換などの機能を実現する。TC (Transmission Convergence) in the figure
The unit 93 constitutes the physical layer of the ATM-LAN together with the PMD-LSI 90, and scrambles / transmits data cells.
Descramble, 4-bit / 5-bit conversion, NRZ / N
It realizes functions such as RZI code conversion. The ATM controller unit (ATM-LSI) 94 includes a microprocessor (MCU) 95, a ROM 96 holding an operation program of the microprocessor 95 and constant data or a constant table, and a temporary storage area in the work area or data of the microprocessor 95. RAM97,
And a buffer memory 98 including a DRAM and the like
At the same time, functions such as conversion of various data of variable-length packets and fixed-length ATM cells, interface conversion of various bus formats, and the like are realized.

【００６８】なお、このＰＭＤおよびＴＣ等の機能仕様
については、１９９４年から１９９５年にかけてATM Fo
rum Technical Committeeから発行されたPhysical Inte
rface Specification for 25.6Mb/s over Twisted Pair
Cableに詳しく述べられている。Regarding the functional specifications of PMD, TC, etc., from 1994 to 1995, ATM Fo
Physical Inte issued by rum Technical Committee
rface Specification for 25.6Mb / s over Twisted Pair
More on Cable.

【００６９】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited thereto and needless to say, various modifications can be made without departing from the scope of the invention. Yes.

【００７０】例えば、図１０、図１１及び図１２に示さ
れた差動アンプはＰＭＯＳトランジスタ入力および差動
出力としたが、ＮＭＯＳトランジスタ入力としてもよ
く、また、フィルタ構成に合わせて単一出力でもよい。
そのための回路構成の変更は当該分野の技術者は容易に
可能である。また、それらのアンプの電流／電圧変換回
路に接続された半導体基板外に設けた温度変動係数など
が小さい抵抗素子は、外部接続端子ＴＲ１およびＴＲ２
と固定電位供給端子ＴＲＡＧとの間に接続された抵抗素
子と説明したが、それに制限されることはなく、たとえ
ば半導体基板上に形成された絶縁材上に実現される金属
被膜抵抗素子（その抵抗値はトリミングによって微調整
することも可能である）などであってもよく、その場合
は外部接続端子は必要なく、集積回路を封止するパッケ
ージ内で接続可能である。For example, the differential amplifier shown in FIGS. 10, 11 and 12 has PMOS transistor inputs and differential outputs, but it may have NMOS transistor inputs and may have a single output according to the filter configuration. Good.
A person skilled in the art can easily change the circuit configuration for that purpose. Further, the resistance elements provided outside the semiconductor substrate connected to the current / voltage conversion circuits of those amplifiers and having a small temperature variation coefficient are the external connection terminals TR1 and TR2.
The resistance element connected between the fixed potential supply terminal TRAG and the fixed potential supply terminal TRAG has been described. However, the resistance element is not limited to the resistance element. The value may be finely adjusted by trimming) or the like, and in that case, an external connection terminal is not necessary and connection is possible within a package that seals the integrated circuit.

【００７１】本発明はまた、図１、図４、図５、図７、
図８及び図１３では１次のフィルタで説明されたが、２
次以上のフィルタにも適用可能であることは言うまでも
ない。また、図１４および図１５の応用例におけるＰＭ
Ｄ−ＬＳＩ９０とＴＣ９３は、１つの半導体チップ上に
形成することは容易であり、さらに、その他の周辺機能
９４から９７までを、図１５に示されるように１つの半
導体チップ９９上に形成することも可能である。The present invention also relates to FIG. 1, FIG. 4, FIG. 5, FIG.
Although the first-order filter is described in FIGS. 8 and 13,
It goes without saying that it is also applicable to the filters of the following or higher. In addition, PM in the application example of FIG. 14 and FIG.
It is easy to form the D-LSI 90 and the TC 93 on one semiconductor chip, and further form the other peripheral functions 94 to 97 on one semiconductor chip 99 as shown in FIG. Is also possible.

【００７２】更にまた本発明は、図１０から図１２まで
に示された可変容量回路内の可変利得Ｇを中心値１と
し、固定利得アンプの利得を２または１として説明した
が、例えば固定利得アンプの利得をそれぞれ３とし、そ
の出力に接続された容量素子の値を１／２倍にしてもよ
い。Furthermore, the present invention has been described with the variable gain G in the variable capacitance circuit shown in FIGS. 10 to 12 as the center value of 1 and the fixed gain amplifier as 2 or 1. The gain of each amplifier may be set to 3, and the value of the capacitive element connected to its output may be halved.

【００７３】さらにまた、本発明ではアナログフィルタ
回路の抵抗素子の値の変動に対して可変容量回路による
容量素子の値が自動的に変化してカットオフ周波数を所
期値に保つが、しかし一方、容量素子自体の変動による
カットオフ周波数の補正はできないと述べたが、本発明
の可変容量回路を複数個並列に接続し、少なくとも一つ
の可変容量回路の利得を外部から調整する手段を付加す
ることによって、容量素子自体の初期変動によるカット
オフ周波数の補正を行うことは可能である。Furthermore, according to the present invention, the value of the capacitance element by the variable capacitance circuit is automatically changed with respect to the variation of the value of the resistance element of the analog filter circuit to keep the cutoff frequency at the desired value. Although it has been described that the cutoff frequency cannot be corrected by the fluctuation of the capacitance element itself, a plurality of variable capacitance circuits of the present invention are connected in parallel and a means for externally adjusting the gain of at least one variable capacitance circuit is added. By doing so, it is possible to correct the cutoff frequency due to the initial fluctuation of the capacitive element itself.

【００７４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフィル
タ回路に適用した場合について説明したが、本発明は容
量素子を有するアナログ集積回路一般に利用することが
できる。In the above description, the case where the invention made by the present inventor is mainly applied to a filter circuit which is a field of application which is the background of the invention has been described. However, the present invention is generally applied to analog integrated circuits having a capacitive element. You can

【００７５】[0075]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

【００７６】すなわち、半導体集積回路化された場合
に、容量や抵抗の値がばらついてもカットオフ周波数の
ばらつが少ないアナログフィルタを容易かつ経済的に実
現することができる。That is, in the case of a semiconductor integrated circuit, it is possible to easily and economically realize an analog filter in which the variation in the cutoff frequency is small even if the values of capacitance and resistance vary.

【００７７】半導体基板上に形成された抵抗素子の値が
大きくばらついても、カットオフ周波数のばらつきが少
なく、かつ余分に大規模な周波数制御機能回路の追加を
必要としない低コストのアナログフィルタ回路、及びそ
れに適した可変容量回路を実現することができる。A low-cost analog filter circuit in which even if the values of the resistance elements formed on the semiconductor substrate greatly vary, the variation in cutoff frequency is small and an extra large-scale frequency control function circuit is not required to be added. , And a variable capacitance circuit suitable therefor can be realized.

【００７８】従来一般に１０ＭＨｚ以上の比較的高いカ
ットオフ周波数が要求される分野に用いるには他の半導
体プロセスより不利とされた相補型ＭＯＳ技術を用いて
も、低消費電力でかつ高周波の信号に適用できるアナロ
グフィルタ回路を実現することができる。Conventionally, in the field where a relatively high cut-off frequency of 10 MHz or more is required, even if the complementary MOS technology, which is disadvantageous to other semiconductor processes, is used, low power consumption and high frequency signals are obtained. An applicable analog filter circuit can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係る可変容量回路及びそれを用いたア
ナログフィルタ回路の第１の回路例とそのその等価回路
を示す回路図である。FIG. 1 is a circuit diagram showing a first circuit example of a variable capacitance circuit according to the present invention and an analog filter circuit using the variable capacitance circuit and its equivalent circuit.

【図２】図１の可変容量回路に含まれる主回路部分とし
ての可変容量回路部に関する説明図である。FIG. 2 is an explanatory diagram of a variable capacitance circuit section as a main circuit portion included in the variable capacitance circuit of FIG.

【図３】図１の可変容量回路に含まれる副回路部分とし
ての固定容量回路部に関する説明図である。3 is an explanatory diagram of a fixed capacitance circuit section as a sub circuit portion included in the variable capacitance circuit of FIG.

【図４】可変容量回路及びそれを用いたアナログフィル
タ回路の第２の回路例を示す回路図である。FIG. 4 is a circuit diagram showing a second circuit example of a variable capacitance circuit and an analog filter circuit using the variable capacitance circuit.

【図５】可変容量回路及びそれを用いたアナログフィル
タ回路の第２の回路例に対して回路規模を削減した回路
例を示す回路図である。FIG. 5 is a circuit diagram showing a circuit example in which the circuit scale is reduced with respect to the second circuit example of the variable capacitance circuit and the analog filter circuit using the variable capacitance circuit.

【図６】図５の等価回路図である。6 is an equivalent circuit diagram of FIG.

【図７】可変容量回路及びそれを用いたアナログフィル
タ回路の第３の回路例として差動入出力形式のハイパス
フィルタ回路を示す回路図である。FIG. 7 is a circuit diagram showing a differential input / output type high-pass filter circuit as a third circuit example of a variable capacitance circuit and an analog filter circuit using the variable capacitance circuit.

【図８】可変容量回路及びそれを用いたアナログフィル
タ回路の第３の回路例として別の回路形式のハイパスフ
ィルタ回路を示す回路図である。FIG. 8 is a circuit diagram showing a high-pass filter circuit of another circuit type as a third circuit example of a variable capacitance circuit and an analog filter circuit using the variable capacitance circuit.

【図９】図１０、図１１及び図１２の差動アンプの定電
流源にバイアス電圧を供給するバイアス回路の一例回路
図である。9 is a circuit diagram of an example of a bias circuit that supplies a bias voltage to a constant current source of the differential amplifier of FIGS. 10, 11 and 12. FIG.

【図１０】可変利得を有する差動アンプの一例回路図で
ある。FIG. 10 is a circuit diagram of an example of a differential amplifier having a variable gain.

【図１１】固定利得を有する差動アンプの一例回路図で
ある。FIG. 11 is a circuit diagram of an example of a differential amplifier having a fixed gain.

【図１２】可変利得と固定利得の両方を有する差動アン
プの一例回路図である。FIG. 12 is a circuit diagram of an example of a differential amplifier having both variable gain and fixed gain.

【図１３】図１２に示されている差動アンプを用いた可
変容量回路と、それを容量素子として用いたアナログフ
ィルタ回路を示す回路図である。13 is a circuit diagram showing a variable capacitance circuit using the differential amplifier shown in FIG. 12 and an analog filter circuit using the variable capacitance circuit as a capacitance element.

【図１４】図１３に示されているアナログフィルタ回路
を波形等化回路に用いたＡＴＭ−ＬＡＮ用ＰＭＤ−ＬＳ
Ｉとトランスモジュールの機能ブロック構成図である。14 is a PMD-LS for ATM-LAN using the analog filter circuit shown in FIG. 13 as a waveform equalizing circuit.
It is a functional block block diagram of I and a transformer module.

【図１５】図１４に示されているＡＴＭ−ＬＡＮ用ＰＭ
Ｄ−ＬＳＩとトランスモジュールを搭載したＡＴＭ−Ｌ
ＡＮカードの構成図である。15 is a PM for ATM-LAN shown in FIG.
ATM-L equipped with D-LSI and transformer module
It is a block diagram of an AN card.

【図１６】ＣＲアナログフィルタ回路の一例を示す回路
図である。FIG. 16 is a circuit diagram showing an example of a CR analog filter circuit.

【符号の説明】[Explanation of symbols]

１（１−１，１−２） フィルタ入力 ２（２−１，２−２），５（５−１，５−２） 抵抗素
子 ３’（３’−１，３’−２），３”（３”−１，３”−
２） 容量素子 ４（４−１，４−２） フィルタ出力 ６，７，８，２０（２０−１，２０−２），２１，２２
差動アンプ ３０，３１，３２，３３ 可変容量回路 ４０ 波形等化フィルタ ５０ 電圧／電流変換回路 ６０，６１ 電流／電圧変換回路 ＭＴ１，ＭＴ２ ＰＭＯＳトランジスタ ＭＴ３，ＭＴ４ ＮＭＯＳトランジスタ ＭＴ５〜ＭＴ１２ ＮＭＯＳトランジスタ ＩＢ１〜ＩＢ１２ 定電流源 ＲＣ０〜ＲＣ４ 抵抗素子 ｉｓ 電流信号 ＶｉＰ，ＶｉＭ 差動入力電圧信号 ＶＧＯＰ，ＶＧＯＭ 差動出力電圧 Ｖ２ＯＰ，Ｖ２ＯＭ 差動出力電圧 ９０ ＰＭＤ−ＬＳＩ ９１ トランスモジュール １００ 標準カード1 (1-1, 1-2) Filter input 2 (2-1, 2-2), 5 (5-1, 5-2) Resistance element 3 '(3'-1, 3'-2), 3 "(3" -1, 3 "-
2) Capacitance element 4 (4-1, 4-2) filter output 6, 7, 8, 20 (20-1, 20-2), 21, 22
Differential amplifier 30, 31, 32, 33 Variable capacitance circuit 40 Waveform equalization filter 50 Voltage / current conversion circuit 60, 61 Current / voltage conversion circuit MT1, MT2 PMOS transistors MT3, MT4 NMOS transistors MT5 to MT12 NMOS transistors IB1 to IB12 Constant current source RC0 to RC4 Resistance element is Current signal ViP, ViM Differential input voltage signal VGOP, VGOM Differential output voltage V2OP, V2OM Differential output voltage 90 PMD-LSI 91 Transformer module 100 Standard card

フロントページの続き (72)発明者 見尾田 禎宏 神奈川県秦野市堀山下１番地 日立コンピ ュータエンジニアリング株式会社内 (72)発明者 永山 義治 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内Front page continued (72) Inventor Sadahiro Mioda 1 Horiyamashita, Hadano City, Kanagawa Prefecture Hitachi Computer Engineering Co., Ltd. (72) Inventor Yoshiharu Nagayama 2326 Imai, Ome City, Tokyo Hitachi Device Development Co., Ltd. In the center

Claims (24)

【特許請求の範囲】[Claims] 【請求項１】 第１極性の第１の入力端子及び第２極性
の第２の入力端子を有する第１の差動アンプ、及び該第
１の差動アンプの出力端子と前記第１の入力端子との間
に接続された第１の容量素子を含み、前記第１の差動ア
ンプの差動利得が当該差動アンプに含まれる抵抗素子の
値に逆比例する可変容量回路部と、 第１極性の第３の入力端子及び第２極性の第４の入力端
子を有する第２の差動アンプ、及び該第２の差動アンプ
の出力端子と第４の入力端子との間に接続された第２の
容量素子とを含み、前記第２の差動アンプの差動利得が
固定された固定容量回路部とを有し、 前記可変容量回路部と固定容量回路部が、入力信号に対
して並列に接続されて成るものであることを特徴とする
可変容量回路。1. A first differential amplifier having a first input terminal of a first polarity and a second input terminal of a second polarity, and an output terminal of the first differential amplifier and the first input. A variable capacitance circuit section including a first capacitive element connected between the terminal and a terminal, wherein a differential gain of the first differential amplifier is inversely proportional to a value of a resistive element included in the differential amplifier; A second differential amplifier having a third input terminal of one polarity and a fourth input terminal of second polarity; and a second differential amplifier connected between the output terminal and the fourth input terminal of the second differential amplifier. And a fixed capacitance circuit unit having a fixed differential gain of the second differential amplifier, the variable capacitance circuit unit and the fixed capacitance circuit unit having a fixed capacitance circuit unit with respect to an input signal. A variable capacitance circuit characterized by being connected in parallel with each other. 【請求項２】 前記固定容量回路部の第２の差動アンプ
の差動利得が２に設定されて成るものであることを特徴
とする請求項１記載の可変容量回路。2. The variable capacitance circuit according to claim 1, wherein the differential gain of the second differential amplifier of the fixed capacitance circuit section is set to 2. 【請求項３】 一端が信号入力端子に接続された抵抗素
子と一端が固定電位に接続された容量素子とを含むアナ
ログフィルタ回路において、前記容量素子として請求項
１又は請求項２に記載の可変容量回路を用い、前記第１
の差動アンプの第１の入力端子と第２の差動アンプの第
４の入力端子を前記抵抗素子の他の端子に、前記第１の
差動アンプの第２の入力端子と前記第２の差動アンプの
第３の入力端子を固定電位に、それぞれ接続して成るも
のであることを特徴とするアナログフィルタ回路。3. The variable filter according to claim 1, wherein the capacitance element is an analog filter circuit including a resistance element having one end connected to a signal input terminal and a capacitance element having one end connected to a fixed potential. Using a capacitance circuit, the first
The first input terminal of the differential amplifier and the fourth input terminal of the second differential amplifier to the other terminal of the resistive element, and the second input terminal of the first differential amplifier to the second input terminal of the second differential amplifier. An analog filter circuit, wherein the third input terminal of the differential amplifier is connected to a fixed potential, respectively. 【請求項４】 請求項３記載のアナログフィルタ回路を
並列に設け、各アナログフィルタ回路に互いに極性が反
転した入力信号が差動的に供給され、各アナログフィル
タ回路の出力に互いに極性が反転した出力信号を形成す
るものであることを特徴とするアナログフィルタ回路。4. The analog filter circuits according to claim 3 are provided in parallel, input signals whose polarities are inverted to each other are differentially supplied to the respective analog filter circuits, and polarities are inverted to the output of each analog filter circuit. An analog filter circuit, which forms an output signal. 【請求項５】 第１極性の第１の入力端子及び第２極性
の第２の入力端子を有する第１の差動アンプ、及び該第
１の差動アンプの出力端子と前記第１の入力端子との間
に接続された第１の容量素子を含み、前記第１の差動ア
ンプの差動利得が当該差動アンプに含まれる抵抗素子の
値に逆比例する第１の可変容量回路部と、 第１極性の第１の入力端子及び第２極性の第２の入力端
子を有する第２の差動アンプ、及び該第２の差動アンプ
の出力端子と第１の入力端子との間に接続された第２の
容量素子を含み、前記第２の差動アンプの差動利得が当
該差動アンプに含まれる抵抗素子の値に逆比例する第２
の可変容量回路部と、 差動入力及び差動出力を有する固定利得の第３の差動ア
ンプ、該第３の差動アンプの一方の入力とそれと同極性
の出力との間に接続された第３の容量素子、及び第３の
差動アンプの他方の入力とそれと同極性の出力との間に
接続された第４の容量素子を含んで成る固定容量回路部
とを有し、 前記第３の差動アンプの前記一方の入力端子が前記第１
可変容量回路部の第１の入力端子に対して異なる極性と
なるよう接続され、前記第３の差動アンプの前記他方の
入力端子が前記第２可変容量回路部の差動アンプ入力端
子に対して同じ極性となるよう接続され、前記第１の可
変容量回路部の第１の入力端子と第２の可変容量回路部
の第１の入力端子の内の何れか一方を非反転入力端子、
他方を反転入力端子として成るものであることを特徴と
する差動信号入力型の可変容量回路。5. A first differential amplifier having a first input terminal having a first polarity and a second input terminal having a second polarity, and an output terminal of the first differential amplifier and the first input. A first variable capacitance circuit unit including a first capacitance element connected between the terminal and a terminal, and a differential gain of the first differential amplifier is inversely proportional to a value of a resistance element included in the differential amplifier. And a second differential amplifier having a first input terminal of the first polarity and a second input terminal of the second polarity, and between the output terminal and the first input terminal of the second differential amplifier A second capacitive element connected to the second differential amplifier, wherein the differential gain of the second differential amplifier is inversely proportional to the value of the resistive element included in the differential amplifier.
A variable-capacitance circuit section, a third differential amplifier having a fixed gain having a differential input and a differential output, and is connected between one input of the third differential amplifier and an output having the same polarity as that of the third differential amplifier. A fixed capacitance circuit section including a third capacitance element and a fourth capacitance element connected between the other input of the third differential amplifier and the output having the same polarity as the third input; The one input terminal of the differential amplifier 3 is the first
The variable capacitance circuit section is connected to the first input terminal so as to have different polarities, and the other input terminal of the third differential amplifier is connected to the differential amplifier input terminal of the second variable capacitance circuit section. Are connected so that they have the same polarity, and one of the first input terminal of the first variable capacitance circuit section and the first input terminal of the second variable capacitance circuit section is a non-inverting input terminal,
A differential signal input type variable capacitance circuit characterized in that the other is formed as an inverting input terminal. 【請求項６】 前記固定容量回路部に含まれる第３の差
動アンプの固定差動利得が１に設定されて成るものであ
ることを特徴とする請求項５記載の可変容量回路。6. The variable capacitance circuit according to claim 5, wherein the fixed differential gain of the third differential amplifier included in the fixed capacitance circuit section is set to 1. 【請求項７】 一端が非反転入力信号端子に接続された
第１の抵抗素子と、一端が反転入力信号端子に接続され
た第２の抵抗素子と、一端が固定電位に接続される容量
素子とを含むアナログフィルタ回路において、 前記容量素子として請求項５又は請求項６に記載の可変
容量回路を用い、この可変容量回路の前記非反転入力端
子を前記第１の抵抗素子の他端に、前記可変容量回路の
前記反転入力端子を前記第２の抵抗素子の他端に、前記
第１及び第２の差動アンプの第２の入力端子を固定電位
に、それぞれ接続して成るものであることを特徴とする
アナログフィルタ回路。7. A first resistance element having one end connected to the non-inverting input signal terminal, a second resistance element having one end connected to the inverting input signal terminal, and a capacitance element having one end connected to a fixed potential. In an analog filter circuit including, the variable capacitance circuit according to claim 5 or 6 is used as the capacitance element, and the non-inverting input terminal of the variable capacitance circuit is at the other end of the first resistance element, The inverting input terminal of the variable capacitance circuit is connected to the other end of the second resistance element, and the second input terminals of the first and second differential amplifiers are connected to a fixed potential, respectively. An analog filter circuit characterized by the above. 【請求項８】 入力信号を受ける抵抗素子及び容量素子
を含むローパスフィルタの出力信号を前記入力信号から
減ずることによってハイパスフィルタ特性を得るよう構
成されたアナログフィルタ回路であって、 前記容量素子として請求項１又は項２記載の可変容量回
路を用いたことを特徴とするアナログフィルタ回路。8. An analog filter circuit configured to obtain a high-pass filter characteristic by subtracting an output signal of a low-pass filter including a resistance element and a capacitance element receiving an input signal from the input signal, wherein the capacitance element is an analog filter circuit. An analog filter circuit using the variable capacitance circuit according to item 1 or 2. 【請求項９】 請求項８記載のアナログフィルタ回路を
並列に設け、各アナログフィルタ回路に互いに極性が反
転した入力信号が差動的に供給され、各アナログフィル
タ回路の出力に互いに極性が反転した出力信号を差動的
に形成するものであることを特徴とするアナログフィル
タ回路。9. The analog filter circuits according to claim 8 are provided in parallel, input signals whose polarities are inverted to each other are differentially supplied to each analog filter circuit, and polarities are inverted to the output of each analog filter circuit. An analog filter circuit characterized in that an output signal is formed differentially. 【請求項１０】 差動入力及び差動出力を有し、差動利
得が当該差動アンプに含まれる抵抗素子の値に逆比例す
る第１の差動アンプ、該第１の差動アンプの一方の入力
端子とそれと逆極性の出力との間に接続された第１の容
量素子、及び第１の差動アンプの他方の入力端子とそれ
と逆極性の出力との間に接続された第２の容量素子とを
含んで成る可変容量回路部と、 差動入力及び差動出力を有する固定利得の第２の差動ア
ンプ、該第２の差動アンプの一方の入力端子とそれと同
極性の出力との間に接続された第３の容量素子、及び第
３の差動アンプの他方の入力端子とそれと同極性の出力
との間に接続された第４の容量素子とを含んで成る固定
容量回路部とを有し、 前記第１の差動アンプの差動入力と第２の差動アンプの
差動入力とを相互に極性の異なるもの同士で接続し、一
方の接続ノードを非反転入力端子、他方の接続ノードを
反転入力端子として成るものであることを特徴とする差
動信号入力型の可変容量回路。10. A first differential amplifier having a differential input and a differential output, the differential gain of which is inversely proportional to the value of a resistance element included in the differential amplifier, and the first differential amplifier of the first differential amplifier. A first capacitive element connected between one input terminal and an output of opposite polarity, and a second capacitive element connected between the other input terminal of the first differential amplifier and an output of opposite polarity. A variable-capacitance circuit section including a capacitive element, a fixed-gain second differential amplifier having a differential input and a differential output, one input terminal of the second differential amplifier, and the same polarity as the input terminal. Fixed comprising a third capacitance element connected between the output and a third capacitance element, and a fourth capacitance element connected between the other input terminal of the third differential amplifier and the output of the same polarity. A capacitive circuit section, and the differential input of the first differential amplifier and the differential input of the second differential amplifier are mutually connected. Connect with each other sexually different things, one of the non-inverting input terminal connected node, the differential signal input type variable capacitance circuit, characterized in that those comprising the other connection node as an inverting input terminal. 【請求項１１】 一端が非反転入力信号端子に接続され
た第１の抵抗素子と、一端が反転入力信号端子に接続さ
れた第２の抵抗素子と、請求項１０記載の可変容量回路
とを含むアナログフィルタ回路であって、 前記可変容量回路の前記非反転入力端子を前記第１の抵
抗素子の他端に、前記可変容量回路の前記反転入力端子
を前記第２の抵抗素子の他端に、それぞれ接続して成る
ものであることを特徴とするアナログフィルタ回路。11. A variable resistance circuit according to claim 10, wherein a first resistance element having one end connected to the non-inverting input signal terminal, a second resistance element having one end connected to the inverting input signal terminal, and the variable capacitance circuit according to claim 10. An analog filter circuit including the variable capacitance circuit, wherein the non-inverting input terminal is at the other end of the first resistance element, and the inverting input terminal of the variable capacitance circuit is at the other end of the second resistance element. , An analog filter circuit characterized by being connected to each other. 【請求項１２】 請求項１１記載のアナログフィルタ回
路の差動出力信号を夫々に対応される差動入力信号から
減ずる手段を更に備えてハイパスフィルタ特性を得るよ
う構成されたアナログフィルタ回路。12. An analog filter circuit configured to obtain a high pass filter characteristic, further comprising means for subtracting the differential output signal of the analog filter circuit according to claim 11 from the corresponding differential input signal. 【請求項１３】 第１の入力電圧と第２の入力電圧との
差をそれに比例した電流信号に変換する電圧／電流変換
部と、該電圧／電流変換部で変換された電流信号をそれ
に比例した電圧信号に変換する第１の電流／電圧変換部
とを備え、 前記電圧／電流変換部は、前記第１、第２の入力電圧が
ゲート電極に供給された第１、第２のＰＭＯＳトランジ
スタと、該第１、第２のＰＭＯＳトランジスタのソース
電極に接続された第１、第２の定電流源と、前記各ソー
ス電極間に接続され半導体基板上に形成される第１の抵
抗素子と、前記第１、第２のＰＭＯＳトランジスタのド
レイン電極に接続された第３、第４の定電流源と、前記
第１、第２のＰＭＯＳトランジスタのそれぞれのソース
とドレイン電極にドレインとゲート電極が接続された第
１、第２のＮＭＯＳトランジスタとを含み、前記第１、
第２のＮＭＯＳトランジスタには、前記第１の電流源電
流と第３の電流源電流との差分、上記第２の電流源電流
と第４の電流源電流との差分をそれぞれのバイアス電流
とするときに、前記第１の入力電圧と第２の入力電圧と
の差を前記第１の抵抗素子の値で除した信号電流が相補
的に加算されるようにされ、 前記第１の電流／電圧変換部は、前記第１のＮＭＯＳト
ランジスタに発生する上記信号電流に比例した信号電流
を発生するよう接続された第３のＮＭＯＳトランジスタ
と、該トランジスタと固定電位間に接続された第２の抵
抗素子を含んで構成され、上記第１の入力電圧と第２の
入力電圧との差に比例した信号電圧を出力することを特
徴とする差動アンプ。13. A voltage / current converter for converting a difference between a first input voltage and a second input voltage into a current signal proportional thereto, and a current signal converted by the voltage / current converter proportional thereto. A first current / voltage conversion unit for converting the voltage signal into a first voltage / current conversion unit, the voltage / current conversion unit having first and second input voltages supplied to a gate electrode. And first and second constant current sources connected to the source electrodes of the first and second PMOS transistors, and a first resistance element connected between the source electrodes and formed on a semiconductor substrate. , Third and fourth constant current sources connected to the drain electrodes of the first and second PMOS transistors, and drain and gate electrodes at the source and drain electrodes of the first and second PMOS transistors, respectively. Connected first, first Of and a NMOS transistor, the first,
In the second NMOS transistor, the difference between the first current source current and the third current source current and the difference between the second current source current and the fourth current source current are respectively bias currents. At this time, the signal currents obtained by dividing the difference between the first input voltage and the second input voltage by the value of the first resistance element are complementarily added, and the first current / voltage The conversion unit includes a third NMOS transistor connected to generate a signal current proportional to the signal current generated in the first NMOS transistor, and a second resistance element connected between the transistor and a fixed potential. And a signal amplifier that outputs a signal voltage proportional to the difference between the first input voltage and the second input voltage. 【請求項１４】 前記第１の電流／電圧変換部は、前記
第２のＮＭＯＳトランジスタに発生する上記信号電流に
比例した信号電流を発生するよう接続された第４のＮＭ
ＯＳトランジスタと、該トランジスタと固定電位間に接
続された第３の抵抗素子とを更に含み、上記第１の入力
電圧と第２の入力電圧との差に比例した信号電圧を差動
出力することを特徴とする請求項１３記載の差動アン
プ。14. A fourth NM connected to the first current / voltage conversion unit so as to generate a signal current proportional to the signal current generated in the second NMOS transistor.
Differentially outputting a signal voltage proportional to the difference between the first input voltage and the second input voltage, further including an OS transistor and a third resistance element connected between the transistor and a fixed potential 14. The differential amplifier according to claim 13, wherein: 【請求項１５】 前記第１の電流／電圧変換部は、それ
に含まれる前記第２の抵抗素子が前記第１の抵抗素子に
比べて抵抗値変動が少ない特性を有し、前記第１の入力
電圧と第２の入力電圧との差に比例し、かつ前記第１の
抵抗素子の値に反比例した信号電圧を出力することを特
徴とする請求項１３記載の差動アンプ。15. In the first current / voltage conversion unit, the second resistance element included in the first current / voltage conversion section has a characteristic that the resistance value variation is smaller than that of the first resistance element, and the first input 14. The differential amplifier according to claim 13, wherein the differential amplifier outputs a signal voltage that is proportional to the difference between the voltage and the second input voltage and is inversely proportional to the value of the first resistance element. 【請求項１６】 前記第１の電流／電圧変換部は、それ
に含まれる前記第２及び第３の抵抗素子が前記第１の抵
抗素子に比べて抵抗値変動が少ない特性を有し、前記第
１の入力電圧と第２の入力電圧との差に比例し、かつ前
記第１の抵抗素子の値に反比例した信号電圧を差動出力
することを特徴とする請求項１４記載の差動アンプ。16. The first current / voltage conversion unit has a characteristic that the second and third resistance elements included in the first current / voltage conversion section have less variation in resistance value than the first resistance element. 15. The differential amplifier according to claim 14, wherein a signal voltage that is proportional to the difference between the first input voltage and the second input voltage and that is inversely proportional to the value of the first resistance element is differentially output. 【請求項１７】 前記第１の電流／電圧変換部は、それ
に含まれる前記第２の抵抗素子が前記第１の抵抗素子と
同一半導体基板上に形成されて前記第１の抵抗素子と実
質的に同一の抵抗値変動を有し、前記第１の入力電圧と
第２の入力電圧との差に比例した固定利得の信号電圧を
出力することを特徴とする請求項１３記載の差動アン
プ。17. In the first current / voltage conversion unit, the second resistance element included in the first current / voltage conversion unit is formed on the same semiconductor substrate as the first resistance element, and is substantially the same as the first resistance element. 14. The differential amplifier according to claim 13, wherein the differential amplifier outputs the signal voltage having a fixed gain proportional to the difference between the first input voltage and the second input voltage. 【請求項１８】 前記第１の電流／電圧変換部は、それ
に含まれる前記第２及び第３の抵抗素子が前記第１の抵
抗素子と同一半導体基板上に形成されて前記第１の抵抗
素子と実質的に同一の抵抗値変動を有し、前記第１の入
力電圧と第２の入力電圧との差に比例した固定利得の信
号電圧を差動出力することを特徴とする請求項１４記載
の差動アンプ。18. The first current / voltage conversion unit, wherein the second and third resistance elements included therein are formed on the same semiconductor substrate as the first resistance element, and the first resistance element is formed. 15. A signal voltage having a fixed gain, which has substantially the same resistance value variation as that of the first input voltage and is proportional to the difference between the first input voltage and the second input voltage, is differentially output. Differential amplifier. 【請求項１９】 前記電圧／電流変換部で変換された電
流信号をそれに比例した電圧信号に変換する第２の電流
／電圧変換部を更に備え、 前記第２の電流変換部は、前記第１のＮＭＯＳトランジ
スタに発生する上記信号電流に比例した信号電流を発生
するよう接続された第５のＮＭＯＳトランジスタと、該
トランジスタと固定電位間に接続された第４の抵抗素子
を含み、前記第４の抵抗素子が前記第１の抵抗素子と同
一半導体基板上に形成されて前記第１の抵抗素子と実質
的に同一の抵抗値変動を有し、前記第１の入力電圧と第
２の入力電圧との差に比例した固定利得の信号電圧を出
力するものであることを特徴とする請求項１５記載の差
動アンプ。19. A second current / voltage conversion unit for converting the current signal converted by the voltage / current conversion unit into a voltage signal proportional thereto, wherein the second current conversion unit includes the first current / voltage conversion unit. A fifth NMOS transistor connected to generate a signal current proportional to the signal current generated in the NMOS transistor, and a fourth resistance element connected between the transistor and a fixed potential. A resistance element is formed on the same semiconductor substrate as the first resistance element and has substantially the same resistance variation as the first resistance element, and the first input voltage and the second input voltage are the same. 16. The differential amplifier according to claim 15, wherein the differential amplifier outputs a signal voltage having a fixed gain proportional to the difference between the two. 【請求項２０】 前記電圧／電流変換部で変換された電
流信号をそれに比例した電圧信号に変換する第２の電流
／電圧変換部を更に備え、 前記第２の電流変換部は、前記第１及び第２のＮＭＯＳ
トランジスタに発生する上記信号電流に比例した信号電
流を発生するよう接続された第５及び第６のＮＭＯＳト
ランジスタと、該トランジスタと固定電位間に接続され
た第４及び第５の抵抗素子を含み、前記第４及び第５の
抵抗素子が前記第１の抵抗素子と同一半導体基板上に形
成されて前記第１の抵抗素子と実質的に同一の抵抗値変
動を有し、前記第１の入力電圧と第２の入力電圧との差
に比例した固定利得の信号電圧を差動出力するものであ
ることを特徴とする請求項１６記載の差動アンプ。20. A second current / voltage conversion unit for converting the current signal converted by the voltage / current conversion unit into a voltage signal proportional thereto, wherein the second current conversion unit is the first current / voltage conversion unit. And a second NMOS
A fifth and sixth NMOS transistor connected to generate a signal current proportional to the signal current generated in the transistor, and fourth and fifth resistance elements connected between the transistor and a fixed potential; The fourth and fifth resistance elements are formed on the same semiconductor substrate as the first resistance element and have substantially the same resistance variation as the first resistance element, and the first input voltage 17. The differential amplifier according to claim 16, which differentially outputs a signal voltage having a fixed gain proportional to the difference between the input voltage and the second input voltage. 【請求項２１】 請求項２０記載の差動アンプと、この
差動アンプの前記第１の電流／電圧変換部の非反転出力
及び第２の電流／電圧変換部の反転出力と前記第１の入
力電圧との間にそれぞれ接続される第１及び第２の容量
素子と、前記差動アンプアンプの前記第１の電流／電圧
変換部の反転出力及び第２の電流／電圧変換部の非反転
出力と前記第２の入力電圧との間にそれぞれ接続された
第３及び第４の容量素子とを備えて成るものであること
を特徴とする可変容量回路。21. A differential amplifier according to claim 20, a non-inverted output of the first current / voltage converter and an inverted output of a second current / voltage converter of the differential amplifier, and the first amplifier. First and second capacitive elements respectively connected between an input voltage, an inverting output of the first current / voltage converting section of the differential amplifier and a non-inverting output of the second current / voltage converting section A variable capacitance circuit comprising: a third capacitance element and a fourth capacitance element respectively connected between an output and the second input voltage. 【請求項２２】 差動入力電圧信号の直流電圧をシフト
しかつ交流振幅を減衰させる手段と、この手段により得
られた差動信号を低インピーダンスで出力するバッファ
手段と、該バッファ手段の出力を入力信号とする抵抗素
子および容量素子を含むローパスフィルタの出力信号を
前記入力信号から減ずることによってハイパスフィルタ
特性を得るよう構成されたアナログフィルタ回路であっ
て、 前記ローパスフィルタは、前記差動信号の非反転信号を
入力に受ける前記バッファ手段の出力に一端が接続され
た第１の抵抗素子と、該第１の抵抗素子と固定電位間に
接続された第２の抵抗素子と、前記差動信号の反転信号
を入力に受ける前記バッファ手段の出力に一端が接続さ
れた第３の抵抗素子と、該第３の抵抗素子と固定電位間
に接続された第４の抵抗素子と、請求項２１記載の可変
容量回路とを含んで構成され、 前記可変容量回路に含まれる差動アンプの前記第１の入
力端子が前記第１の抵抗素子と第２の抵抗素子との結合
点に接続され、前記差動アンプの前記第２の入力端子が
前記第３の抵抗素子と第４の抵抗素子との結合点に接続
されて成るものであることを特徴とするアナログフィル
タ回路。22. A means for shifting the DC voltage of the differential input voltage signal and attenuating the AC amplitude, a buffer means for outputting the differential signal obtained by this means with a low impedance, and an output of the buffer means. An analog filter circuit configured to obtain a high-pass filter characteristic by subtracting an output signal of a low-pass filter including a resistance element and a capacitive element as an input signal from the input signal, wherein the low-pass filter is a differential signal of the differential signal. A first resistance element whose one end is connected to the output of the buffer means that receives a non-inverted signal at its input; a second resistance element connected between the first resistance element and a fixed potential; and the differential signal. A third resistance element whose one end is connected to the output of the buffer means for receiving an inverted signal of the input, and between the third resistance element and a fixed potential. 22. The variable capacitance circuit according to claim 21, and the variable capacitance circuit according to claim 21, wherein the first input terminal of the differential amplifier included in the variable capacitance circuit is the first resistance element and the second resistance. The second input terminal of the differential amplifier is connected to a connection point with an element, and the second input terminal of the differential amplifier is connected to a connection point between the third resistance element and the fourth resistance element. Analog filter circuit. 【請求項２３】 請求項２２記載のアナログフィルタ回
路を含み、該アナログフィルタ回路の周波数特性が金属
導線ケーブルを伝送線路として受信された信号の周波数
特性の逆特性を近似したことを特徴としたＣＭＯＳ技術
を用いて実現されたＡＴＭ−ＬＡＮ用フィジカルレイヤ
用の半導体集積回路。23. A CMOS comprising the analog filter circuit according to claim 22, wherein the frequency characteristic of the analog filter circuit approximates an inverse characteristic of a frequency characteristic of a signal received using a metal conductor cable as a transmission line. A semiconductor integrated circuit for a physical layer for ATM-LAN realized by using the technology. 【請求項２４】 パーソナルコンピュータに実装可能な
サイズを有し、少なくとも請求項２３記載の半導体集積
回路が搭載されて、ＩＣカード又は回路ボード化されて
成るものであることを特徴とするＡＴＭ−ＬＡＮインタ
フェースカード。24. An ATM-LAN having a size mountable in a personal computer, comprising at least the semiconductor integrated circuit according to claim 23 mounted thereon, and formed into an IC card or a circuit board. Interface card.
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