JPH09270514A - Semiconductor device and liquid crystal display - Google Patents

Abstract

PROBLEM TO BE SOLVED: To prevent the electrostatic breakdown of a TFT and to improve the yield and the reliability of it by improving the contact of a surge absorbing transistor inside liquid crystal display device to the ground potential. SOLUTION: In a positive surge protective TFT of which gate and drain are connected to a gate line or a drain line and a negative surge protective TFT of which drain is connected to the gate line or the drain line, GND electrodes 20 and 25 that are connected to the source of protecting TFT are connected to a light shielding film 11 and the multilayer body of an auxiliary capacitance electrode 12 through a-Si 15 that is buried into a first opening part ctA formed in an interlayer insulating film 13 and a second opening part ctB formed in a gate insulating film 16. The GND electrodes 20 and 25 obtain good contact without breakdown by stepping inside the shallow second opening part ctB.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、液晶表示装置（Ｌ
ＣＤ：Liquid Crystal Display）に関し、特に、スイッ
チ素子として薄膜トランジスタ（ＴＦＴ：Thin Film tr
ansistor）を用いたアクティブマトリクス型において、
静電気耐圧を向上したＬＣＤに関する。The present invention relates to a liquid crystal display (L).
Regarding a CD: Liquid Crystal Display, in particular, a thin film transistor (TFT: Thin Film tr) is used as a switch element.
ansistor) active matrix type,
The present invention relates to an LCD having improved electrostatic breakdown voltage.

【０００２】[0002]

【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、薄膜トラ
ンジスタ（以下、ＴＦＴと略す）を用いたアクティブマ
トリクス型は、原理的にデューティ比１００％のスタテ
ィック駆動をマルチプレクス的に行うことができ、大画
面、高精細な動画ディスプレイに使用されている。2. Description of the Related Art LCDs have advantages such as small size, thin shape and low power consumption, and are being put to practical use in fields such as OA equipment and AV equipment. In particular, an active matrix type using a thin film transistor (hereinafter abbreviated as TFT) as a switching element can perform static driving with a duty ratio of 100% in principle in a multiplex manner, and has a large screen and a high-definition moving image display. Used in

【０００３】液晶表示装置の等価回路図を図５に示す。
走査線であるゲートライン（１）と信号線であるドレイ
ンライン（２）が交差配置された各交点にはスイッチン
グ素子であるＴＦＴ（３）が形成され、そのソースが液
晶を誘電層とした液晶容量（４）及び電荷保持用の補助
容量（５）の一方の電極を共通になす表示電極に接続さ
れている。これらＴＦＴ（３）及び表示電極は、同一の
基板上に形成されている。液晶容量（４）の他方の電極
は別の基板に形成された対向電極であり、補助容量の他
方の電極はＴＦＴのアレイ基板に作り込まれた補助容量
電極である。補助容量電極は、通常、対向電極と同じ電
圧信号が印加されるが、ここでは、ＧＮＤと等価として
示した。ゲートライン（１）は線順次に走査選択されて
１ライン上のＴＦＴ（３）を全てＯＮとし、これと同期
した信号電圧が各ドレインライン（２）より各々の液晶
容量（４）へ印加される。この電圧は非選択中にＴＦＴ
（３）のＯＦＦ抵抗により液晶容量（４）へ充電された
電荷により保持され、液晶の配向を電界により所定量変
化させることにより、各画素が画像を構成する透過率に
調整される。補助容量（５）は、このような電圧の保持
特性を向上する働きを有している。An equivalent circuit diagram of the liquid crystal display device is shown in FIG.
A TFT (3) which is a switching element is formed at each intersection where a gate line (1) which is a scanning line and a drain line (2) which is a signal line intersect each other, and the source of which is a liquid crystal using a liquid crystal as a dielectric layer. One electrode of the capacitance (4) and one electrode of the charge storage auxiliary capacitance (5) are connected to a common display electrode. The TFT (3) and the display electrode are formed on the same substrate. The other electrode of the liquid crystal capacitance (4) is a counter electrode formed on another substrate, and the other electrode of the auxiliary capacitance is an auxiliary capacitance electrode formed on the array substrate of the TFT. Although the same voltage signal as that of the counter electrode is usually applied to the auxiliary capacitance electrode, it is shown here as equivalent to GND. The gate line (1) is line-sequentially scanned and selected, all the TFTs (3) on one line are turned on, and a signal voltage synchronized with this is applied to each liquid crystal capacitance (4) from each drain line (2). It This voltage is applied to the TFT during non-selection
The OFF resistance of (3) holds the liquid crystal capacitance (4) by the electric charge charged, and the orientation of the liquid crystal is changed by a predetermined amount by the electric field, so that the transmittance of each pixel is adjusted to form an image. The storage capacitor (5) has a function of improving such a voltage holding characteristic.

【０００４】また、（７）及び（８）は保護ＴＦＴであ
り、静電気対策用の保護回路である。即ち、保護ＴＦＴ
（７）は、そのゲートとドレインをゲートライン（１）
あるいはドレインライン（２）に接続し、ソースを接地
にしており、各々のライン（１，２）に正のサージ電流
が入った時にＯＮして、サージ電流をＧＮＤへ逃がすよ
うになっている。また、保護ＴＦＴ（８）は、そのドレ
インをゲートライン（１）あるいはドレインライン
（２）に接続し、ゲートとソースを接地にしており、各
々のライン（１，２）へ負のサージ電流が入ったときに
ＯＮして、サージ電流をＧＮＤへ逃がすようになってい
る。Further, (7) and (8) are protection TFTs, which are protection circuits against static electricity. That is, protection TFT
(7) has its gate and drain connected to the gate line (1)
Alternatively, it is connected to the drain line (2) and the source is grounded, and is turned on when a positive surge current enters each of the lines (1, 2) to release the surge current to GND. In addition, the protection TFT (8) has its drain connected to the gate line (1) or the drain line (2) and has its gate and source grounded, and a negative surge current is applied to each line (1, 2). It turns on when it enters, and allows surge current to escape to GND.

【０００５】アクティブマトリクス型ＬＣＤは多数のＴ
ＦＴを内蔵しており、特に、近年の大型化、高精細化に
対応して画素数が数十万にも上り、ＴＦＴサイズの小型
化も進んでいる。そのため、基板製造段階、例えば、ラ
ビング、ブレイク（１枚の基板を複数の基板に切り離す
ための物理的切断）、基板の角部の研摩時に発生する静
電気や、その他、人体や装置との接触及び離脱による帯
電や放電などがサージ電流（大電流）となって、これが
ＴＦＴに入力すると閾値や相互コンダクタンスが変化す
る、いわゆる静電破壊が起こる。従って、静電気対策は
歩留まり向上の上で重要性を増してきている。An active matrix LCD has a large number of Ts.
It has a built-in FT, and in particular, the number of pixels has increased to hundreds of thousands in response to the recent increase in size and definition, and the size of the TFT has been reduced. Therefore, at the substrate manufacturing stage, for example, rubbing, breaking (physical cutting to separate one substrate into a plurality of substrates), static electricity generated at the time of polishing a corner portion of the substrate, contact with a human body or a device, and Charge or discharge due to detachment causes a surge current (large current), and when this is input to the TFT, a threshold value or mutual conductance changes, so-called electrostatic breakdown occurs. Therefore, countermeasures against static electricity are becoming more important for improving the yield.

【０００６】従って図５に示すように、ソースを接地に
した保護ＴＦＴ（７，８）を設けることにより、サージ
電流の吸収量が増大し、画素部のＴＦＴを保護してい
る。ＴＦＴ（３）と液晶容量（４）及び補助容量（５）
からなる単位画素の構造を図６及び図７に示す。図６は
平面図であり、図７はそのＡ−Ａ線に沿った断面図であ
る。ここに示した構造は、ゲート電極がチャンネル層で
あるアモルファスシリコン（ａ−Ｓｉ）層よりも上層に
位置する正スタガー型と呼ばれるものである。ガラスな
どの透明絶縁性基板（１０）上にＣｒなどの不透光性材
料からなる遮光膜（１１）が形成され、遮光膜（１１）
上にはＩＴＯなどの透明導電膜からなる補助容量電極
（１２）が全面に形成されている。これらの上にはＳｉ
Ｏ2などの層間絶縁膜（１３）が全面的に被覆され、層
間絶縁膜（１３）上には、ドレインライン（１４Ｌ）と
表示電極（１４Ｐ）がＩＴＯ（Indium Tin Oxide）によ
り形成されている。前記遮光膜（１１）は、図６の波線
で囲まれた領域を除く全域、即ち表示電極（１４Ｐ）を
除く周辺領域の全域と表示電極（１４Ｐ）の周縁に一部
重畳するように形成されている。ドレインライン（１４
Ｌ）と表示電極（１４Ｐ）の一部はそれぞれドレイン電
極（１４Ｄ）及びソース電極（１４Ｓ）として互いに近
接されている。ドレインライン（１４Ｌ）に交差する方
向には、下層にａ−Ｓｉ（１５）とＳｉ3Ｎ4などのゲー
ト絶縁膜（１６）を配したゲートライン（１７Ｌ）がＡ
ｌにより形成されている。ゲートライン（１７Ｌ）の一
部はゲート電極（１７Ｇ）として、ドレイン電極（１４
Ｄ）とソース電極（１４Ｓ）が近接された領域上に配さ
れ、ソース及びドレイン電極（１４Ｓ，１４Ｄ）、ａ−
Ｓｉ（１５）、ゲート絶縁膜（１６）、ゲート電極（１
７Ｇ）が順次積層されてなる正スタガー型ＴＦＴを構成
している。Therefore, as shown in FIG. 5, by providing the protective TFTs (7, 8) whose sources are grounded, the absorption amount of the surge current is increased and the TFT in the pixel portion is protected. TFT (3), liquid crystal capacitance (4) and auxiliary capacitance (5)
The structure of a unit pixel composed of is shown in FIGS. 6 and 7. FIG. 6 is a plan view and FIG. 7 is a sectional view taken along the line AA. The structure shown here is called a positive stagger type in which the gate electrode is located above the amorphous silicon (a-Si) layer which is the channel layer. A light-shielding film (11) made of an opaque material such as Cr is formed on a transparent insulating substrate (10) such as glass.
An auxiliary capacitance electrode (12) made of a transparent conductive film such as ITO is formed on the entire surface. Above these is Si
An interlayer insulating film (13) such as O2 is entirely covered, and a drain line (14L) and a display electrode (14P) are formed of ITO (Indium Tin Oxide) on the interlayer insulating film (13). The light-shielding film (11) is formed so as to partially overlap the entire area excluding the area surrounded by the broken line in FIG. 6, that is, the entire peripheral area excluding the display electrode (14P) and the peripheral edge of the display electrode (14P). ing. Drain line (14
Part of L) and the display electrode (14P) are close to each other as a drain electrode (14D) and a source electrode (14S). In the direction crossing the drain line (14L), a gate line (17L) having a-Si (15) and a gate insulating film (16) such as Si3N4 disposed in the lower layer is A
It is formed by l. A part of the gate line (17L) serves as a gate electrode (17G), and the drain electrode (14
D) and the source electrode (14S) are disposed in the vicinity of each other, and the source and drain electrodes (14S, 14D), a-
Si (15), gate insulating film (16), gate electrode (1
7G) is sequentially laminated to form a positive stagger type TFT.

【０００７】一方、このＴＦＴアレイ基板に対向配置さ
れた透明絶縁性基板（５０）上には、ＩＴＯなどの透明
導電膜からなる対向電極（５１）が形成され、これら両
基板（１０，５０）の間隙には液晶層（５２）が封入さ
れ、液晶を誘電層とした表示電極（１４Ｐ）と対向電極
（５１）の各対向部分で、液晶駆動用の容量が形成さ
れ、画素を構成している。On the other hand, a counter electrode (51) made of a transparent conductive film such as ITO is formed on the transparent insulating substrate (50) arranged opposite to the TFT array substrate, and these both substrates (10, 50) are formed. A liquid crystal layer (52) is enclosed in the gap between the display electrodes (14P) using the liquid crystal as a dielectric layer and a counter electrode (51) to form a pixel for forming a liquid crystal driving capacitor. There is.

【０００８】一方、図８及び図９にはゲート側の保護Ｔ
ＦＴ（７，８）の構造を示している。図８は平面図であ
り、図９はそのＢ−Ｂ線に沿った断面図、図１０はＣ−
Ｃ線に沿った断面図である。図９は正サージ用の保護Ｔ
ＦＴ（７）の断面構造、図１０は負サージ用の保護ＴＦ
Ｔ（８）の断面構造を示している。ガラスなどの基板
（１０）上には、画素部と一体のＣｒなどの遮光膜（１
１）、遮光膜（１１）上には画素部と一体のＩＴＯから
なる補助容量電極（１２）が形成されている。これらを
覆う全面には画素部と同じＳｉＯ2などの層間絶縁膜
（１３）が形成され、層間絶縁膜（１３）上には、保護
ＴＦＴ（７，８）に共通のソース電極島層（１８）及び
ドレイン電極島層（１９）が、画素部のソース・ドレイ
ン配線（１４）と同じＩＴＯにより形成されている。ソ
ース電極島層（１８）とドレイン電極島層（１９）が近
接された領域の一方の端部上には、画素部と同様、下層
にａ−Ｓｉ（１５）とＳｉ3Ｎ4のゲート絶縁膜（１６）
を配したＡｌからなるゲートライン（１７Ｌ）が通過し
て保護ＴＦＴ（７）を構成しており、ソース電極島層
（１８）とドレイン電極島層（１９）が近接された他方
の端部上には、ゲートライン（１７Ｌ）と同一積層構造
からなるＧＮＤ電極（２０）が形成されて保護ＴＦＴ
（８）を構成している。ドレイン電極島層（１９）とゲ
ートライン（１７Ｌ）及びソース電極島層（１８）とＧ
ＮＤ電極（２０）は、それぞれ、ａ−Ｓｉ（１５）とゲ
ート絶縁膜（１６）中に開口されたコンタクトホール
（ＣＴ１，ＣＴ２）を介して接続されている。また、Ｇ
ＮＤ電極（２０）は、層間絶縁膜（１３）、ａ−Ｓｉ
（１５）及びゲート絶縁膜（１６）に開口されたコンタ
クトホール（ＣＴ３）を介して遮光膜（１１）及び補助
容量電極（１２）の積層体層へ接続されている。On the other hand, in FIGS. 8 and 9, the protection T on the gate side is shown.
The structure of FT (7,8) is shown. 8 is a plan view, FIG. 9 is a sectional view taken along the line BB, and FIG. 10 is C-
It is sectional drawing which followed the C line. Fig. 9 shows protection T for positive surge
Cross-sectional structure of FT (7), Fig. 10 shows protective TF for negative surge
The sectional structure of T (8) is shown. On a substrate (10) such as glass, a light shielding film (1
1), the auxiliary capacitance electrode (12) made of ITO integrated with the pixel portion is formed on the light shielding film (11). An interlayer insulating film (13) such as SiO2, which is the same as the pixel portion, is formed on the entire surface covering these, and a source electrode island layer (18) common to the protective TFTs (7, 8) is formed on the interlayer insulating film (13). The drain electrode island layer (19) is formed of the same ITO as the source / drain wiring (14) of the pixel portion. On one end of the region where the source electrode island layer (18) and the drain electrode island layer (19) are close to each other, a gate insulating film (16) of a-Si (15) and Si3N4 (16) is formed on the lower layer as in the pixel portion. )
The gate line (17L) made of Al in which Al is arranged passes through to form the protective TFT (7), and the source electrode island layer (18) and the drain electrode island layer (19) are close to each other on the other end. A ground electrode (20) having the same layered structure as the gate line (17L) is formed on the protection TFT.
It constitutes (8). Drain electrode island layer (19) and gate line (17L) and source electrode island layer (18) and G
The ND electrodes (20) are respectively connected to the a-Si (15) via contact holes (CT1, CT2) opened in the gate insulating film (16). G
The ND electrode (20) includes an interlayer insulating film (13) and a-Si.
It is connected to the laminated body layer of the light shielding film (11) and the auxiliary capacitance electrode (12) through the contact hole (CT3) opened in (15) and the gate insulating film (16).

【０００９】この構成により、ゲートライン（１７Ｌ）
に正のサージ電流が入った時は、図８の保護ＴＦＴ
（７）がＯＮし、ソース・ドレイン間が導通する。これ
により、サージ電流は、ドレイン電極島層（１９）から
ソース電極島層（１８）を通り、更に、ＧＮＤ電極（２
０）から補助容量電極（１２）及び遮光膜（１１）へと
抜けて拡散し消滅する。この場合、遮光膜（１１）と補
助容量電極（１２）がＧＮＤの如く作用し、ゲートライ
ン（１７Ｌ）へは補助容量電極（１２）電圧が印加され
ることになる。また、負のサージ電流が入ったときは、
図８の保護ＴＦＴ（８）がＯＮし、ソース・ドレイン間
が導通し、遮光膜（１１）と補助容量電極（１２）より
ＧＮＤ電極（２０）及びソース電極島層（１８）を経て
ドレイン電極島層（１９）へと電流が流れ、ゲートライ
ン（１７Ｌ）が補助容量電極（１２）と同じ電圧にな
る。With this configuration, the gate line (17L)
When a positive surge current enters the protection TFT of Fig.8
(7) is turned on, and the source and drain are electrically connected. As a result, the surge current passes from the drain electrode island layer (19) to the source electrode island layer (18) and further to the GND electrode (2
0) to the auxiliary capacitance electrode (12) and the light-shielding film (11) to diffuse and disappear. In this case, the light shielding film (11) and the auxiliary capacitance electrode (12) act like GND, and the voltage of the auxiliary capacitance electrode (12) is applied to the gate line (17L). Also, when a negative surge current enters,
The protection TFT (8) in FIG. 8 is turned on, the source and the drain are electrically connected, and the drain electrode is passed from the light shielding film (11) and the auxiliary capacitance electrode (12) through the GND electrode (20) and the source electrode island layer (18). A current flows to the island layer (19), and the gate line (17L) has the same voltage as that of the auxiliary capacitance electrode (12).

【００１０】このように、ゲートライン（１７Ｌ）へ入
った正負のサージ電流は、保護ＴＦＴ（７）あるいは保
護ＴＦＴ（８）のいずれかにより、遮光膜（１１）及び
補助容量電極（１２）の積層体層へと逃がされ、大電流
が画素部のＴＦＴ（３）へ入って静電気破壊を起こすと
いったことが防がれる。遮光膜（１１）は、図６の波線
で囲まれた領域を除く基板の全域に一体的に形成されて
いるとともに、補助容量電極（１２）は、この上に積層
され、基板の全面に形成されている。従って、これら遮
光膜（１１）と補助容量電極（１２）の積層体は電荷の
吸収能力が高くＧＮＤの如く作用し、また、断線の恐れ
もない。As described above, the positive and negative surge currents entering the gate line (17L) are applied to the light shielding film (11) and the auxiliary capacitance electrode (12) by either the protection TFT (7) or the protection TFT (8). It is prevented that a large current is released to the laminated body layer and a large current flows into the TFT (3) of the pixel portion to cause electrostatic breakdown. The light-shielding film (11) is integrally formed on the entire region of the substrate except the region surrounded by the wavy line in FIG. 6, and the auxiliary capacitance electrode (12) is laminated on this and formed on the entire surface of the substrate. Has been done. Therefore, the laminated body of the light-shielding film (11) and the auxiliary capacitance electrode (12) has a high charge absorbing ability and acts like GND, and there is no fear of disconnection.

【００１１】また図１１は、ドレイン側の保護ＴＦＴ
（７，８）の平面図である。図１２は図１１のＤ−Ｄ線
に沿った断面図であり、正サージ吸収用の保護ＴＦＴ
（７）の断面構造を示し、図１３は図１１のＥ−Ｅ線に
沿った断面図であり、負サージ吸収用の保護ＴＦＴ
（８）の断面構造を示している。基板（１０）上には、
画素部及びゲートライン（１）側と同様Ｃｒの遮光膜
（１１）、ＩＴＯの補助容量電極（１２）が形成され、
これを覆う全面には層間絶縁膜（１３）が形成され、層
間絶縁膜（１３）上には、画素部からＩＴＯのドレイン
ライン（１４Ｌ）が延在されてきており、２カ所で突出
されて、各々保護ＴＦＴ（７，８）のドレイン電極突出
層（２１，２２）が形成されている。これらドレイン電
極突出層（２１，２２）には、これと同じＩＴＯからな
るソース電極島層（２３）が共通に近接形成されてい
る。これらの上には、画素部及びゲートライン（１）側
と同様、下層にａ−Ｓｉ（１５）とゲート絶縁膜（１
６）を配したＡｌからなるゲート電極島層（２４）及び
ＧＮＤ電極（２５）が形成されている。ゲート電極島層
（２４）は、ａ−Ｓｉ（１５）及びゲート絶縁膜（１
６）中に開口されたコンタクトホール（ＣＴ４）を介し
てドレインライン（１４Ｌ）に接続されるとともに、一
部ドレイン電極突出層（２１）及びソース電極島層（２
３）の近接領域上に配されて、保護ＴＦＴ（７）を構成
する。ＧＮＤ電極（２５）はａ−Ｓｉ（１５）及びゲー
ト絶縁膜（１６）中に開口されたコンタクトホール（Ｃ
Ｔ５）を介してソース電極島層（２３）に接続され、ａ
−Ｓｉ（１５）、ゲート絶縁膜（１６）及び層間絶縁膜
（１３）中に開口されたコンタクトホール（ＣＴ６）を
介して遮光膜（１１）と補助容量電極（１２）の積層体
層へ接続されるとともに、一部ドレイン電極突出層（２
２）及びソース電極島層（２３）の近接領域上に配され
て保護ＴＦＴ（８）を構成している。FIG. 11 shows a drain side protection TFT.
It is a top view of (7, 8). FIG. 12 is a cross-sectional view taken along the line DD of FIG. 11, showing a protective TFT for absorbing positive surge.
FIG. 13 shows a sectional structure of (7), and FIG. 13 is a sectional view taken along the line EE of FIG. 11, showing a protective TFT for absorbing negative surge.
The sectional structure of (8) is shown. On the substrate (10)
Similarly to the pixel portion and the gate line (1) side, a light shielding film (11) of Cr and an auxiliary capacitance electrode (12) of ITO are formed,
An interlayer insulating film (13) is formed on the entire surface covering this, and an ITO drain line (14L) is extended from the pixel portion onto the interlayer insulating film (13) and is projected at two locations. , The drain electrode protruding layers (21, 22) of the protective TFTs (7, 8) are formed. A source electrode island layer (23) made of the same ITO is commonly formed adjacent to the drain electrode protruding layers (21, 22). On top of these, a-Si (15) and a gate insulating film (1) are formed on the lower layer as in the pixel portion and the gate line (1) side.
A gate electrode island layer (24) and a GND electrode (25) made of Al in which 6) is arranged are formed. The gate electrode island layer (24) includes the a-Si (15) and the gate insulating film (1).
6) is connected to the drain line (14L) through a contact hole (CT4) opened in the inside, and is partially drain electrode protruding layer (21) and source electrode island layer (2)
The protective TFT (7) is formed by being disposed on the proximity region of 3). The GND electrode (25) is a contact hole (C) opened in the a-Si (15) and the gate insulating film (16).
Connected to the source electrode island layer (23) via T5), and
-Connecting to the laminate layer of the light shielding film (11) and the auxiliary capacitance electrode (12) through a contact hole (CT6) opened in the Si (15), the gate insulating film (16) and the interlayer insulating film (13). And the drain electrode protruding layer (2
2) and the source electrode island layer (23) are arranged on the adjacent region to form a protective TFT (8).

【００１２】この構成により、ドレインライン（１４
Ｌ）に正のサージ電流が入った時は、保護ＴＦＴ（７）
がＯＮし、ソース・ドレイン間が導通する。これによ
り、サージ電流は、ドレイン電極突出層（２１）からソ
ース電極島層（２３）を通り、更に、ＧＮＤ電極（２
５）から補助容量電極（１２）及び遮光膜（１１）へと
抜けて拡散し消滅する。この場合、遮光膜（１１）と補
助容量電極（１２）がＧＮＤの如く作用し、ドレインラ
イン（１４Ｌ）へは補助容量電極（１２）電圧が印加さ
れることになる。また、負のサージ電流が入ったとき
は、保護ＴＦＴ（８）がＯＮし、ソース・ドレイン間が
導通し、遮光膜（１１）と補助容量電極（１２）よりＧ
ＮＤ電極（２５）及びソース電極島層（２３）を経てド
レイン電極突出層（２２）へと電流が流れ、ドレインラ
イン（１４Ｌ）が補助容量電極（１２）と同じ電圧にな
る。With this configuration, the drain line (14
When positive surge current enters L), protection TFT (7)
Turns on, and the source and drain are electrically connected. As a result, the surge current passes from the drain electrode protruding layer (21) to the source electrode island layer (23) and further to the GND electrode (2
It escapes from 5) to the auxiliary capacitance electrode (12) and the light shielding film (11) and diffuses and disappears. In this case, the light shielding film (11) and the auxiliary capacitance electrode (12) act like GND, and the voltage of the auxiliary capacitance electrode (12) is applied to the drain line (14L). When a negative surge current is applied, the protection TFT (8) is turned on, the source and drain are electrically connected, and the light shielding film (11) and the auxiliary capacitance electrode (12) cause G
A current flows through the ND electrode (25) and the source electrode island layer (23) to the drain electrode protruding layer (22), and the drain line (14L) has the same voltage as that of the auxiliary capacitance electrode (12).

【００１３】このように、ドレインライン（１４Ｌ）へ
入った正負のサージ電流は、保護ＴＦＴ（７）あるいは
保護ＴＦＴ（８）のいずれかにより、遮光膜（１１）及
び補助容量電極（１２）の積層体層へと逃がされ、大電
流が画素部のＴＦＴ（３）へ入って静電気破壊を起こす
といったことが防がれる。この遮光膜（１１）と補助容
量電極（１２）の積層体層は基板に全面的に形成されて
おり、ＧＮＤの如く作用するため、電荷の吸収能力が高
く、また、断線の恐れもない。As described above, the positive and negative surge currents entering the drain line (14L) are applied to the light shielding film (11) and the auxiliary capacitance electrode (12) by either the protection TFT (7) or the protection TFT (8). It is prevented that a large current is released to the laminated body layer and a large current flows into the TFT (3) of the pixel portion to cause electrostatic breakdown. The laminated body layer of the light-shielding film (11) and the auxiliary capacitance electrode (12) is formed over the entire surface of the substrate and acts like GND, so that it has a high charge absorbing ability and there is no fear of disconnection.

【００１４】この構造のＴＦＴ基板は、次のように製造
される。即ち第１に、スパッタリングにより遮光層（１
１）となるＣｒを形成し、これをフォトリソグラフィー
を用いたエッチングによりパターニングする工程、第２
に、補助容量電極（１２）となるＩＴＯのスパッタリン
グ、層間絶縁膜（１３）となるＳｉＯ2のＣＶＤ成膜、
ソース・ドレイン配線（１４，１８，１９，２１，２
２，２３）となるＩＴＯのスパッタリング及びフォトリ
ソグラフィーを用いたＩＴＯのパターニング、第３に、
ａ−Ｓｉ（１５）、及びゲート絶縁膜（１６）となるＳ
ｉ3Ｎ4のＣＶＤによる連続成膜と、フォトリソグラフィ
ーを用いたコンタクトホール（ＣＴ１，ＣＴ２，ＣＴ
３，ＣＴ４，ＣＴ５，ＣＴ６）の形成、第４に、ゲート
配線（１７，２４，２５）となるＡｌのスパッタリング
とフォトリソグラフィーを用いたパターニング、の４回
のエッチング工程により製造される。The TFT substrate having this structure is manufactured as follows. That is, first, the light-shielding layer (1
A step of forming Cr to be 1) and patterning it by etching using photolithography;
In addition, sputtering of ITO to be the auxiliary capacitance electrode (12), CVD film formation of SiO2 to be the interlayer insulating film (13),
Source / drain wiring (14, 18, 19, 21, 21)
2,23) ITO sputtering and patterning of ITO using photolithography, third,
a-Si (15) and S to be the gate insulating film (16)
Continuous film formation by i3N4 CVD and contact holes using photolithography (CT1, CT2, CT
3, CT4, CT5, CT6), and fourth, four etching steps of sputtering Al of the gate wiring (17, 24, 25) and patterning using photolithography.

【００１５】[0015]

【発明が解決しようとする課題】ここに挙げたＴＦＴ基
板は、製造方法において次の問題が生じる。コンタクト
ホール（ＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，Ｃ
Ｔ６）を形成するエッチング工程において、まず、全コ
ンタクトホール（ＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，Ｃ
Ｔ５，ＣＴ６）について、エッチングガスとして例えば
ＳＦ6、ＨＣｌ及びＯ2を用いたドライエッチングにより
ゲート絶縁膜（１６）であるＳｉ3Ｎ4及びａ−Ｓｉ（１
５）を連続でエッチングしてコンタクトホール（ＣＴ
１，ＣＴ２，ＣＴ４，ＣＴ５）を完成した後、更に、コ
ンタクトホール（ＣＴ３，ＣＴ６）について、層間絶縁
膜（１３）であるＳｉＯ2を硝酸系のエッチャントを用
いてウエットエッチングすることにより完成している。The TFT substrate described here has the following problems in the manufacturing method. Contact hole (CT1, CT2, CT3, CT4, CT5, C
In the etching process for forming T6), first, all contact holes (CT1, CT2, CT3, CT4, C
For T5 and CT6), dry etching using, for example, SF6, HCl and O2 as an etching gas is performed to form Si3N4 and a-Si (1
5) is continuously etched to make contact holes (CT
1, CT2, CT4, CT5) are completed, and then the contact holes (CT3, CT6) are wet-etched using SiO 2 which is the interlayer insulating film (13) using a nitric acid-based etchant. .

【００１６】この時、ａ−Ｓｉ（１５）にサイドエッチ
が生じやすく、コンタクトホール（ＣＴ１，ＣＴ２，Ｃ
Ｔ３，ＣＴ４，ＣＴ５，ＣＴ６）の側壁に凹部ができて
しまう。特に、コンタクトホール（ＣＴ３，ＣＴ６）
は、層間絶縁膜（１３）、ａ−Ｓｉ（１５）及びゲート
絶縁膜（１６）を一括して貫通した構造なので他のコン
タクホール（ＣＴ１，ＣＴ２，ＣＴ４，ＣＴ５）よりも
深くなっている。このため、図１４に示すように、ＧＮ
Ｄ電極（２０，２５）を遮光膜（１１）及び補助容量電
極（１２）の積層体層へ接続する際、ＧＮＤ電極（２
０，２５）の電極材が薄くなっており、コンタクトホー
ル（ＣＴ３，ＣＴ６）の側壁の段差のために、段切れを
起こし、コンタクト不良などの問題を生じていた。At this time, side etching is likely to occur in the a-Si (15) and the contact holes (CT1, CT2, C
T3, CT4, CT5, CT6) have a recess on the side wall. Especially contact holes (CT3, CT6)
Is deeper than the other contact holes (CT1, CT2, CT4, CT5) because it has a structure in which the interlayer insulating film (13), the a-Si (15) and the gate insulating film (16) are collectively penetrated. Therefore, as shown in FIG.
When connecting the D electrode (20, 25) to the laminated body layer of the light shielding film (11) and the auxiliary capacitance electrode (12), the GND electrode (2
The electrode material of (0, 25) is thin, and the step difference occurs on the side walls of the contact holes (CT3, CT6), which causes step breakage and causes problems such as contact failure.

【００１７】このように、ＧＮＤ電極（ＣＴ３，ＣＴ
６）と遮光層（１１）及び補助容量電極（１２）との十
分なコンタクトが得られないと、サージ電流が十分に吸
収されず、ＴＦＴに画素部に残ってしまい、ＴＦＴの静
電破壊を防ぐことができない。As described above, the GND electrodes (CT3, CT
If the contact between 6) and the light-shielding layer (11) and the auxiliary capacitance electrode (12) cannot be sufficiently obtained, the surge current is not sufficiently absorbed and remains in the pixel portion in the TFT, which may cause electrostatic breakdown of the TFT. I can't prevent it.

【００１８】[0018]

【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、基板上に形成された第１導電膜と、前記第
１導電膜上に形成された第１の絶縁膜と、前記第１の絶
縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜
上に形成された第２導電膜とを有し、前記第１の導電膜
と前記第２導電膜が、前記第１の絶縁膜及び前記第２の
絶縁膜中に開口されたコンタクトホールを介して電気的
に接続されてなる半導体装置において、前記コンタクト
ホールは、第１の絶縁膜中に形成された第１の開口部
と、前記第２の絶縁膜中に形成された第２の開口部から
なり、前記第１の開口部は前記第２の開口部よりも口径
が大きく、前記第２の開口部は前記第１の開口部内に埋
め込まれた第２の絶縁膜中に開口され、前記第２導電膜
は実質的に前記第２の開口部を介して前記第１導電膜に
接続されていることを特徴とする半導体装置。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and includes a first conductive film formed on a substrate, and a first insulating film formed on the first conductive film. A second insulating film formed on the first insulating film, and a second conductive film formed on the second insulating film, the first conductive film and the second conductive film. However, in the semiconductor device in which the first insulating film and the second insulating film are electrically connected to each other through a contact hole opened in the first insulating film, the contact hole is formed in the first insulating film. A first opening and a second opening formed in the second insulating film, the first opening having a larger diameter than the second opening, and the second opening having a diameter larger than that of the second opening. The opening is opened in the second insulating film embedded in the first opening, and the second conductive film is substantially formed in the second insulating film. And wherein a via opening connected to the first conductive film.

【００１９】これにより、第１の導電膜と第２の導電膜
を接続するコンタクトホールは、実質的に第１の層間絶
縁膜の膜厚分のみで浅くなるため、コンタクトホール内
の側壁に付着して第２導電膜へ接続する第１導電膜の膜
材料が薄くならず、コンタクト抵抗の増大や段切れを招
くといった問題が防がれる。特に、前記第１の絶縁膜と
前記第２の絶縁膜の間には半導体層が介在され、前記第
２のコンタクトホールは、前記第１の絶縁膜及び前記半
導体層中に開口されている構成である。As a result, the contact hole connecting the first conductive film and the second conductive film becomes substantially shallower by the film thickness of the first interlayer insulating film, so that the contact hole is attached to the side wall in the contact hole. Then, the film material of the first conductive film connected to the second conductive film is not thinned, and the problem of increasing contact resistance and disconnection can be prevented. In particular, a semiconductor layer is interposed between the first insulating film and the second insulating film, and the second contact hole is opened in the first insulating film and the semiconductor layer. Is.

【００２０】この構成で、コンタクトホールの深さが第
１の絶縁膜と半導体層の膜厚分のみとなって浅くなるた
め、たとえ半導体層にサイドエッチが生じてコンタクト
ホールの側壁に段差ができても、コンタクトホールの側
壁には第１導電膜の膜材料が十分な厚さに付着するの
で、第２導電膜への良好なコンタクトが得られる。ま
た、基板上に走査線であるゲートライン群と信号線であ
るドレインライン群がそれぞれ縦横に形成された各交点
毎に、ゲート電極を前記ゲートラインに接続し、ドレイ
ン電極を前記ドレインラインに接続し、ソース電極を液
晶駆動用の表示電極に接続する第１のトランジスタが形
成されるとともに、層間絶縁膜を介して前記各表示電極
に共通に重畳して電荷保持用の補助容量を形成する補助
容量電極が設けられ、前記ゲートラインの端部には、ゲ
ート及びドレインを前記ゲートラインに接続し、ソース
を前記補助容量電極に接続する第２のトランジスタと、
ドレインを前記ゲートラインに接続し、ゲート及びソー
スを前記補助容量電極に接続する第３のトランジスタが
設けられ、前記ドレインラインの端部には、ゲート及び
ドレインを前記ドレインラインに接続し、ソースを前記
補助容量電極に接続する第４のトランジスタと、ドレイ
ンを前記ドレインラインに接続し、ゲート及びソースを
前記補助容量電極に接続する第５のトランジスタが設け
られてなる液晶表示装置において、前記ドレインライン
及び前記表示電極は同一の透明導電膜により前記層間絶
縁膜上に形成され、前記ドレイン電極及び前記ソース電
極は、各々前記ドレインライン及び前記表示電極に一体
で形成され、前記ゲートラインは、下層に同じ形状の半
導体層及び絶縁層を配した導電膜よりなり、前記第１の
トランジスタは、前記ゲートラインと一体の前記ゲート
電極が前記半導体層と前記絶縁層を下層に配して前記ド
レイン電極及び前記ソース電極にわたる領域上に形成さ
れてなり、前記第２及び第３のトランジスタのドレイン
及びソースと、前記第４のトランジスタのドレインと、
前記第５のトランジスタのドレインと、前記第４及び第
５のトランジスタのソースは、前記ドレインライン及び
前記表示電極と同じ透明導電膜よりなり、前記第２から
第５のトランジスタのゲートは、前記第２から第５のト
ランジスタの各々のソース及びドレインにわたる領域上
において下層に前記半導体層及び前記絶縁層を配して前
記ゲートラインと同じ導電膜よりなり、前記第２及び第
３のトランジスタのドレインと前記ゲートライン、前記
第２及び第３のトランジスタのソースと前記第３のトラ
ンジスタのゲートに一体の接地電極、前記第４のトラン
ジスタのゲートと前記ドレインライン、前記第４及び第
５のトランジスタのソースと前記第５のトランジスタの
ゲートに一体の接地電極は、前記半導体層及び前記絶縁
層中に開口された第１のコンタクホールを介して接続さ
れ、前記接地電極は、前記層間絶縁膜、前記半導体層及
び前記絶縁層中に開口された第２のコンタクトホールを
介して前記補助容量電極に接続され、前記第２のコンタ
クトホールは、前記層間絶縁膜に形成された第１の開口
部と、前記半導体層及び絶縁層に形成された第２の開口
部からなり、前記第１の開口部は前記第２の開口部より
も口径が大きく、前記第２の開口部は、前記第１の開口
部内に埋め込まれた前記半導体層及び絶縁層中に形成さ
れ、前記接続電極は実質的に前記第２の開口部を介して
前記補助容量電極に接続されている構成である。With this structure, since the depth of the contact hole is reduced by only the film thickness of the first insulating film and the semiconductor layer, side etching occurs in the semiconductor layer and a step is formed on the side wall of the contact hole. However, since the film material of the first conductive film adheres to the sidewall of the contact hole in a sufficient thickness, good contact with the second conductive film can be obtained. Further, a gate electrode is connected to the gate line and a drain electrode is connected to the drain line at each intersection where a gate line group that is a scanning line and a drain line group that is a signal line are formed vertically and horizontally on the substrate. Then, a first transistor that connects the source electrode to the display electrode for driving the liquid crystal is formed, and also an auxiliary capacitor that is commonly overlapped with each of the display electrodes via an interlayer insulating film to form an auxiliary capacitor for holding a charge is formed. A capacitive electrode is provided, and a second transistor having a gate and a drain connected to the gate line and a source connected to the auxiliary capacitive electrode at an end of the gate line;
A third transistor is provided which connects the drain to the gate line and connects the gate and the source to the auxiliary capacitance electrode, and connects the gate and the drain to the drain line and the source to the end of the drain line. In the liquid crystal display device, there is provided a fourth transistor connected to the auxiliary capacitance electrode, and a fifth transistor having a drain connected to the drain line and a gate and a source connected to the auxiliary capacitance electrode. And the display electrode is formed on the interlayer insulating film by the same transparent conductive film, the drain electrode and the source electrode are formed integrally with the drain line and the display electrode, respectively, and the gate line is formed in a lower layer. The first transistor is formed of a conductive film having a semiconductor layer and an insulating layer of the same shape, The gate electrode integrated with the gate line is formed on a region extending over the drain electrode and the source electrode by arranging the semiconductor layer and the insulating layer as a lower layer, and the drain and the drain of the second and third transistors are formed. A source and a drain of the fourth transistor,
The drain of the fifth transistor and the sources of the fourth and fifth transistors are made of the same transparent conductive film as the drain line and the display electrode, and the gates of the second to fifth transistors are made of the transparent conductive film. The semiconductor layer and the insulating layer are arranged as a lower layer on the region extending from the source to the drain of each of the second to fifth transistors, and the drain and the drain of the second and third transistors are formed of the same conductive film as the gate line. The gate line, the source of the second and third transistors and the ground electrode integrated with the gate of the third transistor, the gate and the drain line of the fourth transistor, the source of the fourth and fifth transistors And a ground electrode integrated with the gate of the fifth transistor is opened in the semiconductor layer and the insulating layer. The ground electrode is connected via a first contact hole, and the ground electrode is connected to the auxiliary capacitance electrode via a second contact hole opened in the interlayer insulating film, the semiconductor layer and the insulating layer, The second contact hole includes a first opening formed in the interlayer insulating film and a second opening formed in the semiconductor layer and the insulating layer, and the first opening is the second opening. The aperture is larger than the opening, the second opening is formed in the semiconductor layer and the insulating layer embedded in the first opening, and the connection electrode is substantially the second opening. It is connected to the auxiliary capacitance electrode via the.

【００２１】これにより、接地電極は、第２のコンタク
トホールにおいて実質的に半導体層と絶縁層のみの厚さ
と同じ深さを有する第２の開口部を介して補助容量電極
へ接続されることになる。従って、第２の開口部は浅
く、接地電極材料が第２の開口部の側壁に十分に付着さ
れ、補助容量電極へ良好に接続されるので、サージ電流
が補助容量電極によって十分に吸収され、トランジスタ
の静電破壊が防止される。Thus, the ground electrode is connected to the auxiliary capacitance electrode through the second opening having a depth substantially equal to the thickness of only the semiconductor layer and the insulating layer in the second contact hole. Become. Therefore, the second opening is shallow, and the ground electrode material is sufficiently adhered to the side wall of the second opening and is well connected to the auxiliary capacitance electrode, so that the surge current is sufficiently absorbed by the auxiliary capacitance electrode, Electrostatic breakdown of the transistor is prevented.

【００２２】基板上に走査線であるゲートライン群と信
号線であるドレインライン群がそれぞれ縦横に形成され
た各交点毎に、ゲート電極を前記ゲートラインに接続
し、ドレイン電極を前記ドレインラインに接続し、ソー
ス電極を液晶駆動用の表示電極に接続する第１のトラン
ジスタが形成されるとともに、層間絶縁膜を介して前記
各表示電極の周縁領域に非透光性膜からなる遮光膜が形
成され、前記ゲートラインの端部には、ゲート及びドレ
インを前記ゲートラインに接続し、ソースを前記遮光膜
に接続する第２のトランジスタと、ドレインを前記ゲー
トラインに接続し、ゲート及びソースを前記遮光膜に接
続する第３のトランジスタが設けられ、前記ドレインラ
インの端部には、ゲート及びドレインを前記ドレインラ
インに接続し、ソースを前記遮光膜に接続する第４のト
ランジスタと、ドレインを前記ドレインラインに接続
し、ゲート及びソースを前記遮光膜に接続する第５のト
ランジスタが設けられてなる液晶表示装置において、前
記ドレインライン及び前記表示電極は同一の透明導電膜
により前記層間絶縁膜上に形成され、前記ドレイン電極
及び前記ソース電極は、各々前記ドレインライン及び前
記表示電極に一体で形成され、前記ゲートラインは、下
層に同じ形状の半導体層及び絶縁層を配した導電膜より
なり、前記第１のトランジスタは、前記ゲートラインと
一体の前記ゲート電極が前記半導体層と前記絶縁層を下
層に配して前記ドレイン電極及び前記ソース電極にわた
る領域上に形成されてなり、前記第２及び第３のトラン
ジスタのソース及びドレインと、前記第４のトランジス
タのドレインと、前記第５のトランジスタのドレイン
と、前記第４及び第５のトランジスタのソースは、前記
ドレインライン及び前記表示電極と同じ透明導電膜より
なり、前記第２から第５のトランジスタのゲートは、前
記第２から第５のトランジスタの各々のソース及びドレ
インにわたる領域上において下層に前記半導体層及び前
記絶縁層を配して前記ゲートラインと同じ導電膜よりな
り、前記第２及び第３のトランジスタのドレインと前記
ゲートライン、前記第２及び第３のトランジスタのソー
スと前記第３のトランジスタのゲートに一体の接地電
極、前記第４のトランジスタのゲートと前記ドレインラ
イン、前記第４及び第５のトランジスタのソースと前記
第５のトランジスタのゲートに一体の接地電極は、前記
半導体層及び前記絶縁層中に開口された第１のコンタク
ホールを介して接続され、前記接地電極は、前記層間絶
縁膜、前記半導体層及び前記絶縁層中に開口された第２
のコンタクトホールを介して前記遮光膜に接続され、前
記第２のコンタクトホールは、前記層間絶縁膜に形成さ
れた第１の開口部と、前記半導体層及び絶縁層に形成さ
れた第２の開口部からなり、前記第１の開口部は前記第
２の開口部よりも口径が大きく、前記第２の開口部は、
前記第１の開口部内に埋め込まれた前記半導体層及び絶
縁層中に形成され、前記接地電極は実質的に前記第２の
開口部を介して前記遮光膜に接続されている構成であ
る。A gate electrode is connected to the gate line and a drain electrode is connected to the drain line at each intersection where a gate line group that is a scanning line and a drain line group that is a signal line are formed vertically and horizontally on the substrate. A first transistor which is connected and connects the source electrode to a display electrode for driving liquid crystal is formed, and a light-shielding film made of a non-translucent film is formed in a peripheral region of each display electrode through an interlayer insulating film. A second transistor having a gate and a drain connected to the gate line and a source connected to the light-shielding film, and a drain connected to the gate line at the end of the gate line; A third transistor connected to the light shielding film is provided, and a gate and a drain are connected to the drain line at an end of the drain line, A drain transistor connected to the light-shielding film; and a fifth transistor having a drain connected to the drain line and a gate and a source connected to the light-shielding film. The display electrode is formed of the same transparent conductive film on the interlayer insulating film, the drain electrode and the source electrode are integrally formed with the drain line and the display electrode, respectively, and the gate line is the same as a lower layer. In the first transistor, the gate electrode integrated with the gate line has the semiconductor layer and the insulating layer as a lower layer, and the drain electrode and the drain electrode have the same shape. The source and drain of the second and third transistors, and the first and second transistors formed on a region extending over the source electrode. The drain of the transistor, the drain of the fifth transistor, and the sources of the fourth and fifth transistors are formed of the same transparent conductive film as the drain line and the display electrode, and the second to fifth transistors are formed. The gate of the second to fifth transistors is formed of the same conductive film as the gate line by disposing the semiconductor layer and the insulating layer in the lower layer on the region extending from the source to the drain of each of the second to fifth transistors. A drain of the third transistor and the gate line, sources of the second and third transistors and a ground electrode integrated with the gate of the third transistor, a gate of the fourth transistor and the drain line, the fourth and The ground electrode integrated with the source of the fifth transistor and the gate of the fifth transistor is the semiconductor layer. And a ground electrode connected through a first contact hole opened in the insulating layer, and the ground electrode is a second hole opened in the interlayer insulating film, the semiconductor layer and the insulating layer.
Connected to the light-shielding film through a contact hole, and the second contact hole has a first opening formed in the interlayer insulating film and a second opening formed in the semiconductor layer and the insulating layer. The first opening has a larger diameter than the second opening, and the second opening has
The ground electrode is formed in the semiconductor layer and the insulating layer embedded in the first opening, and the ground electrode is substantially connected to the light shielding film through the second opening.

【００２３】これにより、接地電極は、第２のコンタク
トホールにおいて実質的に半導体層と絶縁層のみの厚さ
と同じ深さを有する第２の開口部を介して補助容量電極
へ接続されることになる。従って、第２の開口部は浅
く、接地電極材料が第２の開口部の側壁に十分に付着さ
れ、遮光膜へ良好に接続されるので、サージ電流が遮光
膜によって十分に吸収され、トランジスタの静電破壊が
防止される。As a result, the ground electrode is connected to the auxiliary capacitance electrode through the second opening having the same depth as the thickness of only the semiconductor layer and the insulating layer in the second contact hole. Become. Therefore, the second opening is shallow, and the ground electrode material is sufficiently adhered to the side wall of the second opening and is well connected to the light shielding film, so that the surge current is sufficiently absorbed by the light shielding film and the transistor Electrostatic damage is prevented.

【００２４】[0024]

【発明の実施の形態】図１に、本発明の実施形態にかか
る液晶表示装置の、ＧＮＤ電極（２０，２５）と、遮光
膜（１１）及び補助容量電極（１２）からなる積層体層
とのコンタクト部分の拡大断面構造を示す。なお、従来
と同じ対照物には同一の符合を付し、液晶表示装置の他
の構成部分は図５から図１３と同じである。即ち、図１
は、図８、図９及び図１０に示したコンタクトホール
（ＣＴ３）と、図１１、図１２及び図１３に示したコン
タクトホール（ＣＴ６）の拡大断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a liquid crystal display device according to an embodiment of the present invention, including a GND electrode (20, 25) and a laminated body layer composed of a light shielding film (11) and an auxiliary capacitance electrode (12). 3 shows an enlarged cross-sectional structure of the contact portion of FIG. The same reference numerals as those used in the prior art are designated by the same reference numerals, and the other components of the liquid crystal display device are the same as those in FIGS. That is, FIG.
FIG. 11 is an enlarged cross-sectional view of the contact hole (CT3) shown in FIGS. 8, 9 and 10 and the contact hole (CT6) shown in FIGS. 11, 12 and 13.

【００２５】基板（１０）上には、画素部と一体のＣｒ
などの不透光導電膜からなる遮光層（１１）とＩＴＯな
どの透明導電膜からなる補助容量電極（１２）が連続層
をもって形成されている。遮光層（１１）は画素部にお
いて、図６及び図７に示すように表示領域を除く基板の
全域に形成されたもので、補助容量電極（１２）は基板
の全域に形成されたものである。On the substrate (10), Cr integrated with the pixel portion is formed.
A light-shielding layer (11) made of a non-light-transmitting conductive film and a storage capacitor electrode (12) made of a transparent conductive film such as ITO are formed as continuous layers. The light-shielding layer (11) is formed on the entire area of the substrate except the display area in the pixel portion as shown in FIGS. 6 and 7, and the auxiliary capacitance electrode (12) is formed on the entire area of the substrate. .

【００２６】これら、遮光層（１１）及び補助容量電極
（１２）上の全面には、ＳｉＯ2などの層間絶縁膜（１
３）が積層され、コンタクトホール（ＣＴ３，ＣＴ６）
部において大口径の第１の開口部（ｃｔＡ）が形成され
ている。層間絶縁膜（１３）上には、図１には示されて
いないが、ソース・ドレイン電極及びライン（１４Ｓ，
１４Ｄ，１４Ｌ）、表示電極（１４Ｐ）（以上図６及び
図７参照）、ソース・ドレイン電極島層（１８，１９）
（図８参照）、ドレイン電極突出層（２１，２２）及び
ソース電極島層（２３）（図１１参照）が、ＩＴＯによ
り形成されている。An interlayer insulating film (1) such as SiO 2 is formed on the entire surface of the light shielding layer (11) and the auxiliary capacitance electrode (12).
3) are stacked and contact holes (CT3, CT6)
A large-diameter first opening (ctA) is formed in the section. Although not shown in FIG. 1, on the interlayer insulating film (13), source / drain electrodes and lines (14S,
14D, 14L), display electrodes (14P) (see FIGS. 6 and 7 above), source / drain electrode island layers (18, 19)
(See FIG. 8), the drain electrode projecting layers (21, 22) and the source electrode island layer (23) (see FIG. 11) are formed of ITO.

【００２７】これら、ソース及びドレイン配線（１４，
１８，１９，２１，２２，２３）が形成された層間絶縁
膜（１３）上には、下層にａ−Ｓｉ（１５）及びゲート
絶縁膜（１６）であるＳｉ3Ｎ4を配したＡｌなどの導電
膜が形成され、画素部においてはこの積層体（１７，１
６，１５）は図６及び図７に示すように、ソース・ドレ
イン電極（１４Ｓ，１４Ｄ）上に位置してスイッチング
用ＴＦＴ（３）、及び、ＴＦＴ（３）のゲート電極（１
７Ｇ）と一体のゲートライン（１７Ｌ）を構成してい
る。またゲート入力端側では図８、図９及び図１０に示
すようにソース・ドレイン電極島層（１８，１９）の近
接領域上の一端にゲートライン（１７Ｌ）が通過して保
護ＴＦＴ（７）を構成するとともに、ソース・ドレイン
電極島層（１８，１９）の近接領域の他端上には、同じ
積層体（１７，１６，１５）が島状に形成されてなるＧ
ＮＤ電極（２０）が配されて保護ＴＦＴ（８）を構成し
ている。ドレイン入力端側でも、図１１、図１２及び図
１３に示すように、積層体（１７，１６，１５）が島状
に形成されてなるゲート電極島層（２４）がドレイン電
極突出層とソース電極島層（２１，２３）の近接領域上
に配されて保護ＴＦＴ（７）を構成するとともに、同じ
積層体（１７，１６，１５）の他の島層はＧＮＤ電極
（２５）としてドレイン電極突出層（２２）とソース電
極島層（２３）の近接領域上に配されて保護ＴＦＴ
（８）を構成している。These source and drain wirings (14,
On the inter-layer insulation film (13) on which 18, 19, 21, 22, 23) are formed, a conductive film such as Al in which a-Si (15) and Si3N4 which is the gate insulation film (16) are arranged in the lower layer. Is formed, and in the pixel portion, this laminated body (17, 1
6, 15) are located on the source / drain electrodes (14S, 14D) as shown in FIGS. 6 and 7, and the switching TFT (3) and the gate electrode (1) of the TFT (3).
7G) and a gate line (17L) which are integrated with each other. On the gate input end side, as shown in FIGS. 8, 9 and 10, the gate line (17L) passes through one end on the adjacent region of the source / drain electrode island layers (18, 19) to pass through the protection TFT (7). And the same stacked body (17, 16, 15) is formed in an island shape on the other end of the adjacent region of the source / drain electrode island layers (18, 19).
The ND electrode (20) is arranged to form the protection TFT (8). Also on the drain input end side, as shown in FIGS. 11, 12 and 13, the gate electrode island layer (24) formed by stacking the stacked bodies (17, 16, 15) in an island shape has a drain electrode protruding layer and a source. The protective TFT (7) is arranged on the adjacent regions of the electrode island layers (21, 23), and the other island layers of the same laminate (17, 16, 15) are drain electrodes serving as GND electrodes (25). The protective TFT is provided on the adjacent region of the protruding layer (22) and the source electrode island layer (23).
It constitutes (8).

【００２８】この構造において、ゲートライン（１７
Ｌ）とドレイン電極島層（１８）、ＧＮＤ電極（２０）
とソース電極島層（１８）、ゲート電極島層（２４）と
ドレインライン（１４Ｌ）、及び、ＧＮＤ電極（２５）
とソース電極島層（２３）は、各々ａ−Ｓｉ（１５）及
びゲート絶縁膜（１６）中に開口されたコンタクトホー
ル（ＣＴ１，ＣＴ２，ＣＴ４，ＣＴ５）を通じて接続さ
れている。In this structure, the gate line (17
L) and drain electrode island layer (18), GND electrode (20)
And the source electrode island layer (18), the gate electrode island layer (24) and the drain line (14L), and the GND electrode (25)
And the source electrode island layer (23) are connected through a-Si (15) and contact holes (CT1, CT2, CT4, CT5) opened in the gate insulating film (16), respectively.

【００２９】また、ＧＮＤ電極（２０，２５）は、ゲー
ト絶縁膜（１６）、ａ−Ｓｉ（１５）及び層間絶縁膜
（１４）中に開口された各々のコンタクトホール（ＣＴ
３，ＣＴ６）を通じて、遮光膜（１１）と補助容量電極
（１２）の積層体層へ接続されている。本発明では、こ
れらのコンタクトホール（ＣＴ３，ＣＴ６）は、図１に
示すように、層間絶縁膜（１３）中に形成された大口径
の第１の開口部（ｃｔＡ）の内部に埋め込まれたａ−Ｓ
ｉ（１５）及びゲート絶縁膜（１６）中に形成された小
口径の第２の開口部（ｃｔＢ）から構成されている。こ
のため、ＧＮＤ電極（２０，２５）は、実質的にａ−Ｓ
ｉ（１５）及びゲート絶縁膜（１６）中に形成されたコ
ンタクトホール（ＣＴ１，ＣＴ２，ＣＴ４，ＣＴ５）と
同様の浅い第２の開口部（ｃｔＢ）を通じて遮光層（１
１）と補助容量電極（１２）の積層体層へと接続される
ことになる。従って、第２の開口部（ｃｔＢ）の側壁に
おいても、十分にＧＮＤ電極（２０，２５）材料が付着
されるので、段切れやコンタクト不良が防がれ、良好な
コンタクトが得られる。The GND electrodes (20, 25) have contact holes (CT) formed in the gate insulating film (16), a-Si (15) and interlayer insulating film (14).
3, CT6), it is connected to the laminated body layer of the light shielding film (11) and the auxiliary capacitance electrode (12). In the present invention, these contact holes (CT3, CT6) are buried inside the large-diameter first opening (ctA) formed in the interlayer insulating film (13) as shown in FIG. a-S
i (15) and the second opening (ctB) having a small diameter formed in the gate insulating film (16). Therefore, the GND electrode (20, 25) is substantially aS.
i (15) and the light shielding layer (1) through the shallow second opening (ctB) similar to the contact holes (CT1, CT2, CT4, CT5) formed in the gate insulating film (16).
1) and the auxiliary capacitance electrode (12) will be connected to the laminate layer. Therefore, the material of the GND electrode (20, 25) is sufficiently adhered to the side wall of the second opening (ctB) as well, so that disconnection and contact failure can be prevented and a good contact can be obtained.

【００３０】このような、液晶表示装置の製造方法を図
２から図４を用いて説明する。図２から図５は、各工程
における図１部分の断面図である。まず、図２に示すよ
うに、Ｃｒのスパッタリングとフォトエッチ、及びＩＴ
Ｏのスパッタリングにより遮光膜（１１）と補助容量電
極（１２）を形成した後、、ＣＶＤにより層間絶縁膜
（１３）であるＳｉＯ2を９０００Åの厚さに積層し、
フォトエッチにより所定の部分を除去して遮光膜（１
１）と補助容量電極（１２）の積層体層を露出すること
により第１の開口部（ｃｔＡ）を形成している。この
時、Ｃｒは画素部において図６及び図７に示すように表
示領域のみが除去された形状で全面的に形成され、抵抗
の高いＩＴＯからなる補助容量電極（１２）の抵抗を下
げる働きも有している。A method of manufacturing such a liquid crystal display device will be described with reference to FIGS. 2 to 5 are sectional views of the portion shown in FIG. 1 in each step. First, as shown in FIG. 2, sputtering of Cr, photoetching, and IT
After forming the light-shielding film (11) and the auxiliary capacitance electrode (12) by sputtering of O, SiO2 which is the interlayer insulating film (13) is laminated by CVD to a thickness of 9000Å,
A predetermined portion is removed by photoetching and the light-shielding film (1
The first opening (ctA) is formed by exposing the laminated body layer of 1) and the auxiliary capacitance electrode (12). At this time, Cr is entirely formed in the pixel portion in a shape in which only the display region is removed as shown in FIGS. 6 and 7, and also serves to lower the resistance of the auxiliary capacitance electrode (12) made of ITO having high resistance. Have

【００３１】更に、他の構成部分では、層間絶縁膜（１
３）上にＩＴＯのスパッタリングとフォトエッチによ
り、ソース及びドレイン配線（１４，１８，１９，２
１，２２，２３）が形成される。次に、図３に示すよう
に、ＣＶＤによりａ−Ｓｉ（１５）、及びゲート絶縁膜
（１６）となるＳｉ3Ｎ4を連続的に積層する。この時、
これらのＣＶＤ膜はステップカヴァレッジが良く、第１
の開口部（ｃｔＡ）の深さにも良く対向して側壁の傾斜
を緩和するように被着される。Further, in the other components, the interlayer insulating film (1
3) Source and drain wiring (14, 18, 19, 2) by ITO sputtering and photo-etching on top.
1, 22, 23) are formed. Next, as shown in FIG. 3, a-Si (15) and Si3N4 to be the gate insulating film (16) are continuously laminated by CVD. This time,
These CVD films have good step coverage and
The opening (ctA) is well opposed to the depth of the opening (ctA) so as to reduce the inclination of the side wall.

【００３２】続いて、図４に示すように、フォトエッチ
により、第１の開口部（ｃｔＡ）中に積層されたａ−Ｓ
ｉ（１５）とゲート絶縁膜（１６）の所定の部分を除去
し、第１の開口部（ｃｔＡ）の領域内でこれよりも口径
の小さな第２の開口部（ｃｔＢ）を形成し、遮光層（１
１）と補助容量電極（１２）の積層体層を再び露出する
ことにより、コンタクトホール（ＣＴ３，ＣＴ６）が完
成する。この時、他の構成部分でもａ−Ｓｉ（１５）と
ゲート絶縁膜（１６）の所定部分が除去され、コンタク
トホール（ＣＴ１，ＣＴ２，ＣＴ４，ＣＴ５）が形成さ
れている。また、この際に、エッチャントとして、ａ−
Ｓｉに対するエッチングレートよりも補助容量電極（１
２）に対するエッチングレートが小さいエッチャントを
用いることで、ａ−Ｓｉのサイドエッチによる切り込み
が防がれ、図１に示す如く、ＧＮＤ電極（２０，２５）
と補助容量電極（１２）との良好なコンタクトが得られ
る。最後に、ゲート配線となるＡｌをスパッタリングに
より３０００Åの厚さに積層し、このＡｌをエッチング
することによりゲート電極及び配線（１７，２４）とＧ
ＮＤ電極（２０，２５）を形成し、更に同じマスクでゲ
ート絶縁膜（１６）とａ−Ｓｉ（１５）をエッチングし
て不要部分を除去することにより、画素部のＴＦＴ
（３）と保護ＴＦＴ（７，８）を形成する。この時、図
９、図１０、図１２及び図１３に示す如く、コンタクト
ホール（ＣＴ１）を通じてゲートライン（１７Ｌ）をド
レイン電極島層（１９）に、コンタクトホール（ＣＴ
４）を通じてゲート電極島層（２４）をドレインライン
（１４Ｌ）に、コンタクトホール（ＣＴ２，ＣＴ５）を
通じてＧＮＤ電極（２０，２５）を各々ソース電極島層
（１９，２３）へ接続されるとともに、ＧＮＤ電極（２
０，２５）は更に、コンタクトホール（ＣＴ４，ＣＴ
６）を通じて遮光膜（１１）と補助容量電極（１２）の
積層体層へと接続される。Subsequently, as shown in FIG. 4, a-S stacked in the first opening (ctA) by photoetching is performed.
i (15) and a predetermined portion of the gate insulating film (16) are removed, and a second opening portion (ctB) having a smaller diameter is formed in the region of the first opening portion (ctA) to shield light. Layer (1
The contact holes (CT3, CT6) are completed by re-exposing the laminated body layer of 1) and the auxiliary capacitance electrode (12). At this time, the a-Si (15) and the predetermined portion of the gate insulating film (16) are removed also in other constituent portions, and contact holes (CT1, CT2, CT4, CT5) are formed. At this time, as an etchant, a-
The storage capacitor electrode (1
By using an etchant having a small etching rate for 2), it is possible to prevent the incision due to side etching of a-Si, and as shown in FIG. 1, the GND electrode (20, 25) is formed.
And good contact with the auxiliary capacitance electrode (12) can be obtained. Finally, Al that will be the gate wiring is laminated by sputtering to a thickness of 3000 Å, and this Al is etched to form the gate electrodes and wiring (17, 24) and G
The ND electrode (20, 25) is formed, and the gate insulating film (16) and a-Si (15) are further etched using the same mask to remove unnecessary portions, thereby removing the TFT in the pixel portion.
(3) and protective TFTs (7, 8) are formed. At this time, as shown in FIGS. 9, 10, 12 and 13, the gate line (17L) is connected to the drain electrode island layer (19) through the contact hole (CT1) and the contact hole (CT).
4) The gate electrode island layer (24) is connected to the drain line (14L), and the GND electrodes (20, 25) are connected to the source electrode island layer (19, 23) through the contact holes (CT2, CT5). GND electrode (2
0, 25) are contact holes (CT4, CT)
It is connected to the laminated body layer of the light shielding film (11) and the auxiliary capacitance electrode (12) through 6).

【００３３】特に、コンタクトホール（ＣＴ４，ＣＴ
６）はその詳細な構造を図１に示すように、層間絶縁膜
（１３）中に形成された第１の開口部（ｃｔＡ）の中に
第２の開口部（ｃｔＢ）が形成されている。ステップカ
ヴァレッジの良いＣＶＤ膜からなるａ−Ｓｉ（１５）と
ゲート絶縁膜（１６）は第１の開口部（ｃｔＡ）の深さ
にも良く対応して、なだらかな陥没された表面形状を有
して積層される。このため、第１の開口部（ｃｔＡ）内
に埋め込まれたゲート絶縁膜（１６）とａ−Ｓｉ（１
５）中に形成された第２の開口部（ｃｔＢ）が浅くなる
のみならず、第１の開口部（ｃｔＡ）のエッジ部におけ
る段差が緩和される。これにより、ゲート絶縁膜（１
６）上に被着されたＧＮＤ電極（２０，２５）層は、第
１の開口部（ｃｔＡ）の領域内おいても薄くなることが
なく、更に、浅い第２の開口部（ｃｔＢ）において十分
な膜厚をもって遮光層（１１）と補助容量電極（１２）
の積層体層へと接続される。In particular, contact holes (CT4, CT
6) has a detailed structure thereof, as shown in FIG. 1, in which the second opening (ctB) is formed in the first opening (ctA) formed in the interlayer insulating film (13). . The a-Si (15) and the gate insulating film (16) made of a CVD film with good step coverage correspond to the depth of the first opening (ctA) well, and have a smooth depressed surface shape. And then stacked. Therefore, the gate insulating film (16) embedded in the first opening (ctA) and the a-Si (1
5) Not only the second opening (ctB) formed inside becomes shallow, but also the step at the edge of the first opening (ctA) is reduced. As a result, the gate insulating film (1
6) The GND electrode (20, 25) layer deposited thereon does not become thin even in the region of the first opening (ctA), and further in the shallow second opening (ctB). Light-shielding layer (11) and auxiliary capacitance electrode (12) with sufficient thickness
Connected to the laminate layer of.

【００３４】従って、保護ＴＦＴ（７，８）のソースに
接続したＧＮＤ電極（２０，２５）と、遮光層（１１）
及び補助容量電極（１２）の積層体層との良好なコンタ
クトが得られるので、ＴＦＴ基板に入ったサージ電流は
保護ＴＦＴ（７，８）を介して十分に遮光層（１１）及
び補助容量電極（１２）の積層体層へ吸収される。これ
により、ＴＦＴの静電破壊が防がれ、歩留まり及び信頼
性が向上される。Therefore, the GND electrodes (20, 25) connected to the sources of the protection TFTs (7, 8) and the light shielding layer (11).
Since a good contact with the laminated body layer of the storage capacitor electrode (12) and the storage capacitor electrode (12) can be obtained, the surge current entering the TFT substrate is sufficiently transmitted through the protection TFTs (7, 8) to the light shielding layer (11) and the storage capacitor electrode. It is absorbed into the laminate layer of (12). This prevents electrostatic breakdown of the TFT and improves yield and reliability.

【００３５】[0035]

【発明の効果】以上の説明から明らかな如く、本発明
で、保護用トランジスタのソースを接地電位に接続する
ためのコンタクトホールを、下層絶縁膜の開口部内に、
上層絶縁膜の開口部を形成した構成とすることで、コン
タクトホールの実質的な深さが低減されてコンタクトホ
ール内に十分なコンタクトメタルが形成されるので、上
部電極と下部電極との良好なコンタクトが得られた。こ
れにより、静電気などにより半導体装置に入ったサージ
電流は、保護用トランジスタ及び上部電極を通って、コ
ンタクトホールから下部電極に抜け、接地電位に安定さ
れ、半導体装置の静電破壊が防がれ、歩留まり及び信頼
性が向上した。As is apparent from the above description, in the present invention, a contact hole for connecting the source of the protective transistor to the ground potential is formed in the opening of the lower insulating film.
By forming the opening of the upper insulating film, the substantial depth of the contact hole is reduced and a sufficient contact metal is formed in the contact hole. A contact was made. As a result, the surge current that has entered the semiconductor device due to static electricity or the like passes through the protective transistor and the upper electrode, passes through the contact hole to the lower electrode, is stabilized at the ground potential, and prevents electrostatic breakdown of the semiconductor device. Yield and reliability are improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施形態にかかる液晶表示装置の要部
断面図である。FIG. 1 is a cross-sectional view of essential parts of a liquid crystal display device according to an embodiment of the present invention.

【図２】本発明の実施形態にかかる液晶表示装置の製造
方法を示す工程断面拡大図である。FIG. 2 is an enlarged process cross-sectional view showing the method of manufacturing the liquid crystal display device according to the embodiment of the present invention.

【図３】本発明の実施形態にかかる液晶表示装置の製造
方法を示す工程断面拡大図である。FIG. 3 is an enlarged process cross-sectional view showing the method of manufacturing the liquid crystal display device according to the embodiment of the present invention.

【図４】本発明の実施形態にかかる液晶表示装置の製造
方法を示す工程断面拡大図である。FIG. 4 is an enlarged process cross-sectional view showing the method of manufacturing the liquid crystal display device according to the embodiment of the present invention.

【図５】液晶表示装置の等価回路図である。FIG. 5 is an equivalent circuit diagram of a liquid crystal display device.

【図６】液晶表示装置の単位画素部の平面図である。FIG. 6 is a plan view of a unit pixel portion of a liquid crystal display device.

【図７】図６のＡ−Ａ線に沿った断面図である。FIG. 7 is a sectional view taken along line AA of FIG. 6;

【図８】液晶表示装置のゲート入力端側保護ＴＦＴ部の
平面図である。FIG. 8 is a plan view of a gate input end side protection TFT portion of the liquid crystal display device.

【図９】図８のＢ−Ｂ線に沿う断面図である。FIG. 9 is a sectional view taken along line BB of FIG. 8;

【図１０】図８のＣ−Ｃ線に沿う断面図である。FIG. 10 is a sectional view taken along line CC of FIG. 8;

【図１１】液晶表示装置のドレイン入力端側保護ＴＦＴ
部の平面図である。FIG. 11 is a drain input end side protection TFT of a liquid crystal display device.
It is a top view of a part.

【図１２】図１１のＤ−Ｄ線に沿う断面図である。FIG. 12 is a sectional view taken along the line DD in FIG. 11;

【図１３】図１１のＥ−Ｅ線に沿う断面図である。FIG. 13 is a sectional view taken along the line EE in FIG. 11;

【図１４】従来の液晶表示装置の問題点を示す要部断面
図である。FIG. 14 is a cross-sectional view of an essential part showing a problem of a conventional liquid crystal display device.

【符号の説明】[Explanation of symbols]

１ ゲートライン ２ ドレインライン ３ ＴＦＴ ４ 液晶容量 ５ 補助容量 ６ 保護ライン ７ 正サージ用保護ＴＦＴ ８ 負サージ用保護ＴＦＴ １０ 基板 １１ 遮光膜 １２ 補助容量電極 １３ 層間絶縁膜 １４ ソース・ドレイン配線 １５ ａ−Ｓｉ １６ ゲート絶縁膜 １７ ゲート配線 １８，２３ ソース電極 １９，２１，２２ ドレイン電極 ２０，２５ ＧＮＤ電極 ２４ ゲート電極 ＣＴ コンタクトホール 1 Gate line 2 Drain line 3 TFT 4 Liquid crystal capacity 5 Auxiliary capacity 6 Protection line 7 Positive surge protection TFT 8 Negative surge protection TFT 10 Substrate 11 Light-shielding film 12 Auxiliary capacitance electrode 13 Interlayer insulation film 14 Source / drain wiring 15 a- Si 16 gate insulating film 17 gate wiring 18,23 source electrode 19,21,22 drain electrode 20,25 GND electrode 24 gate electrode CT contact hole

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 基板上に形成された第１導電膜と、前記
第１導電膜上に形成された第１の絶縁膜と、前記第１の
絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁
膜上に形成された第２導電膜とを有し、前記第１導電膜
と前記第２導電膜が、前記第１の絶縁膜及び前記第２の
絶縁膜中に開口されたコンタクトホールを介して電気的
に接続されてなる半導体装置において、 前記コンタクトホールは、前記第１の絶縁膜中に形成さ
れた第１の開口部と、前記第２の絶縁膜中に形成された
第２の開口部からなり、前記第１の開口部は前記第２の
開口部よりも口径が大きく、前記第２の開口部は前記第
１の開口部内に埋め込まれた前記第２の絶縁膜中に開口
され、前記第２導電膜は実質的に前記第２の開口部を介
して前記第１導電膜に接続されていることを特徴とする
半導体装置。1. A first conductive film formed on a substrate, a first insulating film formed on the first conductive film, and a second insulating film formed on the first insulating film. And a second conductive film formed on the second insulating film, wherein the first conductive film and the second conductive film are formed in the first insulating film and the second insulating film. In a semiconductor device electrically connected through an opened contact hole, the contact hole includes a first opening formed in the first insulating film and a second opening formed in the second insulating film. A second opening formed, wherein the first opening has a larger diameter than the second opening, and the second opening is the second opening embedded in the first opening. Is opened in the insulating film, and the second conductive film is substantially connected to the first conductive film through the second opening. Wherein a Rukoto. 【請求項２】 前記第１の絶縁膜と前記第２の絶縁膜の
間には半導体層が介在され、前記第２の開口部は前記第
１の絶縁膜及び前記半導体層中に開口されていることを
特徴とする請求項１記載の半導体装置。2. A semiconductor layer is interposed between the first insulating film and the second insulating film, and the second opening is opened in the first insulating film and the semiconductor layer. The semiconductor device according to claim 1, wherein the semiconductor device comprises: 【請求項３】 前記第２の開口部は、前記第２の絶縁膜
及び前記半導体膜を、前記半導体膜に対するエッチング
レートよりも前記第１の導電膜に対するエッチングレー
トの方が小さいエッチャントによりエッチングすること
により形成されていることを特徴とする請求項２記載の
半導体装置。3. The second opening etches the second insulating film and the semiconductor film with an etchant having a smaller etching rate for the first conductive film than an etching rate for the semiconductor film. The semiconductor device according to claim 2, wherein the semiconductor device is formed by 【請求項４】 基板上に走査線であるゲートライン群と
信号線であるドレインライン群がそれぞれ縦横に形成さ
れた各交点毎に、ゲート電極を前記ゲートラインに接続
し、ドレイン電極を前記ドレインラインに接続し、ソー
ス電極を液晶駆動用の表示電極に接続する第１のトラン
ジスタが形成されるとともに、層間絶縁膜を介して前記
各表示電極に共通に重畳して電荷保持用の補助容量を形
成する補助容量電極が設けられ、 前記ゲートラインの端部には、ゲート及びドレインを前
記ゲートラインに接続し、ソースを前記補助容量電極に
接続する第２のトランジスタと、ドレインを前記ゲート
ラインに接続し、ゲート及びソースを前記補助容量電極
に接続する第３のトランジスタが設けられ、 前記ドレインラインの端部には、ゲート及びドレインを
前記ドレインラインに接続し、ソースを前記補助容量電
極に接続する第４のトランジスタと、ドレインを前記ド
レインラインに接続し、ゲート及びソースを前記補助容
量電極に接続する第５のトランジスタが設けられてなる
液晶表示装置において、 前記ドレインライン及び前記表示電極は同一の透明導電
膜により前記層間絶縁膜上に形成され、前記ドレイン電
極及び前記ソース電極は、各々前記ドレインライン及び
前記表示電極に一体で形成され、前記ゲートラインは、
下層に同じ形状の半導体層及び絶縁層を配した導電膜よ
りなり、 前記第１のトランジスタは、前記ゲートラインと一体の
前記ゲート電極が前記半導体層と前記絶縁層を下層に配
して前記ドレイン電極及び前記ソース電極にわたる領域
上に形成されてなり、 前記第２及び第３のトランジスタのドレイン及びソース
と、前記第４のトランジスタのドレインと、前記第５の
トランジスタのドレインと、前記第４及び第５のトラン
ジスタのソースは、前記ドレインライン及び前記表示電
極と同じ透明導電膜よりなり、前記第２から第５のトラ
ンジスタのゲートは、前記第２から第５のトランジスタ
の各々のソース及びドレインにわたる領域上において下
層に前記半導体層及び前記絶縁層を配して前記ゲートラ
インと同じ導電膜よりなり、 前記第２及び第３のトランジスタのドレインと前記ゲー
トライン、前記第２及び第３のトランジスタのソースと
前記第３のトランジスタのゲートに一体の接地電極、前
記第４のトランジスタのゲートと前記ドレインライン、
前記第４及び第５のトランジスタのソースと前記第５の
トランジスタのゲートに一体の接地電極は、前記半導体
層及び前記絶縁層中に開口された第１のコンタクホール
を介して接続され、 前記接地電極は、前記層間絶縁膜、前記半導体層及び前
記絶縁層中に開口された第２のコンタクトホールを介し
て前記補助容量電極に接続され、 前記第２のコンタクトホールは、前記層間絶縁膜に形成
された第１の開口部と、前記半導体層及び絶縁層に形成
された第２の開口部からなり、前記第１の開口部は前記
第２の開口部よりも口径が大きく、前記第２の開口部
は、前記第１の開口部内に埋め込まれた前記半導体層及
び絶縁層中に形成され、前記接続電極は実質的に前記第
２の開口部を介して前記補助容量電極に接続されている
ことを特徴とする液晶表示装置。4. A gate electrode is connected to the gate line and a drain electrode is connected to the drain at each intersection of a gate line group which is a scanning line and a drain line group which is a signal line formed on a substrate in a vertical and horizontal direction. A first transistor that is connected to the line and that connects the source electrode to the display electrode for driving the liquid crystal is formed, and an auxiliary capacitance for holding charges is commonly formed on the display electrodes through an interlayer insulating film. A storage capacitor electrode to be formed is provided, a second transistor connecting a gate and a drain to the gate line and a source to the storage capacitor electrode, and a drain to the gate line at an end of the gate line. A third transistor is provided to connect the gate and source to the auxiliary capacitance electrode, and a gate and a drain are provided at an end of the drain line. Is connected to the drain line and a source is connected to the auxiliary capacitance electrode, and a fifth transistor is connected to the drain line and the gate and source are connected to the auxiliary capacitance electrode. In the liquid crystal display device, the drain line and the display electrode are formed on the interlayer insulating film by the same transparent conductive film, and the drain electrode and the source electrode are integrated with the drain line and the display electrode, respectively. And the gate line is formed
The first transistor includes a conductive film in which a semiconductor layer and an insulating layer having the same shape are arranged in a lower layer, and the first transistor has the gate electrode integrated with the gate line, the semiconductor layer and the insulating layer are arranged in a lower layer, and the drain is formed. The drain and source of the second and third transistors, the drain of the fourth transistor, the drain of the fifth transistor, the fourth and The source of the fifth transistor is formed of the same transparent conductive film as the drain line and the display electrode, and the gates of the second to fifth transistors extend over the source and drain of each of the second to fifth transistors. The semiconductor layer and the insulating layer are disposed as a lower layer on the region, and the conductive layer is the same as the gate line. Drain and the gate line of the third transistor, the second and third source and the third integral of the ground electrode to the gate of the transistor of the transistor, the fourth gate and the drain line of transistor,
A ground electrode integrated with the sources of the fourth and fifth transistors and the gate of the fifth transistor is connected through a first contact hole opened in the semiconductor layer and the insulating layer, The electrode is connected to the auxiliary capacitance electrode through a second contact hole opened in the interlayer insulating film, the semiconductor layer and the insulating layer, and the second contact hole is formed in the interlayer insulating film. And a second opening formed in the semiconductor layer and the insulating layer, wherein the first opening has a larger diameter than the second opening and the second opening is formed. The opening is formed in the semiconductor layer and the insulating layer embedded in the first opening, and the connection electrode is substantially connected to the auxiliary capacitance electrode through the second opening. Liquid characterized by Display device. 【請求項５】 前記第２の開口部は、前記半導体層及び
前記絶縁層を、前記半導体層に対するエッチングレート
よりも前記補助容量電極に対するエッチングレートが小
さいエッチャントによりエッチングすることにより形成
されていることを特徴とする請求項４記載の液晶表示装
置。5. The second opening is formed by etching the semiconductor layer and the insulating layer with an etchant having a smaller etching rate for the auxiliary capacitance electrode than an etching rate for the semiconductor layer. The liquid crystal display device according to claim 4, wherein 【請求項６】 基板上に走査線であるゲートライン群と
信号線であるドレインライン群がそれぞれ縦横に形成さ
れた各交点毎に、ゲート電極を前記ゲートラインに接続
し、ドレイン電極を前記ドレインラインに接続し、ソー
ス電極を液晶駆動用の表示電極に接続する第１のトラン
ジスタが形成されるとともに、層間絶縁膜を介して前記
各表示電極の周縁領域に非透光性膜からなる遮光膜が形
成され、 前記ゲートラインの端部には、ゲート及びドレインを前
記ゲートラインに接続し、ソースを前記遮光膜に接続す
る第２のトランジスタと、ドレインを前記ゲートライン
に接続し、ゲート及びソースを前記遮光膜に接続する第
３のトランジスタが設けられ、 前記ドレインラインの端部には、ゲート及びドレインを
前記ドレインラインに接続し、ソースを前記遮光膜に接
続する第４のトランジスタと、ドレインを前記ドレイン
ラインに接続し、ゲート及びソースを前記遮光膜に接続
する第５のトランジスタが設けられてなる液晶表示装置
において、 前記ドレインライン及び前記表示電極は同一の透明導電
膜により前記層間絶縁膜上に形成され、前記ドレイン電
極及び前記ソース電極は、各々前記ドレインライン及び
前記表示電極に一体で形成され、前記ゲートラインは、
下層に同じ形状の半導体層及び絶縁層を配した導電膜よ
りなり、 前記第１のトランジスタは、前記ゲートラインと一体の
前記ゲート電極が前記半導体層と前記絶縁層を下層に配
して前記ドレイン電極及び前記ソース電極にわたる領域
上に形成されてなり、 前記第２及び第３のトランジスタのソース及びドレイン
と、前記第４のトランジスタのドレインと、前記第５の
トランジスタのドレインと、前記第４及び第５のトラン
ジスタのソースは、前記ドレインライン及び前記表示電
極と同じ透明導電膜よりなり、前記第２から第５のトラ
ンジスタのゲートは、前記第２から第５のトランジスタ
の各々のソース及びドレインにわたる領域上において下
層に前記半導体層及び前記絶縁層を配して前記ゲートラ
インと同じ導電膜よりなり、 前記第２及び第３のトランジスタのドレインと前記ゲー
トライン、前記第２及び第３のトランジスタのソースと
前記第３のトランジスタのゲートに一体の接地電極、前
記第４のトランジスタのゲートと前記ドレインライン、
前記第４及び第５のトランジスタのソースと前記第５の
トランジスタのゲートに一体の接地電極は、前記半導体
層及び前記絶縁層中に開口された第１のコンタクホール
を介して接続され、 前記接地電極は、前記層間絶縁膜、前記半導体層及び前
記絶縁層中に開口された第２のコンタクトホールを介し
て前記遮光膜に接続され、 前記第２のコンタクトホールは、前記層間絶縁膜に形成
された第１の開口部と、前記半導体層及び絶縁層に形成
された第２の開口部からなり、前記第１の開口部は前記
第２の開口部よりも口径が大きく、前記第２の開口部
は、前記第１の開口部内に埋め込まれた前記半導体層及
び絶縁層中に形成され、前記接地電極は実質的に前記第
２の開口部を介して前記遮光膜に接続されていることを
特徴とする液晶表示装置。6. A gate electrode is connected to the gate line and a drain electrode is connected to the drain at each intersection of a gate line group that is a scanning line and a drain line group that is a signal line formed on a substrate in a vertical and horizontal direction. A first transistor that is connected to a line and that connects a source electrode to a display electrode for driving liquid crystal is formed, and a light-shielding film made of a non-translucent film is formed in a peripheral region of each display electrode via an interlayer insulating film. A second transistor having a gate and a drain connected to the gate line and a source connected to the light-shielding film, and a drain connected to the gate line at the end of the gate line; Is connected to the light-shielding film, and a gate and a drain are connected to the drain line at the end of the drain line. A drain transistor connected to the light-shielding film; and a fifth transistor having a drain connected to the drain line and a gate and a source connected to the light-shielding film. And the display electrode is formed on the interlayer insulating film by the same transparent conductive film, the drain electrode and the source electrode are formed integrally with the drain line and the display electrode, respectively, and the gate line is
The first transistor includes a conductive film in which a semiconductor layer and an insulating layer having the same shape are arranged in a lower layer, and the first transistor has the gate electrode integrated with the gate line, the semiconductor layer and the insulating layer are arranged in a lower layer, and the drain is formed. The source and drain of the second and third transistors, the drain of the fourth transistor, the drain of the fifth transistor, the fourth and The source of the fifth transistor is formed of the same transparent conductive film as the drain line and the display electrode, and the gates of the second to fifth transistors extend over the source and drain of each of the second to fifth transistors. The semiconductor layer and the insulating layer are disposed as a lower layer on the region, and the conductive layer is the same as the gate line. Drain and the gate line of the third transistor, the second and third source and the third integral of the ground electrode to the gate of the transistor of the transistor, the fourth gate and the drain line of transistor,
A ground electrode integrated with the sources of the fourth and fifth transistors and the gate of the fifth transistor is connected through a first contact hole opened in the semiconductor layer and the insulating layer, The electrode is connected to the light-shielding film through a second contact hole opened in the interlayer insulating film, the semiconductor layer, and the insulating layer, and the second contact hole is formed in the interlayer insulating film. A first opening and a second opening formed in the semiconductor layer and the insulating layer, the first opening having a larger diameter than the second opening, and the second opening. A portion is formed in the semiconductor layer and the insulating layer embedded in the first opening, and the ground electrode is substantially connected to the light-shielding film through the second opening. Characteristic liquid crystal display device.