JPH0926855A - Data transfer system, data transfer method, interface circuit and data processor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a data transfer system, a data transfer method, an interface circuit and a data processor capable of performing high-speed data transfer between a CPU and an external memory device. SOLUTION: Prescribed quantity of data desired to process by the CPU 11 are read out from a hardware disk sequentially, and transferred to first and second memory 24, 25 alternately. The CPU 11 makes access the first and second memory 24, 25 alternately, and processes the data read out previously.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】この発明は、外部記憶装置と
ＣＰＵ（処理装置）との間の高速データ転送を可能とす
るインターフェース回路に関する。また、この発明は、
外部記憶装置を高速にアクセスすることができるデータ
転送システム及びデータ転送方法及びデータ処理装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interface circuit that enables high-speed data transfer between an external storage device and a CPU (processor). In addition, the present invention
The present invention relates to a data transfer system, a data transfer method, and a data processing device capable of accessing an external storage device at high speed.

【０００２】[0002]

【従来の技術及び発明が解決しようとする課題】通常の
データ処理装置は、ハードディスク装置、ＣＤ−ＲＯＭ
装置等の外部記憶装置を備え、内部メモリと外部記憶装
置との間でデータ転送を行って、データ処理を進行す
る。しかし、外部記憶装置のアクセスタイムはＣＰＵの
動作速度と比較して非常に遅く、データ処理のスループ
ットを低下させる原因となっていた。特に、大量のビッ
トマップ画像データ等を処理するアプリケーションの場
合、外部データ転送に時間がかかりすぎるため、操作者
の思考を妨げる等の問題があった。2. Description of the Related Art Ordinary data processing devices include hard disk devices and CD-ROMs.
An external storage device such as a device is provided, data is transferred between the internal memory and the external storage device, and data processing proceeds. However, the access time of the external storage device is very slow as compared with the operating speed of the CPU, which causes a decrease in the throughput of data processing. In particular, in the case of an application that processes a large amount of bitmap image data or the like, there is a problem that the external data transfer takes too much time, which hinders the operator's thinking.

【０００３】この発明は上記実情に鑑みてなされたもの
で、ＣＰＵと外部記憶装置との間の高速データ転送を可
能とするインターフェース回路を提供することを目的と
する。また、この発明は、外部記憶装置を高速にアクセ
スすることができるデータ転送システム及びデータ転送
方法及びデータ処理装置を提供することを他の目的とす
る。The present invention has been made in view of the above circumstances, and an object thereof is to provide an interface circuit that enables high-speed data transfer between a CPU and an external storage device. Another object of the present invention is to provide a data transfer system, a data transfer method, and a data processing device capable of accessing an external storage device at high speed.

【０００４】[0004]

【課題を解決するための手段】上記目的を達成するた
め、この発明の第１の観点にかかるデータ処理装置は、
外部記憶装置と、第１と第２のメモリと、前記第１と第
２のメモリを交互にアクセスしてデータを処理するデー
タ処理手段と、前記第１と第２のメモリと前記外部記憶
装置に接続され、前記データ処理手段の指示に従って、
前記第１と第２のメモリのうち、前記データ処理手段が
アクセスしていない方のメモリと前記外部記憶装置との
間でデータを転送するデータ転送手段と、を備えること
を特徴とする。In order to achieve the above object, a data processing apparatus according to a first aspect of the present invention is
An external storage device, first and second memories, data processing means for alternately accessing the first and second memories to process data, the first and second memories, and the external storage device Connected to, and according to the instructions of the data processing means,
Data transfer means for transferring data between the external storage device and one of the first and second memories which is not accessed by the data processing means.

【０００５】このような構成によれば、データ処理手段
がメモリを交互にアクセスしてデータ処理を実行し、そ
の間に、転送手段は、処理に必要なデータを非アクセス
中のメモリに外部記憶装置から転送し、或いは、処理済
みのデータを外部記憶装置に転送する。従って、データ
処理手段は、外部記憶装置との間のデータの転送に煩わ
されることなく、メモリに対してデータ処理を行うこと
ができる。従って、データ処理を実質的に高速化するこ
とができる。従って、データ処理手段は外部記憶装置を
内部メモリのように扱ってデータ処理を行うことができ
る。According to such a configuration, the data processing means alternately accesses the memory to execute the data processing, while the transfer means transfers the data required for the processing to the non-accessed memory in the external storage device. From the external storage device or the processed data to the external storage device. Therefore, the data processing means can perform data processing on the memory without being bothered by data transfer to and from the external storage device. Therefore, the data processing can be substantially speeded up. Therefore, the data processing means can process the data by treating the external storage device like an internal memory.

【０００６】外部記憶装置は、例えば、データをシーケ
ンシャルに格納したハードディスク、ＣＤ−ＲＯＭ等か
ら構成され、データ処理手段は、ＣＰＵ等から構成され
る。また、第１と第２のメモリは、例えば、ＳＲＡＭ等
の比較的高速なメモリ素子から構成される。The external storage device is composed of, for example, a hard disk in which data is sequentially stored, a CD-ROM or the like, and the data processing means is composed of a CPU or the like. The first and second memories are composed of relatively high-speed memory elements such as SRAM.

【０００７】前記データ転送手段は、例えば、前記外部
記憶装置との間でデータを転送する第１の転送手段と、
前記メモリとの間でデータを転送する第２の転送手段
と、を備え、前記第１と第２の転送手段の間のデータ転
送を行うバッファメモリ、又は、前記第１と第２の転送
手段の間の転送率を調整するタイミング調整回路を備え
てもよい。The data transfer means includes, for example, first transfer means for transferring data to and from the external storage device,
A second transfer means for transferring data to and from the memory, and a buffer memory for transferring data between the first and second transfer means, or the first and second transfer means A timing adjustment circuit for adjusting the transfer rate between the two may be provided.

【０００８】このような構成とすることにより、外部記
憶装置側の転送速度とデータ処理装置内部側のデータ転
送速度が異なる場合で、バッファメモリ、又は、タイミ
ング調整回路によりその差が緩衝され、適切なデータ転
送が可能となる。なお、第１と第２のデータ転送手段
は、例えば、ＤＭＡ回路から構成され、バッファメモリ
はＦＩＦＯメモリから構成される。With such a configuration, when the transfer speed on the external storage device side and the data transfer speed on the internal side of the data processing device are different, the difference is buffered by the buffer memory or the timing adjustment circuit, and the difference is appropriate. Data transfer is possible. The first and second data transfer means are, for example, DMA circuits, and the buffer memory is a FIFO memory.

【０００９】また、この発明の第２の観点にかかるイン
ターフェース回路は、外部記憶装置に接続されるポート
と、第１と第２のメモリと、前記第１と第２のメモリを
交互にアクセスしてデータを処理するデータ処理手段に
接続されるポートと、前記第１と第２のメモリと前記外
部記憶装置に接続され、前記データ処理手段の指示に従
って、前記第１と第２のメモリのうち、前記データ処理
手段がアクセスしていない方のメモリと前記外部記憶装
置との間でデータを転送するデータ転送手段と、を備え
ることを特徴とする。The interface circuit according to the second aspect of the present invention alternately accesses the port connected to the external storage device, the first and second memories, and the first and second memories. Of the first and second memories connected to the data processing means for processing the data, the first and second memories and the external storage device, and in accordance with the instruction of the data processing means. Data transfer means for transferring data between the memory not accessed by the data processing means and the external storage device.

【００１０】また、この発明の第３の観点にかかるデー
タ転送システムは、ＣＰＵと、外部記憶装置と、内部メ
モリとを備えるコンピュータシステムにおいて、第１の
メモリと、第２のメモリと、前記第１のメモリに記憶さ
れたデータの量を判定するために前記第１のメモリに接
続された第１のカウンタと、前記第２のメモリに記憶さ
れたデータの量を判定するために前記第２のメモリに接
続された第２のカウンタと、前記第１のメモリに記憶さ
れたデータの量が所定値を越えたとき第１の信号を生成
する第１の手段と、前記第２のメモリに記憶されたデー
タの量が所定値を越えたとき第２の信号を生成する第２
の手段と、前記外部記憶装置とデータを通信するための
第１の回路と、前記内部メモリとデータを通信するため
の第２の回路と、前記第１の信号に反応して、前記第１
のメモリと、前記第１と第２の回路のいずれか一方とを
択一的に接続し、前記第２の信号に反応して、前記第２
のメモリと、前記第１と第２の回路のいずれか一方とを
択一的に接続するデータ切替回路と、を備えることを特
徴とする。A data transfer system according to a third aspect of the present invention is a computer system including a CPU, an external storage device, and an internal memory, the first memory, the second memory, and the first memory. A first counter connected to the first memory to determine the amount of data stored in one memory; and the second counter to determine the amount of data stored in the second memory. A second counter connected to the first memory, first means for generating a first signal when the amount of data stored in the first memory exceeds a predetermined value, and the second memory A second signal generating a second signal when the amount of stored data exceeds a predetermined value
Means, a first circuit for communicating data with the external storage device, a second circuit for communicating data with the internal memory, and the first circuit in response to the first signal.
Selectively connects the memory of any one of the first and second circuits, and reacts to the second signal to generate the second signal.
And a data switching circuit that selectively connects one of the first and second circuits.

【００１１】前記外部記憶装置は、例えば、ハードディ
スクであり、前記第１の回路は前記ハードディスクの動
作を制御する制御装置をさらに備えてもよい。The external storage device may be, for example, a hard disk, and the first circuit may further include a control device for controlling the operation of the hard disk.

【００１２】前記ハードディスクと、前記第１と第２の
メモリと、の間の転送率の相違を調整するために、前記
第１の回路と前記データ切替回路との間に接続されたタ
イミング調整回路を更に備えてもよい。A timing adjusting circuit connected between the first circuit and the data switching circuit for adjusting a difference in transfer rate between the hard disk and the first and second memories. May be further provided.

【００１３】前記第２の回路は前記内部メモリと、前記
第１と第２のメモリと、の間でＣＰＵにデータを転送さ
せる転送手段を備えてもよい。The second circuit may include transfer means for causing a CPU to transfer data between the internal memory and the first and second memories.

【００１４】前記転送手段は制御信号を生成する手段を
備えてもよく、前記制御信号に反応し、前記内部メモリ
と、前記第１と第２のメモリと、の間でデータを転送す
るためのソフトウェアルーチンをさらに備えてもよい。The transfer means may comprise means for generating a control signal for reacting to the control signal to transfer data between the internal memory and the first and second memories. Software routines may also be included.

【００１５】前記第１と第２のメモリは、例えば、スタ
ティックランダムアクセスメモリである。The first and second memories are, for example, static random access memories.

【００１６】このような構成によれば、外部記憶装置か
ら内部メモリへデータを転送する場合、外部記憶装置か
らのデータが第１のメモリに所定量記憶されると、第２
のメモリへ記憶するように切り換えられ、第１のメモリ
に記憶されたデータは内部メモリへ転送される。このよ
うな処理を交互に繰り返すことにより、外部記憶装置か
らのデータ転送と、内部メモリへのデータ転送とを並行
して行うことができるため、転送時間を実質的に高速化
することができる。According to such a configuration, when data is transferred from the external storage device to the internal memory, if a predetermined amount of data from the external storage device is stored in the first memory,
Data to be stored in the first memory, and the data stored in the first memory is transferred to the internal memory. By repeating such processing alternately, data transfer from the external storage device and data transfer to the internal memory can be performed in parallel, so that the transfer time can be substantially shortened.

【００１７】また、この発明の第４の観点にかかる発明
は、外部記憶装置と内部メモリとの間でデータを転送す
るために、ＣＰＵと、前記ＣＰＵにおいて動作する少な
くとも１つのアプリケーションプログラムと、を備える
データ転送システムであり、第１のメモリと、第２のメ
モリと、前記外部記憶装置とデータを通信するための第
１の回路と、前記第１と第２のメモリと前記第１の回路
の稼働状態に応答して状態信号を生成する状態信号回路
と、前記第１のメモリを、前記第１の回路と前記内部メ
モリとのいずれか一方に択一的に接続し、前記第２のメ
モリを、前記第１の回路と前記内部メモリとのいずれか
一方に択一的に接続するデータ切替回路と、前記外部記
憶装置と、前記第１と第２のメモリとのいずれか一方
と、の間でデータが転送されている期間において、複数
の前記状態信号のうち、前記ＣＰＵに前記アプリケーシ
ョンプログラムの少なくとも１つの実行を指示する第１
の状態信号に反応するソフトウェアルーチンと、を備え
ることを特徴とする。Further, according to a fourth aspect of the present invention, in order to transfer data between an external storage device and an internal memory, a CPU and at least one application program operating in the CPU are provided. A data transfer system comprising: a first memory, a second memory, a first circuit for communicating data with the external storage device, the first and second memories, and the first circuit. A state signal circuit that generates a state signal in response to the operating state of the second memory, and the first memory, are selectively connected to either one of the first circuit and the internal memory, A data switching circuit that selectively connects a memory to one of the first circuit and the internal memory; the external storage device; and one of the first and second memories; Data between In feeding the specified period of, among the plurality of status signals, the indicating at least one execution of the application program to the CPU 1
And a software routine that responds to the status signal of.

【００１８】前記ソフトウェアルーチンは、前記外部記
憶装置と前記第２のメモリとの間でデータが転送されて
いる期間において、複数の前記状態信号のうち、前記内
部メモリと前記第１のメモリとの間でデータを転送する
ように指示する第２の状態信号に反応してもよい。In the software routine, during the period in which data is transferred between the external storage device and the second memory, among the plurality of status signals, the internal memory and the first memory It may be responsive to a second status signal instructing to transfer data between.

【００１９】前記ソフトウェアルーチンは、前記ＣＰＵ
が前記内部メモリと前記第１のメモリとの間のデータ転
送に使用可能か否かを判定する手段と、前記ＣＰＵが使
用可能な場合、データを転送させる手段と、をさらに備
えてもよい。The software routine is the CPU
May further include means for determining whether or not the data can be used for data transfer between the internal memory and the first memory, and means for transferring data when the CPU is available.

【００２０】前記第１のメモリに記憶されたデータの量
を判定するために前記第１のメモリに接続された第１の
カウンタと、前記第２のメモリに記憶されたデータの量
を判定するために前記第２のメモリに接続された第２の
カウンタと、をさらに備えてもよく、前記状態信号回路
は、前記第１のメモリに記憶されたデータの量が第１の
所定値を越えたときと、前記第２のメモリに記憶された
データの量が第２の所定値を越えたときに状態信号を生
成してもよい。A first counter connected to the first memory to determine the amount of data stored in the first memory, and an amount of data stored in the second memory. A second counter connected to the second memory for the purpose of: the status signal circuit is configured such that the amount of data stored in the first memory exceeds a first predetermined value. And the state signal may be generated when the amount of data stored in the second memory exceeds a second predetermined value.

【００２１】前記外部記憶装置は、例えば、ハードディ
スクであり、前記第１の回路は前記ハードディスクの動
作を制御する制御装置をさらに備えてもよい。The external storage device may be, for example, a hard disk, and the first circuit may further include a control device for controlling the operation of the hard disk.

【００２２】前記ハードディスクと、前記第１と第２の
メモリと、の間の転送率の相違を調整するために、前記
第１の回路と前記データ切替回路との間に接続されたタ
イミング調整回路を更に備えてもよい。A timing adjusting circuit connected between the first circuit and the data switching circuit for adjusting a difference in transfer rate between the hard disk and the first and second memories. May be further provided.

【００２３】このような構成によれば、外部記憶装置か
ら内部メモリへデータを転送する場合、外部記憶装置か
らのデータが第１のメモリに所定量記憶されると、第２
のメモリへ記憶するように切り換えられ、第１のメモリ
に記憶されたデータは内部メモリへ転送される。このよ
うな処理を交互に繰り返すことにより、外部記憶装置か
らのデータ転送と、内部メモリへのデータ転送とを並行
して行うことができるため、転送時間を実質的に高速化
することができる。また、外部記憶装置から第１又は第
２のメモリへデータを転送している期間において、ＣＰ
Ｕがデータ転送処理をしていない期間、他の処理をする
ことができる。従って、ＣＰＵの空き時間を有効活用す
ることができる。According to such a configuration, when data is transferred from the external storage device to the internal memory, if the predetermined amount of data from the external storage device is stored in the first memory,
Data to be stored in the first memory, and the data stored in the first memory is transferred to the internal memory. By repeating such processing alternately, data transfer from the external storage device and data transfer to the internal memory can be performed in parallel, so that the transfer time can be substantially shortened. Also, during the period in which data is transferred from the external storage device to the first or second memory, CP
Other processing can be performed while U is not performing data transfer processing. Therefore, the idle time of the CPU can be effectively utilized.

【００２４】また、この発明の第５の観点にかかる発明
は、コンピュータシステムにおいて動作する少なくとも
１つのアプリケーションプログラムと、ＣＰＵと、第１
のメモリと、第２のメモリと、を備えるコンピュータシ
ステムにおいて、外部記憶装置と内部メモリとの間でデ
ータを転送するデータ転送方法であり、第１のメモリと
前記外部記憶装置との間に切替可能な第１のデータ転送
路を設け、第２のメモリと前記外部記憶装置との間に切
替可能な第２のデータ転送路を設けるステップと、前記
第１のデータ転送路を用いて、前記外部記憶装置を前記
第１のメモリに接続するステップと、前記第１のメモリ
内のデータの量が第１の所定値を越えるとき、前記外部
記憶装置と前記第２のメモリとの間でデータを転送する
ために前記第２のデータ転送路に切り換えるステップ
と、前記第２のメモリ内のデータの量が第２の所定値を
越えるとき、前記外部記憶装置と前記第１のメモリとの
間でデータを転送するために前記第１のデータ転送路に
切り換えるステップと、前記外部記憶装置と、前記第１
と第２のメモリのいずれか一方と、の間でデータが送信
されている期間の一部で、前記アプリケーションプログ
ラムを実行するステップと、を備えることを特徴とす
る。According to a fifth aspect of the present invention, at least one application program which operates in a computer system, a CPU, and a first
Is a data transfer method for transferring data between an external storage device and an internal memory in a computer system including the first memory and the second storage device, and switching between the first memory and the external storage device. Providing a possible first data transfer path and providing a switchable second data transfer path between a second memory and the external storage device; and using the first data transfer path, Connecting an external storage device to the first memory; and, when the amount of data in the first memory exceeds a first predetermined value, data is transferred between the external storage device and the second memory. Switching to the second data transfer path for transferring data between the external storage device and the first memory when the amount of data in the second memory exceeds a second predetermined value. To transfer data A step of switching to the first data transfer channel for, said external storage device, the first
And one of the second memories, and a step of executing the application program for a part of a period during which data is transmitted between the memory and the second memory.

【００２５】第１のメモリと前記内部メモリとの間に切
替可能な第３のデータ転送路を設け、第２のメモリと前
記内部メモリとの間に切替可能な第４のデータ転送路を
設けるステップと、前記外部記憶装置が前記第２のデー
タ転送路を介して前記第２のメモリと接続された後で、
前記第３のデータ転送路を用いて前記内部メモリと前記
第１のメモリとの間でデータを転送するデータ転送ステ
ップと、前記外部記憶装置が前記第１のデータ転送路を
介して前記第１のメモリと接続された後で、前記第４の
データ転送路を用いて前記内部メモリと前記第２のメモ
リとの間でデータを転送するデータ転送ステップと、を
さらに備えてもよい。A switchable third data transfer path is provided between the first memory and the internal memory, and a switchable fourth data transfer path is provided between the second memory and the internal memory. And, after the external storage device is connected to the second memory via the second data transfer path,
A data transfer step of transferring data between the internal memory and the first memory using the third data transfer path, and the external storage device having the first data transfer path via the first data transfer path. Data transfer step of transferring data between the internal memory and the second memory by using the fourth data transfer path after being connected to the second memory.

【００２６】前記内部メモリと、前記第１と第２のメモ
リのいずれか１つと、の間でデータを転送する前記デー
タ転送ステップは、前記外部記憶装置と、前記第１と第
２のメモリの１つと、の間でデータが転送されるために
必要な時間の一部で実行されてもよい。The data transfer step of transferring data between the internal memory and any one of the first and second memories includes the external storage device and the first and second memories. May be performed for a portion of the time required for data to be transferred between one and the other.

【００２７】このような構成によれば、外部記憶装置か
ら内部メモリへデータを転送する場合、外部記憶装置か
らのデータが第１の転送路を介して第１のメモリに所定
量記憶されると、第２の転送路を介して第２のメモリへ
記憶するように切り換えられ、第１のメモリに記憶され
たデータは第３の転送路を介して内部メモリへ転送され
る。このような処理を交互に繰り返すことにより、外部
記憶装置からのデータ転送と、内部メモリへのデータ転
送とを並行して行うことができるため、転送時間を実質
的に高速化することができる。また、外部記憶装置から
第１又は第２のメモリへデータを転送している期間にお
いて、ＣＰＵがデータ転送処理をしていない期間、他の
アプリケーションを実行することができる。従って、Ｃ
ＰＵの空き時間を有効活用することができる。According to this structure, when data is transferred from the external storage device to the internal memory, if a predetermined amount of data from the external storage device is stored in the first memory via the first transfer path. , And is switched to be stored in the second memory via the second transfer path, and the data stored in the first memory is transferred to the internal memory via the third transfer path. By repeating such processing alternately, data transfer from the external storage device and data transfer to the internal memory can be performed in parallel, so that the transfer time can be substantially shortened. Further, another application can be executed while the CPU is not performing the data transfer process while the data is being transferred from the external storage device to the first or second memory. Therefore, C
It is possible to effectively utilize the free time of the PU.

【００２８】[0028]

【発明の実施の形態】以下、この発明の実施の形態にか
かるデータ転送システム及びデータ転送方法及びインタ
ーフェース回路及びデータ処理装置について説明する。 （第１の実施の形態）図１は、この発明の第１の実施の
形態のデータ処理装置の構成を示す。図示するように、
この装置は、ＣＰＵ（中央処理装置、Central Processo
r Unit）１１と、ＣＰＵ１１に第１のバス１２を介して
接続されたＲＯＭ１３及びビデオＲＡＭ（ＶＲＡＭ）１
４と、ＶＲＡＭ１４の内容を表示する表示装置１５を備
える。ＣＰＵ１１は、データ処理、特に、データの加工
及びシステム全体の制御を司る。第１のバス１２は、例
えばＥＩＳＡ規格準拠のバスであり、データバス、アド
レスバス、制御バス等を備える。ＲＯＭ１３は、ＣＰＵ
１１の実行する制御プログラム、固定データ等を記憶す
る。ＶＲＡＭ１４は、表示画像を定義するビットマップ
データを記憶する。表示装置１５は、ＣＲＴ、液晶表示
素子等から構成される。BEST MODE FOR CARRYING OUT THE INVENTION A data transfer system, a data transfer method, an interface circuit and a data processing device according to embodiments of the present invention will be described below. (First Embodiment) FIG. 1 shows the arrangement of a data processing apparatus according to the first embodiment of the present invention. As shown
This device is a CPU (Central Processing Unit).
r Unit) 11, a ROM 13 and a video RAM (VRAM) 1 connected to the CPU 11 via the first bus 12.
4 and a display device 15 for displaying the contents of the VRAM 14. The CPU 11 controls data processing, particularly data processing and control of the entire system. The first bus 12 is, for example, an EISA standard-compliant bus, and includes a data bus, an address bus, a control bus, and the like. ROM 13 is a CPU
The control program executed by 11, the fixed data, etc. are stored. The VRAM 14 stores bitmap data that defines a display image. The display device 15 includes a CRT, a liquid crystal display element, and the like.

【００２９】さらに、このデータ処理装置は、ハードデ
ィスク装置、ＣＤ−ＲＯＭ装置等の外部記憶装置（補助
記憶装置）２１を備える。この実施の形態では、外部記
憶装置２１はハードディスク装置であるとする。ハード
ディスク装置２１は、ＳＣＳＩ（Small Computer Syste
m Interface）規格に準拠したものであり、パラレルラ
インを介してＳＣＳＩインターフェース２２に接続され
ている。また、この実施の形態では、高速アクセスを可
能とするため、ハードディスク装置２１には、ラスタ方
式（ビットマップ方式）の画像データがシリアルに格納
されている。ＳＣＳＩインターフェース２２は、転送イ
ンターフェース２３に接続されている。転送インターフ
ェース２３は、ＣＰＵ１１のアクセスの対象となる第１
のメモリ２４と第２のメモリ２５と転送コントローラ２
６を備える。Further, the data processing device comprises an external storage device (auxiliary storage device) 21 such as a hard disk device or a CD-ROM device. In this embodiment, the external storage device 21 is a hard disk device. The hard disk device 21 is a SCSI (Small Computer Syste
m Interface) standard, and is connected to the SCSI interface 22 via a parallel line. Further, in this embodiment, in order to enable high speed access, image data of a raster system (bitmap system) is serially stored in the hard disk device 21. The SCSI interface 22 is connected to the transfer interface 23. The transfer interface 23 is a first access target of the CPU 11.
Memory 24, second memory 25, and transfer controller 2
6 is provided.

【００３０】第１と第２のメモリ２４、２５は、デュア
ルポート高速メモリ、例えば、２ポートＳＲＡＭメモリ
から構成され、それらの第１ポートは第２のバス２７を
介してＣＰＵ１１に接続され、ＣＰＵ１１によりリード
ライトされる。第２のバスも、例えば、ＥＩＳＡ規格準
拠のバスである。The first and second memories 24 and 25 are composed of dual-port high-speed memories, for example, 2-port SRAM memories, the first ports of which are connected to the CPU 11 via the second bus 27, and the CPU 11 Read / write by. The second bus is also a bus compliant with the EISA standard, for example.

【００３１】転送コントローラ２６は、第１と第２のメ
モリ２４、２５の第２ポート、ＳＣＳＩインターフェー
ス２２及び第２のバス２７に接続され、ＣＰＵ１１の制
御下で、ハードディスク装置２１と第１と第２のメモリ
２４、２５間のデータ転送を制御する。The transfer controller 26 is connected to the second ports of the first and second memories 24 and 25, the SCSI interface 22 and the second bus 27, and under the control of the CPU 11, the hard disk device 21 and the first and second hard disks 21. The data transfer between the two memories 24 and 25 is controlled.

【００３２】転送コントローラ２６は、図２に示すよう
に、ＳＣＳＩポート３１、ＣＰＵポート３２、第１のポ
ート３３、第２のポート３４、レジスタ群３５、第１の
転送回路３６、ＦＩＦＯ（先入れ先出しメモリ）３７、
第２の転送回路３８、第１のアドレスカウンタ３９、第
２のアドレスカウンタ４０、コントローラ４１を備え
る。As shown in FIG. 2, the transfer controller 26 includes a SCSI port 31, a CPU port 32, a first port 33, a second port 34, a register group 35, a first transfer circuit 36, a FIFO (first-in first-out memory). ) 37,
A second transfer circuit 38, a first address counter 39, a second address counter 40, and a controller 41 are provided.

【００３３】ＳＣＳＩポート３１はＳＣＳＩインターフ
ェース２２に専用ラインを介して接続されている。ＣＰ
Ｕポート３２は第２のバス２７に接続されている。第１
のポート３３は、専用ラインを介して第１のメモリ２４
の第２ポートに接続されている。第２のポート３４は、
専用ラインを介して第２のメモリ２５の第２ポートに接
続されている。レジスタ群３５は、ＣＰＵ１１により設
定されたフラグ、データ、例えば、書き込みと読み出し
の別を示すデータ、先頭アドレス等がセットされる。The SCSI port 31 is connected to the SCSI interface 22 via a dedicated line. CP
The U port 32 is connected to the second bus 27. First
Port 33 of the first memory 24 via a dedicated line
Connected to the second port of the. The second port 34 is
It is connected to the second port of the second memory 25 via a dedicated line. In the register group 35, flags and data set by the CPU 11, for example, data indicating whether writing and reading are performed, head address and the like are set.

【００３４】第１の転送回路３６は、ＦＩＦＯ３７とＳ
ＣＳＩインターフェース回路２２（ハードディスク装置
２１）との間でデータを転送する。第２の転送回路３８
は、ＦＩＦＯ３７と第１のメモリ２４又は第２のメモリ
２５との間でデータを転送する。第１の転送回路３６と
第２の転送回路３８は、例えば、ＤＭＡ（ダイレクトメ
モリアクセス）回路より構成される。また、例えば、第
１の転送回路は２０ＭＨｚの動作クロックに従って動作
し、第２の転送回路は４０ＭＨｚの動作クロックに従っ
て動作する。The first transfer circuit 36 includes a FIFO 37 and an S.
Data is transferred to and from the CSI interface circuit 22 (hard disk device 21). Second transfer circuit 38
Transfers data between the FIFO 37 and the first memory 24 or the second memory 25. The first transfer circuit 36 and the second transfer circuit 38 are, for example, DMA (Direct Memory Access) circuits. Further, for example, the first transfer circuit operates according to the operation clock of 20 MHz, and the second transfer circuit operates according to the operation clock of 40 MHz.

【００３５】ＦＩＦＯ３７は第１の転送回路３６のデー
タ転送速度と第２の転送回路３８のデータ転送速度の差
を緩衝すると共に第１と第２の転送回路３６と３８との
間のデータの授受を仲介する。第１のアドレスカウンタ
３９は、第１のメモリ２４のアドレスをカウントする。
第２のアドレスカウンタ４０は、第２のメモリ２５のア
ドレスをカウントする。コントローラ４１は、転送コン
トローラ２６の内部回路の各部の動作を制御する。The FIFO 37 buffers the difference between the data transfer rate of the first transfer circuit 36 and the data transfer rate of the second transfer circuit 38, and transfers data between the first and second transfer circuits 36 and 38. Mediate. The first address counter 39 counts the address of the first memory 24.
The second address counter 40 counts the address of the second memory 25. The controller 41 controls the operation of each part of the internal circuit of the transfer controller 26.

【００３６】次に、転送インターフェース２３の基本動
作を説明する。先ず、ハードディスク装置２１から大量
のデータを読み出し、ＣＰＵ１１で加工する場合を例に
説明する。ＣＰＵ１１は、データの読み出しであること
を示すデータ、ハードディスク装置２１上の読み出し対
象データが格納されている領域の先頭アドレス、第１と
第２のメモリ２４、２５のいずれにデータを先に格納す
るか等を示す転送リクエスト信号（ＤＭＡリクエスト）
を第２のバス２７を介して転送コントローラ２６に提供
する。Next, the basic operation of the transfer interface 23 will be described. First, a case where a large amount of data is read from the hard disk device 21 and processed by the CPU 11 will be described as an example. The CPU 11 first stores the data indicating that the data is to be read, the start address of the area on the hard disk device 21 in which the read target data is stored, and the first or second memory 24 or 25 to store the data first. Transfer request signal indicating whether or not (DMA request)
Are provided to the transfer controller 26 via the second bus 27.

【００３７】コントローラ４１は転送リクエスト信号に
含まれる、データ、対応するフラグ等をレジスタ群３５
にセットし、さらに、各部を対応する動作モードに設定
する。また、コントローラ４１は、第１と第２のアドレ
スカウンタ３９、４０を初期化する。転送リクエスト信
号は、ＳＣＳＩインターフェース２２にも通知される。The controller 41 stores data, corresponding flags, etc., contained in the transfer request signal in the register group 35.
And set each unit to the corresponding operation mode. The controller 41 also initializes the first and second address counters 39 and 40. The transfer request signal is also notified to the SCSI interface 22.

【００３８】コントローラ４１は設定が終了すると、Ｃ
ＰＵ１１にアクノレッジ信号ＡＣＫを出力する。このＡ
ＣＫ信号により、ＣＰＵ１１はデータ転送動作から開放
され、他の処理を実行する。When the controller 41 finishes the setting, C
It outputs an acknowledge signal ACK to PU11. This A
By the CK signal, the CPU 11 is released from the data transfer operation and executes other processing.

【００３９】ＣＰＵ１１からの転送リクエストに応じ
て、ＳＣＳＩインターフェース回路２２はハードディス
ク装置２１にデータの読み出しを指示する。この指示に
応答し、ハードディスク装置２１は、ＣＰＵから与えら
れる先頭位置よりデータを順次読み出し、専用ラインを
介してＳＣＳＩインターフェース２２に提供する。In response to the transfer request from the CPU 11, the SCSI interface circuit 22 instructs the hard disk device 21 to read data. In response to this instruction, the hard disk device 21 sequentially reads the data from the head position given from the CPU and provides it to the SCSI interface 22 via a dedicated line.

【００４０】第１の転送回路３６は、ＳＣＳＩインター
フェース２２からデータが提供される度に、これをＦＩ
ＦＯ３７に入力する。第２の転送回路３８は、ＦＩＦＯ
３７に入力されたデータを順次取り出し、ＣＰＵ１１に
より指示されたメモリ、例えば、第１のメモリ２４に提
供する。第１のメモリ２４は、提供されたデータを第１
のアドレスカウンタ３９が指示する位置に格納する。第
２の転送回路３８がデータを１回転送するたびに第１の
アドレスカウンタ３９はカウント値（アドレス値）を更
新する。更新値は１回の転送処理で転送されるデータの
バイト数に対応する。以後、順次、ハードディスク装置
２１よりデータが読み出され、第１のメモリ２４に格納
される。Each time the first transfer circuit 36 receives data from the SCSI interface 22, the first transfer circuit 36 sends it to the FI.
Input to FO37. The second transfer circuit 38 is a FIFO.
The data input to 37 is sequentially taken out and provided to the memory instructed by the CPU 11, for example, the first memory 24. The first memory 24 stores the provided data in the first
The address is stored in the position indicated by the address counter 39. Each time the second transfer circuit 38 transfers data once, the first address counter 39 updates the count value (address value). The updated value corresponds to the number of bytes of data transferred in one transfer process. After that, the data is sequentially read from the hard disk device 21 and stored in the first memory 24.

【００４１】データの転送が進み、予め定められた所定
量、例えば、６４Ｋバイトのデータの転送が終了する
と、転送コントローラ２６は第２のバス２７を介してＣ
ＰＵ１１に転送終了割り込み信号ＩＮＴを出力する。割
り込み信号ＩＮＴに応答した割り込み処理において、Ｃ
ＰＵ１１は次に読み出すべき領域の先頭位置等の情報を
含む転送リクエストを出力し、再起動をかける。この起
動により、データが再び転送される。When the data transfer progresses and the transfer of the predetermined amount of data, for example, 64 Kbytes of data is completed, the transfer controller 26 transfers the C data via the second bus 27.
The transfer end interrupt signal INT is output to the PU 11. In the interrupt processing in response to the interrupt signal INT, C
The PU 11 outputs a transfer request including information such as the head position of the area to be read next, and restarts. This activation causes the data to be transferred again.

【００４２】データ転送が進み、第１のメモリ２４が転
送データで満たされると、転送コントローラ２６は、Ｃ
ＰＵ１１に割り込み信号ＩＮＴを供給する。この割り込
み信号ＩＮＴに応答した割り込み処理により、ＣＰＵ１
１は転送対象メモリを第２のメモリ２５とする転送リク
エスト信号を転送コントローラ２６に出力する。コント
ローラ４１は、第２のアドレスカウンタ４０のカウント
値を初期化する。以後は前述と同様にして、ハードディ
スク装置２１から読み出されたデータが第２のメモリ２
５に順次転送される。When the data transfer progresses and the first memory 24 is filled with the transfer data, the transfer controller 26 causes the C
An interrupt signal INT is supplied to PU11. By the interrupt processing in response to this interrupt signal INT, the CPU 1
1 outputs a transfer request signal to the transfer controller 26 in which the transfer target memory is the second memory 25. The controller 41 initializes the count value of the second address counter 40. After that, the data read from the hard disk device 21 is stored in the second memory 2 in the same manner as described above.
5 are sequentially transferred.

【００４３】第２のメモリ２５にデータが格納されてい
る期間に、ＣＰＵ１１は、第１のメモリ２４に格納され
ているデータを読み出して処理する。第２のメモリ２５
へのデータの転送及び第１のメモリ２４に格納されたデ
ータの処理が共に終了すると、ＣＰＵ１１は転送コント
ローラ２６に第１のメモリ２４へのデータの転送、読み
出し位置等を指示する転送リクエスト信号を出力する。
この信号に従って、コントローラ４１は第１のアドレス
カウンタ３９を初期化する。これにより、ハードディス
ク装置２１から読み出されたデータが第１のメモリ２４
に順次格納される。この間に、ＣＰＵ１１は第２のメモ
リ２５に格納されたデータを処理する。While the data is stored in the second memory 25, the CPU 11 reads and processes the data stored in the first memory 24. Second memory 25
When the data transfer to the first memory 24 and the processing of the data stored in the first memory 24 are completed, the CPU 11 sends a transfer request signal for instructing the transfer controller 26 to transfer the data to the first memory 24, a read position, and the like. Output.
According to this signal, the controller 41 initializes the first address counter 39. As a result, the data read from the hard disk device 21 is stored in the first memory 24.
Are sequentially stored in. During this time, the CPU 11 processes the data stored in the second memory 25.

【００４４】以後、同様の動作が繰り返される。即ち、
ＣＰＵ１１が一方のメモリに格納されたデータを処理
し、その間に、転送コントローラ２６が次に処理すべき
データを他方のメモリに予め読み出しておく動作が、メ
モリを切り替えながら繰り返される。転送対象データの
最終ブロックの転送が終了したことを示す割り込み信号
ＩＮＴがＣＰＵ１１に出力されると、データ転送が終了
する。Thereafter, the same operation is repeated. That is,
The operation in which the CPU 11 processes the data stored in one memory and the transfer controller 26 reads the data to be processed next in the other memory in advance while the memory is switched is repeated. When the interrupt signal INT indicating that the transfer of the final block of the transfer target data is completed is output to the CPU 11, the data transfer is completed.

【００４５】以上の動作の処理タイミングを図３に示
す。この図から明らかなように、ハードディスク装置２
１上のデータを処理（加工）する要求が発生してから、
ＣＰＵ１１がデータの転送を待機する期間は、第１のメ
モリ２４が最初に満たされるまでの期間のみである。以
後は、処理対象のデータが予めメモリに用意されてい
る。このため、データ転送速度に制限されず、高速なデ
ータ処理が可能である。The processing timing of the above operation is shown in FIG. As is clear from this figure, the hard disk drive 2
After the request to process (process) the data on 1 occurred,
The period in which the CPU 11 waits for data transfer is only the period until the first memory 24 is first filled. After that, the data to be processed is prepared in the memory in advance. Therefore, the data transfer speed is not limited, and high-speed data processing is possible.

【００４６】なお、処理対象のデータの転送完了前にＣ
ＰＵ１１の処理が終了した場合には、ＣＰＵ１１は他の
処理を実行し、転送終了を示す割り込み信号ＩＮＴに応
じてこのデータ処理に復帰する。また、ＣＰＵ１１の処
理終了前に次の処理対処のデータの転送が完了した場合
には、転送コントローラ２６はＣＰＵ１１からの次の指
示を待つ。一般的には、ハードディスク２１の動作速度
が遅いため、データ転送終了前に、ＣＰＵ１１の処理が
終了する。Before the transfer of the data to be processed is completed, C
When the processing of the PU 11 is completed, the CPU 11 executes other processing and returns to this data processing in response to the interrupt signal INT indicating the end of transfer. Further, when the transfer of the data for the next process is completed before the process of the CPU 11 is completed, the transfer controller 26 waits for the next instruction from the CPU 11. Generally, since the operation speed of the hard disk 21 is slow, the processing of the CPU 11 ends before the data transfer ends.

【００４７】次に、ＣＰＵ１１の処理により生成された
大量のデータを順次ハードディスク装置２１に転送して
格納する場合を説明する。まず、ＣＰＵ１１は、データ
処理を実行し、第１又は第２のメモリ２４、２５にデー
タを格納する。所定量のデータを生成すると、ＣＰＵ１
１は、第２のバス２７を介して転送コントローラ２６に
書き込みであることを示すデータ、第１のメモリ２４の
データを先に転送すること、書き込み先の領域の先頭ア
ドレス等を含む転送リクエスト信号を転送コントローラ
２６に出力する。コントローラ４１は、各部を対応する
モードに設定する。ＣＰＵ１１はＳＣＳＩインターフェ
ース２２にもデータ書き込みであること及びハードディ
スク装置２１の書き込み対象領域の先頭アドレスを通知
する。設定が終了すると、コントローラ４１はアクノリ
ッジ信号ＡＣＫをＣＰＵ１１に出力する。このＡＣＫ信
号により、ＣＰＵ１１はデータ転送動作から開放され、
データ処理を継続し、処理結果としてのデータを第２の
メモリ２５に書き込む。Next, a case where a large amount of data generated by the processing of the CPU 11 is sequentially transferred to and stored in the hard disk device 21 will be described. First, the CPU 11 executes data processing and stores data in the first or second memory 24, 25. When a predetermined amount of data is generated, the CPU 1
1 is a transfer request signal including data indicating that the data is to be written to the transfer controller 26 via the second bus 27, the data in the first memory 24 is transferred first, and the start address of the write destination area and the like. Is output to the transfer controller 26. The controller 41 sets each unit to a corresponding mode. The CPU 11 also notifies the SCSI interface 22 that data is being written and the start address of the write target area of the hard disk device 21. When the setting is completed, the controller 41 outputs an acknowledge signal ACK to the CPU 11. By this ACK signal, the CPU 11 is released from the data transfer operation,
The data processing is continued and the data as the processing result is written in the second memory 25.

【００４８】転送リクエスト信号に従って、第２の転送
回路３８は、第１のメモリ２４のアドレスカウンタ３９
が指示する位置から順次データを読み出し、ＦＩＦＯ３
７に格納する。第１の転送回路３６は、ＦＩＦＯ３７か
らデータを取り出し、ＳＣＳＩインターフェース２２に
提供する。ＳＣＳＩインターフェース２２は提供された
データを指示された先頭アドレスから順次書き込む。以
後、同様の動作が繰り返されて、１ブロック分のデータ
が転送される度にＣＰＵ１１に割り込み信号ＩＮＴが出
力され、ＣＰＵ１１により再要求が行われてデータ転送
が継続される。According to the transfer request signal, the second transfer circuit 38 causes the address counter 39 of the first memory 24.
Sequentially reads the data from the position designated by
Store in 7. The first transfer circuit 36 takes out the data from the FIFO 37 and provides it to the SCSI interface 22. The SCSI interface 22 sequentially writes the provided data from the designated start address. After that, the same operation is repeated and an interrupt signal INT is output to the CPU 11 every time one block of data is transferred, and the CPU 11 makes a request again to continue the data transfer.

【００４９】第１のメモリ２４の記憶データの転送が完
了し、且つ、第２のメモリ２５へのデータの書き込みが
完了すると、ＣＰＵ１１は、転送対象のメモリを第２の
メモリ２５に、書き込み対象のメモリを第１のメモリ２
４に切り換える。第２の転送回路３８は第２のアドレス
カウンタ４０が指示する位置から順次データを読み出
し、ＦＩＦＯ３７に入力する。一方、第１の転送回路３
６はＦＩＦＯ３７から順次データを読み出し、ＳＣＳＩ
インターフェース２２に供給する。ＳＣＳＩインターフ
ェース２２は提供されたデータをハードディスク装置２
１に供給して書き込む。以後、同様の動作を繰り返す。When the transfer of the storage data of the first memory 24 is completed and the writing of the data to the second memory 25 is completed, the CPU 11 sets the transfer target memory to the second memory 25 and the write target. Memory of the first memory 2
Switch to 4. The second transfer circuit 38 sequentially reads the data from the position indicated by the second address counter 40 and inputs the data to the FIFO 37. On the other hand, the first transfer circuit 3
6 sequentially reads data from the FIFO 37, and the SCSI
Supply to the interface 22. The SCSI interface 22 transfers the provided data to the hard disk device 2
Supply to 1 and write. After that, the same operation is repeated.

【００５０】この様にして、データ書き込みの場合に
は、ＣＰＵ１１が一方のメモリ２４又は２５にアクセス
して、作成したデータを書き込んでいる間に、他方のメ
モリ２５又は２４に既に作成済みのデータを読み出し
て、ハードディスク装置２１に転送する。従って、ＣＰ
Ｕ１１はハードディスク装置２１とのデータ転送に要す
る時間に煩わされることなく、データ処理を実行でき
る。このため、画像データの処理等のように、大量のデ
ータを処理する場合に、高速なデータ処理が可能とな
る。Thus, in the case of data writing, while the CPU 11 accesses one memory 24 or 25 to write the created data, the data already created in the other memory 25 or 24 is written. Is read out and transferred to the hard disk device 21. Therefore, CP
U11 can execute data processing without being bothered by the time required for data transfer with the hard disk device 21. Therefore, when processing a large amount of data such as image data processing, high-speed data processing is possible.

【００５１】また、ディスクキャッシュ等と異なり、デ
ータのヒット／アンヒットの判別、アンヒットの場合の
リプレース等の処理が不要であり、制御系の構成が容易
になるとともに動作速度も速くなる。Further, unlike the disk cache and the like, it is not necessary to perform processing such as data hit / unhit discrimination and replacement in the case of unhit, so that the control system can be easily constructed and the operation speed can be increased.

【００５２】続いて、地図等の画像上にウインドウを開
き、この地図上でウインドウを移動しつつ表示する場合
を例に、データ処理装置全体の動作を具体的に説明す
る。Next, the operation of the entire data processing apparatus will be specifically described by taking a case where a window is opened on an image such as a map and the window is displayed while moving on the map as an example.

【００５３】この実施の形態では、ハードディスク装置
２１に、ラスタ形式（ビットマップ形式）の地図データ
がシーケンシャルに格納されているものとする。地図デ
ータは、図４に示すように、縦横５１２×５１２ビット
の複数のブロックに分割されているものとする。また、
各データの深さ（ビット数）は８ビットであるとする。In this embodiment, it is assumed that the hard disk device 21 sequentially stores map data in raster format (bitmap format). As shown in FIG. 4, the map data is divided into a plurality of blocks of 512 × 512 bits in length and width. Also,
The depth (bit number) of each data is assumed to be 8 bits.

【００５４】ＣＰＵ１１は、ＲＯＭ１３に格納された制
御プログラムに従って、図５に示すように、地図データ
で定義される仮想的な大きな地図５１の上にウインドウ
５２を形成し、ウインドウ５２を介して地図５１の一部
を表示する。ウインドウ５２及びウインドウ５２内の地
図５１はＶＲＡＭ１４にビットマップ形式で展開され、
表示装置１５に表示される。According to the control program stored in the ROM 13, the CPU 11 forms a window 52 on the virtual large map 51 defined by the map data, as shown in FIG. To display a part of. The window 52 and the map 51 in the window 52 are expanded in the VRAM 14 in the bitmap format,
It is displayed on the display device 15.

【００５５】この状態において、使用者が右上スクロー
ル（ウインドウが右上に移動し、見かけ上地図が左下に
移動する）を指示すると、ＣＰＵ１１は、一定期間毎に
地図５１上でウインドウ５２を図６に示すように所定量
移動する。地図５１上のウインドウ５２のＸ方向及びＹ
方向の移動量をΔｘ、Δｙとする。In this state, when the user instructs the upper right scroll (the window moves to the upper right and the map apparently moves to the lower left), the CPU 11 causes the window 52 to be displayed on the map 51 at regular intervals in FIG. Move a predetermined amount as shown. X direction and Y of window 52 on map 51
The movement amounts in the directions are Δx and Δy.

【００５６】ＣＰＵ１１は、ウインドウ５２の移動によ
り、地図５１を表示するために新たに必要となるデータ
ブロックを求める。即ち、ブロックＢ１〜Ｂ１６のデー
タが必要であることを検出する。The CPU 11 obtains a data block newly required for displaying the map 51 by moving the window 52. That is, it is detected that the data of the blocks B1 to B16 is necessary.

【００５７】ＣＰＵ１１は、ハードディスク装置２１か
らこれらのデータを読み出すため、第２のバス２７を介
して、データの読み出しであること、ブロックＢ１の先
頭アドレス、第１のメモリ２４に先に読み出しデータを
書き込むこと等を含む転送リクエスト信号を転送コント
ローラ２６及びＳＣＳＩインターフェース２２に通知す
る。この通知に応答し、ハードディスク装置２１はブロ
ックＢ１のデータを順次シーケンシャルに読み出してＳ
ＣＳＩインターフェース２２を介して転送コントローラ
２６に供給する。転送コントローラ２６内の第１の転送
回路３６は、ＳＣＳＩインターフェース２２から順次供
給される地図データをＦＩＦＯ３７に順次格納する。ま
た、第２の転送回路３８は、ＦＩＦＯ３７から順次デー
タを読み出し、第１のメモリ２４の第１のアドレスカウ
ンタ３９が指示する位置に格納する。Since the CPU 11 reads these data from the hard disk device 21, it must read the data via the second bus 27, the head address of the block B1, and the read data in the first memory 24 first. The transfer controller 26 and the SCSI interface 22 are notified of a transfer request signal including writing. In response to this notification, the hard disk device 21 sequentially reads out the data of the block B1 and sequentially reads S
It is supplied to the transfer controller 26 via the CSI interface 22. The first transfer circuit 36 in the transfer controller 26 sequentially stores the map data sequentially supplied from the SCSI interface 22 in the FIFO 37. Further, the second transfer circuit 38 sequentially reads out the data from the FIFO 37 and stores the data in the position designated by the first address counter 39 of the first memory 24.

【００５８】ハードディスク装置２１から第１のメモリ
２４にブロックＢ１のデータが転送されている間、ＣＰ
Ｕ１１はデータ転送処理から解放され、ＶＲＡＭ１４上
で地図データをシフトする処理を行う。While the data of the block B1 is being transferred from the hard disk device 21 to the first memory 24, the CP
U11 is released from the data transfer process and performs a process of shifting the map data on the VRAM 14.

【００５９】即ち、図７に示すように、ＶＲＡＭ１４の
ウインドウ５２内の各ビットの地図データをＸアドレス
を−Δｘ，Ｙアドレスを−Δｙした位置に順次シフトし
て書き込み、図８（Ａ）に示す状態から図８（Ｂ）に示
す状態にシフトする。That is, as shown in FIG. 7, the map data of each bit in the window 52 of the VRAM 14 is sequentially shifted and written in a position where the X address is -Δx and the Y address is -Δy, and is written in FIG. 8 (A). The state shown in FIG. 8 shifts to the state shown in FIG.

【００６０】このシフト処理を実行している間に、転送
コントローラ２６からブロックＢ１の転送が終了したこ
とを示す割り込み信号が入力されると、ＣＰＵ１１は割
り込み処理を実行し、次のブロックＢ２を読み出すため
の転送リクエスト信号を発行する。この転送リクエスト
信号に従って、転送コントローラ２６及びＳＣＳＩイン
ターフェース２２は、ハードディスク装置２１からブロ
ックＢ２のデータを順次読み出して第１のメモリ２４の
空き領域に書き込む。When the interrupt signal indicating that the transfer of the block B1 is completed is input from the transfer controller 26 during the execution of the shift process, the CPU 11 executes the interrupt process and reads the next block B2. Issue a transfer request signal for In accordance with this transfer request signal, the transfer controller 26 and the SCSI interface 22 sequentially read the data of the block B2 from the hard disk device 21 and write it in the empty area of the first memory 24.

【００６１】ＶＲＡＭ１４上のウインドウ５２内で、地
図データのシフトが完了し、且つ、転送コントローラ２
６からの転送完了の割り込み信号ＩＮＴが供給される
と、ＣＰＵ１１は、次のブロックＢ３を読み出すための
転送リクエスト信号を出力する。この転送リクエスト信
号に従って、転送コントローラ２６及びＳＣＳＩインタ
ーフェース２２は、ハードディスク装置２１からブロッ
クＢ３のデータを順次読み出して第２のメモリ２５の先
頭位置から順に書き込む。The shift of the map data is completed in the window 52 on the VRAM 14, and the transfer controller 2
When the transfer completion interrupt signal INT from 6 is supplied, the CPU 11 outputs a transfer request signal for reading the next block B3. According to the transfer request signal, the transfer controller 26 and the SCSI interface 22 sequentially read the data of the block B3 from the hard disk device 21 and sequentially write the data from the head position of the second memory 25.

【００６２】転送コントローラ２６がデータの読み出し
を行っている間に、ＣＰＵ１１は、第１のメモリ２４に
読み出されたブロックＢ１の地図データのうちから、必
要な部分（ウインドウ５２内に表示されるべき部分）を
切り出してＶＲＡＭ１４の対応部分に書き込む。ブロッ
クＢ２についても同様に、表示対象部分をＶＲＡＭ１４
の対応箇所に書き込む。While the transfer controller 26 is reading the data, the CPU 11 reads a necessary portion (displayed in the window 52) from the map data of the block B1 read in the first memory 24. The power portion) is cut out and written in the corresponding portion of the VRAM 14. Similarly for the block B2, the display target portion is set to the VRAM 14
Write in the corresponding part of.

【００６３】以後、同様にして、一方のメモリに次に処
理すべきブロックを予め読み出しておき、他方のメモリ
に読み出されたデータのうち必要部分をＶＲＡＭ１４に
書き込む処理を並列的に且つ交互に行う。必要な地図デ
ータが全て第１及び第２のメモリ２４、２５に読み出さ
れると転送動作が終了し、ＶＲＡＭ１４上のウインドウ
５２内に必要なデータを書き込み終えると、１回分のシ
フト処理が完了する。上述のシフト処理は、地図５１上
でウインドウ５２の移動が指示され続けている間、所定
期間毎に、繰り返して実行される。Thereafter, similarly, a block to be processed next is read in advance in one memory, and a necessary portion of the data read in the other memory is written in the VRAM 14 in parallel and alternately. To do. The transfer operation ends when all the necessary map data are read to the first and second memories 24 and 25, and when the necessary data is written in the window 52 on the VRAM 14, the shift process for one time is completed. The shift process described above is repeatedly executed at predetermined time intervals while the movement of the window 52 is continuously instructed on the map 51.

【００６４】なお、ブロックＢ１〜Ｂ１６のうち、ブロ
ックＢ１１〜Ｂ１６は先の位置のウインドウ５２を表示
する際にも使用したデータであるので、第１と第２のメ
モリ２４又は２５に記憶されている場合には、ハードデ
ィスク２１から再読み込みを行わず、残っているデータ
を用いて処理を行う。Of the blocks B1 to B16, the blocks B11 to B16 are the data used also when displaying the window 52 at the previous position, and therefore are stored in the first and second memories 24 or 25. If there is, the hard disk 21 is not reread and the remaining data is used for processing.

【００６５】次に、ハードディスク装置２１からラスタ
データを読み出して、これとベクタ画像を合成して、新
たなラスタ画像とし、得られたラスタ画像をハードディ
スク装置２１に再び書き込む場合を例に説明する。Next, a case will be described as an example where the raster data is read from the hard disk device 21, the vector image is combined with the raster data to form a new raster image, and the obtained raster image is written again to the hard disk device 21.

【００６６】この場合、例えば、第１のメモリ２４にラ
スタ画像を読み出し、続いて第２のメモリ２５にラスタ
画像を読み出す。第２のメモリ２５上にラスタ画像を読
み出している間に、ベクタデータを展開し、第１のメモ
リ２４に予め読み出されていたラスタデータと合成す
る。続いて、第２のメモリ２５上のラスタデータと新た
に展開されたベクタ画像を合成する間に、合成済みの第
１のメモリ２４のデータをハードディスク装置２１に転
送し、さらに、次に処理すべきデータをハードディスク
装置２１より読み出しておく。In this case, for example, the raster image is read to the first memory 24 and then the raster image is read to the second memory 25. While the raster image is being read onto the second memory 25, the vector data is expanded and combined with the raster data that has been read beforehand into the first memory 24. Subsequently, while the raster data on the second memory 25 and the newly developed vector image are being combined, the combined data of the first memory 24 is transferred to the hard disk device 21, and further processed. Data to be read from the hard disk device 21.

【００６７】このようにして、この実施の形態によれ
ば、２つのメモリを用意し、ＣＰＵが一方のメモリをア
クセスしている間に他方のメモリとハードディスクとの
間でデータを転送し、データの処理と転送を並列的に且
つ各メモリについて交互に行う。従って、ＣＰＵは高速
メモリをアクセスするのに近いアクセス速度でハードデ
ィスク上のデータにアクセスすることができる。特に、
大量の画像データなどを高速に処理する場合等に効果的
である。In this way, according to this embodiment, two memories are prepared, and while the CPU is accessing one memory, the data is transferred between the other memory and the hard disk, Processing and transfer are performed in parallel and alternately for each memory. Therefore, the CPU can access the data on the hard disk at an access speed close to that of accessing a high speed memory. Especially,
This is effective when processing a large amount of image data at high speed.

【００６８】また、メモリの数は任意であり、第３、第
４・・・・・・のメモリを配置してもよい。メモリの数はデー
タ転送速度に対して、ＣＰＵ１１の速度が遅い程多く
し、各システムの仕様に応じて最適化された数を使用す
る。各メモリの容量も同様である。Further, the number of memories is arbitrary, and the third, fourth, ... Memorys may be arranged. The number of memories is increased as the speed of the CPU 11 is slower than the data transfer speed, and the number optimized according to the specifications of each system is used. The capacity of each memory is also the same.

【００６９】上記実施の形態では、高速動作のために、
第１のバス１２と第２のバス２７を分離したが、図９に
示すように、両バスを共通化してもよい。In the above embodiment, in order to operate at high speed,
Although the first bus 12 and the second bus 27 are separated, both buses may be shared as shown in FIG.

【００７０】（第２の実施の形態）第１の実施の形態で
は、第１と第２のメモリと外部記憶装置との間にＦＩＦ
Ｏ（先入れ先出しメモリ）を設けてデータを転送する場
合のデータ処理装置及びインターフェース回路について
説明した。次に、第１と第２のメモリと外部記憶装置と
の間にタイミング調整回路を設けて、データを転送する
データ転送装置について以下説明する。(Second Embodiment) In the first embodiment, an FIF is provided between the first and second memories and the external storage device.
The data processing device and the interface circuit when the data is transferred by providing the O (first-in first-out memory) has been described. Next, a data transfer device that transfers data by providing a timing adjustment circuit between the first and second memories and the external storage device will be described below.

【００７１】この発明の第２の実施の形態にかかるデー
タ転送装置を組み込んだコンピュータシステム１００を
図１０に示す。コンピュータシステム１００は、ＣＰＵ
（中央処理装置）１０２と、内部メモリ１０４と、デー
タ転送装置１１０と、バス１０８と、を備える。この発
明において、バス１０８は、コンピュータシステムにお
いて一般的に用いられるものであり、システムバス、周
辺装置用バス（例えば、ＩＢＭ互換パーソナルコンピュ
ータにおいて一般的用いられるＰＣＩ、ローカルバス、
ＩＳＡ、ＥＩＳＡ等のバス）等がある。この発明では、
内部メモリは、バス１０８を介してアドレス指定可能な
メモリでもよい。例えば、内部メモリ１０４は、システ
ムメモリ（一般的にシステムバスに接続される）、又は
ビデオメモリ（一般的に周辺装置用バスに接続される）
である。データ転送装置１１０は、周辺装置ボード又は
半導体チップに集積され、形成される。この第２の実施
の形態では、内部メモリ１０４及びＣＰＵ１０２はシス
テムバスに接続され、一方、データ転送装置１１０はＩ
ＳＡバスに接続された周辺装置ボードである。FIG. 10 shows a computer system 100 incorporating a data transfer apparatus according to the second embodiment of the present invention. The computer system 100 is a CPU
A central processing unit 102, an internal memory 104, a data transfer device 110, and a bus 108 are provided. In the present invention, the bus 108 is generally used in a computer system, and includes a system bus, a bus for peripheral devices (for example, a PCI generally used in an IBM compatible personal computer, a local bus,
Buses such as ISA and EISA). In the present invention,
The internal memory may be a memory addressable via the bus 108. For example, internal memory 104 may be system memory (typically connected to the system bus) or video memory (typically connected to a peripheral bus).
It is. The data transfer device 110 is integrated and formed on a peripheral device board or a semiconductor chip. In the second embodiment, the internal memory 104 and the CPU 102 are connected to the system bus, while the data transfer device 110 is I.
It is a peripheral board connected to the SA bus.

【００７２】コンピュータシステム１００は、データを
記憶するハードディスク１１２を備え、ハードディスク
１１２と内部メモリ１０４との間で高速にデータを転送
することを可能とする。以下に示すように、データ転送
装置１１０内の一組のランダムアクセスメモリ（ＲＡ
Ｍ）であるＲＡＭＡ及びＲＡＭＢは、ハードディスク１
１２と内部メモリ１０４との間で転送されるデータを一
時的に記憶するために用いられる。The computer system 100 has a hard disk 112 for storing data, and enables high-speed data transfer between the hard disk 112 and the internal memory 104. As shown below, a set of random access memories (RA
RAMA and RAMB which are M) are the hard disk 1
It is used to temporarily store data transferred between 12 and the internal memory 104.

【００７３】データ転送装置１１０の構造について以下
説明する。データ転送装置１１０は、データ転送装置１
１０内の回路をバス１０８に接続するためのバスインタ
ーフェース１０６を備える。バスインターフェース１０
６は、データ転送装置１１０内の回路と、内部メモリ１
０４及びＣＰＵ１０２との間でデータ及び制御信号を通
信させる。The structure of the data transfer device 110 will be described below. The data transfer device 110 is the data transfer device 1.
A bus interface 106 for connecting the circuits in 10 to the bus 108 is provided. Bus interface 10
Reference numeral 6 denotes a circuit in the data transfer device 110 and the internal memory 1.
04 and CPU 102 to communicate data and control signals.

【００７４】データ転送装置１１０は、標準ＳＣＳＩ
（Small Computer System Interface）プロトコルに従
って、ハードディスク１１２との間でデータ及び制御情
報を通信するＳＣＳＩコントローラ１２２を備える。コ
ントローラの構造に関してはこの技術分野で周知のた
め、詳細については省略する。ＳＣＳＩコントローラ１
２２は、半導体チップであることが望ましい。The data transfer device 110 is a standard SCSI device.
A SCSI controller 122 for communicating data and control information with the hard disk 112 is provided according to the (Small Computer System Interface) protocol. Since the structure of the controller is well known in this technical field, detailed description thereof will be omitted. SCSI controller 1
22 is preferably a semiconductor chip.

【００７５】ＳＣＳＩコントローラ１２２は、ＳＣＳＩ
処理回路１２４に接続されている。ＳＣＳＩ処理回路１
２４は、バスインターフェース１０６及びタイミング調
整回路１３０に接続されている。ＳＣＳＩ処理回路１２
４は、次に示すように動作する。（１）バスインターフ
ェース１０６を介してＣＰＵ１０２からコマンド及び状
態情報を受信する。（２）これらのコマンド及び状態情
報に従い（ＳＣＳＩコントローラ１２２を通して）ハー
ドディスク１１２を制御する。（３）タイミング調整回
路１３０と共に動作して、ＲＡＭ処理回路１３２との間
でデータを転送する。（４）バスインターフェース１０
６を介してＣＰＵ１０２に状態情報を送信する。例え
ば、ＳＣＳＩ処理回路１２４は、ハードディスク１１２
との間のデータ転送を稼働（アクティブ）状態又は非稼
働（デアクティブ）状態に設定可能である。ＳＣＳＩ処
理回路１２４により生成された状態信号は、データ転送
装置１１０と共に動作するソフトウェアドライバにより
使用され得る。このソフトウェアドライバの動作の詳細
については、図１１及び図１２を参照して後述する。The SCSI controller 122 uses the SCSI
It is connected to the processing circuit 124. SCSI processing circuit 1
24 is connected to the bus interface 106 and the timing adjustment circuit 130. SCSI processing circuit 12
4 operates as follows. (1) Receive commands and status information from the CPU 102 via the bus interface 106. (2) The hard disk 112 is controlled (via the SCSI controller 122) according to these commands and status information. (3) Operates together with the timing adjustment circuit 130 to transfer data to and from the RAM processing circuit 132. (4) Bus interface 10
The state information is transmitted to the CPU 102 via the control unit 6. For example, the SCSI processing circuit 124 uses the hard disk 112.
Data transfer between and can be set to an active state or an inactive state. The status signal generated by the SCSI processing circuit 124 may be used by a software driver operating with the data transfer device 110. Details of the operation of this software driver will be described later with reference to FIGS. 11 and 12.

【００７６】この実施の形態において、ハードディスク
１１２はＳＣＳＩ規格に準拠する。しかし、この発明
は、他の規格（例えば、ＩＤＥ（Integrated Drive Ele
ctronics）又はＥＩＤＥ（Enhanced Integrated Drive
Electronics））に準拠するハードディスクに対しても
同等に応用可能である。In this embodiment, the hard disk 112 complies with the SCSI standard. However, the present invention is not limited to other standards (for example, IDE (Integrated Drive Ele
ctronics) or EIDE (Enhanced Integrated Drive)
It is equally applicable to hard disks that comply with Electronics)).

【００７７】この発明では、データは、ハードディスク
１１２とコンピュータシステム１００の内部ＲＡＭ１０
４との間において、直接転送されない。データは、デー
タ転送装置１１０内の一対の（ＲＡＭＡ、ＲＡＭＢで示
される）ランダムアクセスメモリに一時的に記憶され
る。ＲＡＭＡ及びＲＡＭＢによるデータ転送は高速であ
る。一方、ハードディスク１１２によるデータ転送は一
般的に遅く、ＲＡＭＡ及びＲＡＭＢによるデータ転送と
は転送速度が異なる。タイミング調整回路１３０は、ハ
ードディスク１１２によるデータ転送と、ＲＡＭＡ及び
ＲＡＭＢによるデータ転送と、の速度差を調整し、これ
らの転送処理を平行して行わせる。In the present invention, the data is the hard disk 112 and the internal RAM 10 of the computer system 100.
No direct transfer between 4 and 4. The data is temporarily stored in a pair of random access memories (denoted by RAMA and RAMB) in the data transfer device 110. Data transfer by RAMA and RAMB is fast. On the other hand, the data transfer by the hard disk 112 is generally slow, and the transfer speed is different from the data transfer by the RAMA and RAMB. The timing adjustment circuit 130 adjusts the speed difference between the data transfer by the hard disk 112 and the data transfer by the RAMA and the RAMB, and performs these transfer processes in parallel.

【００７８】上記機能を実行するために、ＳＣＳＩ処理
回路１２４は、状態信号の受信、処理、生成を行う状態
処理回路１４６と、ハードディスク１１２との間のデー
タ転送を制御するデータフロー回路１４８とを備える。
これらの回路の設計は、回路設計技術において当事者の
能力の範囲内にある。In order to execute the above functions, the SCSI processing circuit 124 includes a status processing circuit 146 for receiving, processing, and generating status signals and a data flow circuit 148 for controlling data transfer with the hard disk 112. Prepare
The design of these circuits is within the capabilities of the parties involved in circuit design technology.

【００７９】タイミング調整回路１３０はＲＡＭ処理回
路１３２に接続されている。ＲＡＭ処理回路１３２は、
バスインターフェース１０６を介してＣＰＵ１０２及び
内部ＲＡＭ１０４に接続されている。また、ＲＡＭ処理
回路１３２は、データ転送装置１１０内でＲＡＭＡ及び
ＲＡＭＢに接続されている。The timing adjusting circuit 130 is connected to the RAM processing circuit 132. The RAM processing circuit 132 is
It is connected to the CPU 102 and the internal RAM 104 via the bus interface 106. Further, the RAM processing circuit 132 is connected to the RAMA and the RAMB in the data transfer device 110.

【００８０】ＲＡＭ処理回路１３２は、ＲＡＭＡ及びＲ
ＡＭＢと、タイミング調整回路１３０及びバスインター
フェース１０６とを接続するためのスイッチ１３４を備
える。特に、ＳＣＳＩ処理回路１２４と、ＲＡＭＡ又は
ＲＡＭＢのどちらか一方との間でデータを転送したい場
合、スイッチ１３４はタイミング調整回路１３０を適当
な一方のメモリに接続させる。同様に、内部ＲＡＭ１０
４と、ＲＡＭＡ又はＲＡＭＢのどちらか一方との間でデ
ータを転送したい場合、スイッチ１３４はバスインター
フェース１０６を適当な一方のメモリに接続させる。Ｒ
ＡＭＡは、タイミング調整回路１３０とバスインターフ
ェース１０６のどちらか一方と任意のタイミングで接続
され得るが、タイミング調整回路１３０とバスインター
フェース１０６の双方に同時に接続されない。同様に、
ＲＡＭＢは、タイミング調整回路１３０とバスインター
フェース１０６のどちらか一方と任意のタイミングで接
続され得るが、タイミング調整回路１３０とバスインタ
ーフェース１０６の双方と同時に接続されない。また、
タイミング調整回路１３０とバスインターフェース１０
６との間で、データを直接送信することはできない。デ
ータ転送に関するスイッチ１３４の動作の詳細につい
て、以下に説明する。The RAM processing circuit 132 includes RAMs A and R.
A switch 134 for connecting the AMB to the timing adjustment circuit 130 and the bus interface 106 is provided. In particular, if it is desired to transfer data between the SCSI processing circuit 124 and either RAMA or RAMB, the switch 134 connects the timing adjustment circuit 130 to the appropriate one of the memories. Similarly, the internal RAM 10
4 wants to transfer data between 4 and either RAMA or RAMB, switch 134 connects bus interface 106 to the appropriate memory. R
The AMA can be connected to either the timing adjustment circuit 130 or the bus interface 106 at an arbitrary timing, but is not connected to both the timing adjustment circuit 130 and the bus interface 106 at the same time. Similarly,
The RAMB can be connected to either one of the timing adjustment circuit 130 and the bus interface 106 at an arbitrary timing, but is not connected to both the timing adjustment circuit 130 and the bus interface 106 at the same time. Also,
Timing adjustment circuit 130 and bus interface 10
Data cannot be directly transmitted to or from the mobile terminal 6. Details of the operation of the switch 134 regarding data transfer will be described below.

【００８１】ＲＡＭＡ及びＲＡＭＢのデータ量を監視す
るため、ＲＡＭ処理回路１３２は２つのバイト処理ユニ
ットを備える。ユニットは、ＲＡＭＡ及びＲＡＭＢとＲ
ＡＭ処理回路１３２との間の電気信号をマッチングする
手段を備えるカウンタ１３６、１３８である。ＲＡＭ処
理回路１３２は、ＲＡＭＡ及びＲＡＭＢからの、又はＲ
ＡＭＡ及びＲＡＭＢへのデータ転送と、カウンタ１３
６、１３８の値の増加又は減少とを、監視する。カウン
タ１３６、１３８が表す値はＲＡＭＡ及びＲＡＭＢに記
憶されているデータ量である。In order to monitor the amount of data in RAMA and RAMB, the RAM processing circuit 132 has two byte processing units. Units are RAMA and RAMB and R
Counters 136 and 138 provided with means for matching electrical signals with the AM processing circuit 132. The RAM processing circuit 132 is from RAMA and RAMB, or R
Data transfer to AMA and RAMB and counter 13
The increase or decrease of the values 6, 138 are monitored. The value represented by the counters 136 and 138 is the amount of data stored in the RAMA and RAMB.

【００８２】また、ＲＡＭ処理回路１３２は、バスイン
ターフェース１０６を介してＣＰＵ１０２からコマンド
及び状態情報を受信する状態処理回路１５２を備える。
ＲＡＭ処理回路１３２は、状態処理回路１５２が受信し
たコマンド及び状態情報に従い、内部ＲＡＭ１０４と、
ＲＡＭＡ及びＲＡＭＢとの間のデータ転送を制御する。
状態処理回路１５２は、ＣＰＵ１０２に状態信号を送信
してもよい。これらの信号はデータ転送装置１１０を使
用するように設計されたソフトウェアモジュールにより
使用される。The RAM processing circuit 132 also includes a state processing circuit 152 that receives commands and state information from the CPU 102 via the bus interface 106.
The RAM processing circuit 132, in accordance with the command and the status information received by the status processing circuit 152, and the internal RAM 104,
Controls data transfer between RAMA and RAMB.
The state processing circuit 152 may send a state signal to the CPU 102. These signals are used by software modules designed to use the data transfer device 110.

【００８３】ＲＡＭＡ及びＲＡＭＢのアクセス時間を最
適化するために、スタティックＲＡＭが使用されること
が望ましい。しかし、他のタイプのＲＡＭ（ダイナミッ
クＲＡＭ等）が使用されてもよく、この発明は特定のタ
イプのＲＡＭに限定されない。To optimize the access time of RAMA and RAMB, it is desirable to use static RAM. However, other types of RAM (such as dynamic RAM) may be used and the invention is not limited to a particular type of RAM.

【００８４】内部ＲＡＭ１０４とＲＡＭＡ及びＲＡＭＢ
との間のデータ転送は、直接（例えば、データ転送命令
をＣＰＵへ発信することにより）ＣＰＵ１０２によっ
て、又は、従来のダイレクトメモリアクセス（ＤＭＡ）
を介して処理される。強力なデータ転送命令を持たない
プロセッサでは、転送はＤＭＡによって効果的に処理さ
れる。強力なデータ転送命令（例えば、バーストモード
転送命令、ストリング転送命令、等）を備えるプロセッ
サでは、転送はＣＰＵ自身によって効果的に処理され
る。Internal RAM 104 and RAMA and RAMB
Data transfer to and from the CPU 102 directly (eg, by issuing a data transfer instruction to the CPU) or by conventional direct memory access (DMA).
Is processed via In processors that do not have strong data transfer instructions, the transfers are effectively handled by DMA. In processors with powerful data transfer instructions (eg, burst mode transfer instructions, string transfer instructions, etc.), the transfers are effectively handled by the CPU itself.

【００８５】ＳＣＳＩ処理回路１２４と、ＲＡＭ処理回
路１３２と、タイミング調整回路１３０と、バスインタ
ーフェース１０６とは、例えば、単一の半導体チップ１
４０内に組み込まれる。The SCSI processing circuit 124, the RAM processing circuit 132, the timing adjusting circuit 130, and the bus interface 106 are, for example, a single semiconductor chip 1.
Incorporated within 40.

【００８６】ハードディスク１１２は、ＣＰＵ１０２上
で動作するアプリケーションプログラム又はオペレーテ
ィングシステムにより使用されるデータ及び／又はプロ
グラムを記憶する。ハードディスク１１２とアプリケー
ションプログラム（又は、オペレーティングシステム）
が動作するＣＰＵ１０２との間のデータ転送においてデ
ータ転送装置１１０を有効に活用するために、ソフトウ
ェアドライバはそれらの間の動作を調整するために用い
られるのが望ましい。ソフトウェアドライバは、データ
転送装置１１０により生成された状態信号に応答し、コ
マンドを発行する。また、ソフトウェアドライバは、ア
プリケーションソフトウェア又はオペレーティングシス
テムにメッセージを送信する。The hard disk 112 stores data and / or programs used by application programs or operating systems operating on the CPU 102. Hard disk 112 and application program (or operating system)
In order to make effective use of the data transfer device 110 in the data transfer with the CPU 102 that operates, the software driver is preferably used to coordinate the operation between them. The software driver issues a command in response to the status signal generated by the data transfer device 110. The software driver also sends a message to the application software or operating system.

【００８７】ハードディスク１１２から内部メモリ１０
４へデータ転送する場合における、コンピュータシステ
ム１００の動作について、図１１に示すフローチャート
Ｓ１８０を参照して説明する。アプリケーションソフト
ウェアは、一定量のデータをハードディスク１１２から
読み出させ、内部メモリ１０４に転送させる命令をソフ
トウェアドライバに対して発行する。ソフトウェアドラ
イバはＳＣＳＩ処理回路１２４及びＲＡＭ処理回路１３
２に対して、初期化コマンドを発行する（ステップＳ１
８２）。ＳＣＳＩ処理回路１２４は、（ＳＣＳＩコント
ローラ１２２を介して）ハードディスク１１２を初期化
する。ハードディスク１１２は、データの読み出し及び
転送の準備をする。ＲＡＭ処理回路１３２は、カウンタ
１３６、１３８の値を０に設定し、タイミング調整回路
１３０がＲＡＭＡに接続するようにスイッチ１３４を設
定する。（タイミング調整回路１３０による処理の後）
ＲＡＭ処理回路１３２は、ＳＣＳＩ処理回路１２４から
データを取り出し、そのデータをＲＡＭＡに転送する。
結果として、データはハードディスク１１２から読み出
され、ＲＡＭＡにロードされる（ステップＳ１８４）。From the hard disk 112 to the internal memory 10
The operation of the computer system 100 in the case of data transfer to No. 4 will be described with reference to the flowchart S180 shown in FIG. The application software issues a command to the software driver to read a certain amount of data from the hard disk 112 and transfer it to the internal memory 104. The software driver is a SCSI processing circuit 124 and a RAM processing circuit 13.
2 to issue an initialization command (step S1)
82). The SCSI processing circuit 124 initializes the hard disk 112 (via the SCSI controller 122). The hard disk 112 prepares for reading and transferring data. The RAM processing circuit 132 sets the values of the counters 136 and 138 to 0, and sets the switch 134 so that the timing adjustment circuit 130 connects to RAMA. (After processing by the timing adjustment circuit 130)
The RAM processing circuit 132 takes out data from the SCSI processing circuit 124 and transfers the data to RAMA.
As a result, the data is read from the hard disk 112 and loaded into RAMA (step S184).

【００８８】ステップＳ１８４の実行中、ＣＰＵ１０２
はこの処理に無関係である。よって、この間、ＣＰＵ１
０２は、Ｗｉｎｄｏｗｓ又は他のソフトウェアモジュー
ルを実行することができる。During execution of step S184, the CPU 102
Is irrelevant to this process. Therefore, during this period, the CPU1
02 can run Windows or other software modules.

【００８９】ＲＡＭ処理回路１３２は、カウンタ１３６
用いてＲＡＭＡ内のデータの量が所定値に達した否かを
判定する（ステップＳ１８６）。所定値に達しない場合
（即ち、ＲＡＭＡにデータを記憶する領域が残っている
場合）、ＳＣＳＩ処理回路１２４（及びハードディスク
１１２）からのデータは、タイミング調整回路１３０に
おける処理の後にＲＡＭＡにロードされ続ける（ステッ
プＳ１８８）。ＲＡＭＡがデータを受信できなくなった
とき、ＲＡＭ処理回路１３２は、タイミング調整回路１
３０をＲＡＭＢに接続するようにスイッチ１３４を設定
する。結果として、データは、ハードディスク１１２か
ら読み出され、ＲＡＭＢにロードされる（ステップＳ１
９０）。The RAM processing circuit 132 has a counter 136.
It is used to determine whether the amount of data in RAMA has reached a predetermined value (step S186). When the predetermined value is not reached (that is, when the area for storing data remains in RAMA), the data from the SCSI processing circuit 124 (and the hard disk 112) continues to be loaded in RAMA after the processing in the timing adjustment circuit 130. (Step S188). When the RAM A cannot receive data, the RAM processing circuit 132 causes the timing adjustment circuit 1
Switch 134 is set to connect 30 to RAMB. As a result, the data is read from the hard disk 112 and loaded into RAMB (step S1).
90).

【００９０】ＲＡＭ処理回路１３２は、ＲＡＭＡ内のデ
ータが内部メモリ１０４へ転送可能であることを通知す
る状態信号（即ち、割り込み信号）をソフトウェアドラ
イバへ送信する（ステップＳ１９２）。このとき、ステ
ップＳ１９４において、ソフトウェアドライバはＣＰＵ
１０２がビジー（即ち、データを転送する準備ができて
いない）か否かを判定する。ＣＰＵ１０２が他のタスク
を処理しているためビジーならば、ソフトウェアドライ
バはＣＰＵ１０２がデータ処理可能になるまで待つ。Ｃ
ＰＵ１０２がデータを処理できるならば、ソフトウェア
ドライバは、ＲＡＭ処理回路１３２へ、バスインターフ
ェース１０６をＲＡＭＡに接続するようにスイッチ１３
４を設定するコマンドを送信する（ステップＳ１９
６）。このとき、データはＲＡＭＡから内部メモリ１０
４へ転送される（ステップＳ１９８）。The RAM processing circuit 132 transmits a status signal (that is, an interrupt signal) notifying that the data in the RAM A can be transferred to the internal memory 104 to the software driver (step S192). At this time, in step S194, the software driver is the CPU
It is determined whether 102 is busy (ie, not ready to transfer data). If the CPU 102 is busy processing other tasks, the software driver waits until the CPU 102 is ready to process data. C
If the PU 102 can process the data, the software driver directs the RAM processing circuit 132 to the switch 13 to connect the bus interface 106 to RAMA.
A command for setting 4 is transmitted (step S19
6). At this time, data is transferred from RAMA to the internal memory 10.
4 is transferred (step S198).

【００９１】上記ステップＳ１９０（即ち、ハードディ
スク１１２からＲＡＭＢへのデータ転送処理）が、ステ
ップＳ１９２〜Ｓ１９８と同時に実行される。一般的
に、ステップＳ１９０の実行時間の方がステップＳ１９
２〜Ｓ１９８の実行時間よりも長い。ＲＡＭ処理回路１
３２は、ステップＳ１９８（即ち、データをＲＡＭＡか
ら内部ＲＡＭへ転送する処理）の実行が完了するとき、
ソフトウェアドライバへ状態信号を送信する（ステップ
Ｓ１９９）。ソフトウェアドライバは、他の処理（タス
ク）が実行可能となる（又は、他のソフトウェアモジュ
ールに対して処理を実行可能とする）。The above step S190 (that is, the data transfer process from the hard disk 112 to the RAMB) is executed simultaneously with steps S192 to S198. Generally, the execution time of step S190 is shorter than that of step S19.
2 is longer than the execution time of S198. RAM processing circuit 1
32, when the execution of step S198 (that is, the process of transferring data from RAMA to the internal RAM) is completed,
A status signal is transmitted to the software driver (step S199). The software driver can execute another process (task) (or can execute a process for another software module).

【００９２】ＲＡＭ処理回路１３２は、カウンタ１３８
を用いてＲＡＭＢ内のデータ量が所定値に達したか否か
を判定する（ステップＳ２００）。所定値に達しない場
合（即ち、ＲＡＭＢにデータを記憶する領域が残ってい
る場合）、ハードディスク１１２からのデータは、ＲＡ
ＭＢにロードされ続ける（ステップＳ２０４）。ＲＡＭ
Ｂがデータを受信できなくなったとき、ＲＡＭ処理回路
１３２は、タイミング調整回路１３０をＲＡＭＡに再び
接続するようにスイッチ１３４を設定する。フローチャ
ートＳ１８０は、パスＳ２０６を通って、ステップＳ１
８４に戻り、上記ＲＡＭＡへのデータ転送に関するステ
ップが実行される。The RAM processing circuit 132 has a counter 138.
Is used to determine whether the amount of data in RAMB has reached a predetermined value (step S200). If the predetermined value is not reached (that is, if there is an area for storing data in RAMB), the data from the hard disk 112 is RA
The MB continues to be loaded (step S204). RAM
When B becomes unable to receive data, RAM processing circuit 132 sets switch 134 to reconnect timing adjustment circuit 130 to RAMA. Flow chart S180 follows step S206 through step S206.
Returning to 84, the steps for transferring data to RAMA are performed.

【００９３】これと同時に、ＲＡＭ処理回路１３２は、
ＲＡＭＢ内のデータが内部メモリ１０４へ転送されるこ
とが可能であることを通知する状態信号をソフトウェア
ドライバへ送信する（ステップＳ２１０）。ステップＳ
２１２において、ソフトウェアドライバがＣＰＵ１０２
がビジー（即ち、ＲＡＭＢからデータ転送ができない）
か否かを判定する。ＣＰＵ１０２が他のタスクを処理し
ているためビジーならば、ソフトウェアドライバは、Ｃ
ＰＵ１０２がデータ処理可能になるまで待つ。ＣＰＵ１
０２がデータを処理できるならば、ソフトウェアドライ
バは、ＲＡＭ処理回路１３２へ、バスインターフェース
１０６をＲＡＭＢに接続するようにスイッチ１３４を設
定するコマンドを送信する（ステップＳ２１４）。結果
として、ＲＡＭＢに記憶されたデータは内部メモリ１０
４へ転送される（ステップＳ２１６）。At the same time, the RAM processing circuit 132
A status signal notifying that the data in the RAMB can be transferred to the internal memory 104 is transmitted to the software driver (step S210). Step S
At 212, the software driver is the CPU 102.
Is busy (that is, data cannot be transferred from RAMB)
It is determined whether or not. If the CPU 102 is busy processing another task, the software driver
Wait until the PU 102 can process data. CPU1
If 02 can process the data, the software driver sends to the RAM processing circuit 132 a command to set the switch 134 to connect the bus interface 106 to the RAMB (step S214). As a result, the data stored in RAMB is stored in the internal memory 10
4 is transferred (step S216).

【００９４】上述したように、ステップＳ２１０〜Ｓ２
１６は、ハードディスク１１２からＲＡＭＡへのデータ
転送と同時に実行可能である。一般に、ハードディスク
１１２からＲＡＭＡへのデータ転送時間の方がステップ
Ｓ２１０〜Ｓ２１６の実行時間よりも長い。ステップＳ
２１６の実行が完了すると、ＲＡＭ処理回路１３２はソ
フトウェアドライバへ状態信号を送信する（ステップＳ
２１７）。ソフトウェアドライバは、他の処理（タス
ク）が実行可能となる（又は、他のソフトウェアモジュ
ールに対して処理を実行可能とする）。As described above, steps S210 to S2
16 can be executed simultaneously with the data transfer from the hard disk 112 to the RAMA. In general, the data transfer time from the hard disk 112 to the RAMA is longer than the execution time of steps S210 to S216. Step S
When the execution of 216 is completed, the RAM processing circuit 132 transmits a status signal to the software driver (step S).
217). The software driver can execute another process (task) (or can execute a process for another software module).

【００９５】（ソフトウェアドライバを介した）アプリ
ケーションソフトウェアはハードディスク１１２から内
部メモリ１０４へ転送されるデータ量を決定する。上記
処理サイクルは全ての必要なデータが内部メモリ１０４
へ転送されるまで続く。The application software (via the software driver) determines the amount of data transferred from the hard disk 112 to the internal memory 104. In the above processing cycle, all necessary data are stored in the internal memory 104.
Continue until transferred to.

【００９６】一般的に、ＲＡＭＡ及びＲＡＭＢに記憶さ
れたデータを内部メモリ１０４に転送する時間は、ディ
スクデータを転送する時間と比較して非常に短い。よっ
て、ディスクデータの転送中に、ＲＡＭＡ及びＲＡＭＢ
に記憶されていたデータは内部メモリ１０４へ既に転送
されているため、ＲＡＭＡ及びＲＡＭＢはディスクデー
タの転送のために常に使用可能となる。ＲＡＭＡ及びＲ
ＡＭＢの双方がディスクデータの転送のために使用可能
でないならば、ソフトウェアドライバは、ＲＡＭＡ及び
ＲＡＭＢの一方が使用可能となるまでディスク転送を遅
延させる。Generally, the time for transferring the data stored in RAMA and RAMB to the internal memory 104 is very short compared with the time for transferring the disk data. Therefore, during transfer of the disk data, RAMA and RAMB
Since the data stored in the RAM has already been transferred to the internal memory 104, RAMA and RAMB are always available for transferring the disk data. RAMA and R
If both AMBs are not available for transfer of disk data, the software driver delays disk transfers until either RAMA or RAMB is available.

【００９７】次に、内部メモリ１０４からハードディス
クへデータ転送する場合について、図１２に示すフロー
チャートＳ２３０を参照して説明する。アプリケーショ
ンソフトウェアは、データを内部メモリ１０４から読み
出させ、ハードディスク１１２に転送させる命令をソフ
トウェアドライバに対して発行する。ソフトウェアドラ
イバはＳＣＳＩ処理回路１２４及びＲＡＭ処理回路１３
２に対して、初期化コマンドを発行する（ステップＳ２
３２）。ＳＣＳＩ処理回路１２４は（ＳＣＳＩコントロ
ーラ１２２を介して）ハードディスク１１２を初期化
し、データの読み出し及び転送の準備をする。ＲＡＭ処
理回路１３２は、カウンタ１３６、１３８の値を０に設
定し、バスインターフェース１０６をＲＡＭＡに接続す
るようにスイッチ１３４を設定する。データは内部メモ
リ１０４からＲＡＭＡへ転送される（ステップＳ２３
４）。Next, the case of transferring data from the internal memory 104 to the hard disk will be described with reference to the flowchart S230 shown in FIG. The application software issues a command to the software driver to read the data from the internal memory 104 and transfer the data to the hard disk 112. The software driver is a SCSI processing circuit 124 and a RAM processing circuit 13.
2 to issue an initialization command (step S2
32). The SCSI processing circuit 124 initializes the hard disk 112 (via the SCSI controller 122) and prepares for reading and transferring data. The RAM processing circuit 132 sets the values of the counters 136 and 138 to 0, and sets the switch 134 to connect the bus interface 106 to RAMA. The data is transferred from the internal memory 104 to the RAMA (step S23).
4).

【００９８】ＲＡＭ処理回路１３２は、カウンタ１３６
を用いてＲＡＭＡ内のデータ量が所定値に達したか否か
を判定する（ステップＳ２３６）。ＲＡＭＡがデータを
更に受信できるならば、データは内部メモリ１０４から
読み出され続け、ＲＡＭＡに記憶され続ける（ステップ
Ｓ２３８）。ＲＡＭＡがデータを受信できなくなったと
き、ＲＡＭ処理回路１３２は、ＲＡＭＡをタイミング調
整回路１３０に接続するようにスイッチ１３４を設定す
る。ＳＣＳＩ処理回路１２４は、タイミング調整回路１
３０の制御下において、ＲＡＭ処理回路１３２からのデ
ータをハードディスク１１２へ転送する（ステップＳ２
４０）。The RAM processing circuit 132 has a counter 136.
Is used to determine whether or not the amount of data in RAMA has reached a predetermined value (step S236). If RAMA can receive more data, the data continues to be read from internal memory 104 and stored in RAMA (step S238). When RAMA can no longer receive data, RAM processing circuit 132 sets switch 134 to connect RAMA to timing adjustment circuit 130. The SCSI processing circuit 124 is the timing adjustment circuit 1
Under the control of 30, the data from the RAM processing circuit 132 is transferred to the hard disk 112 (step S2).
40).

【００９９】このとき、ＲＡＭ処理回路１３２は、ＲＡ
ＭＢがデータを記憶できるか否かを判定する（ステップ
Ｓ２４２）。データ転送処理開始後、ＲＡＭＢが最初に
アクセスされるとき、ＲＡＭＢは内部メモリ１０４から
のデータを記憶できる。しかしそれ以降は、ＲＡＭＢに
記憶されていたデータのハードディスク１１２への転送
（比較的遅い処理）が、（半導体から半導体への高速な
転送処理により）ＲＡＭＡが一杯になる前に完了するた
めの十分な時間がない可能性があるため、ＲＡＭＢが記
憶できなくなる可能性がある。ＲＡＭＢが使用（記憶）
できないならば、ＲＡＭ処理回路１３２は、ソフトウェ
アドライバへ非有用性（使用不可）を示す状態信号を送
信する（ステップＳ２４４）。ソフトウェアドライバ
は、状態信号を受信すると、アプリケーションソフトウ
ェア（又は、オペレーティングシステム）へ、他のタス
クを実行するように通知する（ステップＳ２４６）。Ｒ
ＡＭＢが使用（記憶）可能ならば、ＲＡＭ処理回路１３
２は、ソフトウェアドライバへ有用性（使用可）に関す
る状態信号を送信する（ステップＳ２５０）。At this time, the RAM processing circuit 132 determines that the RA
It is determined whether the MB can store data (step S242). RAMB can store data from internal memory 104 when RAMB is first accessed after the start of the data transfer process. However, after that, the transfer of the data stored in the RAMB to the hard disk 112 (relatively slow processing) is sufficient to be completed before the RAMA is full (due to the high-speed semiconductor-to-semiconductor transfer processing). RAMB may not be able to be stored because there may not be enough time. Used by RAMB (memory)
If not possible, the RAM processing circuit 132 transmits a status signal indicating non-usefulness (unusable) to the software driver (step S244). Upon receiving the status signal, the software driver notifies the application software (or the operating system) to perform another task (step S246). R
If the AMB can be used (stored), the RAM processing circuit 13
2 transmits a status signal regarding usefulness (usable) to the software driver (step S250).

【０１００】ステップＳ２５２において、ソフトウェア
ドライバはＣＰＵ１０２がビジー（即ち、データ転送が
不可能である）か否かを判定する。ＣＰＵ１０２が転送
不可能であれば、ソフトウェアドライバはＣＰＵ１０２
が転送可能になるまで待つ。ＣＰＵ１０２が転送可能で
あれば、ソフトウェアドライバは、ＲＡＭ処理回路１３
２へ、バスインターフェース１０６をＲＡＭＢに接続す
るようにスイッチ１３４を設定するコマンドを送信す
る。それにより、データは内部メモリ１０４からＲＡＭ
Ｂへ転送される（ステップＳ２５４）。In step S252, the software driver determines whether the CPU 102 is busy (that is, data transfer is impossible). If the CPU 102 cannot transfer, the software driver
Wait until can be transferred. If the CPU 102 can transfer, the software driver is the RAM processing circuit 13
2, to send a command to set switch 134 to connect bus interface 106 to RAMB. As a result, the data is transferred from the internal memory 104 to the RAM.
It is transferred to B (step S254).

【０１０１】ＲＡＭ処理回路１３２は、カウンタ１３８
を用いてＲＡＭＢ内のデータ量が所定値に達したか否か
を判定する（ステップＳ２５６）。所定値に達していな
いとき（即ち、ＲＡＭＢがデータを更に受信できると
き）、ステップＳ２５４は繰り返され、データは内部メ
モリ１０４から読み出され続け、ＲＡＭＢに記憶され続
ける（ステップＳ２６０）。ＲＡＭＢがデータを受信で
きなくなったとき、ＲＡＭ処理回路１３２は、ＲＡＭＢ
をタイミング調整回路１３０に接続するようにスイッチ
１３４を設定する。ＳＣＳＩ処理回路１２４は、タイミ
ング調整回路１３０の制御下において、データをハード
ディスク１１２へ転送する（ステップＳ２６２）。The RAM processing circuit 132 has a counter 138.
Is used to determine whether the amount of data in RAMB has reached a predetermined value (step S256). When the predetermined value has not been reached (that is, when RAMB can further receive the data), step S254 is repeated, and the data continues to be read from the internal memory 104 and stored in the RAMB (step S260). When the RAMB cannot receive data, the RAM processing circuit 132
The switch 134 is set so as to connect to the timing adjustment circuit 130. The SCSI processing circuit 124 transfers the data to the hard disk 112 under the control of the timing adjustment circuit 130 (step S262).

【０１０２】このとき、ＲＡＭ処理回路１３２は、ＲＡ
ＭＡがデータを記憶できるかどうかを判定する（ステッ
プＳ２６４）。ＲＡＭＡが使用（記憶）できないならば
（例えば、比較的遅い転送率（転送速度）のため、ハー
ドディスク１１２へのデータの転送がまだ完了していな
い場合）、ＲＡＭ処理回路１３２はソフトウェアドライ
バへ、内部メモリ１０４からのデータ転送を一時的に中
断する状態信号を送信する（ステップＳ２６６）。ソフ
トウェアドライバは、状態信号を受信すると、アプリケ
ーションソフトウェア（又は、オペレーティングシステ
ム）へ通知する（ステップＳ２６８）。アプリケーショ
ンソフトウェア（又は、オペレーティングシステム）は
データの転送をする必要がないため、他のタスクを実行
することができる。At this time, the RAM processing circuit 132 causes the RA
It is determined whether the MA can store the data (step S264). If the RAMA cannot be used (stored) (for example, if the data transfer to the hard disk 112 is not completed yet due to a relatively low transfer rate (transfer speed)), the RAM processing circuit 132 is internally transferred to the software driver. A status signal for temporarily interrupting the data transfer from the memory 104 is transmitted (step S266). Upon receiving the status signal, the software driver notifies the application software (or operating system) (step S268). The application software (or operating system) does not need to transfer data, so it can perform other tasks.

【０１０３】ＲＡＭＡがデータを受信可能ならば、ＲＡ
Ｍ処理回路１３２は、ソフトウェアドライバへ状態信号
を送信する（ステップＳ２７０）。ソフトウェアドライ
バはＣＰＵ１０２がビジーかどうかを判定する（ステッ
プＳ２７２）。ビジーならば（即ち、転送不可能）、ソ
フトウェアドライバは、ＣＰＵがビジーの間待つ。ＣＰ
Ｕ１０２がビジーでないならば、ＲＡＭ処理回路１３２
は、バスインターフェース１０６をＲＡＭＡに再び接続
するようにスイッチ１３４を設定する。データは内部メ
モリ１０４からＲＡＭＡへ転送され得る。フローチャー
ト２３０は、ステップＳ２３４に戻り、アルゴリズム全
体が再び繰り返される。内部メモリからＲＡＭＡへのデ
ータ転送は、ＲＡＭＢからハードディスク１１２へのデ
ータ転送と同時に処理される。If RAMA can receive the data, RA
The M processing circuit 132 transmits a status signal to the software driver (step S270). The software driver determines whether the CPU 102 is busy (step S272). If it is busy (ie, not transferable), the software driver waits while the CPU is busy. CP
If U102 is not busy, RAM processing circuit 132
Sets switch 134 to reconnect bus interface 106 to RAMA. Data may be transferred from internal memory 104 to RAMA. The flowchart 230 returns to step S234 and the entire algorithm is repeated again. The data transfer from the internal memory to RAMA is processed simultaneously with the data transfer from RAMB to the hard disk 112.

【０１０４】（ソフトウェアドライバを介した）アプリ
ケーションソフトウェアはハードディスク１１２から内
部メモリ１０４へ転送されるべきデータ量を決定する。
上記処理サイクルは全ての必要なデータがハードディス
ク１１２へ転送されるまで続く。The application software (via the software driver) determines the amount of data to be transferred from hard disk 112 to internal memory 104.
The above processing cycle continues until all necessary data has been transferred to the hard disk 112.

【０１０５】この発明の特徴は、ハードディスク１１２
との間のデータ転送がＣＰＵ１０２の代わりにデータ転
送装置１１０により処理されることである。ＣＰＵ１０
２は、ハイレベルコマンド（例えば、転送処理の開始及
び終了）をデータ転送装置１１０に対して発行すればよ
い。ＣＰＵ１０２は、データ転送の詳細を監視するだけ
でよく、実際に処理をする必要はない。結果として、ハ
ードディスク１１２とＲＡＭＡ又はＲＡＭＢとの間でデ
ータを転送している間、ＣＰＵ１０２は他のタスクを実
行できる。The feature of the present invention is that the hard disk 112 is
The data transfer between and is processed by the data transfer device 110 instead of the CPU 102. CPU10
2 may issue a high level command (for example, start and end of transfer processing) to the data transfer device 110. The CPU 102 only needs to monitor the details of the data transfer and does not have to actually process it. As a result, the CPU 102 can perform other tasks while transferring data between the hard disk 112 and RAMA or RAMB.

【０１０６】図１０に示すコンピュータシステム１００
のＳＣＳＩサイクルと内部メモリサイクルとの間のタイ
ミング関係を図１３に示す。タイミング図２８０は、ハ
ードディスク１１２とＲＡＭＡ／ＲＡＭＢとの間のデー
タ転送を示す。図１３において、参照符号２８２、２８
３は、ハードディスク１１２及びＲＡＭＡ間のデータの
転送期間に対応し、参照符号２８６、２８７は、ハード
ディスク１１２とＲＡＭＢとの間のデータの転送期間に
対応する。ＲＡＭＡ及びＲＡＭＢ間におけるスイッチの
切替期間は、参照符号２８５に示すように、データの転
送期間よりも非常に短い。これは、切替がＲＡＭ処理回
路１３２の半導体素子を用いて電気的に処理されるから
である。Computer system 100 shown in FIG.
13 shows the timing relationship between the SCSI cycle and the internal memory cycle. Timing diagram 280 illustrates data transfer between hard disk 112 and RAMA / RAMB. In FIG. 13, reference numerals 282 and 28
Reference numeral 3 corresponds to a data transfer period between the hard disk 112 and RAMA, and reference numerals 286 and 287 correspond to a data transfer period between the hard disk 112 and RAMB. The switching period of the switch between RAMA and RAMB is much shorter than the data transfer period, as indicated by reference numeral 285. This is because the switching is electrically processed using the semiconductor elements of the RAM processing circuit 132.

【０１０７】タイミング図２７０は、内部メモリ１０４
とＲＡＭＡ／ＲＡＭＢとの間のデータ転送を示す。図１
３において、参照符号２７２、２７３は、内部メモリ１
０４とＲＡＭＡとの間のデータの転送期間に対応し、参
照符号２７６、２７７は、内部メモリ１０４とＲＡＭＢ
との間のデータの転送期間に対応する。内部メモリへの
転送期間２７２、２７３、２７６、２７７は、ハードデ
ィスクからの転送期間２８２、２８３、２８６、２８７
よりも非常に短い。上述したように、ハードディスクの
転送期間２８２、２８３、２８６、２８７の間、コンピ
ュータシステム１００は他の機能（例えば、オペレーテ
ィングシステム又はアプリケーションプログラムの実
行）を実行できる。結果として、コンピュータシステム
のスループットは従来のシステムよりも向上する。Timing diagram 270 shows internal memory 104.
Shows the data transfer between and RAMA / RAMB. FIG.
3, reference numerals 272 and 273 denote internal memory 1
04 and RAMA, the reference numerals 276 and 277 correspond to the data transfer period between the internal memory 104 and the RAMB.
Corresponds to the data transfer period between and. The transfer periods 272, 273, 276, 277 to the internal memory are the transfer periods 282, 283, 286, 287 from the hard disk.
Much shorter than. As mentioned above, during the hard disk transfer periods 282, 283, 286, 287, the computer system 100 may perform other functions (eg, operating system or application program execution). As a result, the throughput of computer systems is improved over conventional systems.

【０１０８】ＲＡＭＡ及びＲＡＭＢのサイズは、性能と
コストの関数である。例えば、ＲＡＭＡ及びＲＡＭＢの
サイズが１２８キロバイトならば、適当なコストで適当
な性能が得られる。ＲＡＭＡ及びＲＡＭＢのサイズは異
なってもよく、また、ＲＡＭＡ及びＲＡＭＢのフルサイ
ズを使用する必要はない。例えば、図１１に示すステッ
プＳ１８６、Ｓ２００と図１２に示すステップＳ２３６
及びＳ２５６の所定値は、ＲＡＭＡ及びＲＡＭＢのフル
サイズ（例えば、１２８キロバイト）より小さくてもよ
い。The size of RAMA and RAMB is a function of performance and cost. For example, if the size of RAMA and RAMB is 128 kilobytes, then appropriate performance can be obtained at an appropriate cost. RAMA and RAMB may be of different sizes, and it is not necessary to use the full size of RAMA and RAMB. For example, steps S186 and S200 shown in FIG. 11 and step S236 shown in FIG.
And the predetermined value of S256 may be smaller than the full size of RAMA and RAMB (eg, 128 kilobytes).

【０１０９】ＲＡＭＡ及びＲＡＭＢはキャッシュメモリ
ではない。よって、ヒット及びミスを検出し、頻繁なヒ
ットに対応してメモリの再配置を行うための回路を備え
る必要がない。この発明の回路は単純で実行速度が速
い。RAMA and RAMB are not cache memories. Therefore, it is not necessary to provide a circuit for detecting hits and misses and rearranging the memory in response to frequent hits. The circuit of the invention is simple and fast to execute.

【０１１０】従来、ディスク転送のスピードアップの目
的でバッファを使用するシステムは存在する。例えば、
スループットを向上するために、多数のハードディスク
が半導体メモリを使用するシステム、コンピュータシス
テムがシステムメモリの一部をバッファとして使用する
システム等が存在する。しかし、これらのシステムはＲ
ＡＭＡ／ＲＡＭＢアーキテクチャ及びこれらに関連する
ソフトウェアを使用していない。それら従来のシステム
の性能は、この発明のシステムの性能よりも劣る。Conventionally, there are systems that use buffers for the purpose of speeding up disk transfer. For example,
In order to improve the throughput, there are a system in which a large number of hard disks use semiconductor memory, a system in which a computer system uses a part of the system memory as a buffer, and the like. However, these systems
It does not use the AMA / RAMB architecture and related software. The performance of these conventional systems is inferior to that of the system of the present invention.

【０１１１】この発明のアプリケーションの１つとし
て、ハードディスクに記憶された図形ファイルの高速な
読み出し処理をする、マイクロソフト社の”ＭＳ”Ｗｉ
ｎｄｏｗｓを基にしたソフトウェアアプリケーションが
ある。多くの最新のコンピュータの設計では、ディスプ
レイメモリ（ビデオＲＡＭ、即ち”ＶＲＡＭ”）は、ア
ナログ信号に変換されるデジタル画像情報及び表示装置
（コンピュータモニタ）に表示されるデジタル画像情報
を記憶するために用いられる。ＭＳＷｉｎｄｏｗｓ下で
は、アプリケーションはコンピュータ画面上でウインド
ウとして表示される。ウインドウのサイズは、モニタの
フルサイズから、モニタの表示領域の小部分まで多様で
ある。よって、表示メモリの全領域又は一部分はデジタ
ル画像情報を記憶するために使用される。As one of the applications of the present invention, "MS" Wi of Microsoft Corp., which performs high-speed reading processing of graphic files stored in a hard disk.
There are software applications based on Windows. In many modern computer designs, a display memory (video RAM or "VRAM") is used to store digital image information that is converted to analog signals and displayed on a display device (computer monitor). Used. Under MS Windows, applications are displayed as windows on the computer screen. The window size can vary from the full size of the monitor to a small portion of the monitor's display area. Thus, all or part of the display memory is used to store digital image information.

【０１１２】一般的なコンピュータシステムにおけるＶ
ＲＡＭのサイズは約１メガバイトである。画像が表示さ
れる表示ウインドウが小さいならば、ＶＲＡＭにおいて
デジタル画像情報が占める量は１メガバイトよりも少な
い。しかし、ハードディスクに記憶される図形ファイル
は何メガバイトもの図形データを備える大きなファイル
である。よって、表示ウインドウの大きさに関わらず、
ハードディスク内の図形ファイルのサイズはＶＲＡＭに
おけるデジタル画像情報のサイズよりも非常に大きい。V in a general computer system
The size of RAM is about 1 megabyte. If the display window in which the image is displayed is small, then the amount of digital image information in the VRAM will be less than 1 megabyte. However, the graphics file stored on the hard disk is a large file with many megabytes of graphics data. Therefore, regardless of the size of the display window
The size of the graphic file in the hard disk is much larger than the size of the digital image information in the VRAM.

【０１１３】ウインドウ上で画像をスクロールしたいな
らば、ハードディスクに記憶された図形ファイルのデー
タが表示メモリ（ＶＲＡＭ）にダウンロードされる必要
がある。スクロールのスピードは、図形データをダウン
ロードするスピードにより制限される。よって、ハード
ディスクと表示メモリとの間で高速にデータ転送するシ
ステムが望ましい。If it is desired to scroll the image on the window, the graphic file data stored in the hard disk must be downloaded to the display memory (VRAM). The scrolling speed is limited by the speed of downloading the graphic data. Therefore, a system that transfers data at high speed between the hard disk and the display memory is desirable.

【０１１４】上記実施の形態の変形例として、システム
ＲＡＭの使用可能サイズがＶＲＡＭのサイズよりも大き
くできることより（ＭＳＷｉｎｄｏｗｓが動作するコン
ピュータにおいて最低４メガバイト）、システムＲＡＭ
を中間記憶領域として使用してもよい。ハードディスク
から読み出され、システムＲＡＭにロードされた図形デ
ータの量は、ＶＲＡＭのサイズを上回る。次に表示され
る図形データの一部が、表示ウインドウに表示されてい
る図形データと少しだけ異なるとき、図形データは、シ
ステムＲＡＭからＶＲＡＭへ転送可能である。結果とし
て、この状況では、ディスクデータ転送を始める必要は
ない。ＲＡＭ対ＶＲＡＭの転送に関するハードウェア及
びソフトウェアにおけるオーバーヘッドは低いため、シ
ステムＲＡＭとＶＲＡＭとの間の図形データの転送は速
い。よって、スループットが向上する。しかし、スクロ
ールのスピードが速いため、システムＲＡＭにまだロー
ドされていない図形データが必要ならば、ディスクデー
タ転送をしなければならない。As a modification of the above-described embodiment, since the usable size of the system RAM can be made larger than the size of VRAM (at least 4 megabytes in a computer running MS Windows), the system RAM
May be used as an intermediate storage area. The amount of graphic data read from the hard disk and loaded into the system RAM exceeds the size of the VRAM. When a part of the graphic data displayed next is slightly different from the graphic data displayed in the display window, the graphic data can be transferred from the system RAM to the VRAM. As a result, there is no need to initiate a disk data transfer in this situation. Transferring graphics data between system RAM and VRAM is fast due to the low hardware and software overhead associated with RAM to VRAM transfers. Therefore, the throughput is improved. However, since the scrolling speed is high, if graphic data not yet loaded in the system RAM is required, disk data transfer must be performed.

【０１１５】ＩＢＭ互換パーソナルコンピュータにおい
て、ハードディスクは、ＲＯＭに格納されたデバイスサ
ービスルーチン（ＤＳＲ）から操作される。このルーチ
ンは、オペレーティングシステム、デバイスドライバ、
シェルを構成するＢＩＯＳの一部分である。ハードディ
スクＤＳＲは、ＩＮＴ１３の起動によりアクセスされ
る。ＤＳＲは、個々の標準ハードディスクコントローラ
と通信し、それらを制御する。ＤＳＲは、アプリケーシ
ョンプログラムのハードディスクに対する、読み込み、
書き込み、初期設定、テスト、フォーマット等の多数の
動作を可能とする。ＤＳＲは、アプリケーションプログ
ラムに状態情報（例えば、エラーコード）を返す。In the IBM compatible personal computer, the hard disk is operated by the device service routine (DSR) stored in the ROM. This routine calls the operating system, device driver,
It is a part of the BIOS that constitutes the shell. The hard disk DSR is accessed by starting the INT 13. The DSR communicates with and controls the individual standard hard disk controllers. DSR reads the application program from the hard disk,
It enables many operations such as writing, initial setting, testing, and formatting. The DSR returns status information (eg error code) to the application program.

【０１１６】ＭＳＷｉｎｄｏｗｓのいくつかのバージョ
ンで上記動作を実行する多数のソフトウェアアプリケー
ションが、ハードディスクとシステムＲＡＭとの間でデ
ータを転送するためにＩＮＴ１３を使用する。しかし、
この方法によるデータ転送は遅い。なぜなら、ＣＰＵは
ＭＳＷｉｎｄｏｗｓのコードの実行において多くのサイ
クルを費やす必要があり、ハードディスクを最大限に活
用することができない。よってハードディスクは、デー
タ転送中、度々休止し、ＣＰＵサイクルを待たなければ
ならない。また、他の理由としては、ＩＮＴ１３及び従
来のハードディスクインターフェースはデータ転送を処
理するための多くのＣＰＵサイクルを必要とし、それに
より、ＣＰＵ資源が基本操作のために使用される。結果
として、アプリケーションプログラムは、ＣＰＵ資源に
関して従来のＤＳＲと競合するため、実行速度は遅くな
る。よって、この発明のデータ転送装置は、ハードディ
スクとシステムＲＡＭ（又は、ＶＲＡＭ）との間のデー
タ転送を改良するために有益なものとなり得る。Many software applications that perform the above operations on some versions of MS Windows use INT 13 to transfer data between the hard disk and system RAM. But,
Data transfer by this method is slow. This is because the CPU has to spend a lot of cycles in executing MS Windows code and cannot make full use of the hard disk. Therefore, the hard disk often has to pause and wait for CPU cycles during data transfer. Also, for another reason, the INT 13 and conventional hard disk interfaces require many CPU cycles to process the data transfer, thereby using CPU resources for basic operations. As a result, application programs compete with conventional DSR for CPU resources, resulting in slower execution speed. Thus, the data transfer device of the present invention can be useful for improving data transfer between a hard disk and system RAM (or VRAM).

【０１１７】この発明を用いてＭＳＷｉｎｄｏｗｓ環境
において図形データを転送するよう設計されたコンピュ
ータシステム３４０を図１４に示す。コンピュータシス
テム３４０は、マザーボード（図示せず）と、モニタ
（図示せず）と、キーボード（図示せず）とを備えるパ
ーソナルコンピュータ３５６を備える。コンピュータシ
ステム３４０は、オペレーティングシステム３５４（例
えば、コンピュータの基本入出力システム（ＢＩＯＳ）
と共に動作するマイクロソフト社のＭＳ−ＤＯＳ等）上
で動作するＭＳＷｉｎｄｏｗｓ３４２を備える。オペレ
ーティングシステム３５４は、パーソナルコンピュータ
３５６の資源を監視及び制御する。ＭＳＷｉｎｄｏｗｓ
は、図１４において破線３４４〜３４７として示される
多数のプログラムモジュール及び手続きコールのレイヤ
を備える複雑なソフトウェアである。A computer system 340 designed to transfer graphical data in an MS Windows environment using the present invention is shown in FIG. The computer system 340 includes a personal computer 356 that includes a motherboard (not shown), a monitor (not shown), and a keyboard (not shown). The computer system 340 is an operating system 354 (eg, a computer's basic input / output system (BIOS)).
MS Windows 342 that operates on Microsoft's MS-DOS etc.) The operating system 354 monitors and controls the resources of the personal computer 356. MS Windows
Is complex software with a number of program modules and layers of procedure calls shown as dashed lines 344-347 in FIG.

【０１１８】コンピュータシステム３４０は、従来のハ
ードディスクインターフェース３６４に接続された従来
のハードディスク３６０を備える。このインターフェー
スはパーソナルコンピュータ３５６において周辺装置用
バス（例えば、ＩＳＡバス、ＰＣＩバス）に挿入（接
続）されたプリント回路ボードでもよい。その回路ボー
ドはパーソナルコンピュータ３５６がハードディスク３
６０を制御及びアクセス可能とする電気素子（例えば、
ハードディスク制御チップ）を備える。ハードディスク
ドライバと呼称される従来のソフトウェアプログラム３
６６は、ハードディスク３６０及びハードディスクコン
トローラの構成及び構造の詳細を知ることなく、アプリ
ケーションプログラムがハードディスク３６０を制御及
びアクセス可能とする。上述のように、ハードディスク
ドライバはコンピュータ３５６のＢＩＯＳ内に組み込ま
れ得る。しかし、オペレーティングシステムから離れて
動作するセパレートハードディスクドライバを持つこと
も可能である。Computer system 340 includes a conventional hard disk 360 connected to a conventional hard disk interface 364. This interface may be a printed circuit board inserted (connected) to a peripheral device bus (eg, ISA bus, PCI bus) in the personal computer 356. As for the circuit board, the personal computer 356 is the hard disk 3
Electrical elements that allow 60 to be controlled and accessed (eg,
Hard disk control chip). Conventional software program 3 called hard disk driver
66 enables an application program to control and access the hard disk 360 without knowing the details of the configurations and structures of the hard disk 360 and the hard disk controller. As mentioned above, the hard disk driver may be incorporated into the BIOS of computer 356. However, it is possible to have a separate hard disk driver that works separately from the operating system.

【０１１９】アプリケーション３８０、３８１のような
アプリケーションは、ＭＳＷｉｎｄｏｗｓ３４２上で動
作する。アプリケーション３８０は、ＭＳＷｉｎｄｏｗ
ｓ３４２及びオペレーティングシステム３５４における
プログラムモジュールの長いチェーンを通して、ハード
ディスクドライバ３６６と通信する。図１４において、
ハードディスクドライバ３６６は、破線３４４〜３４７
及びオペレーティングシステム３５４の一部の下に位置
するものとして示される。上述したように、従来のハー
ドディスクドライバ３６６はハードディスク３６０との
間のデータ転送において効果的ではない。更に、アプリ
ケーション３８０とハードディスクドライバ３６６との
間の通信は、ＭＳＷｉｎｄｏｗｓモジュールと、オペレ
ーティングシステム３５４の少なくとも一部とを通らな
ければならない。結果として、データ転送は非常に遅く
なる。Applications such as applications 380 and 381 run on MSWindows 342. Application 380 is MS Windows
Communicates with the hard disk driver 366 through a long chain of program modules in s342 and operating system 354. In FIG.
The hard disk driver 366 has broken lines 344 to 347.
And underneath a portion of operating system 354. As mentioned above, the conventional hard disk driver 366 is not effective in transferring data to and from the hard disk 360. Moreover, communication between the application 380 and the hard disk driver 366 must go through the MSWindows module and at least a portion of the operating system 354. As a result, data transfer is very slow.

【０１２０】この発明に従うディスク処理システムは、
ハードディスク３７０と、データ転送インターフェース
３７２と、データ転送ドライバ（ソフトウェア）３７４
とを備える。データ転送インターフェース３７２は、図
１０に示すデータ転送装置１１０に対応する。この発明
において、データ転送ドライバ３７４と、ＭＳＷｉｎｄ
ｏｗｓ３４２及びオペレーティングシステム３５４との
間の相互作用は最小限にするのが望ましい。これにより
必要なオーバーヘッドが少なくなるため、実行スピード
は上がる。図１４において、データ転送ドライバ３７４
は、破線３４４だけの下に配置されるように示される。
よって、アプリケーション３８０は、ＭＳＷｉｎｄｏｗ
ｓモジュールの長いチェーンを通ることなく、データ転
送ドライバ３７４にアクセスできる。The disk processing system according to the present invention comprises:
Hard disk 370, data transfer interface 372, data transfer driver (software) 374
And The data transfer interface 372 corresponds to the data transfer device 110 shown in FIG. In the present invention, the data transfer driver 374 and the MSWind
It is desirable to minimize the interaction between ows 342 and operating system 354. This reduces the overhead required and speeds up execution. In FIG. 14, a data transfer driver 374
Are shown to be located below dashed line 344 only.
Therefore, the application 380 is
The data transfer driver 374 can be accessed without going through a long chain of s-modules.

【０１２１】このシステムにおいて、データ転送ドライ
バ３７４は、ＦＧＢ．ＤＬＬ及びＭＤＣ．ＤＲＶという
２つのプログラムモジュールを備える。ＭＤＣ．ＤＲＶ
は、ハードディスク３７０を直接的に制御するドライバ
プログラムである。ＦＧＢ．ＤＬＬは、アプリケーショ
ン３８０とＭＤＣ．ＤＲＶとの間のインターフェースを
供給するＷｉｎｄｏｗｓダイナミックリンクライブラリ
である。このシステムにおいて、ＭＤＣ．ＤＲＶは、従
来のハードディスクドライバ及びオペレーティングシス
テム３５４に組み込まれているディスク関連ルーチンに
対応する。ＭＤＣ．ＤＲＶは、図１１、１２に示すフロ
ーチャートに従いデータ転送インターフェース３７２と
相互作用する。In this system, the data transfer driver 374 is the FGB. DLL and MDC. It has two program modules called DRV. MDC. DRV
Is a driver program that directly controls the hard disk 370. FGB. DLL includes application 380 and MDC. A Windows dynamic link library that provides the interface to DRV. In this system, MDC. DRV corresponds to conventional hard disk drivers and disk-related routines built into operating system 354. MDC. The DRV interacts with the data transfer interface 372 according to the flowcharts shown in FIGS.

【０１２２】この発明に従うアプリケーション３８０と
ハードディスク３７０との間の相互作用を示すフローチ
ャートＳ４００を図１５に示す。この実施の形態におい
て、図１１及び図１２に示される”所定値”は、ＲＡＭ
Ａ及びＲＡＭＢのフルサイズ（即ち、１２８キロバイ
ト）が設定されていると仮定する。また、図形データ
は、システムＲＡＭのような中間的な記憶媒体を用いる
代わりに、直接的にＶＲＡＭに書き込まれると仮定す
る。アプリケーション３８０は、ＭＳＷｉｎｄｏｗｓ下
の表示ウインドウのサイズと、ハードディスク３７０に
おける関連した図形データファイルの位置（例えば、デ
ィレクトリ名とファイル名）を決定する。アプリケーシ
ョン３８０はＦＧＢ．ＤＬＬをコールし、適当なパラメ
ータを送信する（ステップＳ４０４）。パラメータの例
としては、ディレクトリ名とファイル名、図形データの
サイズ、ウインドウの位置、等がある。ＦＧＢ．ＤＬＬ
はＭＤＣ．ＤＲＶをコールする（ステップＳ４０６）。
上述したように、ＭＤＣ．ＤＲＶはオペレーティングシ
ステムをコールすることなく、データ転送インターフェ
ース３７２を直接的に制御する。FIG. 15 shows a flowchart S400 showing the interaction between the application 380 and the hard disk 370 according to the present invention. In this embodiment, the "predetermined value" shown in FIGS. 11 and 12 is the RAM
Assume that the full size of A and RAMB (ie 128 kilobytes) is set. It is also assumed that the graphic data is written directly to VRAM instead of using an intermediate storage medium such as system RAM. The application 380 determines the size of the display window under MS Windows and the location (eg, directory name and file name) of the associated graphic data file on the hard disk 370. The application 380 is FGB. The DLL is called and appropriate parameters are transmitted (step S404). Examples of parameters include a directory name and a file name, the size of graphic data, the position of a window, and the like. FGB. DLL
Is MDC. Call DRV (step S406).
As described above, MDC. DRV directly controls data transfer interface 372 without calling the operating system.

【０１２３】ＭＤＣ．ＤＲＶはデータ転送インターフェ
ース３７２へ、ヘッダ情報をハードディスク３７０に要
求するコマンドを送信する（ステップＳ４０８）。ヘッ
ダ情報は、一般的にハードディスク３７０の所定の位置
にあり、ディレクトリ名、ファイル名、各ファイルのサ
イズ、各ファイルの開始アドレス等の情報を備える。ヘ
ッダ情報は、ＭＤＣ．ＤＲＶを介してＦＧＢ．ＤＬＬへ
送信される（ステップＳ４１２）。MDC. The DRV transmits a command requesting header information to the hard disk 370 to the data transfer interface 372 (step S408). The header information is generally located at a predetermined position on the hard disk 370 and includes information such as a directory name, a file name, the size of each file, and the start address of each file. The header information is MDC. FGB. It is transmitted to the DLL (step S412).

【０１２４】ヘッダ情報を受信すると、ＦＧＢ．ＤＬＬ
はＶＲＡＭへ送信される図形データの位置及びサイズを
判定する。ステップＳ４１６において、ＦＧＢ．ＤＬＬ
はＭＤＣ．ＤＲＶへ、ハードディスク３７０の指定され
た位置から必要量の図形データを要求するコマンドを送
信する。ＲＡＭＡ及びＲＡＭＢは双方とも１２８キロバ
イトのため、ＭＤＣ．ＤＲＶは、ハードディスク３７０
から１２８キロバイトのデータを読み出すためにデータ
転送インターフェース３７２を制御する（ステップＳ４
１８）。データ転送は多くのＣＰＵサイクルを必要とす
るため、ハードディスクからデータを読み出す間、ＭＤ
Ｃ．ＤＲＶはＦＧＢ．ＤＬＬ又はＭＳＷｉｎｄｏｗｓに
他のタスクを実行するよう通知する（ステップＳ４２
０）。結果として、データの読み出しは他のアプリケー
ションのＭＳＷｉｎｄｏｗｓモジュールと同時に実行可
能となる。When the header information is received, FGB. DLL
Determines the position and size of the graphic data transmitted to the VRAM. In step S416, the FGB. DLL
Is MDC. A command for requesting the required amount of graphic data is transmitted from the designated position on the hard disk 370 to the DRV. Since both RAMA and RAMB are 128 kilobytes, MDC. DRV is a hard disk 370
The data transfer interface 372 is controlled to read 128 kilobytes of data from (step S4
18). Data transfer requires many CPU cycles, so while reading data from the hard disk, MD
C. DRV is FGB. Notify the DLL or MS Windows to execute another task (step S42).
0). As a result, reading of data can be performed simultaneously with the MSWindows module of another application.

【０１２５】データ転送インターフェース３７２は、
（カウンタを通して）ＲＡＭＡ又はＲＡＭＢが一杯（フ
ル）か否かを監視し続ける（ステップＳ４２２）。１２
８キロバイトのデータの読み出しがまだ完了していない
ならば、ＣＰＵ資源は他のソフトウェアプログラムによ
り使用可能となる。１２８キロバイトのデータが読み出
されたとき、データ転送インターフェース３７２はＭＤ
Ｃ．ＤＲＶに通知する（ステップＳ４２４）。ＭＤＣ．
ＤＲＶは、ハードディスク３７０からデータを更に読み
出す必要があるか否か判定する（ステップＳ４２６）。
更にデータを読み出す必要があれば、ＭＤＣ．ＤＲＶは
データ転送インターフェース３７２に、ハードディスク
３７０から１２８キロバイトのデータを読み出し、ＲＡ
ＭＡ／ＲＡＭＢのうち前回と異なる方へ転送することを
要求するコマンドを送信する（ステップＳ４２８）。Ｍ
ＤＣ．ＤＲＶは先に読み出された（ＲＡＭＡ又はＲＡＭ
Ｂに記憶された）１２８キロバイトのデータをＦＧＢ．
ＤＬＬに送信する（ステップＳ４３０）。次に、ＦＧ
Ｂ．ＤＬＬはそのデータをＶＲＡＭに転送する（ステッ
プＳ４３２）。フローチャートＳ４００はステップＳ４
２０へ戻る（即ち、他のソフトウェアを実行可能とす
る）。The data transfer interface 372 is
It continues to monitor whether RAMA or RAMB is full (through the counter) (step S422). 12
CPU resources are made available to other software programs if the 8 kilobytes of data have not yet been read. When the data of 128 kilobytes is read, the data transfer interface 372 sends the MD
C. The DRV is notified (step S424). MDC.
The DRV determines whether more data needs to be read from the hard disk 370 (step S426).
If more data needs to be read, MDC. The DRV reads 128 kilobytes of data from the hard disk 370 to the data transfer interface 372, and RA
A command requesting transfer to one of MA / RAMB different from the previous one is transmitted (step S428). M
DC. DRV was previously read (RAMA or RAM
128 kilobytes of data (stored in B) in FGB.
It is transmitted to the DLL (step S430). Next, FG
B. The DLL transfers the data to the VRAM (step S432). Flow chart S400 is step S4
Return to 20 (ie, allow other software to run).

【０１２６】ハードディスク３７０から更にデータを読
み出す必要がない場合、ＭＤＣ．ＤＲＶは先に読み出さ
れた（ＲＡＭＡ又はＲＡＭＢに記憶された）１２８キロ
バイトのデータをＦＧＢ．ＤＬＬに送信する（ステップ
Ｓ４３６）。次に、ＦＧＢ．ＤＬＬはそのデータをＶＲ
ＡＭに送信する（ステップＳ４３８）。ＦＧＢ．ＤＬＬ
はアプリケーション３８０に戻る（ステップＳ４４
０）。If it is not necessary to read further data from the hard disk 370, MDC. The DRV transfers the previously read 128 kilobytes of data (stored in RAMA or RAMB) to FGB. The data is transmitted to the DLL (step S436). Next, FGB. DLL sends the data to VR
It transmits to AM (step S438). FGB. DLL
Returns to application 380 (step S44)
0).

【０１２７】ＦＧＢ．ＤＬＬとＭＤＣ．ＤＲＶとの間の
作業分担については、上述のフローチャートにおいて説
明されたものに限定されず変更可能である。この実施の
形態において、ＦＧＢ．ＤＬＬは、必要なデータ量をＭ
ＤＣ．ＤＲＶに通知し、ＭＤＣ．ＤＲＶに必要量が読み
出されるとき、データ転送を終了させるよう判定する。
この判定はＦＧＢ．ＤＬＬによって実行されてもよい。
ここに示した変更及び他の変更はこの技術分野の専門家
により容易になされるため、ここでの更なる記述は省略
する。FGB. DLL and MDC. The work sharing with the DRV is not limited to the one described in the above-mentioned flowchart and can be changed. In this embodiment, FGB. The DLL uses the required amount of data M
DC. DRV is notified and MDC. When the required amount is read to the DRV, it is determined to end the data transfer.
This determination is FGB. It may be executed by DLL.
Modifications shown and others are readily made by one of ordinary skill in the art and will not be described further herein.

【０１２８】ＭＤＣ．ＤＲＶは、ＶＲＡＭ又はシステム
ＲＡＭからハードディスク３７０へのデータ転送を処理
することも可能である。この場合のフローチャートは図
１５のフローチャートＳ４００及び図１２のフローチャ
ートＳ２３０に示される情報を用いて、この技術分野の
専門家によって容易に作成可能であるため、このフロー
チャートは省略する。MDC. DRV can also handle data transfer from VRAM or system RAM to hard disk 370. The flowchart in this case can be easily created by an expert in this technical field by using the information shown in the flowchart S400 of FIG. 15 and the flowchart S230 of FIG. 12, and therefore this flowchart is omitted.

【０１２９】上記説明により、データ転送インターフェ
ース３７２（ハードウェア）と関連したデータ転送ドラ
イバ３７４（ソフトウェア）は、ハードディスク３７０
とＶＲＡＭ（又はシステムＲＡＭ）との間のデータ転送
のスループットを向上させるため、共同して動作する。
スタンドアロン型のハードウェアはスループットを上げ
ることができる。ソフトウェアドライバは、他のアプリ
ケーション及びオペレーティングシステムにコンピュー
タの資源を有効活用させる。As described above, the data transfer driver 374 (software) associated with the data transfer interface 372 (hardware) is the hard disk 370.
And VRAM (or system RAM) work together to improve throughput of data transfers.
Stand-alone hardware can increase throughput. Software drivers allow other applications and operating systems to make efficient use of computer resources.

【０１３０】この発明は、アップル社のコンピュータ及
びマイクロソフト社のＷｉｎｄｏｗｓの異なるバージョ
ン（例えば、バージョン３．１、ＮＴ、Ｗｉｎｏｄｏｗ
ｓ９５）のような、既存及び将来開発される種々のコン
ピュータにおいて使用可能である。The present invention is directed to different versions of Apple Computer and Microsoft Windows (eg, version 3.1, NT, Windows).
s95), and can be used in various existing and future computers.

【０１３１】[0131]

【発明の効果】この発明によれば外部記憶装置とＣＰＵ
との間での高速データ転送が可能となり、高速データ処
理が可能となる。According to the present invention, an external storage device and a CPU
It becomes possible to perform high-speed data transfer between them and high-speed data processing.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の第１の実施の形態に係るデータ処理
装置の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a data processing device according to a first embodiment of the present invention.

【図２】図１に示す転送コントローラの構成を示すブロ
ック図である。FIG. 2 is a block diagram showing a configuration of a transfer controller shown in FIG.

【図３】ハードディスクからのデータの読み出しと、読
み出したデータの処理のタイミング関係を示すタイミン
グチャートである。FIG. 3 is a timing chart showing the timing relationship between the reading of data from the hard disk and the processing of the read data.

【図４】地図データを構成する複数のブロックを説明す
る図である。FIG. 4 is a diagram illustrating a plurality of blocks forming map data.

【図５】地図データで定義される地図の上にウインドウ
を開いた状態を示す図である。FIG. 5 is a diagram showing a state in which a window is opened on a map defined by map data.

【図６】地図上でのウインドウの動きを示す図である。FIG. 6 is a diagram showing movement of windows on a map.

【図７】ウインドウ内の画像のシフト動作を示す図であ
る。FIG. 7 is a diagram showing a shift operation of an image in a window.

【図８】ウインドウ内の画像のシフト動作を示す図であ
り、（Ａ）はシフト前の画像を示し、（Ｂ）はシフト後
の画像を示す。FIG. 8 is a diagram showing a shift operation of an image in a window, (A) shows an image before shift, and (B) shows an image after shift.

【図９】データ処理装置の変形例を示すブロック図であ
る。FIG. 9 is a block diagram showing a modification of the data processing device.

【図１０】この発明の第２の実施の形態に係るデータ転
送装置を組み込んだコンピュータシステムのブロック図
である。FIG. 10 is a block diagram of a computer system incorporating a data transfer device according to a second embodiment of the present invention.

【図１１】データ転送装置の動作を示すフローチャート
である。FIG. 11 is a flowchart showing an operation of the data transfer device.

【図１２】データ転送装置の動作の他のモードを示すフ
ローチャートである。FIG. 12 is a flowchart showing another mode of operation of the data transfer device.

【図１３】データ転送装置の動作中における種々のサイ
クル間のタイミングの関係を示す図である。FIG. 13 is a diagram showing a timing relationship between various cycles during the operation of the data transfer device.

【図１４】この発明のデータ転送インターフェースとソ
フトウェアドライバとを備え、Ｗｉｎｄｏｗｓに基づく
環境において動作するコンピュータシステムのブロック
図である。FIG. 14 is a block diagram of a computer system that includes a data transfer interface of the present invention and a software driver and operates in a Windows-based environment.

【図１５】図１４に示すシステムの動作を示すフローチ
ャートである。15 is a flowchart showing the operation of the system shown in FIG.

【符号の説明】[Explanation of symbols]

１１・・・ＣＰＵ、１２・・・第１のバス、１３・・・ＲＯＭ、
１４・・・ＶＲＡＭ（ビデオＲＡＭ）、１５・・・表示装置、
２１・・・ハードディスク装置、２２・・・ＳＣＳＩインター
フェース、２３・・・転送インターフェース、２４・・・第１
のメモリ、２５・・・第２のメモリ、２６・・・転送コントロ
ーラ、２７・・・第２のバス、３１・・・ＳＣＳＩポート、３
２・・・ＣＰＵポート、３３・・・第１のポート、３４・・・第
２のポート、３５・・・レジスタ群、３６・・・第１の転送回
路、３７・・・ＦＩＦＯ（先入れ先出しメモリ）、３８・・・
第２の転送回路、３９・・・第１のアドレスカウンタ、４
０・・・第２のアドレスカウンタ、４１・・・コントローラ、
１０２・・・ＣＰＵ、１０４・・・内部メモリ、１０６・・・バ
スインターフェース、１０８・・・バス、１１２・・・ハード
ディスク、１２２・・・ＳＣＳＩコントローラ、１２４・・・
ＳＣＳＩ処理回路、１３０・・・タイミング調整回路、１
３２・・・ＲＡＭ処理回路、１３４・・・スイッチ、１３６、
１３８・・・カウンタ、１４６、１５２・・・状態処理回路、
３７０・・・ハードディスク、３７２・・・データ転送インタ
ーフェース、３７４・・・データ転送ドライバ11 ... CPU, 12 ... First bus, 13 ... ROM,
14 ... VRAM (video RAM), 15 ... display device,
21 ... Hard disk device, 22 ... SCSI interface, 23 ... Transfer interface, 24 ... First
Memory, 25 ... second memory, 26 ... transfer controller, 27 ... second bus, 31 ... SCSI port, 3
2 ... CPU port, 33 ... First port, 34 ... Second port, 35 ... Register group, 36 ... First transfer circuit, 37 ... FIFO (first-in first-out memory) ), 38 ...
Second transfer circuit, 39 ... First address counter, 4
0 ... second address counter, 41 ... controller,
102 ... CPU, 104 ... Internal memory, 106 ... Bus interface, 108 ... Bus, 112 ... Hard disk, 122 ... SCSI controller, 124 ...
SCSI processing circuit, 130 ... Timing adjusting circuit, 1
32 ... RAM processing circuit, 134 ... Switch, 136,
138 ... Counter, 146, 152 ... State processing circuit,
370 ... Hard disk, 372 ... Data transfer interface, 374 ... Data transfer driver

Claims (20)

【特許請求の範囲】[Claims] 【請求項１】外部記憶装置と、 第１と第２のメモリと、 前記第１と第２のメモリを交互にアクセスしてデータを
処理するデータ処理手段と、 前記第１と第２のメモリと前記外部記憶装置に接続さ
れ、前記データ処理手段の指示に従って、前記第１と第
２のメモリのうち、前記データ処理手段がアクセスして
いない方のメモリと前記外部記憶装置との間でデータを
転送するデータ転送手段と、を備えることを特徴とする
データ処理装置。1. An external storage device, first and second memories, data processing means for alternately accessing the first and second memories to process data, and the first and second memories. And a data stored between the external storage device and a memory which is not accessed by the data processing device of the first and second memories according to an instruction of the data processing device. And a data transfer unit for transferring the data. 【請求項２】前記データ処理手段が前記外部記憶装置か
らのデータの読み出しを指示した際に、前記データ転送
手段は、前記データ処理手段からの指示に従って、前記
外部記憶装置から前記データ処理手段による処理対象の
データを読み出して、前記第１と第２のメモリのうち、
前記データ処理手段がアクセス中でない方のメモリに予
め格納しておく、ことを特徴とする請求項１に記載のデ
ータ処理装置。2. When the data processing means gives an instruction to read data from the external storage device, the data transfer means operates from the external storage device to the data processing means according to an instruction from the data processing means. Data to be processed is read out, and one of the first and second memories is read.
The data processing apparatus according to claim 1, wherein the data processing unit stores the data in a memory which is not being accessed in advance. 【請求項３】前記データ処理手段が前記外部記憶装置へ
のデータの書き込みを指示した際に、前記データ転送手
段は、前記データ処理手段からの指示に従って、前記デ
ータ処理手段がアクセス中でない方のメモリから処理済
みのデータを読み出して、前記外部記憶装置に転送し、
前記データ処理手段によるデータ書き込み可能領域を予
め形成しておく、ことを特徴とする請求項１又は２に記
載のデータ処理装置。3. When the data processing means gives an instruction to write data to the external storage device, the data transfer means follows the instruction from the data processing means and is not being accessed by the data processing means. Read the processed data from the memory and transfer it to the external storage device,
3. The data processing device according to claim 1, wherein a data writable area by the data processing unit is formed in advance. 【請求項４】前記データ転送手段は、 前記外部記憶装置との間でデータを転送する第１の転送
手段と、 前記第１と第２のメモリとの間でデータを転送する第２
の転送手段と、 前記第１と第２の転送手段の間のデータ転送を行うバッ
ファメモリと、 より構成されることを特徴とする請求項１乃至３のいず
れか１つに記載のデータ処理装置。4. The data transfer means comprises first transfer means for transferring data to and from the external storage device, and second transfer means for transferring data between the first and second memories.
4. The data processing device according to claim 1, further comprising: a transfer unit for transmitting data, and a buffer memory for transferring data between the first and second transfer units. . 【請求項５】前記データ転送手段は、 前記外部記憶装置との間でデータを転送する第１の転送
手段と、 前記第１と第２のメモリとの間でデータを転送する第２
の転送手段と、 前記第１の転送手段と前記第２の転送手段との間の転送
率の相違を調整するタイミング調整回路と、 より構成されることを特徴とする請求項１乃至３のいず
れか１つに記載のデータ処理装置。5. The data transfer means comprises first transfer means for transferring data to and from the external storage device, and second transfer means for transferring data between the first and second memories.
4. The transfer means according to claim 1, and a timing adjustment circuit for adjusting a difference in transfer rate between the first transfer means and the second transfer means. The data processing device according to one. 【請求項６】外部記憶装置に接続されるポートと、 第１と第２のメモリと、 前記第１と第２のメモリを交互にアクセスしてデータを
処理するデータ処理手段に接続されるポートと、 前記第１と第２のメモリと前記外部記憶装置に接続さ
れ、前記データ処理手段の指示に従って、前記第１と第
２のメモリのうち、前記データ処理手段がアクセスして
いない方のメモリと前記外部記憶装置との間でデータを
転送するデータ転送手段と、を備えることを特徴とする
インターフェース回路。6. A port connected to an external storage device, a first memory and a second memory, and a port connected to a data processing means for alternately accessing the first memory and the second memory to process data. A memory which is connected to the first and second memories and the external storage device, and which of the first and second memories is not accessed by the data processing means in accordance with an instruction from the data processing means. And a data transfer means for transferring data between the external storage device and the external storage device. 【請求項７】ＣＰＵと、外部記憶装置と、内部メモリと
を備えるコンピュータシステムにおいて、 第１のメモリと、 第２のメモリと、 前記第１のメモリに記憶されたデータの量を判定するた
めに前記第１のメモリに接続された第１のカウンタと、 前記第２のメモリに記憶されたデータの量を判定するた
めに前記第２のメモリに接続された第２のカウンタと、 前記第１のメモリに記憶されたデータの量が所定値を越
えたとき第１の信号を生成する第１の手段と、 前記第２のメモリに記憶されたデータの量が所定値を越
えたとき第２の信号を生成する第２の手段と、 前記外部記憶装置とデータを通信するための第１の回路
と、 前記内部メモリとデータを通信するための第２の回路
と、 前記第１の信号に反応して前記第１のメモリと、前記第
１と第２の回路のいずれか一方とを択一的に接続し、前
記第２の信号に反応して前記第２のメモリと、前記第１
と第２の回路のいずれか一方とを択一的に接続するデー
タ切替回路と、 を備えることを特徴とするデータ転送システム。7. A computer system including a CPU, an external storage device, and an internal memory, for determining the amount of data stored in a first memory, a second memory, and the first memory. A first counter connected to the first memory; a second counter connected to the second memory for determining the amount of data stored in the second memory; A first means for generating a first signal when the amount of data stored in the first memory exceeds a predetermined value; and a first means for generating a first signal when the amount of data stored in the second memory exceeds a predetermined value. Second means for generating a second signal, a first circuit for communicating data with the external storage device, a second circuit for communicating data with the internal memory, and the first signal In response to the first memory and the first memory When the one of the second circuit is selectively connected, and the second memory in response to said second signal, said first
And a data switching circuit that selectively connects one of the second circuit and one of the second circuits, and a data transfer system. 【請求項８】前記外部記憶装置はハードディスクであ
り、前記第１の回路は前記ハードディスクの動作を制御
する制御装置をさらに備えることを特徴とする請求項７
に記載のデータ転送システム。8. The external storage device is a hard disk, and the first circuit further comprises a control device for controlling the operation of the hard disk.
Data transfer system described in. 【請求項９】前記ハードディスクと、前記第１と第２の
メモリと、の間の転送率の相違を調整するために、前記
第１の回路と前記データ切替回路との間に接続されたタ
イミング調整回路を更に備えることを特徴とする請求項
８に記載のデータ転送システム。9. A timing connected between the first circuit and the data switching circuit for adjusting a difference in transfer rate between the hard disk and the first and second memories. 9. The data transfer system according to claim 8, further comprising an adjusting circuit. 【請求項１０】前記第２の回路は前記内部メモリと、前
記第１と第２のメモリと、の間でＣＰＵにデータを転送
させる転送手段を備える、ことを特徴とする請求項９に
記載のデータ転送システム。10. The second circuit according to claim 9, further comprising transfer means for causing a CPU to transfer data between the internal memory and the first and second memories. Data transfer system. 【請求項１１】前記転送手段は制御信号を生成する手段
を備え、 前記制御信号に反応し、前記内部メモリと、前記第１と
第２のメモリと、の間でデータを転送するためのソフト
ウェアルーチンをさらに備えることを特徴とする請求項
１０に記載のデータ転送システム。11. Software for transferring data between the internal memory and the first and second memories in response to the control signal, the transfer means including means for generating a control signal. The data transfer system according to claim 10, further comprising a routine. 【請求項１２】外部記憶装置と内部メモリとの間でデー
タを転送するために、ＣＰＵと、該ＣＰＵにおいて動作
する少なくとも１つのアプリケーションプログラムと、
を備えるデータ転送システムであり、 第１のメモリと、 第２のメモリと、 前記外部記憶装置とデータを通信するための第１の回路
と、 前記第１と第２のメモリと前記第１の回路の稼働状態に
応答して状態信号を生成する状態信号回路と、 前記第１のメモリを、前記第１の回路と前記内部メモリ
とのいずれか一方に択一的に接続し、前記第２のメモリ
を、前記第１の回路と前記内部メモリとのいずれか一方
に択一的に接続するデータ切替回路と、 前記外部記憶装置と、前記第１と第２のメモリと、のい
ずれか一方との間でデータが転送されている期間におい
て、複数の前記状態信号のうち、前記ＣＰＵに前記アプ
リケーションプログラムの少なくとも１つの実行を指示
する第１の状態信号に反応するソフトウェアルーチン
と、 を備えることを特徴とするデータ転送システム。12. A CPU and at least one application program running on the CPU for transferring data between an external storage device and an internal memory,
A data transfer system comprising: a first memory, a second memory, a first circuit for communicating data with the external storage device, the first and second memories, and the first memory. A state signal circuit that generates a state signal in response to an operating state of a circuit, and the first memory are selectively connected to either one of the first circuit and the internal memory, and the second memory Data switching circuit that selectively connects the memory of FIG. 1 to either one of the first circuit and the internal memory, the external storage device, and one of the first and second memories. A software routine responsive to a first status signal instructing the CPU to execute at least one of the application programs among the plurality of status signals during a period in which data is transferred between A data transfer system characterized by. 【請求項１３】前記ソフトウェアルーチンは、前記外部
記憶装置と前記第２のメモリとの間でデータが転送され
ている期間において、複数の前記状態信号のうち、前記
内部メモリと前記第１のメモリとの間でデータを転送す
るように指示する第２の状態信号に反応することを特徴
とする請求項１２に記載のデータ転送システム。13. The software routine may be configured such that, during a period in which data is being transferred between the external storage device and the second memory, the internal routine and the first memory among a plurality of the status signals. 13. The data transfer system of claim 12, responsive to a second status signal instructing to transfer data to and from. 【請求項１４】前記ソフトウェアルーチンは、前記ＣＰ
Ｕが前記内部メモリと前記第１のメモリとの間のデータ
転送に使用可能か否かを判定する手段と、前記ＣＰＵが
使用可能な場合、データを転送させる手段と、をさらに
備えることを特徴とする請求項１２に記載のデータ転送
システム。14. The software routine is the CP.
U further comprises means for determining whether or not U can be used for data transfer between the internal memory and the first memory, and means for transferring data when the CPU is available. The data transfer system according to claim 12. 【請求項１５】前記第１のメモリに記憶されたデータの
量を判定するために前記第１のメモリに接続された第１
のカウンタと、 前記第２のメモリに記憶されたデータの量を判定するた
めに前記第２のメモリに接続された第２のカウンタと、
をさらに備え、 前記状態信号回路は、前記第１のメモリに記憶されたデ
ータの量が第１の所定値を越えたときと、前記第２のメ
モリに記憶されたデータの量が第２の所定値を越えたと
きに状態信号を生成する、 ことを特徴とする請求項１２に記載のデータ転送システ
ム。15. A first memory connected to the first memory to determine an amount of data stored in the first memory.
And a second counter connected to the second memory to determine the amount of data stored in the second memory,
The state signal circuit may further include: when the amount of data stored in the first memory exceeds a first predetermined value, and when the amount of data stored in the second memory is second. The data transfer system according to claim 12, wherein a status signal is generated when a predetermined value is exceeded. 【請求項１６】前記外部記憶装置はハードディスクであ
り、前記第１の回路は前記ハードディスクの動作を制御
する制御装置をさらに備えることを特徴とする請求項１
２に記載のデータ転送システム。16. The external storage device is a hard disk, and the first circuit further comprises a control device for controlling the operation of the hard disk.
2. The data transfer system according to 2. 【請求項１７】前記ハードディスクと、前記第１と第２
のメモリと、の間の転送率の相違を調整するために、前
記第１の回路と前記データ切替回路との間に接続された
タイミング調整回路を更に備えることを特徴とする請求
項１６に記載のデータ転送システム。17. The hard disk and the first and second hard disks.
17. The timing adjusting circuit connected between the first circuit and the data switching circuit for adjusting a difference in transfer rate between the memory of FIG. Data transfer system. 【請求項１８】コンピュータシステムにおいて動作する
少なくとも１つのアプリケーションプログラムと、ＣＰ
Ｕと、第１のメモリと、第２のメモリと、を備えるコン
ピュータシステムにおいて、外部記憶装置と内部メモリ
との間でデータを転送するデータ転送方法であり、 第１のメモリと前記外部記憶装置との間に切替可能な第
１のデータ転送路を設け、第２のメモリと前記外部記憶
装置との間に切替可能な第２のデータ転送路を設けるス
テップと、 前記第１のデータ転送路を用いて、前記外部記憶装置を
前記第１のメモリに接続するステップと、 前記第１のメモリ内のデータの量が第１の所定値を越え
るとき、前記外部記憶装置と前記第２のメモリとの間で
データを転送するために前記第２のデータ転送路に切り
換えるステップと、 前記第２のメモリ内のデータの量が第２の所定値を越え
るとき、前記外部記憶装置と前記第１のメモリとの間で
データを転送するために前記第１のデータ転送路に切り
換えるステップと、 前記外部記憶装置と、前記第１と第２のメモリのいずれ
か一方と、の間でデータが送信されている期間の一部
で、前記アプリケーションプログラムを実行するステッ
プと、 を備えることを特徴とするデータ転送方法。18. At least one application program operating in a computer system, and a CP
A data transfer method for transferring data between an external storage device and an internal memory in a computer system comprising U, a first memory, and a second memory, the first memory and the external storage device A switchable first data transfer path between the second memory and the external storage device, and a switchable second data transfer path between the second memory and the external storage device; A step of connecting the external storage device to the first memory using, and the external storage device and the second memory when the amount of data in the first memory exceeds a first predetermined value. Switching to the second data transfer path to transfer data between the external storage device and the first storage device when the amount of data in the second memory exceeds a second predetermined value. Memory to and from A step of switching to the first data transfer path for transferring data, a period during which data is being transmitted between the external storage device and one of the first and second memories. And a step of executing the application program. 【請求項１９】第１のメモリと前記内部メモリとの間に
切替可能な第３のデータ転送路を設け、第２のメモリと
前記内部メモリとの間に切替可能な第４のデータ転送路
を設けるステップと、 前記外部記憶装置が前記第２のデータ転送路を介して前
記第２のメモリと接続された後で、前記第３のデータ転
送路を用いて前記内部メモリと前記第１のメモリとの間
でデータを転送するデータ転送ステップと、 前記外部記憶装置が前記第１のデータ転送路を介して前
記第１のメモリと接続された後で、前記第４のデータ転
送路を用いて前記内部メモリと前記第２のメモリとの間
でデータを転送するデータ転送ステップと、 をさらに備えることを特徴とする請求項１８に記載のデ
ータ転送方法。19. A switchable third data transfer path is provided between a first memory and the internal memory, and a switchable fourth data transfer path is provided between the second memory and the internal memory. And a step of providing the internal memory and the first memory using the third data transfer path after the external storage device is connected to the second memory via the second data transfer path. A data transfer step of transferring data to and from a memory; and using the fourth data transfer path after the external storage device is connected to the first memory via the first data transfer path. 19. The data transfer method according to claim 18, further comprising a data transfer step of transferring data between the internal memory and the second memory. 【請求項２０】前記内部メモリと、前記第１と第２のメ
モリのいずれか１つと、の間でデータを転送する前記デ
ータ転送ステップは、前記外部記憶装置と、前記第２と
第１のメモリの１つとの間でデータが転送されるために
必要な時間の一部で実行されることを特徴とする請求項
１８に記載のデータ転送方法。20. The data transfer step of transferring data between the internal memory and any one of the first and second memories comprises the external storage device and the second and first memories. The data transfer method according to claim 18, wherein the data transfer method is executed for a part of a time required for transferring data to and from one of the memories.