JPH09266445A - A/d converter - Google Patents
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- JPH09266445A JPH09266445A JP8074090A JP7409096A JPH09266445A JP H09266445 A JPH09266445 A JP H09266445A JP 8074090 A JP8074090 A JP 8074090A JP 7409096 A JP7409096 A JP 7409096A JP H09266445 A JPH09266445 A JP H09266445A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はＡ／Ｄ（アナログ／
デジタル）変換器に関し、特に半導体電子回路装置等に
用いられる並列型Ａ／Ｄ変換器に関する。TECHNICAL FIELD The present invention relates to an A / D (analog /
The present invention relates to a digital) converter, and more particularly to a parallel A / D converter used in semiconductor electronic circuit devices and the like.
【０００２】[0002]
【従来の技術】従来、並列型Ａ／Ｄ変換器は、例えば特
開平５−７５４６２号公報などに開示されているよう
に、周知である。2. Description of the Related Art Conventionally, a parallel type A / D converter is well known as disclosed in, for example, Japanese Patent Laid-Open No. 5-75462.
【０００３】図４はかかる従来の一例を示すＡ／Ｄ変換
器のブロック回路図である。図４に示すように、このＡ
／Ｄ変換器１ａは、アナログ入力に対し基準となる所定
電圧を発生するための基準電圧発生回路４と、アナログ
入力端子１３からのアナログ入力ＡＩＮおよび基準電圧
発生回路４からの異なった基準電圧を外部クロック入力
端子１２からのクロックＣＬＫに基いてそれぞれ比較す
る並列型コンパレータ列５と、このコンパレータ列５の
出力をエンコードするマトリックス型エンコーダ６と、
このエンコーダ６の出力を一時的に保持するラッチ回路
７と、このラッチ回路７の出力をデジタル出力端子１５
にデータＤ０〜Ｄ７のハイ，ロウで出力するための出力
バッファ８とを有する。また、このＡ／Ｄ変換器１ａ
は、外部クロックＣＬＫによりラッチ回路７のラッチタ
イミングを調整するためのタイミング調整回路２３と、
エンコーダ６の入力信号および出力信号、すなわちコン
パレータ列５の出力およびラッチ回路７の出力を比較判
定する判別回路２５と、この判別回路２５の判別出力に
基いてタイミング調整回路２３を制御する制御回路２４
と、試験時にのみ閉成されるアナログスイッチ２２と、
外部クロックＣＬＫによりアナログ入力ＡＩＮに替わる
試験入力信号を発生する試験入力発生回路２１とを備え
ている。FIG. 4 is a block circuit diagram of an A / D converter showing such a conventional example. As shown in FIG.
The / D converter 1a generates a reference voltage generating circuit 4 for generating a predetermined voltage as a reference for an analog input, an analog input AIN from an analog input terminal 13 and different reference voltages from the reference voltage generating circuit 4. A parallel type comparator array 5 for making comparisons based on the clock CLK from the external clock input terminal 12, and a matrix type encoder 6 for encoding the output of the comparator array 5,
The latch circuit 7 that temporarily holds the output of the encoder 6 and the digital output terminal 15 that outputs the output of the latch circuit 7
And an output buffer 8 for outputting the data D0 to D7 at high and low levels. Also, this A / D converter 1a
Is a timing adjustment circuit 23 for adjusting the latch timing of the latch circuit 7 by the external clock CLK,
An input signal and an output signal of the encoder 6, that is, an output of the comparator array 5 and an output of the latch circuit 7 are compared and determined, and a control circuit 24 for controlling the timing adjustment circuit 23 based on the output of the determination circuit 25.
And the analog switch 22 that is closed only during the test,
A test input generation circuit 21 that generates a test input signal in place of the analog input AIN by an external clock CLK is provided.
【０００４】上述した並列型Ａ／Ｄ変換器１ａにおい
て、基準電圧発生回路４からの基準電圧とアナログ入力
端子１３からのアナログ入力ＡＩＮとをコンパレータ列
５で比較した後、比較出力をエンコーダ６でエンコード
する。このエンコーダ６でエンコードされた出力は、タ
イミング調整回路２３からのタイミングに合わせてラッ
チ回路７でラッチされ、出力バッファ８を介してデジタ
ル出力端子１５に出力される。また、試験時には、アナ
ログ入力ＡＩＮに替えて、試験入力発生回路２１からの
テスト入力がコンパレータ列５に入力され、同様のＡ／
Ｄ変換が行われる。In the parallel type A / D converter 1a described above, after comparing the reference voltage from the reference voltage generating circuit 4 and the analog input AIN from the analog input terminal 13 in the comparator row 5, the comparison output is made in the encoder 6. Encode. The output encoded by the encoder 6 is latched by the latch circuit 7 in synchronization with the timing from the timing adjustment circuit 23 and output to the digital output terminal 15 via the output buffer 8. Further, at the time of testing, instead of the analog input AIN, the test input from the test input generation circuit 21 is input to the comparator array 5, and the same A /
D conversion is performed.
【０００５】なお、上述した公報には、ラッチ回路７と
出力バッファ８との間にグレイ・バイナリ変換回路を設
けた例を説明しているが、エンコーダ６において直接バ
イナリ変換も可能であり、ここでは説明を簡略化するた
めに、省略している。Although the above publication describes an example in which a gray-binary conversion circuit is provided between the latch circuit 7 and the output buffer 8, direct binary conversion is possible in the encoder 6. Are omitted for simplicity of explanation.
【０００６】かかる並列型Ａ／Ｄ変換器１ａの改良点
は、エンコーダの入出力信号を判定回路２５で比較判定
し、その判別結果に基いてタイミング調整回路２３を制
御することにより、Ａ／変換器あるいはそれを組込んだ
製品の完成後においても、試験入力を用いて調整を可能
にすることにある。具体的な調整の手段としては、アナ
ログスイッチ２２と試験入力発生回路２１を設け、コン
パレータ列５へ試験用信号を供給し、エンコーダ６にお
ける入出力間のマッチングが正常になるまでフィードバ
ックを行い、タイミングが最適になるように調整するも
のである。The improvement of the parallel type A / D converter 1a is that the judgment circuit 25 compares and judges the input and output signals of the encoder, and the timing adjustment circuit 23 is controlled based on the judgment result. Even after the container or the product incorporating it is completed, adjustment is possible by using the test input. As a concrete adjustment means, an analog switch 22 and a test input generation circuit 21 are provided, a test signal is supplied to the comparator array 5, and feedback is performed until matching between input and output in the encoder 6 becomes normal, and timing is set. Is to be optimized.
【０００７】このような並列型と呼ばれるＡ／Ｄ変換器
は、外部クロックＣＬＫを用いることにより、高速変換
が可能であるので、例えばビデオ信号の処理などに用い
られている。Such an A / D converter called a parallel type is capable of high speed conversion by using an external clock CLK, and is therefore used for processing video signals, for example.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上述し
た従来のＡ／Ｄ変換器は、低消費電力のＭＯＳ構造のＦ
ＥＴを用いた回路で設計される。しかるに、ゲートの入
力インピーダンスが高いＦＥＴはノイズに弱く、出力段
においても、クロックが高速になると、クロックからの
誘導現象により回路動作が不安定になる。However, the above-mentioned conventional A / D converter has a low power consumption MOS structure F structure.
Designed with a circuit using ET. However, the FET having a high gate input impedance is vulnerable to noise, and even in the output stage, when the clock speed becomes high, the circuit operation becomes unstable due to the induction phenomenon from the clock.
【０００９】このような理由により、従来のＡ／Ｄ変換
器は、供給される外部クロックが高速になると、本来ラ
ッチ回路でラッチされ固定されているはずのレベル信号
にまでクロックが回り込み、その影響で出力が安定しな
いために、コード飛びなどの誤動作が発生したりする欠
点がある。For this reason, in the conventional A / D converter, when the supplied external clock becomes high speed, the clock wraps around to the level signal which should have been originally latched and fixed by the latch circuit, and its influence. Since the output is not stable at, there is a drawback that malfunctions such as code skipping occur.
【００１０】本発明の目的は、デジタルデータの出力時
に外部クロックを停止させ、高速クロックのノイズ成分
による誤動作を無くすことのできるＡ／Ｄ変換器を提供
することにある。An object of the present invention is to provide an A / D converter capable of stopping an external clock when outputting digital data and eliminating malfunctions due to noise components of a high speed clock.
【００１１】[0011]
【課題を解決するための手段】本発明のＡ／Ｄ変換器
は、基準電圧およびアナログ入力を比較するコンパレー
タ列と、前記コンパレータ列の比較出力をエンコードす
るエンコーダと、前記エンコーダの出力を保持するラッ
チ回路と、前記ラッチ回路の出力をデータ出力端子より
出力するための出力バッファと、外部クロックに基いて
前記エンコーダのエンコードタイミングを制御する第１
のタイミング調整回路と、前記第１のタイミング調整回
路の出力により前記ラッチ回路のラッチタイミングを制
御する第２のタイミング調整回路と、外部クロック許可
信号および前記第２のタイミング調整回路の出力により
前記外部クロックを許可または禁止するための外部クロ
ック制御信号を作成するフリップフロップまたはカウン
タとを有して構成される。An A / D converter according to the present invention holds a comparator string for comparing a reference voltage and an analog input, an encoder for encoding a comparison output of the comparator string, and an output of the encoder. A latch circuit, an output buffer for outputting the output of the latch circuit from a data output terminal, and a first encoder for controlling the encode timing of the encoder based on an external clock
Timing adjusting circuit, a second timing adjusting circuit for controlling the latch timing of the latch circuit by the output of the first timing adjusting circuit, and an external clock enable signal and an output of the second timing adjusting circuit for the external It has a flip-flop or a counter for generating an external clock control signal for permitting or prohibiting the clock.
【００１２】また、本発明のＡ／Ｄ変換器における前記
フリップフロップまたはカウンタは、ラッチトリガまた
は外部クロック許可信号を保持し、前記外部クロック許
可信号を保持している間だけ前記外部クロックを入力さ
せるように構成される。Further, the flip-flop or the counter in the A / D converter of the present invention holds a latch trigger or an external clock enable signal, and inputs the external clock only while holding the external clock enable signal. Is composed of.
【００１３】さらに、本発明のＡ／Ｄ変換器における前
記ラッチ回路は、前記第２のタイミング調整回路の出力
により前記エンコーダ出力をラッチし、前記フリップフ
ロップまたはカウンタの出力がオフの間に前記データ出
力端子へＡ／Ｄ変換結果を出力するように構成される。Further, the latch circuit in the A / D converter of the present invention latches the encoder output by the output of the second timing adjustment circuit, and the data is output while the output of the flip-flop or counter is off. It is configured to output the A / D conversion result to the output terminal.
【００１４】さらに、本発明のＡ／Ｄ変換器における前
記第２のタイミング調整回路は、前記ラッチ回路におけ
るデジタルデータの最終ラッチタイミングで前記フリッ
プフロップまたはカウンタをリセットすることにより、
前記フリップフロップまたはカウンタから前記外部クロ
ックを禁止する前記外部クロック制御信号を出力させる
ように構成される。Further, the second timing adjusting circuit in the A / D converter of the present invention resets the flip-flop or the counter at the final latch timing of the digital data in the latch circuit,
The flip-flop or the counter is configured to output the external clock control signal that inhibits the external clock.
【００１５】[0015]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の一実施の形
態を示すＡ／Ｄ変換器のブロック回路図である。図１に
示すように、本実施の形態のＡ／Ｄ変換器１は、Ａ／Ｄ
変換部２と、フリップフロップ（ＦＦ）３とを備えてい
る。このＡ／Ｄ変換部２は、異なった複数の基準電圧を
発生する基準電圧発生回路４と、この基準電圧およびア
ナログ入力端子１３からのアナログ入力ＡＩＮを比較す
るコンパレータ列５と、コンパレータ列５の比較出力を
エンコードするエンコーダ６と、エンコーダ６の出力を
保持するラッチ回路７と、ラッチ回路７の出力をデータ
出力端子１５より２値データＤ０〜Ｄ７として出力する
ための出力バッファ８と、外部クロック入力端子１２か
らのクロックＣＬＫに基いてエンコーダ６のエンコード
タイミングを制御する第１のタイミング調整回路９と、
この第１のタイミング調整回路９の出力ａより所定時間
だけ遅延させた信号ｂを作成しラッチ回路７のラッチタ
イミングを制御する第２のタイミング調整回路１０とを
有する。また、ＦＦ３は、外部クロック許可信号端子１
４からのクロック許可信号ＣＥによってセットされ、第
２のタイミング調整回路１０の出力ｂによりリセットさ
れ、外部クロック制御信号端子１１へ外部クロックを許
可または禁止するための制御信号ＣＣを出力するもので
ある。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block circuit diagram of an A / D converter showing an embodiment of the present invention. As shown in FIG. 1, the A / D converter 1 of the present embodiment is
The converter 2 and the flip-flop (FF) 3 are provided. The A / D conversion unit 2 includes a reference voltage generation circuit 4 that generates a plurality of different reference voltages, a comparator row 5 that compares the reference voltage and the analog input AIN from the analog input terminal 13, and a comparator row 5. An encoder 6 for encoding the comparison output, a latch circuit 7 for holding the output of the encoder 6, an output buffer 8 for outputting the output of the latch circuit 7 as binary data D0 to D7 from a data output terminal 15, and an external clock. A first timing adjusting circuit 9 for controlling the encode timing of the encoder 6 based on the clock CLK from the input terminal 12;
A second timing adjusting circuit 10 is provided which controls the latch timing of the latch circuit 7 by generating a signal b delayed from the output a of the first timing adjusting circuit 9 by a predetermined time. The FF3 has an external clock enable signal terminal 1
4 is set by the clock enable signal CE from 4 and is reset by the output b of the second timing adjustment circuit 10, and the control signal CC for enabling or disabling the external clock is output to the external clock control signal terminal 11. .
【００１６】特に、第１のタイミング調整回路９は、コ
ンパレータ列５の各出力が安定するまでの遅延時間をと
る調整手段であり、また第２のタイミング調整回路１０
は、同様にエンコーダ６の各出力が安定するまでの遅延
時間をとる調整手段である。なお、これらの第１，第２
のタイミング調整回路９，１０は、前述した図４の従来
例におけるタイミング調整回路２３と類似しているが、
従来はラッチ回路７のみを制御していたが、本実施の形
態ではエンコーダ６のタイミングをも制御するようにし
ている。また、外部クロックＣＬＫに対し許可または禁
止するＦＦ３は、外部、すなわちデジタルデータＤ０〜
Ｄ７を取り込む装置からのクロック許可信号ＣＥを受け
てセットされ、出力Ｑにクロック制御信号ＣＣを出力す
るので、外部クロックＣＬＫはＡ／Ｄ変換部２に入力さ
れる。これにより、外部クロックＣＬＫは第１，第２の
タイミング調整回路９，１０を経て順次遅延され、最終
的にラッチ回路７をラッチする。このときのラッチトリ
ガｂは、ＦＦ３の出力レベルを逆転させるので、外部ク
ロックＣＬＫは停止し、この停止タイミングでデジタル
データＤ／〜Ｄ７が出力される。In particular, the first timing adjusting circuit 9 is an adjusting means for taking a delay time until each output of the comparator array 5 is stabilized, and the second timing adjusting circuit 10 is also provided.
Is an adjusting means that similarly takes a delay time until each output of the encoder 6 stabilizes. In addition, these 1st, 2nd
The timing adjusting circuits 9 and 10 are similar to the timing adjusting circuit 23 in the conventional example shown in FIG.
Conventionally, only the latch circuit 7 was controlled, but in the present embodiment, the timing of the encoder 6 is also controlled. The FF3 that permits or prohibits the external clock CLK is external, that is, the digital data D0 to D0.
The external clock CLK is input to the A / D conversion unit 2 because it is set by receiving the clock enable signal CE from the device that takes in D7 and outputs the clock control signal CC to the output Q. As a result, the external clock CLK is sequentially delayed through the first and second timing adjusting circuits 9 and 10, and finally latches the latch circuit 7. Since the latch trigger b at this time reverses the output level of the FF3, the external clock CLK is stopped, and the digital data D / to D7 are output at this stop timing.
【００１７】図２は図１に示すＡ／Ｄ変換器を用いた誤
動作試験システムのブロック構成図である。図２に示す
ように、かかる誤動作試験システムにおいては、クロッ
ク発生回路１７を設けるとともに、Ａ／Ｄ変換部２およ
びＦＦ３を備えたＡ／Ｄ変換器１の入力側に被測定対象
回路１６を接続し、そこからのアナログ信号ＡＩＮをＡ
／Ｄ変換部２でコード変換した後、計算装置２０にデジ
タルデータｄとして出力する。この計算装置２０では、
取り込んだデジタルデータｄに基いて被測定対象回路１
６が誤動作するか否かの判定処理を行う。なお、ここで
は基準電圧発生回路４乃至出力バッファ８については、
図示省略している。また、Ａ／Ｄ変換器１にＡ／Ｄ変換
の同期のための外部クロックＣＬＫを供給するクロック
発生回路１７は、基本クロックｃを発振する発振回路１
８と、計算装置２０からのクロック許可信号ＣＥに基い
て作成されるクロック制御信号ＣＣおよび基本クロック
ｃのＡＮＤ論理をとるクロック出力選択ゲート１９とを
備え、クロック制御信号ＣＣがハイレベルのときだけ、
基本クロックｃを外部クロックＣＬＫとして出力する。FIG. 2 is a block diagram of a malfunction test system using the A / D converter shown in FIG. As shown in FIG. 2, in the malfunction test system, the clock generation circuit 17 is provided and the circuit under test 16 is connected to the input side of the A / D converter 1 including the A / D converter 2 and the FF 3. The analog signal AIN from there
The code is converted by the / D conversion unit 2, and then output as digital data d to the calculation device 20. In this computing device 20,
Circuit to be measured 1 based on the captured digital data d
A process for determining whether or not 6 malfunctions is performed. Here, regarding the reference voltage generation circuit 4 to the output buffer 8,
Illustration is omitted. The clock generation circuit 17 that supplies the external clock CLK for A / D conversion synchronization to the A / D converter 1 is an oscillator circuit 1 that oscillates the basic clock c.
8 and a clock output selection gate 19 that takes the AND logic of the clock control signal CC and the basic clock c created based on the clock enable signal CE from the computer 20, and only when the clock control signal CC is at a high level. ,
The basic clock c is output as the external clock CLK.
【００１８】この外部クロックＣＬＫは、Ａ／Ｄ変換部
２の第１，第２のタイミング調整回路９，１０を経て、
前述したコンパレータ列５，エンコーダ６，ラッチ回路
７をそれぞれ設計したタイミングで動作させる。このラ
ッチ回路７を動作させるラッチトリガｂは、ＦＦ３のリ
セットを行い、外部クロック制御信号ＣＣを反転させる
ことにより、クロック発生回路１７の出力ＣＬＫを停止
させる。The external clock CLK is passed through the first and second timing adjusting circuits 9 and 10 of the A / D converter 2,
The comparator array 5, the encoder 6, and the latch circuit 7 described above are operated at the designed timings. The latch trigger b for operating the latch circuit 7 resets the FF 3 and inverts the external clock control signal CC to stop the output CLK of the clock generation circuit 17.
【００１９】一方、計算装置２０は、外部クロックＣＬ
Ｋが停止された状態のとき、デジタル変換されたデータ
コードｄを取り込み、データを受けとった後、クロック
許可信号ＣＥをＡ／Ｄ変換器１のＦＦ３へ出力する。こ
のクロック許可信号ＣＥは、ＦＦ３のセット信号とな
り、外部クロック制御信号ＣＣを再度反転させるので、
クロック発生回路１７からは、再び外部クロックＣＬＫ
を送出する。On the other hand, the computer 20 uses the external clock CL
When K is in a stopped state, the digitally converted data code d is fetched, and after receiving the data, the clock enable signal CE is output to the FF 3 of the A / D converter 1. The clock enable signal CE becomes a set signal for the FF3 and inverts the external clock control signal CC again.
From the clock generation circuit 17, the external clock CLK is output again.
Is sent.
【００２０】図３は図２における回路動作を説明するた
めの各種信号のタイミング図である。図３に示すよう
に、まず計算装置２０において、データ取り込み準備が
できると、クロック許可信号（ＣＥ）Ｐ１を送出する。
これにより、上述したとおり、ＦＦ３の出力（ＣＣ）は
ＱＯＮ状態Ｐ２にセットされ、クロック送出許可状態に
なるので、選択ゲート１９が開き、その出力ＣＬＫとし
て、パルスＰ３，Ｐ４，Ｐ５が出力される。FIG. 3 is a timing chart of various signals for explaining the circuit operation in FIG. As shown in FIG. 3, first, in the computing device 20, when preparation for data acquisition is completed, a clock enable signal (CE) P1 is transmitted.
As a result, as described above, the output (CC) of the FF3 is set to the QON state P2 and the clock transmission is permitted, so that the selection gate 19 is opened and the pulses P3, P4 and P5 are output as its output CLK. .
【００２１】ついで、これらのパルスＰ３，Ｐ４，Ｐ５
は、第１のタイミング調整回路９によりＴ１時間だけ遅
延されたパルスＰ６，Ｐ７，Ｐ８として出力（ａ）さ
れ、同様にパルスＰ６，Ｐ７，Ｐ８は第２のタイミング
調整回路１０によりＴ２時間だけ遅延されたパルスＰ
９，Ｐ１０，Ｐ１１として出力（ｂ）される。このと
き、外部クロックＣＬＫのパルスＰ３よりも（Ｔ１＋Ｔ
２）時間遅れて発生するＴ２出力ｂのパルスＰ９がラッ
チ回路７のトリガパルスになると同時に、ＦＦ３をリセ
ットするリセット信号になる。したがって、このパルス
Ｐ９により、ＦＦ３はＱＯＮ状態にあったその出力（Ｃ
Ｃ）Ｐ２を反転させ、ＱＯＦＦ状態となる。Next, these pulses P3, P4, P5
Is output (a) as pulses P6, P7, P8 delayed by T1 time by the first timing adjustment circuit 9, and similarly, the pulses P6, P7, P8 are delayed by T2 time by the second timing adjustment circuit 10. Pulse P
It is output (b) as 9, P10 and P11. At this time, (T1 + T
2) The pulse P9 of the T2 output b generated with a time delay becomes a trigger pulse of the latch circuit 7 and, at the same time, becomes a reset signal for resetting the FF3. Therefore, this pulse P9 causes the FF3 to output its output (C
C) Invert P2 to enter the QOFF state.
【００２２】これにより、クロック発生回路１７の選択
ゲート１９は閉じ、クロックＣＬＫの送出が禁止される
ので、クロックＣＬＫにおけるパルスＰ５以降のパルス
は停止される。この時点で計算装置２０は変換出力ｄの
取り込みＰ１２を行う。As a result, the selection gate 19 of the clock generation circuit 17 is closed and the transmission of the clock CLK is prohibited, so that the pulses after the pulse P5 in the clock CLK are stopped. At this point, the calculation device 20 takes in P12 of the converted output d.
【００２３】かかるタイミングをを繰り返えすことによ
り、計算装置２０は被測定対象回路１６からのアナログ
信号ＡＩＮをＡ／Ｄ変換したコードを連続して取り込
み、誤動作試験の処理を実行することができる。By repeating such a timing, the computer 20 can continuously take in the A / D converted code of the analog signal AIN from the circuit under test 16 and execute the malfunction test process. .
【００２４】以上は、Ａ／Ｄ変換器１の内部にＦＦ３を
用いた例を説明したが、このＦＦ３に替えてカウンタ回
路を用いても同様に実現することができる。その際、外
部ク信号に基いてセットを行うのは同様であり、異なる
のは遅延時間の設定を設定されたクロック数だけ入力し
たときに外部クロックＣＬＫを禁止するようにすればよ
い。Although the example in which the FF 3 is used inside the A / D converter 1 has been described above, the counter circuit may be used instead of the FF 3 in the same manner. At this time, the setting is similar based on the external signal, except that the external clock CLK may be prohibited when the delay time is set by the set number of clocks.
【００２５】[0025]
【発明の効果】以上説明したように、本発明のＡ／Ｄ変
換器は、基準電圧およびアナログ入力を比較するコンパ
レータ列と、このコンパレータ列の比較出力をエンコー
ドするエンコーダと、このエンコーダの出力を保持する
ラッチ回路と、ラッチ回路の出力をデータ出力端子より
出力するための出力バッファと、外部クロックに基いて
エンコーダのエンコードタイミングを制御する第１のタ
イミング調整回路と、この第１のタイミング調整回路の
出力によりラッチ回路のラッチタイミングを制御する第
２のタイミング調整回路と、外部クロック許可信号およ
び第２のタイミング調整回路の出力により外部クロック
を許可または禁止するための外部クロック制御信号を作
成するフリップフロップまたはカウンタとを有すること
により、ノイズに弱いＭＯＳ構造のＦＥＴを用いた回路
であっても、データ出力時には外部クロックを停止さ
せ、クロックからの誘導現象を防止できるので、クロッ
クが高速になっても、データ出力時のコード飛びなどの
誤動作の発生を防止でき、Ａ／Ｄ変換速度の高速化を実
現できるという効果がある。As described above, the A / D converter of the present invention includes a comparator string for comparing a reference voltage and an analog input, an encoder for encoding a comparison output of the comparator string, and an output of the encoder. A latch circuit for holding, an output buffer for outputting the output of the latch circuit from a data output terminal, a first timing adjusting circuit for controlling the encoder encoding timing based on an external clock, and the first timing adjusting circuit. A second timing adjustment circuit for controlling the latch timing of the latch circuit by the output of the flip-flop and a flip-flop for generating an external clock control signal for permitting or prohibiting the external clock by the output of the external clock enable signal and the second timing adjustment circuit. To have noise Even if the circuit uses a FET with a non-volatile MOS structure, the external clock can be stopped at the time of data output and the induction phenomenon from the clock can be prevented. Therefore, even if the clock becomes faster, malfunctions such as code jumps at the time of data output It is possible to prevent the occurrence of the error and to realize the high A / D conversion speed.
【図１】本発明の一実施の形態を示すＡ／Ｄ変換器のブ
ロック回路図である。FIG. 1 is a block circuit diagram of an A / D converter showing an embodiment of the present invention.
【図２】図１に示すＡ／Ｄ変換器を用いた誤動作試験シ
ステムのブロック構成図である。FIG. 2 is a block diagram of a malfunction test system using the A / D converter shown in FIG.
【図３】図２における回路動作を説明するための各種信
号のタイミング図である。FIG. 3 is a timing chart of various signals for explaining the circuit operation in FIG.
【図４】従来の一例を示すＡ／Ｄ変換器のブロック回路
図である。FIG. 4 is a block circuit diagram of an A / D converter showing a conventional example.
１ Ａ／Ｄ変換器 ２ Ａ／Ｄ変換部 ３ フリップフロップ（ＦＦ） ４ 基準電圧発生回路 ５ コンパレータ列 ６ エンコーダ ７ ラッチ回路 ８ 出力バッファ ９ 第１のタイミング調整回路 １０ 第２のタイミング調整回路 １１ 外部クロック制御信号（ＣＣ）出力端子 １２ 外部クロック（ＣＬＫ）入力端子 １３ アナログ入力（ＡＩＮ）端子 １４ クロック許可信号（ＣＥ）入力端子 １５ デジタル出力（Ｄ０〜Ｄ７）端子 １７ クロック発生回路 1 A / D converter 2 A / D converter 3 Flip-flop (FF) 4 Reference voltage generation circuit 5 Comparator array 6 Encoder 7 Latch circuit 8 Output buffer 9 First timing adjustment circuit 10 Second timing adjustment circuit 11 External Clock control signal (CC) output terminal 12 External clock (CLK) input terminal 13 Analog input (AIN) terminal 14 Clock enable signal (CE) input terminal 15 Digital output (D0 to D7) terminal 17 Clock generation circuit
Claims (4)
コンパレータ列と、前記コンパレータ列の比較出力をエ
ンコードするエンコーダと、前記エンコーダの出力を保
持するラッチ回路と、前記ラッチ回路の出力をデータ出
力端子より出力するための出力バッファと、外部クロッ
クに基いて前記エンコーダのエンコードタイミングを制
御する第１のタイミング調整回路と、前記第１のタイミ
ング調整回路の出力により前記ラッチ回路のラッチタイ
ミングを制御する第２のタイミング調整回路と、外部ク
ロック許可信号および前記第２のタイミング調整回路の
出力により前記外部クロックを許可または禁止するため
の外部クロック制御信号を作成するフリップフロップま
たはカウンタとを有することを特徴とするＡ／Ｄ変換
器。1. A comparator string for comparing a reference voltage and an analog input, an encoder for encoding a comparison output of the comparator string, a latch circuit for holding an output of the encoder, and an output of the latch circuit from a data output terminal. An output buffer for outputting, a first timing adjusting circuit for controlling the encode timing of the encoder based on an external clock, and a second timing adjusting circuit for controlling the latch timing of the latch circuit by the output of the first timing adjusting circuit. And a flip-flop or a counter that creates an external clock control signal for enabling or prohibiting the external clock according to the output of the external clock enable signal and the second timing adjustment circuit. A / D converter.
は、ラッチトリガまたは外部クロック許可信号を保持
し、前記外部クロック許可信号を保持している間だけ前
記外部クロックを入力させる請求項１記載のＡ／Ｄ変換
器。2. The A / D converter according to claim 1, wherein the flip-flop or counter holds a latch trigger or an external clock enable signal, and inputs the external clock only while holding the external clock enable signal. .
グ調整回路の出力により前記エンコーダ出力をラッチ
し、前記フリップフロップまたはカウンタの出力がオフ
の間に前記データ出力端子へＡ／Ｄ変換結果を出力する
請求項１記載のＡ／Ｄ変換器。3. The latch circuit latches the encoder output by the output of the second timing adjustment circuit, and outputs the A / D conversion result to the data output terminal while the output of the flip-flop or counter is off. The A / D converter according to claim 1, which outputs.
ラッチ回路におけるデジタルデータの最終ラッチタイミ
ングで前記フリップフロップまたはカウンタをリセット
することにより、前記フリップフロップまたはカウンタ
から前記外部クロックを禁止する前記外部クロック制御
信号を出力させる請求項１記載のＡ／Ｄ変換器。4. The external circuit for inhibiting the external clock from the flip-flop or counter by resetting the flip-flop or counter at a final latch timing of digital data in the latch circuit. The A / D converter according to claim 1, which outputs a clock control signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7409096A JP2954013B2 (en) | 1996-03-28 | 1996-03-28 | A / D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7409096A JP2954013B2 (en) | 1996-03-28 | 1996-03-28 | A / D converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09266445A true JPH09266445A (en) | 1997-10-07 |
| JP2954013B2 JP2954013B2 (en) | 1999-09-27 |
Family
ID=13537143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7409096A Expired - Fee Related JP2954013B2 (en) | 1996-03-28 | 1996-03-28 | A / D converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2954013B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3055192B2 (en) | 1991-03-18 | 2000-06-26 | 株式会社デンソー | Voice recognition device |
Citations (3)
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|---|---|---|---|---|
| JPS57160220A (en) * | 1981-03-30 | 1982-10-02 | Nippon Telegr & Teleph Corp <Ntt> | Analog to digital converter |
| JPH043518A (en) * | 1990-04-20 | 1992-01-08 | Nippon Telegr & Teleph Corp <Ntt> | Noise invasion preventing method in analog/digital mixture circuit |
| JPH04158632A (en) * | 1990-10-23 | 1992-06-01 | Nec Corp | Semiconductor integrated circuit |
-
1996
- 1996-03-28 JP JP7409096A patent/JP2954013B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57160220A (en) * | 1981-03-30 | 1982-10-02 | Nippon Telegr & Teleph Corp <Ntt> | Analog to digital converter |
| JPH043518A (en) * | 1990-04-20 | 1992-01-08 | Nippon Telegr & Teleph Corp <Ntt> | Noise invasion preventing method in analog/digital mixture circuit |
| JPH04158632A (en) * | 1990-10-23 | 1992-06-01 | Nec Corp | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2954013B2 (en) | 1999-09-27 |
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