JPH0926585A

JPH0926585A - 液晶表示基板

Info

Publication number: JPH0926585A
Application number: JP7175094A
Authority: JP
Inventors: Masahiko Suzuki; 雅彦鈴木; Hideaki Yamamoto; 英明山本; Junichi Owada; 淳一大和田; Kimitoshi Ougiichi; 公俊扇一
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-07-11
Filing date: 1995-07-11
Publication date: 1997-01-28
Also published as: KR970007454A; TW353151B

Abstract

(57)【要約】【目的】フリップチップ方式で、ゲート走査駆動用ＩＣ
をゲート線の片側のみに配置するタイプの液晶表示基板
において、静電気スパークの発生により、該ゲート走査
駆動用ＩＣのバンプと接続される該基板上の出力端子、
入力端子の破壊を防止できる液晶表示基板を提供する。【構成】ゲート線群とドレイン線群との交差領域によっ
て構成される表示領域の外方の片側の液晶表示基板ＳＵ
Ｂ１面上の領域に、ゲート線群の各ゲート線ＧＬに接続
されるゲート走査駆動回路が搭載され、後の製造工程で
切断部ＣＴ１で切断破棄される該基板ＳＵＢ１の該面上
で、前記表示領域を間にして、搭載される前記ゲート走
査駆動回路と反対側で、各ゲート線ＧＬを共通接続させ
たコモンゲート線ＳＨｇが形成され、前記ゲート走査駆
動回路への各入力配線Ｔｇがｙ方向に延在する短絡配線
ＳＨａに接続されていない構成。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示基板に係り、
特に、その製造段階における液晶表示基板の構造の改良
に関する。

【０００２】

【従来の技術】例えばアクティブ・マトリクス方式の液
晶表示装置の液晶表示素子（液晶表示パネル）では、液
晶層を介して互いに対向配置されるガラス等からなる２
枚の透明絶縁基板のうち、その一方のガラス基板の液晶
層側の面に、そのｘ方向に延在し、ｙ方向に並設される
ゲート線群と、このゲート線群と絶縁されてｙ方向に延
在し、ｘ方向に並設されるドレイン線群とが形成されて
いる。

【０００３】これらのゲート線群とドレイン線群とで囲
まれた各領域がそれぞれ画素領域となり、この画素領域
にスイッチング素子として例えば薄膜トランジスタ（Ｔ
ＦＴ）と透明画素電極とが形成されている。

【０００４】ゲート線に走査信号が供給されることによ
り、薄膜トランジスタがオンされ、このオンされた薄膜
トランジスタを介してドレイン線からの映像信号が画素
電極に供給される。

【０００５】なお、ドレイン線群の各ドレイン線はもち
ろんのこと、ゲート線群の各ゲート線においても、それ
ぞれ液晶表示基板の周辺にまで延在されて外部端子を構
成し、この外部端子にそれぞれ接続されて映像駆動回
路、ゲート走査駆動回路、すなわち、これらを構成する
複数個の駆動用ＩＣ（半導体集積回路）が該液晶表示基
板の周辺に外付けされるようになっている。つまり、こ
れらの各駆動用ＩＣを搭載したテープキャリアパッケー
ジ（ＴＣＰ）を基板の周辺に複数個外付けする。

【０００６】また、このような構成からなる液晶表示基
板は、その製造工程中において、薄膜トランジスタが極
めて静電気に対して弱いことから、ゲート線群はそれら
を共通接続させたコモンゲート線を一体に形成しておく
ことによって、静電気が侵入したとしても速やかに分散
され、薄膜トランジスタの破壊（しきい値電圧等の特性
変動）を防止するようになっている。なお、このコモン
ゲート線は、上記弊害がなくなった段階で、ガラス基板
の表示領域の外方部を切断することにより、除去される
ようになっている。

【０００７】しかし、このように構成された液晶表示基
板は、その周辺に駆動用ＩＣが搭載されたＴＣＰが外付
けされる構成となっていることから、これらの回路によ
って、液晶表示基板のゲート線群とドレイン線群との交
差領域によって構成される表示領域の輪郭と、該液晶表
示基板の外枠の輪郭との間の領域（通常、額縁と称して
いる）の占める面積が大きくなってしまい、液晶表示モ
ジュールの外形寸法を小さくしたいという要望に反す
る。

【０００８】それゆえ、このような問題を少しでも解消
するために、すなわち、液晶表示素子の高密度化と液晶
表示モジュールの外形をできる限り縮小したいとの要求
から、ＴＣＰ部品を使用せず、映像駆動用ＩＣおよびゲ
ート走査駆動用ＩＣを液晶表示基板上に直接搭載する構
成が提案された。このような実装方式をフリップチップ
方式、あるいはチップ・オン・ガラス（ＣＯＧ）方式と
いう。

【０００９】

【発明が解決しようとする課題】液晶表示基板において
は、ゲート線の表面に絶縁膜として陽極酸化膜を形成す
るための陽極化成用配線としても使用され、かつ、ゲー
ト線に静電気が侵入した場合に、静電気を速やかに分散
し、該ゲート線に接続された薄膜トランジスタの破壊を
防止するため、各ゲート線を共通に短絡するコモンゲー
ト線（陽極化成用コモンゲート線と称す）が形成されて
いる。しかし、前述のＴＣＰ部品を使用する方式の従来
の液晶表示基板では、各ゲート線のＴＣＰ部品と接続さ
れる側の端部と、該コモンゲート線とが接続される。

【００１０】この構成により、ゲート線に静電気が侵入
したとき、コモンゲート線と接続されていない端部（通
常、ゲート線断線検査用端子が形成されている）とその
近傍のｙ方向に延在する短絡配線との間で、静電気スパ
ークが発生する。これにより、この端部（検査用端子）
が破壊されるが、この端子は表示領域の外側であり、つ
まり、該端子は最終製品では機能上破壊されても問題は
ない。

【００１１】一方、前述のフリップチップ方式の液晶表
示基板では、ゲート走査駆動用ＩＣが実装される側に
は、該ＩＣの入力バンプと接続される該ＩＣへの入力配
線Ｔｇ（以下、図２参照）および入力端子ＩＰを設ける
必要がある。さらに、出力端子ＯＰからの出力配線ＯＬ
には、断線検査用端子ＴＥＳＴを途中に形成し、短絡配
線ＳＨｇとの間で各ゲート線ＧＬの断線検査を行なう必
要がある。このため、従来構成では、あらかじめ、入力
端子ＩＰと出力端子ＯＰとは、電気的に開放とする必要
があり、静電気対策のため、各入力配線Ｔｇを短絡配線
ＳＨａに接続し、さらに、周囲の陽極化成用配線ＡＯと
短絡させていた。

【００１２】しかし、各ゲート線の該入力端子ＩＰとｙ
方向に延在する短絡配線ＳＨａとを電気的に接続して
も、最も接近した該入力端子ＩＰと該出力端子ＯＰとの
間で静電気スパークが発生することがわかった。これ
は、従来構成では、静電気が、例えば保護膜ＰＳＶ１を
介して、有効画面領域内に侵入した場合、ゲート線ＧＬ
に負荷されている電気インピーダンスにより、静電気に
よる電位差がゲート線ＧＬ上で生じ、電気的に開放とな
っている該入力端子ＩＰと該出力端子ＯＰとの間に集中
して印加されるためと考える。これにより、例えばＩＴ
Ｏ（インジウムチンオキサイド）膜からなる該入力端
子ＩＰあるいは出力端子ＯＰが破壊され、駆動用ＩＣを
実装することができなくなる問題がある。

【００１３】本発明は、このような実情に基づいてなさ
れたものであり、その目的は、フリップチップ方式で、
かつ、ゲート走査駆動用ＩＣをゲート線の片側のみに配
置するタイプの液晶表示基板において、静電気スパーク
の発生により、該ゲート走査駆動用ＩＣのバンプと接続
される該基板上の出力端子、入力端子の破壊を防止する
ことができる液晶表示基板を提供することにある。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、本発明の液晶表示基板は、液晶層を介して互いに対
向配置される２枚の透明絶縁基板のうち、一方の前記透
明絶縁基板の前記液晶層側の面上に、ｘ方向に延在し、
ｙ方向に並設されるゲート線群と、このゲート線群と絶
縁されてｙ方向に延在し、ｘ方向に並設されるドレイン
線群とが形成され、前記ゲート線群と前記ドレイン線群
との交差領域によって表示領域が構成される液晶表示基
板において、前記表示領域の外方の片側の前記面上の領
域に、前記ゲート線群の各ゲート線に接続されるゲート
走査駆動回路が搭載され、後の製造工程で切断破棄され
る前記透明絶縁基板の前記面上で、前記表示領域を間に
して、搭載される前記ゲート走査駆動回路と反対側で、
各前記ゲート線を共通接続させたコモンゲート線が形成
され、かつ、前記ゲート走査駆動回路への各入力配線が
他の配線に接続されていないことを特徴とする。

【００１５】また、前記ゲート線上に該ゲート線材料の
自己酸化膜が形成され、かつ、前記コモンゲート線が陽
極化成用配線を兼ねていることを特徴とする。

【００１６】また、前記入力配線と、前記入力配線と隣
接し、前記ｙ方向に延在する短絡配線との最小距離が、
入力端子と出力端子との最小距離よりも短いことを特徴
とする。

【００１７】さらに、前記入力配線の金属配線が、前記
透明絶縁基板の切断部には存在しないことを特徴とす
る。

【００１８】

【作用】このような構成により、本発明では、表示領域
を間にしてゲート走査駆動回路と反対側の領域に、各ゲ
ート線を共通に短絡したコモンゲート線が形成されてい
ることから、静電気が侵入しても、このコモンゲート線
によって静電気が速やかに分散され、薄膜トランジスタ
のしきい値電圧の特性変動等の静電気による影響を抑制
することができる。

【００１９】また、各ゲート線の断線を検査する場合に
は、ゲート走査駆動回路の搭載領域近傍における表示領
域側の端部を検査用端子とすることができる。

【００２０】また、ゲート走査駆動回路への入力配線
を、ｙ方向に延在する短絡配線等の他の配線と電気的に
接続しないことにより、ゲート走査駆動回路からの出力
端子と該短絡配線との距離が拡大し、電界強度が低減
し、静電気スパークの発生による入力端子あるいは出力
端子の破壊を防止することができる。すなわち、ゲート
走査駆動回路への入力配線とｙ方向に延在する短絡配線
との最小距離を、入力端子と出力端子との最小距離より
も短かくすることにより、静電気スパークが発生したと
しても、静電気スパークを入力配線と該短絡配線との間
で発生させ、入力端子と出力端子間での発生を低減する
ことができる。

【００２１】

【実施例】

《液晶表示素子の駆動用ＩＣチップ搭載部近傍の概略断
面構成》まず、図３は、本発明による液晶表示基板が適
用可能なアクティブ・マトリクス方式の液晶表示素子の
一例を示す断面構成図である。なお、以下で説明する図
面で、同一機能を有するものは同一符号を付け、その繰
返しの説明は省略する。

【００２２】図３に示すように、下ガラス基板ＳＵＢ１
の主表面には液晶層ＬＣを介在させて、上ガラス基板Ｓ
ＵＢ２が配置されている。下ガラス基板ＳＵＢ１と上ガ
ラス基板ＳＵＢ２との間隙は、スペーサ（シール材）Ｓ
Ｌによって確保され、また、このスペーサＳＬは、ガラ
ス基板ＳＵＢ１とＳＵＢ２とを貼り合わせるとともに、
液晶層ＬＣをガラス基板ＳＵＢ１、２間に封入する機能
をも有する。

【００２３】なお、下ガラス基板ＳＵＢ１は、それに対
向配置されている上ガラス基板ＳＵＢ２よりも外方に延
在されて形成され、この延在部には後で詳述するゲート
走査駆動回路、すなわち、駆動用ＩＣ（半導体集積回
路）ＩＣが搭載されるようになっている。

【００２４】液晶層ＬＣが封入されている領域は、表示
領域を構成し、この表示領域における下ガラス基板ＳＵ
Ｂ１の表面にはゲート線ＧＬが形成され、このゲート線
ＧＬはスペーサＳＬの下まで存在し、下ガラス基板ＳＵ
Ｂ１の延在部の表面にまで延在されている。

【００２５】なお、ゲート線ＧＬが形成された下ガラス
基板ＳＵＢ１の表面には、ここでは図示省略してある
が、このゲート線ＧＬと絶縁され、かつ、直交して延在
されたドレイン線が形成され、このドレイン線もスペー
サＳＬの下まで存在し、下ガラス基板ＳＵＢ１のこの図
に示されない延在部の表面にまで延在されている。

【００２６】また、下ガラス基板ＳＵＢ１の延在部の表
面には、ゲート走査駆動用ＩＣへの入力配線Ｔｇも形成
され、該駆動用ＩＣは、ゲート線ＧＬおよび入力配線Ｔ
ｇ上に異方性導電膜ＡＣＦ２を介して、いわゆるフェー
ス・ダウン・ボンディングされて搭載されている。

【００２７】また、水分の侵入等を防止するため、ゲー
ト走査駆動用ＩＣと上ガラス基板ＳＵＢ２との間は、エ
ポキシ樹脂ＳＩＬによって封止されている。

【００２８】《液晶表示基板ＳＵＢ１の静電気対策と陽
極化成》図１は、上述した下ガラス基板ＳＵＢ１を表面
加工する、すなわち、各種膜を形成する過程における液
晶表示基板ＳＵＢ１の一実施例を示す平面図である。

【００２９】図１に示すように、液晶表示基板ＳＵＢ１
は、図３に示した下ガラス基板ＳＵＢ１よりも大きな面
積を有しており、後の製造工程により、図中点線で示し
た切断部ＣＴ１において切断され、その外方部は破棄さ
れる。

【００３０】液晶表示基板ＳＵＢ１は、まず、その表面
の周辺を除く中央部に、ｘ方向に延在し、ｙ方向に並設
されるゲート線ＧＬからなるゲート線群と、ｙ方向に延
在し、ｘ方向に並設されるドレイン線ＤＬからなるドレ
イン線群とが形成されている。

【００３１】これらゲート線群の各ゲート線ＧＬ、およ
びドレイン線群の各ドレイン線ＤＬはいずれも、点線で
示した切断部ＣＴ１を越えて延在されて形成されてい
る。

【００３２】図示は省略しているが、このゲート線群と
ドレイン線群とは、層間絶縁膜を介して互いに絶縁され
ている。

【００３３】なお、ゲート線群とドレイン線群との交差
部によって表示領域が構成され、互いに隣接するゲート
線とドレイン線とで囲まれる領域において画素領域が形
成されている。

【００３４】すなわち、それぞれの画素領域には、スイ
ッチング素子として薄膜トランジスタ（ＴＦＴ）と、透
明電極からなる画素電極とが形成され、ゲート線ＧＬに
走査信号が供給されることにより、薄膜トランジスタが
オンし、このオンされた薄膜トランジスタを介してドレ
イン線ＤＬからの映像信号が画素電極に供給されるよう
になっている。

【００３５】各ドレイン線ＤＬは図１に示すように、１
本おきに異なる方向に切断部ＣＴ１を越えて延在され、
それぞれ図中ｘ方向に延在するコモンドレイン線ＳＨｄ
に接続されている。これにより、コモンドレイン線ＳＨ
ｄはそれぞれ後の工程で切断部ＣＴ１により切断破棄さ
れる液晶表示基板ＳＵＢ１の面に形成されることにな
り、各ドレイン線ＤＬに発生した静電気をコモンドレイ
ン線ＳＨｄを介して分散できる。

【００３６】また、各ゲート線ＧＬの形成領域のうち、
切断部ＣＴ１の内側の領域で、図中左側の該切断部ＣＴ
１と近接する部分が、ゲート走査駆動回路、すなわち、
複数個のゲート走査駆動用ＩＣの搭載領域ＩＣとなって
おり、この搭載領域ＩＣにおける各ゲート線ＧＬは、搭
載領域ＩＣの反対側でその延在方向において切断される
ように形成してある。

【００３７】また、各ゲート線ＧＬは、その延在方向に
おける搭載領域ＩＣと反対側の部分において、切断部Ｃ
Ｔ１を越えた延在部が、図中ｙ方向に延在するコモンゲ
ート線ＳＨｇに接続されている。これにより、コモンゲ
ート線ＳＨｇは、後の工程で切断破棄される液晶表示基
板ＳＵＢ１の面に形成されることになり、各ゲート線Ｇ
Ｌに発生した静電気をコモンゲート線ＳＨｇを介して分
散できる。

【００３８】また、このように形成したコモンゲート線
ＳＨｇおよびコモンドレイン線ＳＨｄは、やはり後の工
程で切断破棄される液晶表示基板ＳＵＢ１の面におい
て、コンデンサＥＳＤを介して容量結合されている。

【００３９】このコンデンサＥＳＤは、各画素領域に形
成されている薄膜トランジスタが静電気によって破壊さ
れるのを防止するためのものであり、したがって、コン
デンサＥＳＤの容量値は、薄膜トランジスタの容量値よ
りも小さく形成されている。

【００４０】また、コモンドレイン線ＳＨｄの上側、こ
こでは、液晶表示基板ＳＵＢ１の上部には、陽極化成用
パッドＰＡＤが２個形成されている。この陽極化成用パ
ッドＰＡＤは、例えばアルミニウム（Ａｌ）からなるゲ
ート線ＧＬの表面を陽極酸化させることにより、この場
合、酸化アルミニウム（アルミナ）からなる絶縁膜を形
成する際に、電流を供給するための電極である。すなわ
ち、コモンゲート線ＳＨｇはゲート線ＧＬ上に自己酸化
膜を形成するため、電流を供給するための陽極化成用配
線ＡＯを兼ねている。

【００４１】さらに、このように構成された液晶表示基
板ＳＵＢ１は、ゲート線ＧＬが断線して形成されている
か否かの検査がなされるようになっており、その検査用
端子（ここでは図示省略。図２の符号ＴＥＳＴ参照）
が、ゲート走査駆動回路の搭載領域ＩＣの近傍における
表示領域側の端部に、すなわち、コモンゲート線ＳＨｇ
とつながっていない方の各ゲート線ＧＬの端部に形成さ
れている。

【００４２】これにより、各ゲート線ＧＬが共通短絡さ
れた方のコモンゲート線ＳＨｇの側に、一方の検査用プ
ローブを当接させ、各ゲート線ＧＬのそれぞれの検査用
端子（図２の符号ＴＥＳＴ）に他方の検査用プローブを
順次当接させることによって、ゲート線ＧＬの断線の有
無が検査できる。

【００４３】このように構成した実施例によれば、表示
領域を間にして、ゲート走査駆動回路と反対側の領域
に、コモンゲート線ＳＨｇが形成されていることから、
このコモンゲート線ＳＨｇによって、静電気による影響
を抑制することができる。

【００４４】また、各ゲート線ＧＬの断線を検査する場
合には、ゲート走査駆動回路の搭載領域ＩＣ近傍におけ
る表示領域側の端部を検査用端子とすることができる。

【００４５】図２は、図１のＡ部の拡大詳細平面図であ
る。図中、Ｔｇは基板ＳＵＢ１上に形成され、該基板Ｓ
ＵＢ１上に搭載されるゲート走査駆動用ＩＣへの入力配
線、ＩＰは入力配線ＴｇのＩＣ側端部にあり、ＩＣの入
力バンプが接続される入力端子（パッド）、ＯＰはＩＣ
の出力バンプが接続される出力端子、ＯＬ１、ＯＬ２は
出力端子ＯＰからゲート線ＧＬへとつながる出力配線、
ＴＥＳＴは出力端子ＯＰとゲート線ＧＬとの間に設けら
れたゲート線断線検査用端子、ｄｔはｙ方向に延在する
短絡配線ＳＨａと入力配線Ｔｇとの最小距離、ｄ２は入
力端子ＩＰと出力端子ＯＰとの最小距離である。

【００４６】図１から明らかなように、駆動用ＩＣを基
板ＳＵＢ１上に直接搭載するフリップチップ方式の液晶
表示基板ＳＵＢ１では、ゲート走査駆動用ＩＣが実装さ
れる側には、該ＩＣへの入力用配線Ｔｇおよび入力端子
（図２の符号ＩＰ）を設ける必要があり、また、ゲート
線ＧＬのＩＣ側の端部にある該ＩＣからの出力端子（図
２の符号ＯＰ）には、該ＩＣを実装するため、陽極化成
用コモンゲート線ＳＨｇ（ＡＯ）を接続することはでき
ない。

【００４７】したがって、出力端子ＯＰと反対側（液晶
の封入口側）の各ゲート線ＧＬの端部を陽極化成用コモ
ンゲート線ＳＨｇと接続した場合、図２において、駆動
用ＩＣの搭載領域に存在する各ゲート線ＧＬの出力端子
ＯＰと、ｙ方向に延在する短絡配線ＳＨａに、従来接続
されていた（本構造では接続されていない）該ＩＣへの
入力配線Ｔｇの入力端子ＩＰとの間（ｄ２で示す箇所）
で静電気スパークが発生する。これにより、例えばＩＴ
Ｏ（インジウムチンオキサイド）膜からなる出力端子
ＯＰあるいは入力端子ＩＰが破壊され、駆動用ＩＣを実
装することができなくなる。

【００４８】このため、入力端子ＩＰを有する入力配線
Ｔｇを、該短絡配線ＳＨａと接続せず、電気的に分離す
る（電気的に浮かせる）ことにより、出力端子ＯＰと該
短絡配線ＳＨａとの距離が拡大し、電界強度が低減し、
静電気スパークの発生による端子の破壊を防止すること
ができる。

【００４９】すなわち、該短絡配線ＳＨａとゲート走査
駆動用ＩＣへの各入力配線Ｔｇの端部との最小距離ｄｔ
を、入力端子ＩＰと出力端子ＯＰとの最小距離ｄ２より
も短かくすることにより、静電気スパークが発生したと
してもｄｔの箇所で発生させ、ｄ２の箇所での発生を防
止する。

【００５０】なお、図２において、ＥＤは抵抗体素子で
ある。この抵抗体素子ＥＤについては、図１３〜１５を
用いて、また、入力配線Ｔｇについては、図１７〜１８
を用いて、後で詳細に説明する。

【００５１】《駆動用ＩＣチップ搭載部の平面および断
面構成詳細》図４は、例えばガラスからなる透明絶縁基
板ＳＵＢ１上に駆動用ＩＣを搭載した様子を示す平面図
である。さらに、Ａ−Ａ切断線における断面図を図５に
示す。一方の透明絶縁基板ＳＵＢ２は、一点鎖線で示す
が、透明絶縁基板ＳＵＢ１の上方に位置し、シールパタ
ーンＳＬ（図４参照）により、有効表示部（有効画面エ
リア）ＡＲを含んで液晶ＬＣを封入している。透明絶縁
基板ＳＵＢ１上の電極ＣＯＭは、導電ビーズや銀ペース
ト等を介して、透明絶縁基板ＳＵＢ２側の共通電極パタ
ーンに電気的に接続させる配線である。配線ＤＴＭ（あ
るいはＧＴＭ）は、駆動用ＩＣからの出力信号を有効表
示部ＡＲ内の配線に供給するものである。入力配線Ｔｄ
は、駆動用ＩＣへ入力信号を供給するものである。異方
性導電膜ＡＣＦは、一列に並んだ複数個の駆動用ＩＣ部
分に共通して細長い形状となったものＡＣＦ２と上記複
数個の駆動用ＩＣへの入力配線パターン部分に共通して
細長い形状となったものＡＣＦ１を別々に貼り付ける。
パッシベーション膜（保護膜）ＰＳＶ１は、図４にも示
すが、電食防止のため、できる限り配線部を被覆させ、
露出部分は、異方性導電膜ＡＣＦ１にて覆うようにす
る。

【００５２】さらに、駆動用ＩＣの側面周辺は、シリコ
ーン樹脂ＳＩＬが充填され（図５参照）、保護が多重化
されている。

【００５３】《液晶表示モジュール》図６は、液晶表示
モジュールＭＤＬの組立完成図で、液晶表示素子の表面
側からみた斜視図である。

【００５４】液晶表示モジュールＭＤＬは、シールドケ
ースＳＨＤ、下側ケースの２種の収納・保持部材を有す
る。

【００５５】ＨＬＤは、当該モジュールＭＤＬを表示部
としてパソコン、ワープロ等の情報処理装置に実装する
ために設けた４個の取付穴で、ねじ等を通して情報処理
装置に固定、実装する。当該モジュールＭＤＬには、輝
度調整用のボリュームＶＲが設けられており、バックラ
イト用のインバーターをＭＩ部分に配置し、接続コネク
タＬＣＴ、ランプケーブルＬＰＣを介してバックライト
に電源を供給する。本体コンピュータ（ホスト）からの
信号および必要な電源は、モジュール裏面に位置するイ
ンターフェイスコネクタＣＴを介して、液晶表示モジュ
ールＭＤＬのコントローラ部および電源部に供給する。

【００５６】《液晶表示素子とその外周部に配置された
回路》図７は、図６に示した実施例であるＴＦＴ液晶表
示モジュール（薄膜トランジスタＴＦＴをスイッチング
素子として用いたアクティブ・マトリクス方式液晶表示
モジュール）のＴＦＴ液晶表示素子とその外周部に配置
された回路を示すブロック図である。本例では、ドレイ
ンドライバＩＣ₁〜ＩＣ_MおよびゲートドライバＩＣ₁〜
ＩＣ_Nは、図５に示すように、液晶表示素子の一方の透
明絶縁基板ＳＵＢ１上に形成されたドレイン側引き出し
線ＤＴＭおよびゲート側引き出し線ＧＴＭと異方性導電
膜あるいは紫外線硬化樹脂等でチップ・オン・ガラス実
装（ＣＯＧ実装）されている。本例では、ＸＧＡ仕様で
ある１０２４×３×７６８の有効ドットを有する液晶表
示素子に適用している。このため、液晶表示素子の透明
絶縁基板上には、１９２出力のドレインドライバＩＣを
対向する各々の長辺に８個ずつ（Ｍ＝１６）と、１００
出力のゲートドライバＩＣを短辺に８個（Ｎ＝８）とを
ＣＯＧ実装している。液晶表示素子の上側および下側に
はドレインドライバ部１０３が配置され、また、側面部
には、ゲートドライバ部１０４、他方の側面部には、コ
ントローラ部１０１、電源部１０２が配置される。コン
トローラ部１０１および電源部１０２、ドレインドライ
バ部１０３、ゲートドライバ部１０４は、それぞれ電気
的接続手段ＪＮ１〜４により相互接続させる。

【００５７】本例では、ＸＧＡパネルとして１０２４×
３×７６８ドットの１０インチ画面サイズのＴＦＴ液晶
表示モジュールを設計した。このため、赤（Ｒ）、緑
（Ｇ）、青（Ｂ）の各ドットの大きさは、２０７μｍ
（ゲート線ピッチ）×６９μｍ（ドレイン線ピッチ）と
なっており、１画素は、赤色（Ｒ）、緑色（Ｇ）、青色
（Ｂ）の３ドットの組合せで、２０７μｍ角となってい
る。このため、ドレイン線引き出しＤＴＭを片側に１０
２４×３本とすると、引き出し線ピッチは６９μｍ以下
となってしまい、現在使用可能なテープキャリアパッケ
ージ（ＴＣＰ）実装の接続ピッチ限界以下となる。ＣＯ
Ｇ実装では、使用する異方性導電膜等の材料にも依存す
るが、おおよそ駆動用ＩＣチップのバンプＢＵＭＰのピ
ッチで約７０μｍおよび下地配線との交叉面積で約５０
μｍ角が現在使用可能な最小値といえる。このため、本
例では、液晶パネルの対向する２個の長辺側にドレイン
ドライバＩＣを一列に並べ、ドレイン線を２個の長辺側
に交互に引き出して、ドレイン線引き出しＤＴＭのピッ
チを６９×２μｍとした。したがって、駆動用ＩＣチッ
プのバンプＢＵＭＰ（図５参照）ピッチを約１００μｍ
および下地配線との交叉面積を約７０μｍ角に設計で
き、下地配線とより高い信頼性で接続するのが可能とな
った。ゲート線ピッチは２０７μｍと十分大きいため、
片側の短辺側にてゲート線引き出しＧＴＭを引き出して
いるが、さらに高精細になると、ドレイン線と同様に対
向する２個の短辺側にゲート線引き出し線ＧＴＭを交互
に引き出すことも可能である。

【００５８】ドレイン線あるいはゲート線を交互に引き
出す方式では、前述したように、引き出し線ＤＴＭある
いはＧＴＭと駆動ＩＣの出力側ＢＵＭＰとの接続は容易
になるが、周辺回路基板を液晶パネルＰＮＬの対向する
２長辺の外周部に配置する必要が生じ、このため、外形
寸法が片側引き出しの場合よりも大きくなるという問題
があった。特に、表示色数が増えると表示データのデー
タ線数が増加し、情報処理装置の最外形が大きくなる。
このため、本例では、多層フレキシブル基板を使用する
ことで、従来の問題を解決する。また、ＸＧＡパネルと
して、１０インチ以上の画面サイズとなると、ドレイン
線引き出しＤＴＭのピッチは、約７０μｍ以上と大きく
なり、１個の長辺側にドレインドライバＩＣをＣＯＧ実
装にて片側配置できる。

【００５９】本例で採用した駆動ＩＣは、図４におおよ
その外観を示すが、モジュール外形をできる限り小さく
するため、非常に細長い形状であり、例えば、ゲート側
の駆動ＩＣでは、長辺寸法は、約１０〜１１ｍｍ、短辺
寸法は、約１．５〜２ｍｍ、ドレイン側の駆動ＩＣで
は、長辺寸法は、約１５〜１６ｍｍ、短辺寸法は、約
１．５〜２ｍｍである。また、本例では、有効表示部Ａ
Ｒと駆動用ＩＣの出力側バンプＢＵＭＰ部との間の出力
配線パターンは、駆動用ＩＣの長辺方向と短辺方向との
３方向から延在している。

【００６０】例えば、本例では、ゲート側の駆動ＩＣで
は、１００出力のうち１１本を２短辺側から、残り、約
７８本を１長辺側から出力配線する。ドレイン側の駆動
ＩＣでは、１９２出力のうち約１６本を２短辺側から、
残り、１６０本を１長辺側から出力配線する。なお、駆
動ＩＣをさらに細長く設計し、長辺方向のみの出力配線
とすることもでき、その場合も本発明を適用できる。

【００６１】《透明絶縁基板ＳＵＢ１の製造方法》つぎ
に、上述した液晶表示装置の第１の透明絶縁基板ＳＵＢ
１側の製造方法について、図８〜図１０を参照して説明
する。なお、同図において、中央の文字は工程名の略称
であり、左側は画素部分、右側はゲ−ト端子付近の断面
形状で見た加工の流れを示す。工程ＢおよびＤを除き、
工程Ａ〜Ｇの工程は各写真（ホト）処理に対応して区分
けしたもので、各工程のいずれの断面図もホト処理後の
加工が終わり、ホトレジストを除去した段階を示してい
る。なお、上記写真（ホト）処理とは本説明ではホトレ
ジストの塗布からマスクを使用した選択露光を経て、そ
れを現像するまでの一連の作業を示すものとし、繰り返
しの説明は避ける。以下区分した工程にしたがって、説
明する。

【００６２】工程Ａ、図８７０５９ガラス（商品名）からなる第１の透明絶縁基板
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けた後、５００℃、６０分間のベ−クを行な
う。なお、このＳＩＯ膜は透明絶縁基板ＳＵＢ１の表面
凹凸を緩和するために形成するが、凹凸が少ない場合、
省略できる工程である。膜厚が２８００ÅのＡｌ−Ｔ
ａ、Ａｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等からなる第１導電
膜ｇ１をスパッタリングにより設ける。ホト処理後、リ
ン酸と硝酸と氷酢酸との混酸液で第１導電膜ｇ１を選択
的にエッチングする。

【００６３】工程Ｂ、図８レジスト直描後（前述した陽極酸化パタ−ン形成後）、
３％酒石酸をアンモニヤによりＰＨ６．２５±０．０５
に調整した溶液をエチレングリコ−ル液で１：９に稀釈
した液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、
化成電流密度が０．５ｍＡ／ｃｍ²になるように調整す
る（定電流化成）。つぎに、所定のＡｌ₂Ｏ₃膜厚が得ら
れるのに必要な化成電圧１２５Ｖに達するまで陽極酸化
（陽極化成）を行なう。その後、この状態で数１０分保
持することが望ましい（定電圧化成）。これは均一なＡ
ｌ₂Ｏ₃膜を得る上で大事なことである。それによって、
導電膜ｇ１が陽極酸化され、走査信号線（ゲ−トライ
ン）ＧＬ上および側面に自己整合的に膜厚が１８００Å
の陽極酸化膜ＡＯＦが形成され、薄膜トランジストＴＦ
Ｔのゲ−ト絶縁膜の一部となる。

【００６４】工程Ｃ、図８膜厚が１４００ÅのＩＴＯ膜からなる導電膜ｄ１をスパ
ッタリングにより設ける。ホト処理後、エッチング液と
して塩酸と硝酸の混酸液で導電膜ｄ１を選択的にエッチ
ングすることにより、ゲ−ト端子ＧＴＭ、ドレイン端子
ＤＴＭの最上層および透明画素電極ＩＴＯ１を形成す
る。

【００６５】工程Ｄ、図９プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して膜厚が３００ÅのＮ⁺型の非晶質Ｓｉ膜を設け
る。この成膜は同一ＣＶＤ装置で反応室を変え連続して
行なう。

【００６６】工程Ｅ、図９ホト処理後、ドライエッチングガスとしてＳＦ₆、ＢＣ
ｌを使用してＮ⁺型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜を
エッチングする。続けて、ＳＦ₆を使用して窒化Ｓｉ膜
をエッチングする。もちろん、ＳＦ₆ガスでＮ⁺型非晶質
Ｓｉ膜、ｉ型非晶質Ｓｉ膜および窒化Ｓｉ膜を連続して
エッチングしても良い。

【００６７】このように３層のＣＶＤ膜をＳＦ₆を主成
分とするガスで連続的にエッチングすることが本実施例
の製造工程の特徴である。すなわち、ＳＦ₆ガスに対す
るエッチング速度はＮ⁺型非晶質Ｓｉ膜、ｉ型非晶質Ｓ
ｉ膜、窒化Ｓｉ膜の順に大きい。したがって、Ｎ⁺型非
晶質Ｓｉ膜がエッチング完了し、ｉ型非晶質Ｓｉ膜がエ
ッチングされ始めると上部のＮ⁺型非晶質Ｓｉ膜がサイ
ドエッチされ結果的にｉ型非晶質Ｓｉ膜が約７０度のテ
−パに加工される。また、ｉ型非晶質Ｓｉ膜のエッチン
グが完了し、窒化Ｓｉ膜がエッチングされ始めると、上
部のＮ⁺型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜の順にサイ
ドエッチされ、結果的にｉ型非晶質Ｓｉ膜が約５０度、
窒化シリコン膜が２０度にテ−パ加工される。上記テ−
パ形状のため、その上部にソ−ス電極ＳＤ１が形成され
た場合も断線の確率は著しく低減される。Ｎ⁺型非晶質
Ｓｉ膜のテ−パ角度は９０度に近いが、厚さが３００Å
と薄いために、この段差での断線の確率は非常に小さ
い。したがって、Ｎ⁺型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ
膜、窒化Ｓｉ膜の平面パタ−ンは厳密には同一パタ−ン
ではなく、断面が順テ−パ形状となるため、Ｎ⁺型非晶
質Ｓｉ膜、ｉ型非晶質Ｓｉ膜、窒化Ｓｉ膜の順に大きな
パタ−ンとなる。

【００６８】工程Ｆ、図１０膜厚が６００ÅのＣｒからなる第２導電膜ｄ２をスパッ
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等か
らなる第３導電膜ｄ３をスパッタリングにより設ける。
ホト処理後、第３導電膜ｄ３を工程Ａと同様な液でエッ
チングし、第２導電膜ｄ２を硝酸第２セリウムアンモニ
ウム溶液でエッチングし、映像信号線ＤＬ、ソ−ス電極
ＳＤ１、ドレイン電極ＳＤ２を形成する。

【００６９】ここで本実施例では、工程Ｅに示すよう
に、Ｎ⁺型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜、窒化Ｓｉ
膜が順テ−パとなっているため、映像信号線ＤＬの抵抗
の許容度の大きい液晶表示装置では第２導電膜ｄ２のみ
で形成することも可能である。

【００７０】つぎに、ドライエッチング装置にＳＦ₆、
ＢＣｌを導入して、Ｎ⁺型非晶質Ｓｉ膜をエッチングす
ることにより、ソ−スとドレイン間のＮ⁺型半導体層ｄ
０を選択的に除去する。

【００７１】工程Ｇ、図１０プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が０．６μｍの窒化Ｓｉ膜を設
ける。ホト処理後、ドライエッチングガスとしてＳＦ₆
を使用してエッチングすることにより、保護膜ＰＳＶ１
を形成する。保護膜としてはＣＶＤで形成したＳｉＮ膜
のみならず、有機材料を用いたものも使用できる。

【００７２】《ドレイン側駆動用ＩＣ下の短絡配線ＳＨ
ｃによる静電気対策》図１２は透明絶縁基板ＳＵＢ１の
ドレイン線側駆動用ＩＣの搭載部周辺と、該基板の切断
線ＣＴ１付近の要部平面図、図１６は切断線ＣＴ１にお
ける切断前の、表面加工する過程における透明絶縁基板
ＳＵＢ１の全体平面図である。なお、ゲート線ＧＬの方
の構成は、入力配線Ｔｇと短絡配線ＳＨａとは、図１、
図２に示したように、分離されており、短絡配線ＳＨａ
は、後の工程で切断破棄される切断線ＣＴ１の外側の透
明絶縁基板ＳＵＢ１側の面に形成されている。

【００７３】図１６において、液晶表示素子を構成する
一方の下部透明絶縁基板ＳＵＢ１は図５に示した上部透
明絶縁基板ＳＵＢ２よりも大きな面積を有し、後の切断
工程により、図中点線で示した切断線ＣＴ１において切
断され、その外方部は放棄される。

【００７４】透明絶縁基板ＳＵＢ１の面上には、まず、
その周辺を除く中央部に、ｘ方向に延在し、ｙ方向に並
設されるゲート線（走査信号線）ＧＬからなるゲート線
群と、ｙ方向に延在し、ｘ方向に並設されるドレイン線
（映像信号線）ＤＬからなるドレイン線群とが形成され
ている。これらゲート線群の各ゲート線ＧＬおよびドレ
イン線群の各ドレイン線ＤＬは、いずれも図中点線で示
した切断部である切断線ＣＴ１を越えて延在して形成さ
れている。なお、図示はしていないが、このゲート線群
とドレイン線群とは、層間絶縁膜（ＧＩ）等を介して互
いに絶縁されている。

【００７５】また、ゲート線群とドレイン線群とが交差
している領域により、表示領域が構成され、互いに隣接
する２本のゲート線ＧＬと２本のドレイン線ＤＬとで囲
まれる領域により、画素領域が形成されている。すなわ
ち、それぞれの画素領域には、スイッチング素子として
の薄膜トランジスタ（ＴＦＴ）と画素電極とが形成さ
れ、ゲート線ＧＬに走査信号が供給されることにより、
薄膜トランジスタがオンし、このオンされた薄膜トラン
ジスタを介してドレイン線ＤＬからの映像信号が画素電
極に供給されるようになっている。

【００７６】各ドレイン線ＤＬは１本おきに互い違いの
方向に、切断線ＣＴ１を越えて延在され、それぞれ図中
ｘ方向に延在するドレイン短絡配線（コモンドレイン
線）ＳＨｄに後で詳述する短絡配線ＳＨｃおよび（ドレ
イン線駆動用ＩＣへの）入力配線Ｔｄを介して接続され
ている。なお、液晶表示素子完成後は、もちろん短絡を
解除しなければ動作しないので、ドレイン短絡配線ＳＨ
ｄはそれぞれ後の工程で切断破棄される切断線ＣＴ１の
外側の透明絶縁基板ＳＵＢ１の面に形成されている。ド
レイン線ＤＬと接続されたドレイン短絡配線ＳＨｄとド
レイン線ＤＬとの間にはドレイン線駆動用ＩＣが搭載さ
れ（図１２、図１６、図５参照）、この搭載領域（図１
２において、符号ＩＣを付した一点鎖線で示す）には、
図１６、図１２に示すように、短絡配線ＳＨｃが島状に
設けられている。そして、ドレイン線ＤＬと、ドレイン
線駆動用ＩＣへの複数本の入力配線Ｔｄとが短絡配線Ｓ
Ｈｃに接続され、駆動用ＩＣ毎に短絡されている。この
ように、各ドレイン線ＤＬや入力配線Ｔｄに発生した静
電気を、短絡配線ＳＨｃとドレイン短絡配線ＳＨｄを介
して分散するようになっている。

【００７７】一方、図１６において、各ゲート線ＧＬの
形成領域のうち、切断線ＣＴ１の内側の領域で図中上側
の切断線ＣＴ１と近接する部分において、ゲート線駆動
用ＩＣの搭載領域（図１６では、符号ＩＣを付した点線
で１つを例示する）が設けられている。各ゲート線ＧＬ
は、その延在方向における該搭載領域と反対側で、切断
線ＣＴ１を越えたその延在部が、図中ｙ方向に延在する
ゲート短絡配線（陽極化成用共通線）ＳＨｇを介して接
続されている。なお、液晶表示素子完成後は、短絡を解
除しなければ動作しないので、ゲート短絡配線ＳＨｇ
（ＡＯ）は後の工程で切断破棄される切断線ＣＴ１の外
側の透明絶縁基板ＳＵＢ１の面に形成されている。本例
では、上記ドレイン線ＤＬ側とは異なり、ゲート線ＧＬ
側では、島状の短絡配線ＳＨｃは設けていない。この理
由は、ゲート線駆動用ＩＣが片側だけに配置され、反対
側（ゲート線駆動用ＩＣを配置していない側）の陽極化
成用共通線ＡＯによって、ゲート線ＧＬを相互に短絡さ
せることができるためである。ただし、ゲート線駆動用
ＩＣを両側に配置する場合や、ゲート短絡配線ＡＯを配
置しない場合は、ゲート線ＧＬを短絡配線ＳＨｃを介し
て、ゲート短絡配線ＳＨｇにつなげる必要がある。

【００７８】また、ドレイン短絡配線ＳＨｄとゲート短
絡配線ＳＨｇ（ＡＯ）とは、やはり後で切断破棄される
部分の透明絶縁基板ＳＵＢ１の面上において、図１６に
示すように、コンデンサＥＳＤを介して容量接合されて
いる。このコンデンサＥＳＤは、静電気によって各画素
領域に形成されている薄膜トランジスタの破壊（特性が
変化する不良）を防止するためのものであり、したがっ
て、その容量値は薄膜トランジスタのそれよりも小さく
形成されている。

【００７９】さらに、図１６の上側に位置するｙ方向に
延在する短絡配線ＳＨａのさらに上側には、２個の陽極
酸化（陽極化成）用パッドＰＡＤが隣接して形成されて
いる。この陽極酸化用パッドＰＡＤは、前述の《透明絶
縁基板ＳＵＢ１の製造方法》のところで説明したよう
に、ゲート線ＧＬの表面を陽極酸化することにより、絶
縁膜（陽極酸化膜ＡＯＦ）を形成する際に、電流を供給
するための電極である。

【００８０】さらに、透明絶縁基板ＳＵＢ１は、形成し
たゲート線ＧＬ（またはドレイン線ＤＬ）が断線してい
るか否かの検査を行なうことができるように、図示は省
略するが、その検査用端子が、駆動用ＩＣの搭載領域の
近傍における表示領域側の端部に形成されている。これ
により、ゲート短絡配線ＳＨｇ（またはドレイン短絡配
線ＳＨｄ）に一方の検査用プローブ（検査用針）を当接
させ、各ゲート線ＧＬ（またはドレイン線ＤＬ）のそれ
ぞれの検査用端子に順次他方のプローブを当接させるこ
とによって断線有無の検査ができる。

【００８１】上記のように、図１２、図１６に示したご
とく、ドレイン線ＤＬと接続されたドレイン端子ＤＴＭ
と、駆動用ＩＣへの入力配線Ｔｄとが、駆動用ＩＣの下
の透明絶縁基板ＳＵＢ１面に設けた短絡配線ＳＨｃに接
続され、駆動用ＩＣ毎に短絡され、さらに、これらはド
レイン短絡配線ＳＨｄに接続され、全配線が短絡されて
いる。これにより、負荷を大きくすることができ、侵入
した静電気が速やかに分散され、透明絶縁基板ＳＵＢ１
面上の配線形成後から駆動用ＩＣを搭載する前までの工
程において、静電気による影響を抑制できる。

【００８２】なお、短絡配線ＳＨｃとドレイン端子ＤＴ
Ｍおよび駆動用ＩＣへの入力配線Ｔｄとは、駆動用ＩＣ
を基板ＳＵＢ１面上に搭載する前に、図１２の（図１
３、図１４のバンプ接続部ＢＰの内側の）切断線Ｃ１、
Ｃ２、Ｃ３、Ｃ４の箇所でレーザまたはホトエッチング
等により切断する。したがって、この切断のため、図１
２に示すように、切断線Ｃ１〜Ｃ４の近傍の領域には、
パッシベーション膜ＰＡＳ１（すなわち、保護膜ＰＳＶ
１）が形成されていない。

【００８３】なお、短絡配線ＳＨｃはレーザ切断におい
ても汚染の少ない透明導電膜ＩＴＯで形成したので、汚
染を抑制することができる。また、短絡配線ＳＨｃの切
断は、ホトエッチングによって行ってもよい。

【００８４】また、ホトエッチング等により除去すると
き、短絡配線ＳＨｃを全部除去してもよい。すなわち、
図１６において、上側のゲート線ＧＬ側の短絡配線（Ｓ
Ｈｃ）は除去された状態を示している。

【００８５】《ゲート端子ＧＴＭ間またはドレイン端子
ＤＴＭ間の抵抗体素子ＥＤによる静電気対策》図１３は
図１２のＤ部の拡大詳細図、図１４は図１２のＥ部の拡
大詳細図、図１５は図１３のＦ−Ｆ切断線における断面
図である。

【００８６】図１２に示す駆動用ＩＣの出力側の配線部
分であるゲート端子ＧＴＭ間（またはドレイン端子ＤＴ
Ｍ間）には、図１３、図１４、図１５に示すように、絶
縁膜ＧＩ、非晶質半導体膜ＡＳ、半導体膜ｄ０、導電膜
ｄ２、ｄ３からなる抵抗体素子ＥＤが接続されている。
また、その上は保護膜ＰＳＶ１で覆われている。なお、
抵抗体素子ＥＤの絶縁膜ＧＩは薄膜トランジスタＴＦＴ
のゲート絶縁膜の一部の絶縁膜ＧＩと同一層で同時に形
成される（図１０（Ｇ）の左側の図参照）。同様に、半
導体膜ＡＳは薄膜トランジスタＴＦＴのチャネル形成用
ｉ型非晶質Ｓｉ膜と、半導体膜ｄ０はＮ⁺型非晶質Ｓｉ
膜ｄ０と、導電膜ｄ２、ｄ３はソース、ドレイン電極Ｓ
Ｄ１、ＳＤ２形成用の導電膜ｄ２、ｄ３と同一層で同時
に形成される。なお、図１３、図１４において、符号Ｂ
Ｐは、ゲート端子ＧＴＭ、ドレイン端子ＤＴＭ、入力配
線Ｔｄにおいて、駆動用ＩＣのバンプ（図５の符号ＢＵ
ＭＰ）がボンディングされるバンプ接続部である。

【００８７】これにより、基板ＳＵＢ１上に、すなわ
ち、抵抗体素子ＥＤに光が照射されている状態において
は、駆動用ＩＣ毎に、ゲート線ＧＬ（またはドレイン線
ＤＬ）と接続されたゲート端子ＧＴＭ（またはドレイン
端子ＤＴＭ）間は、抵抗体素子ＥＤにより接続されてい
る。したがって、スイッチング素子として形成した薄膜
トランジスタのゲート・ドレイン間の抵抗よりも、抵抗
体の負荷を小さくすることができ、侵入した静電気が薄
膜トランジスタを破壊することなく、速やかに分散さ
れ、基板ＳＵＢ１面上の配線形成後から駆動用ＩＣを搭
載する前までの工程において、静電気による影響を抑制
できる。さらに、抵抗体素子ＥＤを光導電性のある半導
体膜ＡＳを含んで構成し、静電破壊防止のため短絡させ
ておきたいときは抵抗体素子ＥＤに必要に応じて光を照
射して抵抗を減少させ、駆動用ＩＣ搭載後の検査時や液
晶表示素子完成後において抵抗減少を解除させるため、
モジュールのケース等により抵抗体素子ＥＤに、光が照
射されないようにし、抵抗減少が解除され、液晶表示素
子の正常な動作を復帰できる。

【００８８】《ＴＦＴ基板製造とフレキシブル基板実装
までの製造フロー》つぎに、図１１を用いて、薄膜トラ
ンジスタを形成する側の基板（以下、ＴＦＴ基板と略称
する）ＳＵＢ１の製造フローについて説明する。

【００８９】１．まず、図８〜図１０を参照して前記
《透明絶縁基板ＳＵＢ１の製造方法》のところで説明し
たように、ＴＦＴ基板ＳＵＢ１を製造する（保護膜ＰＳ
Ｖ１まで）。

【００９０】２．つぎに、保護膜（図１０（Ｇ）の符号
ＰＳＶ１）の上に、配向膜を印刷した後、この配向膜に
ラビング処理を施す。

【００９１】３．つぎに、透明絶縁基板ＳＵＢ１、ＳＵ
Ｂ２のいずれか一方の基板面の縁周囲部にシール材を印
刷し、かつ、いずれか一方の基板面に両基板の間隔を規
定する小さな球状のビーズ等からなる多数個のスペーサ
を散布した後、２枚の基板ＳＵＢ１、ＳＵＢ２を重ね合
せてシール材により貼り付け組み立てる。その後、基板
ＳＵＢ１の周辺部を切断する。

【００９２】４．つぎに、シール材で囲まれた領域の両
基板ＳＵＢ１、ＳＵＢ２間に、シール材を一部設けてな
い液晶封入口から液晶を封入した後、封入口を樹脂等か
らなる封止材で封止する。

【００９３】５．つぎに、検査用プローブを用いて点灯
検査を行い、ゲート線、ドレイン線の断線、短絡等の不
良を有するものについては修理を行なう。

【００９４】６．点灯検査の結果、良品と判断されたも
のには異方性導電膜（図５の符号ＡＣＦ２）を貼り付け
る。

【００９５】７．つぎに、透明絶縁基板ＳＵＢ１上に、
異方性導電膜を介して駆動用ＩＣを仮付けした後、加熱
圧着し、搭載する（図４、図５参照）。

【００９６】８．つぎに、駆動用ＩＣを搭載した状態
で、検査用プローブを用いて点灯検査を行い、不良の駆
動用ＩＣは交換して再搭載する。

【００９７】９．点灯検査の結果、良品と判断されたも
のには異方性導電膜（図５の符号ＡＣＦ１）を貼り付け
る。

【００９８】１０．つぎに、透明絶縁基板ＳＵＢ１上
に、異方性導電膜を介してフレキシブル基板（図５の符
号ＦＰＣ）を実装する。

【００９９】《ゲート側駆動用ＩＣへの入力配線Ｔｇ》
図１７はゲート線側駆動用ＩＣへの入力配線Ｔｇ付近の
拡大平面図、図１８は図１７のＦ−Ｆ切断線における断
面図である。

【０１００】ゲート側駆動用ＩＣへの入力配線Ｔｇは、
図１７、図１８に示すように、透明絶縁基板ＳＵＢ１上
に、下層から、ゲート電極・ゲート線と同一工程で形成
され、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等の
低抵抗金属からなる第１導電膜ｇ１、表示部の透明画素
電極と同一工程で形成され、ＩＴＯ（インジウムチン
オキサイド）膜からなる導電膜ｄ１、薄膜トランジスタ
のソース・ドレイン電極と同一工程で形成され、Ｃｒ等
の低抵抗金属からなる第２導電膜ｄ２、Ａｌ−Ｐｄ、Ａ
ｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等の低抵抗金
属からなる第３導電膜ｄ３から構成され、その上に電食
防止のため、ＳｉＮ等からなる保護膜（パッシベーショ
ン膜）ＰＳＶ１が設けられている。

【０１０１】図１７において、ゲート側駆動用ＩＣが搭
載される位置を符号ＩＣを付した破線で示す。なお、符
号ＢＰは駆動用ＩＣのバンプ（図３の符号ＢＵＭＰ参
照）がボンディングされるバンプ接続部である。また、
外部から駆動用ＩＣへ信号、電源電圧を供給するフレキ
シブル基板が接続、実装される位置（一端部）を符号Ｆ
ＰＣを付した破線で示す。入力配線Ｔｇのフレキシブル
基板の出力端子と接続される部分は、図１７の破線ＦＰ
Ｃの左側（表示部と反対側）の部分である。

【０１０２】フレキシブル基板の出力端子と接続される
入力配線Ｔｇの部分において、第２導電膜ｄ２と第３導
電膜ｄ３とは、図１７に示すように、いわゆる、梯子形
に形成されている。また、保護膜ＰＳＶ１も梯子形の第
２、第３導電膜ｄ２、ｄ３に沿ってそれより少し大きめ
に梯子形に形成されている。すなわち、表面に露出した
梯子形の保護膜ＰＳＶ１の間ＣＮＴは、図１７、図１８
に示すように、透明導電膜ｄ１が露出しており、この露
出した透明導電膜ｄ１の部分が検査用端子ＴＥＳＴ１と
なり、また、この露出した透明導電膜ｄ１とフレキシブ
ル基板の出力端子とが直接接続される。図１７から明ら
かなように、入力配線Ｔｇを構成する各導電膜の寸法に
ついては、下層の第１導電膜ｇ１は一番小さい寸法に、
すなわち、一番内側に形成され、つぎに、上層の第２、
第３導電膜ｄ２、ｄ３が２番目の寸法に形成され、透明
導電膜ｄ１が一番大きい寸法に、すなわち、外側に形成
されている。図１７のバンプ接続部ＢＰは表面が露出し
た透明導電膜ｄ１単層で構成されている。

【０１０３】なお、第１導電膜ｇ１と第２導電膜ｄ２と
はスルーホールＴＨ１、ＴＨ２、ＴＨ３を介して接続さ
れている。

【０１０４】また、図１７において、符号Ｐは端子（入
力配線Ｔｇ）ピッチ、符号Ｇは端子ギャップ（間隔）で
ある。

【０１０５】ここでは、フレキシブル基板と駆動用ＩＣ
とを接続する入力配線Ｔｇを、低抵抗金属からなる第１
導電膜ｇ１、第２、第３導電膜ｄ２、ｄ３を含んで構成
し、かつ、低抵抗金属とは接触抵抗の高い透明導電膜ｄ
１を介在する第１導電膜ｇ１と第２導電膜ｄ２とを、ス
ルーホールＴＨ１、ＴＨ２、ＴＨ３を介して接続したの
で、入力配線Ｔｇを低抵抗化でき、フレキシブル基板か
ら駆動用ＩＣ間の低抵抗化を実現できる。さらに、本実
施例では、図１７に示したように、静電気対策のため、
入力配線Ｔｇの部分の導電膜ｇ１、ｄ１、ｄ２、ｄ３を
切断線ＣＴ１の付近には残さないようにしている。

【０１０６】また、第２導電膜ｄ２と第３導電膜ｄ３と
を梯子形に形成し、該梯子の間に、安定性が高く、汚
染、酸化されにくく、電食の生じにくい透明導電膜ｄ１
が露出され、この露出した広い面積を有する透明導電膜
ｄ１の部分で、フレキシブル基板の出力端子が接続され
るので、フレキシブル基板の端子との接触抵抗が低減
し、低抵抗化を実現できるとともに、フレキシブル基板
の縦方向あるいは横方向の位置ずれが生じたときでも、
安定した抵抗を得ることができる。

【０１０７】また、電食が進行しやすい低抵抗化のため
の梯子形の第２、第３導電膜ｄ２、ｄ３の上は、電食防
止のため、保護膜ＰＳＶ１で覆い、フレキシブル基板の
端子と接続する部分は、安定性が高く、汚染、酸化され
にくく、電食の生じにくい透明導電膜ｄ１を露出して構
成したので、フレキシブル基板と駆動用ＩＣとを接続す
る入力配線Ｔｇの耐電食性を向上できる。その結果、製
品の信頼性を向上できる。

【０１０８】さらに、フレキシブル基板の出力端子と接
続される入力配線Ｔｇの部分の第２、第３導電膜ｄ２、
ｄ３は一部を除去して梯子形に形成し、その間は透明導
電膜ｄ１を露出させたので、図１１の前記《製造フロ
ー》ので説明したように、駆動用ＩＣ搭載後、フレキ
シブル基板実装前に、透明導電膜ｄ１の露出部分に検査
用プローブを当て、点灯検査を行い、駆動用ＩＣの良否
の判断を行なうことができる。

【０１０９】以上本発明を実施例に基づいて具体的に説
明したが、本発明は、上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
であることは勿論である。例えば、図１に示した上記実
施例では、ゲート走査駆動回路の搭載領域ＩＣを図中左
側に、コモンゲート線ＳＨｇを右側に形成したものであ
るが、これに限定されることはなく、これらを逆にして
も同様の効果が得られることは言うまでもない。

【０１１０】

【発明の効果】以上説明したように、本発明によれば、
ゲート走査駆動回路と接続される液晶表示基板上の出力
端子と入力端子との間で静電気スパークが飛ぶのを抑制
することができ、これらの端子が該静電気スパークによ
り破壊されるのを抑制することができる。したがって、
フリップチップ方式の液晶表示基板において、歩留りが
向上し、製造コストを低減することができる。

【図面の簡単な説明】

【図１】本発明の液晶表示基板の一実施例を示す平面図
である。

【図２】図１のＡ部の拡大詳細平面図である。

【図３】本発明による液晶表示基板が適用される液晶表
示装置の一例の要部断面図である。

【図４】液晶表示素子の透明絶縁基板ＳＵＢ１上に駆動
用ＩＣを搭載した様子を示す平面図である。

【図５】図４のＡ−Ａ切断線における断面図である。

【図６】液晶表示モジュールの表面側から見た組立て完
成後の斜視図である。

【図７】液晶表示モジュールの液晶表示パネルとその周
辺に配置された回路を示すブロック図である。

【図８】基板ＳＵＢ１側の工程Ａ〜Ｃの製造工程を示す
画素部とゲ−ト端子部の断面図のフロ−チャ−トであ
る。

【図９】基板ＳＵＢ１側の工程Ｄ〜Ｅの製造工程を示す
画素部とゲ−ト端子部の断面図のフロ−チャ−トであ
る。

【図１０】基板ＳＵＢ１側の工程Ｆ〜Ｇの製造工程を示
す画素部とゲ−ト端子部の断面図のフロ−チャ−トであ
る。

【図１１】ＴＦＴ基板ＳＵＢ１の製造フローを示す図で
ある。

【図１２】透明絶縁基板ＳＵＢ１の駆動用ＩＣの搭載部
周辺と、該基板の切断線ＣＴ１付近の要部平面図であ
る。

【図１３】図１２のＤ部の拡大詳細図である。

【図１４】図１２のＥ部の拡大詳細図である。

【図１５】図１３のＦ−Ｆ切断線における断面図であ
る。

【図１６】切断線ＣＴ１における切断前の、表面加工す
る過程における透明絶縁基板ＳＵＢ１の全体平面図であ
る。

【図１７】駆動用ＩＣへの入力配線Ｔｇの例の拡大平面
図である。

【図１８】図１７のＦ−Ｆ切断線における断面図であ
る。

【符号の説明】

ＳＵＢ１…下ガラス基板（液晶表示基板）、ＣＴ１…切
断線、ＧＬ…ゲート線、ＤＬ…ドレイン線、ＳＨａ…ｙ
方向に延在する短絡配線、ＳＨｇ…陽極化成用コモンゲ
ート線、ＳＨｄ…コモンドレイン線、ＩＣ…ゲート走査
駆動回路の搭載領域、ＥＳＤ…コンデンサ、ＰＡＤ…陽
極化成用パッド、Ｔｇ…入力配線、ＯＰ…出力端子、Ｉ
Ｐ…入力端子、ＯＬ１、ＯＬ２…出力配線、ＴＥＳＴ…
ゲート線断線検査用端子、ｄｔ…ｙ方向に延在する短絡
配線ＳＨａと入力配線Ｔｇとの最小距離、ｄ２…入力端
子ＩＰと出力端子ＯＰとの最小距離。

───────────────────────────────────────────────────── フロントページの続き (72)発明者扇一公俊千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内

Claims

【特許請求の範囲】

【請求項１】液晶層を介して互いに対向配置される２枚
の透明絶縁基板のうち、一方の前記透明絶縁基板の前記
液晶層側の面上に、ｘ方向に延在し、ｙ方向に並設され
るゲート線群と、このゲート線群と絶縁されてｙ方向に
延在し、ｘ方向に並設されるドレイン線群とが形成さ
れ、前記ゲート線群と前記ドレイン線群との交差領域に
よって表示領域が構成される液晶表示基板において、前
記表示領域の外方の片側の前記面上の領域に、前記ゲー
ト線群の各ゲート線に接続されるゲート走査駆動回路が
搭載され、後の製造工程で切断破棄される前記透明絶縁
基板の前記面上で、前記表示領域を間にして、搭載され
る前記ゲート走査駆動回路と反対側で、各前記ゲート線
を共通接続させたコモンゲート線が形成され、かつ、前
記ゲート走査駆動回路への各入力配線が他の配線に接続
されていないことを特徴とする液晶表示基板。
【請求項２】前記ゲート線上に該ゲート線材料の自己酸
化膜が形成され、かつ、前記コモンゲート線が陽極化成
用配線を兼ねていることを特徴とする請求項１記載の液
晶表示基板。
【請求項３】前記入力配線と、前記入力配線と隣接し、
前記ｙ方向に延在する短絡配線との最小距離が、入力端
子と出力端子との最小距離よりも短いことを特徴とする
請求項１記載の液晶表示基板。
【請求項４】前記入力配線の金属配線が、前記透明絶縁
基板の切断部には存在しないことを特徴とする請求項１
記載の液晶表示基板。