JPH09261211A - Bit synchronization system - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a bit synchronization system by recovering an optimum reception clock from reception signal data whose duty ratio is not balanced in its waveform so as to capture bit synchronization regardless of received data for a short time. SOLUTION: In the bit synchronization system provide with a reception section receiving serial data, a clock generating section 3 recovering from the received data its transmission timing, and a signal detection section 4 detecting the received data based on the clock timing, a recovery clock signal is generated in the timing of a median of integration of detected leading timings and of detected trailing timings of the received data.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、シリアルデータの
受信において、その受信データから送信されたデータの
伝送速度に相当するクロックを再生し、データの検知に
用いるビット同期方式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit synchronization system used for detecting data by recovering a clock corresponding to a transmission rate of data transmitted from the received data when receiving serial data.

【０００２】[0002]

【従来の技術】従来方式を図２に示す。受信データの変
化点と受信クロック発生部１０で発生された受信クロッ
クの差を位相比較部１１で検出してその差をなくするよ
うに受信クロック発生部１０に対して受信クロックの進
みあるいは遅れ制御を行い、発生された受信クロックを
受信データのタイミングに合わせるようにするＰＬＬ方
式が用いられている。受信クロックはデータ検出部１２
で受信データの検出に用いられる。2. Description of the Related Art A conventional method is shown in FIG. The phase comparison unit 11 detects the difference between the change point of the received data and the reception clock generated by the reception clock generation unit 10 and controls the reception clock generation unit 10 to advance or delay the reception clock so as to eliminate the difference. The PLL system is used to perform the above operation and adjust the generated reception clock to the timing of the reception data. The reception clock is the data detection unit 12
Used to detect received data.

【０００３】[0003]

【発明が解決しようとする課題】本方式の場合、受信デ
ータのデューティレシオが片寄っている場合、受信クロ
ックの位相が９０°ずれたタイミングでロックされるこ
とを防ぐため、立上りあるいは立下りの変化のみを検出
してビット同期をとっている。この場合、同期をとるた
めの変化情報が半分となり、ビット同期の捕捉までの時
間が倍必要となる。又、デューティレシオが１／４以下
の場合、受信できなくなるという欠点がある。In the case of this method, when the duty ratio of the received data is biased, in order to prevent the phase of the received clock from being locked at the timing shifted by 90 °, the rise or fall changes. Only detects and is bit-synchronized. In this case, the change information for synchronization is halved, and the time required to capture the bit synchronization is doubled. Further, when the duty ratio is 1/4 or less, there is a drawback that reception becomes impossible.

【０００４】本発明の目的は、デューティレシオが片寄
った受信信号においても、最適な受信クロックを再生
し、短時間の受信データによりビット同期を捕捉するこ
とができるビット同期方式を提供するものである。An object of the present invention is to provide a bit synchronization system capable of recovering an optimum reception clock even for a reception signal having a deviated duty ratio and capturing bit synchronization by receiving data in a short time. .

【０００５】[0005]

【課題を解決するための手段】この目的を達成するため
に、本発明によるビット同期方式は、シリアルデータを
受信する受信部と、その受信データよりその送出タイミ
ングを再生するクロック発生部と、そのクロックのタイ
ミングにより受信データを検知する信号検出部とを備え
たビット同期方式において、前記の再生クロックを発生
させるために、受信データの立上り変化点と立下り変化
点とを検出した各タイミングを積算して得られる各代表
値の中央のタイミングにその再生クロックを発生するこ
とを特徴とする構成を有している。To achieve this object, a bit synchronization system according to the present invention comprises a receiving section for receiving serial data, a clock generating section for reproducing the transmission timing from the received data, and In a bit synchronization system equipped with a signal detection unit that detects received data according to clock timing, in order to generate the above-mentioned reproduced clock, each timing at which a rising change point and a falling change point of received data are detected is integrated The reproduced clock is generated at the central timing of each of the representative values obtained in this way.

【０００６】[0006]

【発明の実施の形態】図１に本発明方式のブロック例を
示す。変化点積算部１では、受信データよりその変化点
のタイミングを求め、変化点積算メモリ２に積算してい
く。この場合、受信データの伝送速度の周期で変化点を
求め積算していく。図１（ｂ）に変化点積算メモリ２に
積算される変化タイミング度数を示す。Ｎビット受信後
に、立上りのタイミングと立下りのタイミングの平均値
あるいは中央値を代表値として求め、その立上りと立下
りの各タイミングの各代表値のセンタータイミングをデ
ータ読み取りの受信クロックとして再生クロック再生部
４で再生する。データ検出部４では、再生クロックを用
いて受信データを正しく検知する。又ノイズ等による誤
同期に対しては、変化タイミング度数がＭ以下の場合に
は、同期補正を行わないようにすることにより防ぐこと
が可能である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows an example of a block of the system of the present invention. The change point integration unit 1 obtains the timing of the change point from the received data and accumulates it in the change point integration memory 2. In this case, the change point is calculated and integrated at the cycle of the transmission speed of the received data. FIG. 1B shows the change timing frequency accumulated in the change point accumulation memory 2. After N bits are received, the average value or median value of the rising timing and the falling timing is obtained as a representative value, and the center timing of each representative value at each of the rising and falling timings is used as a reception clock for data reading and a recovered clock is reproduced. Play in part 4. The data detector 4 correctly detects the received data using the recovered clock. Further, erroneous synchronization due to noise or the like can be prevented by not performing synchronization correction when the change timing frequency is M or less.

【０００７】[0007]

【発明の効果】以上詳細に説明したように、本発明によ
り、従来のＰＬＬ方式に比べ半分の時間でビット同期を
捕捉することが可能となる。又、デューティが１／４以
下となる場合においても受信信号を正しく検知すること
が可能となる。As described in detail above, according to the present invention, it is possible to capture the bit synchronization in half the time as compared with the conventional PLL system. Further, even when the duty is 1/4 or less, the received signal can be correctly detected.

【０００８】[0008]

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例の構成例を示すブロック図
（ａ）、変化点積算動作を示す度数分布図（ｂ）及び信
号検知タイミング図（ｃ）である。FIG. 1 is a block diagram (a) showing a configuration example of an embodiment of the present invention, a frequency distribution diagram (b) showing a change point integrating operation, and a signal detection timing diagram (c).

【図２】従来のビット同期方式のブロック図（ａ）と信
号検知タイミング図（ｂ）である。FIG. 2 is a block diagram (a) and a signal detection timing diagram (b) of a conventional bit synchronization method.

【符号の説明】[Explanation of symbols]

１ 変化点積算部 ２ 変化点積算メモリ ３ 再生クロック発生部 ４，１２ データ検出部 １０ 受信クロック発生部 １１ 位相比較部 1 Change Point Integration Section 2 Change Point Integration Memory 3 Reproduced Clock Generation Section 4, 12 Data Detection Section 10 Received Clock Generation Section 11 Phase Comparison Section

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 シリアルデータを受信する受信部と、そ
の受信データよりその送出タイミングを再生するクロッ
ク発生部と、そのクロックのタイミングにより受信デー
タを検知する信号検出部とを備えたビット同期方式にお
いて、 前記の再生クロックを発生させるために、受信データの
立上り変化点と立下り変化点とを検出した各タイミング
を積算して得られる各代表値の中央のタイミングにその
再生クロックを発生することを特徴とするビット同期方
式。1. A bit synchronization system comprising a receiving section for receiving serial data, a clock generating section for reproducing the transmission timing from the received data, and a signal detecting section for detecting the received data at the timing of the clock. In order to generate the regenerated clock, the regenerated clock is generated at the central timing of each representative value obtained by integrating the respective timings at which the rising change point and the falling change point of the received data are detected. Characteristic bit synchronization method. 【請求項２】 前記受信データの変化点として立上り変
化点及び立下り変化点を採用することを特徴とするビッ
ト同期方式。2. A bit synchronization method, wherein a rising change point and a falling change point are adopted as the change points of the received data.