JPH09261004A - Integrated filter circuit - Google Patents
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- JPH09261004A JPH09261004A JP8062457A JP6245796A JPH09261004A JP H09261004 A JPH09261004 A JP H09261004A JP 8062457 A JP8062457 A JP 8062457A JP 6245796 A JP6245796 A JP 6245796A JP H09261004 A JPH09261004 A JP H09261004A
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Landscapes
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、集積化フィルタ回
路に関するもので、特に、低電圧高速動作に適したフィ
ルタ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated filter circuit, and more particularly to a filter circuit suitable for low voltage and high speed operation.
【０００２】[0002]
【従来の技術】近年、フィルタの研究は、磁気ディスク
装置等の蓄積メディア，移動体通信等の分野で盛んであ
る。磁気ディスクは、大容量化に伴い信号帯域の高帯域
化が進み、５０ＭＨｚ以上の信号帯域が要求される。ま
た同時に、小型化，低消費電力化が要求され、ディジタ
ルフィルタの適用が困難であり高帯域，低消費電力なア
ナログフィルタの開発が強く要求されている。このよう
な要求を満足するため、電流モード形のフィルタが考え
られている。電流モード形フィルタの代表的な従来技術
としては、１９９３年３月にアイ．イー．イー．イー、
ジャーナル オブソリッドステート サーキット、ボリ
ューム２８、ナンバー３、(IEEE, Journal of Solid-St
ate Circuits, Vol.28, No. 3)の第３２３頁より第３２
９頁に発表されたものがある。2. Description of the Related Art In recent years, research on filters has been active in the fields of storage media such as magnetic disk devices and mobile communication. The magnetic disk is required to have a signal band of 50 MHz or higher due to an increase in signal band with the increase in capacity. At the same time, miniaturization and low power consumption are required, and it is difficult to apply digital filters, and there is a strong demand for development of analog filters with high bandwidth and low power consumption. In order to satisfy such requirements, current mode type filters have been considered. As a typical conventional technique of the current mode type filter, eye. E. E. Yee,
Journal of Solid-State Circuit, Volume 28, Number 3, (IEEE, Journal of Solid-St
ate Circuits, Vol.28, No. 3) page 323 to page 32
Some were announced on page 9.
【０００３】図１６にかかる従来技術による差動無損失
積分器の構成を示し、図１７に図１６の積分器の小信号
等価回路を示す。図１６の積分器は、Ｍ1−Ｍ2，Ｍ3−
Ｍ4の２組の電流ミラー回路、容量Ｃ及び出力回路Ｍ5よ
り構成される。図１６中のＭ1〜Ｍ5はＭＯＳトランジス
タを示し、ｉ1,ｉ2は差動入力電流を示す。電流ミラ−
回路の入力と出力との電流比が１となるように電流ミラ
ー回路Ｍ1−Ｍ2，Ｍ3−Ｍ4のＭＯＳトランジスタＭ1，
Ｍ3とＭＯＳトランジスタＭ2，Ｍ4との面積比は１に設
定され、ＭＯＳトランジスタＭ1，Ｍ2，Ｍ3，Ｍ4に対し
て出力のＭＯＳトランジスタＭ5の面積はＫ倍に設定さ
れている。図１６中のＩは湧きだし形の電流源で、実際
にはｐ形トランジスタで構成されている。図１６の積分
器の動作を図１７を用いて説明する。ドレインとゲート
が接続されたＭＯＳトランジスタＭ1,Ｍ3は抵抗(１／ｇ
m)として動作し、ＭＯＳトランジスタＭ2，Ｍ4はＭＯＳ
トランジスタＭ1，Ｍ3による抵抗に印加される信号電圧
と比例した電流を発生させる。また、容量ＣとＭＯＳト
ランジスタＭ3による抵抗にて損失付き積分器を構成
し、ＭＯＳトランジスタＭ4の出力からＭＯＳトランジ
スタＭ1へ正帰還をかけることで損失をキャンセルして
いる。FIG. 16 shows the structure of a differential lossless integrator according to the prior art, and FIG. 17 shows a small signal equivalent circuit of the integrator of FIG. The integrator of FIG. 16 has M1-M2, M3-
It is composed of two sets of current mirror circuits M4, a capacitor C and an output circuit M5. In FIG. 16, M1 to M5 represent MOS transistors, and i1 and i2 represent differential input currents. Current mirror
The MOS transistors M1, M1 of the current mirror circuits M1-M2, M3-M4, so that the current ratio between the input and the output of the circuit becomes 1.
The area ratio between M3 and the MOS transistors M2 and M4 is set to 1, and the area of the output MOS transistor M5 is set to K times that of the MOS transistors M1, M2, M3 and M4. I in FIG. 16 is a source current source, which is actually a p-type transistor. The operation of the integrator shown in FIG. 16 will be described with reference to FIG. The MOS transistors M1 and M3 whose drain and gate are connected to each other have a resistance (1 / g
m), and the MOS transistors M2 and M4 are MOS
A current proportional to the signal voltage applied to the resistance of the transistors M1 and M3 is generated. Further, the capacitance C and the resistance of the MOS transistor M3 constitute an integrator with loss, and the loss is canceled by applying positive feedback from the output of the MOS transistor M4 to the MOS transistor M1.
【０００４】以上の動作を定式化する。図１７の等価回
路の各ノードＡ，Ｂ，Ｃにてキルヒホッフの電流則を適
用すると、The above operation is formulated. Applying Kirchhoff's current law at each node A, B, C of the equivalent circuit of FIG.
【０００５】[0005]
【数１】 [Equation 1]
【０００６】[0006]
【数２】 [Equation 2]
【０００７】[0007]
【数３】 (Equation 3)
【０００８】となる。各ＭＯＳトランジスタＭ1，Ｍ2，
Ｍ3，Ｍ4の相互コンダクタンスが全て等しくｇｍ3であ
るとして、(数１)，(数２)，(数３)をまとめると、[0008] Each MOS transistor M1, M2,
Assuming that the transconductances of M3 and M4 are all equal to each other and are gm3, by summing up (Equation 1), (Equation 2), (Equation 3),
【０００９】[0009]
【数４】 (Equation 4)
【００１０】となる。ゆえに出力電流ｉoutは、[0010] Therefore, the output current iout is
【００１１】[0011]
【数５】 (Equation 5)
【００１２】で与えられる。## EQU1 ##
【００１３】図１６の積分器を合成することで各種フィ
ルタを実現できる。また、各ＭＯＳトランジスタＭ1，
Ｍ2，Ｍ3，Ｍ4の相互コンダクタンスはバイアス電流Ｉ
を調整することで容易に同時に変化させることができ、
フィルタの周波数特性の調整が容易である。Various filters can be realized by combining the integrators shown in FIG. In addition, each MOS transistor M1,
The transconductance of M2, M3 and M4 is the bias current I
Can be easily changed at the same time by adjusting
It is easy to adjust the frequency characteristics of the filter.
【００１４】[0014]
【発明が解決しようとする課題】図１６の積分器を実際
に適用すると、図１７中では電流源Ｉとして記述されて
いるｐ形トランジスタのドレインコンダクタンスがダイ
オード接続されているＭＯＳトランジスタＭ1，Ｍ3に並
列に加わり、誤差の原因となる。この誤差をさけるため
には、各トランジスタＭ1，Ｍ2，Ｍ3，Ｍ4及び電流源Ｉ
をカスコード回路で実現するなどの対策が必要となり、
低電圧動作が困難であった。このため、各ノードＡ，
Ｂ，Ｃに接続されるトランジスタ数の低減が望まれる。
また、ハードディスクの信号処理を目的とした場合、フ
ィルタ単独で集積化される場合よりＣＭＯＳ,ＥＣＬ等
のディジタル回路と同一チップ上に集積されることが多
く、基板からのディジタル雑音の混入を避けるため、よ
り少ないトランジスタによる回路構成が望まれる。When the integrator of FIG. 16 is actually applied, the drain conductance of the p-type transistor described as the current source I in FIG. 17 is applied to the MOS transistors M1 and M3 which are diode-connected. It is added in parallel and causes an error. To avoid this error, each transistor M1, M2, M3, M4 and current source I
It is necessary to take measures such as implementing a cascode circuit
Low voltage operation was difficult. Therefore, each node A,
It is desired to reduce the number of transistors connected to B and C.
In addition, for the purpose of signal processing of hard disk, it is often integrated on the same chip as digital circuits such as CMOS, ECL, etc., in order to avoid mixing of digital noise from the board, as compared with the case where the filter is integrated alone. A circuit configuration with fewer transistors is desired.
【００１５】[0015]
【課題を解決するための手段】上記課題は、従来技術で
はバイアス電流の供給としてｐ形トランジスタを用い信
号処理をｎ形トランジスタで行なっていたのに対し、バ
イアス電流の供給及び信号処理にｎ形，ｐ形の電流ミラ
ー回路を交互に使用することによりバイアス電流の伝達
と信号電流の伝達を同時に行なうことで解決される。In the prior art, a p-type transistor is used for supplying a bias current and signal processing is performed by an n-type transistor, whereas an n-type transistor is used for supplying a bias current and performing signal processing. , P-type current mirror circuits are alternately used to solve the problem that the bias current and the signal current are simultaneously transmitted.
【００１６】ここでは、先ず基本的な電流加算器につい
て図３，図４を用いて説明し、その後図１，図２を用い
て本発明の基本となる積分器について述べる。First, a basic current adder will be described with reference to FIGS. 3 and 4, and then an integrator which is the basis of the present invention will be described with reference to FIGS.
【００１７】図３は、ｎｐｎ形トランジスタによる電流
ミラー回路を用いた複数出力を持つ電流加算器を示す図
である。ここで、図３中の記号ｉk(k=1,2,・・・,n)は入力
電流、Ｉbiasは直流バイアス電流を示す。また、入力ト
ランジスタＱ0に対するk番目のトランジスタＱkのエミ
ッタ面積比をＡkとする。全てのトランジスタは、同じ
エミッタ接地電流増幅率betaを持つと仮定する。集積回
路を考える場合、かかる仮定は妥当である。k番目の出
力電流Ｉkは、FIG. 3 is a diagram showing a current adder having a plurality of outputs using a current mirror circuit using npn type transistors. Here, the symbol ik (k = 1, 2, ..., N) in FIG. 3 represents the input current, and Ibias represents the DC bias current. The emitter area ratio of the kth transistor Qk to the input transistor Q0 is Ak. It is assumed that all transistors have the same grounded-emitter current amplification factor beta. Such assumptions are valid when considering integrated circuits. The kth output current Ik is
【００１８】[0018]
【数６】 (Equation 6)
【００１９】で与えられる。ここで、ｉ0は全ての入力
信号ｉkの和、つまり、## EQU1 ## Where i0 is the sum of all input signals ik, that is,
【００２０】[0020]
【数７】 (Equation 7)
【００２１】である。また、Ａkeffは入力電流と出力電
流の比であり、## EQU1 ## Also, Akeff is the ratio of the input current to the output current,
【００２２】[0022]
【数８】 (Equation 8)
【００２３】で与えられる。Ａtは出力トランジスタの
エミッタ面積の総和である。エミッタ接地電流増幅率be
taは通常のトランジスタでは十分大きいと考えられるた
め、出力電流Ｉkは、Is given by At is the sum of the emitter areas of the output transistors. Grounded emitter current amplification factor be
Since ta is considered to be sufficiently large in a normal transistor, the output current Ik is
【００２４】[0024]
【数９】 [Equation 9]
【００２５】で与えられる。つまり、電流加算器の利得
はエミッタ面積比Ａkにより決定される。以下の議論は
エミッタ接地電流増幅率betaは十分大きいものとして進
める。Is given by That is, the gain of the current adder is determined by the emitter area ratio Ak. The following discussion will proceed assuming that the grounded-emitter current amplification factor beta is sufficiently large.
【００２６】図４は、電流加算器の小信号等価回路であ
る。図４中のＲiは電流加算器の入力インピーダンス
で、FIG. 4 is a small signal equivalent circuit of the current adder. Ri in FIG. 4 is the input impedance of the current adder,
【００２７】[0027]
【数１０】 (Equation 10)
【００２８】で与えられる。ここで、ＩEはダイオード
接続されたトランジスタＱ0を流れる電流で、おおよそ
Ｉbiasと等しくなる。この入力インピーダンスＲiをフ
ィルタの抵抗として用いる。図３，図４ではｎｐｎ形ト
ランジスタを用いて説明したが、ｐｎｐ形トランジスタ
でも同じ構成ができることは明らかである。また、ＭＯ
Ｓトランジスタを用いた場合でも適用できることも明ら
かである。Given by Here, IE is a current flowing through the diode-connected transistor Q0, which is approximately equal to Ibias. This input impedance Ri is used as the resistance of the filter. Although FIGS. 3 and 4 have been described using the npn-type transistor, it is obvious that the same configuration can be applied to the pnp-type transistor. Also, MO
It is also clear that the present invention can be applied even when the S transistor is used.
【００２９】図１に本発明の最も基本となる損失のある
積分器を示し、図２に図１の積分器の小信号等価回路を
示す。ここでは、簡単のため単一入力，単一出力の回路
を示しているが、ｉinに対して並行に入力電流を加え出
力トランジスタＱ4に並行に他のトランジスタを接続す
ることにより、容易に多入力，多出力の回路に変更する
ことができる。トランジスタＱ1とトランジスタＱ2のエ
ミッタ面積比をＡ1、トランジスタＱ3とトランジスタＱ
4のエミッタ面積比をＡ2とすると、図１の積分器の出力
電流Ｉ0は、FIG. 1 shows a lossy integrator, which is the most basic of the present invention, and FIG. 2 shows a small signal equivalent circuit of the integrator of FIG. Here, a single-input / single-output circuit is shown for simplification. However, by inputting an input current in parallel to iin and connecting another transistor in parallel to the output transistor Q4, it is possible to easily input multiple inputs. ， Can be changed to a multi-output circuit. The emitter area ratio of the transistor Q1 and the transistor Q2 is A1, and the transistor Q3 and the transistor Q are
Assuming that the emitter area ratio of 4 is A2, the output current I0 of the integrator in FIG.
【００３０】[0030]
【数１１】 [Equation 11]
【００３１】で与えられる。ｉoutは小信号出力信号で
ありＡ1Ａ2Ｉbiasは出力直流電流である。小信号応答に
ついて図２の小信号等価回路にて検討する。図２中のＲ
1,Ｒ3はそれぞれトランジスタＱ1，Ｑ3の等価抵抗でＱ1
−Ｑ2対、Ｑ3−Ｑ4対で構成される電流ミラ−回路の入
力抵抗となる。小信号伝達関数Ｔ1(s)は、Is given by iout is a small signal output signal and A1A2Ibias is an output DC current. The small signal response will be examined in the small signal equivalent circuit of FIG. R in Figure 2
1 and R3 are equivalent resistances of transistors Q1 and Q3, respectively.
It becomes the input resistance of the current mirror circuit composed of -Q2 pair and Q3-Q4 pair. The small signal transfer function T1 (s) is
【００３２】[0032]
【数１２】 (Equation 12)
【００３３】で与えられる。伝達関数Ｔ1(s)より、本実
施例の回路がカットオフ周波数ｆcが２π／ＣＲ3の損失
付き積分器であることが理解される。ここで、πは円周
率を表す。Ｒ3はバイアス電流Ｉbiasで制御することが
可能であり、Is given by From the transfer function T1 (s), it is understood that the circuit of this embodiment is a lossy integrator having a cutoff frequency fc of 2π / CR3. Here, π represents the pi. R3 can be controlled by the bias current Ibias,
【００３４】[0034]
【数１３】 (Equation 13)
【００３５】で与えられる。本発明は、積分器の出力に
直流バイアス電流が含まれることに大きな特徴がある。
このため、図１の回路に他の同様な構成の積分回路をカ
スケード接続した場合、全ての積分器のトランジスタの
ベースとコレクタを接続したダイオ−ドで構成される抵
抗は入力バイアス電流Ｉbiasにより全て制御することが
でき、それにより周波数特性の制御が可能となる。ま
た、従来技術において必要とした複数のバイアス回路を
大幅に削減でき、回路規模を大幅に縮小することができ
る。 従来、ｐｎｐ形トランジスタの性能はｎｐｎ形ト
ランジスタに比べて格段に劣っていた。しかし、近年に
なってｐｎｐ形トランジスタの性能が向上し、これに伴
い本発明が実施可能な状況となっている。Is given by The present invention is characterized in that the output of the integrator includes a DC bias current.
Therefore, when another integrator circuit having the same structure is cascade-connected to the circuit of FIG. 1, all resistors formed by diodes connecting the bases and collectors of the transistors of all integrators are all connected by the input bias current Ibias. It is possible to control, and it becomes possible to control the frequency characteristic. Further, the plurality of bias circuits required in the conventional technique can be significantly reduced, and the circuit scale can be significantly reduced. Conventionally, the performance of the pnp type transistor has been markedly inferior to that of the npn type transistor. However, in recent years, the performance of pnp transistors has improved, and along with this, the present invention can be implemented.
【００３６】[0036]
【発明の実施の形態】図１を用いて本発明の第１の実施
例を説明する。図１は、本発明による損失付き積分器の
構成を示す図である。上述したように、図１に示す積分
回路にカスケード接続した同様の各積分回路の抵抗は図
１のＱ3と同様Ｉbiasにより全て制御することができ、
従来技術で必要とした複数のバイアス回路を大幅に削減
でき、回路の大幅な小型化が可能となる。図１６に示し
た従来の積分器と比較すると、トランジスタ数は約５０
％から６０％に低減されている。本実施例では、ｎｐｎ
形電流加算器を入力バッファ回路として用い、ｐｎｐ形
電流加算器を積分器として用いているが、逆に、ｐｎｐ
形電流加算器を入力バッファ回路として用い、ｎｐｎ形
電流加算器を積分器として用いることも可能である。ま
た、本実施例並びに以下に述べる実施例では、バイポー
ラトランジスタ回路で説明しているが、ＭＯＳ形トラン
ジスタ回路にもそのまま適用することができる。BEST MODE FOR CARRYING OUT THE INVENTION A first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a diagram showing the configuration of an integrator with loss according to the present invention. As described above, the resistance of each of the similar integrator circuits cascade-connected to the integrator circuit shown in FIG. 1 can be entirely controlled by Ibias as in Q3 of FIG.
The plurality of bias circuits required in the conventional technique can be significantly reduced, and the circuit can be significantly downsized. Compared with the conventional integrator shown in FIG. 16, the number of transistors is about 50.
% To 60%. In this embodiment, npn
Type current adder is used as an input buffer circuit and pnp type current adder is used as an integrator.
It is also possible to use the positive current adder as an input buffer circuit and the npn current adder as an integrator. Further, although the bipolar transistor circuit is described in the present embodiment and the embodiments described below, the present invention can be applied to a MOS transistor circuit as it is.
【００３７】図５，図６を用いて本発明の第２の実施例
を説明する。図５は本発明による無損失積分器の構成を
示す図であり、図６は図５の積分器の小信号等価回路を
示す図である。本実施例は、第１の実施例の損失付き積
分器に損失をキャンセルするための帰還用トランジスタ
Ｑ5を加えたものである。ＩBsは帰還用トランジスタＱ5
の直流バイアス源である。トランジスタＱ6，Ｑ7，Ｑ8
は、それぞれ反転した出力を実現するために加えたもの
である。図６の小信号等価回路より伝達関数ＴI(s)は、A second embodiment of the present invention will be described with reference to FIGS. 5 is a diagram showing a configuration of a lossless integrator according to the present invention, and FIG. 6 is a diagram showing a small signal equivalent circuit of the integrator of FIG. In this embodiment, a feedback transistor Q5 for canceling the loss is added to the lossy integrator of the first embodiment. IBs is a feedback transistor Q5
DC bias source of. Transistors Q6, Q7, Q8
Are added to realize inverted outputs. From the small signal equivalent circuit of FIG. 6, the transfer function TI (s) is
【００３８】[0038]
【数１４】 [Equation 14]
【００３９】で与えられる。ここで、Ａ1Ａ2＝１.０と
すると伝達関数ＴI(s)は、Is given by Here, when A1A2 = 1.0, the transfer function TI (s) is
【００４０】[0040]
【数１５】 (Equation 15)
【００４１】となり、図６の積分器はカットオフ周波数
が無限に低い無損失積分器となる。無損失積分器は、直
流利得が無限大になるため不安定であり、直流オフセッ
トが存在すると動作点が外れる。このため、無損失積分
器は負帰還ループ内で用いられる。Therefore, the integrator of FIG. 6 is a lossless integrator having an infinitely low cutoff frequency. The lossless integrator is unstable because the DC gain becomes infinite, and the operating point deviates in the presence of the DC offset. Therefore, the lossless integrator is used in the negative feedback loop.
【００４２】図５の回路中には、ＩBとＩBsの２個の電
流源が含まれる。図５の回路中の直流バイアス源ＩBs
は、無損失積分器を負帰還ループ内で動作させることに
より省くことができ、図５の積分器は、第１の実施例と
同様に直流バイアス電流ＩBのみで積分器の周波数特性
の制御が可能な回路に変形することができる。直流バイ
アス源ＩBsの省略については、以下、第３の実施例にお
いて詳細を述べる。The circuit of FIG. 5 includes two current sources, IB and IBs. DC bias source IBs in the circuit of FIG.
Can be omitted by operating the lossless integrator in the negative feedback loop. In the integrator of FIG. 5, the frequency characteristic of the integrator can be controlled only by the DC bias current IB as in the first embodiment. It can be transformed into a possible circuit. The omission of the DC bias source IBs will be described in detail in the third embodiment below.
【００４３】図７，図８を用いて本発明の第３の実施例
について述べる。第３の実施例では、第１の実施例であ
る損失を含む積分器と第２の実施例である無損失積分器
をカスケード接続で組み合わせることで２次の低域通過
フィルタを実現している。図７はフィルタのブロック
を、図８は実際の回路をそれぞれ示す図である。本実施
例の伝達関数Ｔ2(s)は、A third embodiment of the present invention will be described with reference to FIGS. In the third embodiment, a second-order low-pass filter is realized by combining the integrator including the loss of the first embodiment and the lossless integrator of the second embodiment in cascade connection. . FIG. 7 is a block diagram of a filter, and FIG. 8 is a diagram showing an actual circuit. The transfer function T2 (s) of this embodiment is
【００４４】[0044]
【数１６】 (Equation 16)
【００４５】で与えられる。Ｒ3，Ｒ6は、トランジスタ
Ｑ3，Ｑ6の小信号等価回路における抵抗値を示す。すべ
ての電流加算回路のエミッタ面積比が等しく１であり利
得が１であるとすると、Ｒ3＝Ｒ6＝Ｒ＝(ｋＴ／ｑ)(１
／ＩB)となり、伝達関数Ｔ2(s)は、Is given by R3 and R6 represent resistance values in the small signal equivalent circuit of the transistors Q3 and Q6. Assuming that the emitter area ratios of all the current adding circuits are 1 and the gain is 1, R3 = R6 = R = (kT / q) (1
/ IB), and the transfer function T2 (s) is
【００４６】[0046]
【数１７】 [Equation 17]
【００４７】となる。この伝達関数Ｔ2(s)の固有角周波
数ｗ0、クオリティファクタＱは、Is as follows. The natural angular frequency w0 and the quality factor Q of this transfer function T2 (s) are
【００４８】[0048]
【数１８】 (Equation 18)
【００４９】[0049]
【数１９】 [Equation 19]
【００５０】で与えられる。ここで、ＳＱＲＴは平方根
を表す。バイアス用電流源ＩB，ＩBs1，ＩBs2の各バイ
アス電流を等しく設定すると、バイアス用電流源ＩBs
1，ＩBs2は電源電圧に対して直列に接続されているた
め、これらを省くことができる。従って、本実施例で
は、バイアス電流ＩBの値を変えることでトランジスタ
Ｑ3，Ｑ6の小信号等価回路における抵抗値Ｒ3，Ｒ6の値
を変化させ、本実施例のフィルタの周波数特性を制御す
ることができる。この時、クオリティファクタＱは容量
比で決定されるため、クオリティファクタＱを一定に保
って周波数特性を変化させることができる。Is given by Here, SQRT represents a square root. If the bias currents of the bias current sources IB, IBs1, and IBs2 are set equal, the bias current source IBs
Since 1 and IBs2 are connected in series to the power supply voltage, these can be omitted. Therefore, in this embodiment, by changing the value of the bias current IB, the resistance values R3 and R6 in the small signal equivalent circuit of the transistors Q3 and Q6 can be changed to control the frequency characteristic of the filter of this embodiment. it can. At this time, since the quality factor Q is determined by the capacity ratio, it is possible to keep the quality factor Q constant and change the frequency characteristic.
【００５１】なお、本実施例では低域通過フィルタを取
り上げたが、高域通過フィルタ，ノッチフィルタ等もカ
スケード接続にフィードフォワード接続を組み合わせる
ことで構成できる。さらに、第３の実施例の２次回路と
第１の実施例の１次回路をカスケードに接続した場合で
も、今までの議論と同様に入力バイアス電流を制御する
のみで周波数特性を制御できる。Although the low-pass filter is taken up in this embodiment, a high-pass filter, a notch filter, etc. can also be constructed by combining the feed-forward connection with the cascade connection. Further, even when the secondary circuit of the third embodiment and the primary circuit of the first embodiment are connected in cascade, the frequency characteristic can be controlled only by controlling the input bias current as in the discussion so far.
【００５２】図９，図１０，図１１を用いて本発明の第
４の実施例を説明する。本実施例では、リープフロッグ
形フィルタの構成例について述べる。図９に入出力端を
抵抗で終端したＬＣ梯形フィルタを示す。リープフロッ
グ形フィルタは、このＬＣ梯形フィルタの各素子の電圧
電流の関係をシミュレートするものであり、図１０に示
すように損失付き積分器と無損失積分器の合成で構成さ
れる。図９の回路をシミュレートするには、２つの損失
付き積分器と１つの無損失積分器が必要になる。図１０
のブロック図を具体化したものが図１１に示す回路であ
る。すべての電流加算回路のエミッタ面積比が等しく１
であり利得が１であるとすると、第３の実施例と同様バ
イアス用電流源ＩBs1，ＩBs2は互いにキャンセルするこ
とができる。但し、本実施例ではトランジスタＱ7の直
流バイアス電流源が必要となるため、入力バイアス電流
は２ＩBとなる。リープフロッグ形フィルタでは、次数
を上げる場合、両端の損失付き積分器をそのままにして
無損失積分器を追加するだけで容易に実現できる。この
場合、本実施例のバイアス用電流源ＩBs1，ＩBs2に対応
する電流源はすべてキャンセルすることが可能で、入力
バイアス電流を２ＩBにすれば、余分の電流源は一切用
いることなく周波数特性を制御できる。A fourth embodiment of the present invention will be described with reference to FIGS. 9, 10 and 11. In this embodiment, a configuration example of a leapfrog type filter will be described. FIG. 9 shows an LC trapezoidal filter whose input and output ends are terminated by resistors. The leapfrog filter simulates the voltage-current relationship of each element of the LC ladder filter, and is composed of a lossy integrator and a lossless integrator as shown in FIG. To simulate the circuit of FIG. 9, two lossy integrators and one lossless integrator are required. FIG.
The circuit shown in FIG. 11 embodies the block diagram of FIG. The emitter area ratios of all current adders are equal 1
And the gain is 1, the bias current sources IBs1 and IBs2 can cancel each other, as in the third embodiment. However, in this embodiment, since the direct current bias current source for the transistor Q7 is required, the input bias current is 2IB. In order to increase the order, the leapfrog type filter can be easily realized by adding lossless integrators while leaving the lossy integrators at both ends unchanged. In this case, it is possible to cancel all the current sources corresponding to the bias current sources IBs1 and IBs2, and if the input bias current is set to 2IB, the frequency characteristic is controlled without using any extra current source. it can.
【００５３】図１１の３次フィルタのシミュレーション
結果を図１２に示す。設計に使用したデバイスは、遮断
周波数ｆTが５ＧＨｚのｎｐｎ形トランジスタと１ＧＨ
ｚのｐｎｐ形トランジスタであり、電源電圧は１.５Ｖ
である。設計にあたっては、トランジスタの寄生容量と
エミッタサイズ比Ａの最適化に留意した。寄生容量でフ
ィルタ特性に影響を与えるものは、主に各トランジスタ
の出力容量であり、これが積分器の容量と並列に接続さ
れる。設計に用いたトランジスタでは、ｎｐｎ形で約
０.７ｐＦ，ｐｎｐ形で約１.０ｐＦであった。これらの
影響を考慮した容量値を表１にまとめる。FIG. 12 shows the simulation result of the third-order filter of FIG. The device used for the design is an npn transistor with a cutoff frequency fT of 5 GHz and 1 GHz.
It is a pnp transistor of z, and the power supply voltage is 1.5V.
It is. In designing, attention was paid to the optimization of the parasitic capacitance of the transistor and the emitter size ratio A. The parasitic capacitance that affects the filter characteristics is mainly the output capacitance of each transistor, which is connected in parallel with the capacitance of the integrator. The transistors used in the design were about 0.7 pF for the npn type and about 1.0 pF for the pnp type. Table 1 summarizes the capacitance values considering these influences.
【００５４】[0054]
【表１】 [Table 1]
【００５５】上述した（数８）にて示されるように、ト
ランジスタの電流増幅率betaが有限の場合はエミッタ面
積比と電流加算器の電流利得に差が生じる。設計に用い
たトランジスタでは、ｎｐｎ形，ｐｎｐ形それぞれ８０
と５０であった。（数８）より、電流利得が正確に１に
なるようエミッタ面積比の詳細な設計を行なった。各エ
ミッタ面積比を表２にまとめる。As shown in (Equation 8) above, when the current amplification factor beta of the transistor is finite, a difference occurs between the emitter area ratio and the current gain of the current adder. The transistors used for the design are 80 npn type and 80 pnp type, respectively.
And 50. From (Equation 8), a detailed design of the emitter area ratio was performed so that the current gain was exactly 1. The emitter area ratios are summarized in Table 2.
【００５６】[0056]
【表２】 [Table 2]
【００５７】図１２より、バイアス電流ＩBを４０マイ
クロＡから１６０マイクロＡに変化させることでフィル
タの遮断周波数を３０ＭＨｚから１００ＭＨｚと幅広く
変化させられることがわかる。従って、本実施例により
１.５Ｖの低電圧で１００ＭＨｚ動作するフィルタが小
規模な回路構成で達成されることが理解される。From FIG. 12, it is understood that the cutoff frequency of the filter can be widely changed from 30 MHz to 100 MHz by changing the bias current IB from 40 μA to 160 μA. Therefore, it is understood that this embodiment can achieve a filter that operates at a low voltage of 1.5 V at 100 MHz with a small circuit configuration.
【００５８】図１３を用いて本発明の第５の実施例につ
いて述べる。本実施例は、第１，第２，第３の実施例を
合成することでハードディスク用の７次の低域通過フィ
ルタを構成したものである。本実施例における各容量値
を表３に、また、各エミッタ面積比を表４にまとめる。The fifth embodiment of the present invention will be described with reference to FIG. In this embodiment, a seventh-order low-pass filter for a hard disk is constructed by combining the first, second and third embodiments. Table 3 shows the respective capacitance values in this embodiment, and Table 4 shows the respective emitter area ratios.
【００５９】[0059]
【表３】 [Table 3]
【００６０】[0060]
【表４】 [Table 4]
【００６１】本実施例のフィルタは、ヘッドの読み取っ
た信号を増幅した後に高域雑音を遮断するためのもの
で、読み取り信号の波形歪みを防止するため、遮断周波
数の２倍の帯域内で遅延平坦特性を実現することが要求
される。本実施例のフィルタの伝達関数Ｔ(s)は、The filter of the present embodiment is for blocking high frequency noise after amplifying the signal read by the head. To prevent waveform distortion of the read signal, the filter is delayed within a band twice the cutoff frequency. It is required to realize flat characteristics. The transfer function T (s) of the filter of this embodiment is
【００６２】[0062]
【数２０】 (Equation 20)
【００６３】で与えられる。ここで、ａ〜ｅは、それぞ
れ、Is given by Here, a to e are respectively
【００６４】[0064]
【数２１】 (Equation 21)
【００６５】である。本伝達関数Ｔ(s)を１次，２次，
１次，２次，１次フィルタのカスケード接続で実現し
た。１次フィルタは本発明の第１の実施例，２次フィル
タは本発明の第３の実施例にあたる。本実施例のフィル
タを第４の実施例同様シミュレートした結果を図１４，
図１５に示す。電源電圧，トランジスタ等は第４の実施
例のシミュレーションと同じ条件である。図１４は振幅
特性であり、図１５は遅延特性である。バイアス電流Ｉ
Bを５０マイクロＡから１５０マイクロＡに変化させる
ことでカットオフ周波数を２０ＭＨｚから６０ＭＨｚに
変化させることができ、遅延特性の平坦性もカットオフ
周波数の倍の周波数まで保たれていることがわかる。こ
のように、本実施例により低電圧動作可能なハードディ
スク用フィルタを実現できる。Is as follows. This transfer function T (s) is
It was realized by cascade connection of first-order, second-order, and first-order filters. The primary filter corresponds to the first embodiment of the present invention, and the secondary filter corresponds to the third embodiment of the present invention. The result of simulating the filter of this embodiment as in the fourth embodiment is shown in FIG.
It shows in FIG. The power supply voltage, the transistor, etc. are the same as those in the simulation of the fourth embodiment. FIG. 14 shows the amplitude characteristic, and FIG. 15 shows the delay characteristic. Bias current I
It can be seen that the cutoff frequency can be changed from 20 MHz to 60 MHz by changing B from 50 μA to 150 μA, and the flatness of the delay characteristic is maintained up to a frequency twice the cutoff frequency. As described above, according to this embodiment, a hard disk filter capable of operating at a low voltage can be realized.
【００６６】[0066]
【発明の効果】上述した各実施例でも示したように、本
発明により従来の約半分のトランジスタで５０ＭＨｚ以
上の周波数応答可能なフィルタを実現できる。シミュレ
ーションによると１.５Ｖ電源電圧で１００ＭＨｚの３
次リープフロッグ形フィルタ、７次のカスケード形フィ
ルタを実現できる。近年のｐ形トランジスタの高性能化
に伴い本発明はハードディスク用フィルタのみならず多
くの分野で活用できる。As shown in each of the above-described embodiments, the present invention can realize a filter capable of frequency response of 50 MHz or more with about half of the conventional transistors. According to the simulation, the power supply voltage of 1.5V is 100MHz 3
A second-order leapfrog filter and a seventh-order cascade filter can be realized. As the performance of p-type transistors has been improved in recent years, the present invention can be used in many fields as well as hard disk filters.
【図１】本発明による第１の実施例である有損失積分器FIG. 1 is a lossy integrator according to a first embodiment of the present invention.
【図２】有損失積分器の小信号等価回路FIG. 2 Small-signal equivalent circuit of lossy integrator
【図３】電流加算器FIG. 3 Current adder
【図４】電流加算器の小信号等価回路FIG. 4 is a small signal equivalent circuit of a current adder.
【図５】本発明による第２の実施例である無損失積分器FIG. 5 is a lossless integrator which is a second embodiment according to the present invention.
【図６】無損失積分器の小信号等価回路FIG. 6 Small signal equivalent circuit of lossless integrator
【図７】有損失積分器と、無損失積分器を負帰還ループ
に含む構成FIG. 7 is a configuration including a lossy integrator and a lossless integrator in a negative feedback loop.
【図８】本発明による第３の実施例である２次低域フィ
ルタFIG. 8 is a second-order low-pass filter according to the third embodiment of the present invention.
【図９】３次ＬＣフィルタFIG. 9: Third-order LC filter
【図１０】ＬＣフィルタのリープフロッグフィルタによ
る実現FIG. 10 Realization of a LC filter by a leap frog filter
【図１１】本発明による第４の実施例である３次リープ
フロッグフィルタFIG. 11 is a third-order leapfrog filter according to a fourth embodiment of the present invention.
【図１２】第４の実施例の数値シミュレーション結果FIG. 12: Numerical simulation result of the fourth embodiment
【図１３】本発明による第４の実施例である７次低域通
過フィルタFIG. 13 is a fourth-order low-pass filter according to the fourth embodiment of the present invention.
【図１４】第４の実施例の振幅特性数値シミュレーショ
ン結果FIG. 14 is a result of numerical simulation of amplitude characteristics of the fourth embodiment.
【図１５】第４の実施例の遅延特性数値シミュレーショ
ン結果FIG. 15 is a result of numerical simulation of delay characteristics of the fourth embodiment.
【図１６】従来技術による無損失積分器FIG. 16: Lossless integrator according to prior art
【図１７】従来技術による無損失積分器の小信号等価回
路FIG. 17: Small signal equivalent circuit of lossless integrator according to prior art
Ｉ，Ｉb，Ｉbs … 電流源、Ｍ1，Ｍ2，・・・，Ｍ5 …
ＭＯＳトランジスタ、Ｃ … 容量、ｉ1，ｉ2，・・・，
ｉn … 入力電流、ｉout … 出力電流、Ｑ1，Ｑ2，・・
・，Ｑn … トランジスタ、Ｉ1，Ｉ2，・・・，Ｉn …
出力電流、Ｉbias … 直流バイアス電流、Ａ1，Ａ2，・
・・，Ａn … エミッタ面積比。I, Ib, Ibs ... Current source, M1, M2, ..., M5 ...
MOS transistor, C ... Capacitance, i1, i2, ...
in ... Input current, iout ... Output current, Q1, Q2, ...
.., Qn ... Transistors, I1, I2, ..., In ...
Output current, Ibias ... DC bias current, A1, A2, ...
.., An ... Emitter area ratio.
Claims (6)
ンジスタで構成したｎ形電流ミラー回路とｐ形トランジ
スタで構成したｐ形電流ミラー回路と容量を具備し、任
意のｎ形電流ミラー回路の出力端子を任意のｐ形電流ミ
ラー回路の入力端子に接続し、任意のｐ形電流ミラー回
路の出力端子を任意のｎ形電流ミラー回路の入力端子に
接続し、任意の電流ミラー回路の入力端子と接地端子間
に容量を接続したことを特徴とする集積化フィルタ回
路。1. An n-type current mirror circuit composed of an n-type transistor having a single or a plurality of output terminals, a p-type current mirror circuit composed of p-type transistors, and a capacitor, and comprising: Connect the output terminal to the input terminal of any p-type current mirror circuit, connect the output terminal of any p-type current mirror circuit to the input terminal of any n-type current mirror circuit, and input terminal of any current mirror circuit. An integrated filter circuit characterized in that a capacitor is connected between the ground terminal and the ground terminal.
電流ミラー回路を第１のトランジスタのコレクタあるい
はドレインとベースあるいはゲートを接続し、該トラン
ジスタのエミッタあるいはソースを交流的に接地し、該
トランジスタのベースあるいはゲートを単数あるいは複
数の出力トランジスタのベースあるいはゲートと接続
し、出力トランジスタのエミッタあるいはソースを交流
的に接地し、第１のトランジスタのコレクタあるいはド
レインを入力端子とし、出力トランジスタのコレクタあ
るいはドレインを出力端子として構成したことを特徴と
する集積化フィルタ回路。2. The filter circuit according to claim 1, wherein:
In the current mirror circuit, the collector or drain of the first transistor is connected to the base or gate, the emitter or source of the transistor is AC grounded, and the base or gate of the transistor is the base or gate of one or more output transistors. And an emitter of the output transistor is grounded in an alternating current, the collector or drain of the first transistor is used as an input terminal, and the collector or drain of the output transistor is used as an output terminal. circuit.
において、第１のｎ形あるいはｐ形の電流ミラー回路と
第２のｐ形あるいはｎ形の電流ミラー回路と第１の容量
を具備し、第１の電流ミラー回路の出力を第２の電流ミ
ラー回路の入力に接続し、第２の電流ミラー回路の入力
端子と接地端子間に容量を接続して構成した有損失積分
器を構成要素として含むことを特徴とする集積化フィル
タ回路。3. The filter circuit according to claim 1, further comprising a first n-type or p-type current mirror circuit, a second p-type or n-type current mirror circuit, and a first capacitor. A lossy integrator configured by connecting the output of the first current mirror circuit to the input of the second current mirror circuit and connecting a capacitance between the input terminal of the second current mirror circuit and the ground terminal An integrated filter circuit comprising:
において、第１のｎ形あるいはｐ形の電流ミラー回路と
第２のｐ形あるいはｎ形の複数の出力を持つ電流ミラー
回路と第１の容量を具備し、第１の電流ミラー回路の出
力を第２の電流ミラー回路の入力に接続し、第２の電流
ミラー回路の入力端子と接地端子間に容量を接続し、第
２の電流ミラー回路の出力端子の１つを第１の電流ミラ
ー回路の入力端子に接続することにより構成した無損失
積分器を構成要素として含むことを特徴とする集積化フ
ィルタ回路。4. The filter circuit according to claim 1 or 2, wherein a first n-type or p-type current mirror circuit and a second p-type or n-type current mirror circuit having a plurality of outputs are provided. The output of the first current mirror circuit is connected to the input of the second current mirror circuit, and the capacitance is connected between the input terminal of the second current mirror circuit and the ground terminal. An integrated filter circuit comprising, as a constituent element, a lossless integrator configured by connecting one of the output terminals of the mirror circuit to the input terminal of the first current mirror circuit.
失積分器を含み、１つの負帰還ループ内に該有損失積分
器と無損失積分器を含むことを特徴とする集積化フィル
タ回路。5. An integrated circuit comprising the lossy integrator and the lossless integrator according to claim 3, and including the lossy integrator and the lossless integrator in one negative feedback loop. Filter circuit.
失積分器を含み、入出力端子にそれぞれ第１第２の有損
失積分器を接続し、無損失積分器をフィルタの次数に応
じて接続したことを特徴とする集積化フィルタ回路。6. A lossless integrator and a lossless integrator according to claims 3 and 4, wherein the first and second lossy integrators are connected to the input and output terminals, respectively, and the lossless integrator is a filter. An integrated filter circuit characterized by being connected according to the order.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8062457A JPH09261004A (en) | 1996-03-19 | 1996-03-19 | Integrated filter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8062457A JPH09261004A (en) | 1996-03-19 | 1996-03-19 | Integrated filter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09261004A true JPH09261004A (en) | 1997-10-03 |
Family
ID=13200760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8062457A Pending JPH09261004A (en) | 1996-03-19 | 1996-03-19 | Integrated filter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09261004A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011004591A1 (en) * | 2009-07-08 | 2011-01-13 | パナソニック株式会社 | Filter circuit and optical disc device provided with same |
-
1996
- 1996-03-19 JP JP8062457A patent/JPH09261004A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011004591A1 (en) * | 2009-07-08 | 2011-01-13 | パナソニック株式会社 | Filter circuit and optical disc device provided with same |
| WO2011004512A1 (en) * | 2009-07-08 | 2011-01-13 | パナソニック株式会社 | Filter circuit and optical disc device provided with same |
| US8350619B2 (en) | 2009-07-08 | 2013-01-08 | Panasonic Corporation | Filter circuit and optical disk device including the same |
| JP5635506B2 (en) * | 2009-07-08 | 2014-12-03 | パナソニック株式会社 | Filter circuit and optical disk apparatus provided with the same |
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