JPH09260668A - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法

Info

Publication number
JPH09260668A
JPH09260668A JP6354296A JP6354296A JPH09260668A JP H09260668 A JPH09260668 A JP H09260668A JP 6354296 A JP6354296 A JP 6354296A JP 6354296 A JP6354296 A JP 6354296A JP H09260668 A JPH09260668 A JP H09260668A
Authority
JP
Japan
Prior art keywords
source line
groove
layer
thin film
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP6354296A
Other languages
English (en)
Inventor
Hiromi Sakamoto
弘美 坂本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP6354296A priority Critical patent/JPH09260668A/ja
Publication of JPH09260668A publication Critical patent/JPH09260668A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Liquid Crystal (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【課題】 液晶表示装置に用いられ、配線抵抗が低く、
高開口率で高性能な薄膜トランジスタおよびその製造方
法を提供する。 【解決手段】 表面に形成された溝２を有する絶縁性基
板１の表面上に堆積された金属４でソースライン２４お
よび遮光膜２３が形成され、ソースライン２４上の透明
絶縁膜５に形成されたコンタクトホール６を介してソー
スライン２４と透明絶縁膜５上に形成された半導体層７
とが接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置にお
ける画素選択用のスイッチング素子等に用いられる薄膜
トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】ガラス等の透明絶縁性基板上にマトリク
ス状に薄膜トランジスタを形成し、この薄膜トランジス
タをスイッチング素子として用いるアクティブマトリク
ス型の液晶表示装置においては、近年、その表示画面の
大型化と高精細化が進展しつつある。アクティブマトリ
クス型液晶表示装置では、開口率の向上などを目的に、
薄膜トランジスタの配線をより細くする傾向があるが、
配線が細くなるほど配線の抵抗が大きくなり、また、断
線不良が起こりやすくなる。したがって、アクティブマ
トリクス型液晶表示装置における表示画面の大型化と高
精細化に際しては、薄膜トランジスタの配線の低抵抗化
および薄膜トランジスタの素子の信頼性の向上が、従来
に比べてより重要になる。
【０００３】前記アクティブマトリクス型の液晶表示装
置において、透明絶縁性基板裏面からの光の回り込みに
起因する光リーク電流の増加を抑制することを目的に、
薄膜トランジスタへの光の入射を遮断するように、薄膜
トランジスタの下部に遮光膜を設けた構造の薄膜トラン
ジスタが提案されている。このような薄膜トランジスタ
の例として、図６に遮光膜を有するポリＳｉトランジス
タを概略的に示す。
【０００４】以下に、図６に示される薄膜トランジスタ
の製造方法を説明する。
【０００５】まず、ガラス等の透明絶縁性基板１０１上
にＴａを成膜し、このＴａ膜にエッチング加工を行うこ
とにより遮光膜１１８を形成する。次に、下地絶縁膜
（ベースコート）１０５を堆積する。下地絶縁膜１０５
の上部に島状の半導体層１０７を形成した後、レーザー
照射や６００℃前後の温度の高温熱処理を施すことによ
り、半導体層１０７を結晶化する。次に、ゲート電極１
１３よりも一回り大きいレジストマスクを半導体層１０
７上に形成した後、半導体層１０７にＰイオンもしくは
Ｂイオンを注入し、レーザーアニールにより不純物を活
性化して、ソース領域１０９、ドレイン領域１１０、お
よびオフセット領域１１１を形成する。さらに、それら
の領域の上部にＳｉＯ2を堆積して、ゲート絶縁膜１１
２を形成する。次に、ゲート絶縁膜１１２上にＡｌを主
成分とする合金やＴａ等を堆積することによりゲート電
極１１３を形成する。さらに、ＳｉＯ2を堆積して層間
絶縁膜１１９を形成する。次に、層間絶縁膜１１９上に
ＩＴＯを堆積およびパターンニングして画素電極１１４
を形成した後、ソース領域１０９およびドレイン領域１
１０上にそれぞれコンタクトホール１０６、１１６を形
成する。そして、Ａｌ合金等の金属をスパッタし、ソー
スライン１２０およびドレイン電極１２１を形成する。
【０００６】配線の低抵抗化および断線不良の抑制を目
的としたトランジスタとして、図７に示す特公平7-5438
6号公報（三菱電機）に開示される薄膜トランジスタが
ある。特公平7-54386号の薄膜トランジスタでは、透明
絶縁性基板２０１上に遮光膜２０２と同時に第２のソー
スライン２０９が形成されている。第２のソースライン
２０９は、第１のソースライン電極２０４とコンタクト
ホール２１０を通して接続されている。第２のソースラ
イン２０９は第１のソースライン２０４と並列になって
おり、第１のソースライン２０４と第２のソースライン
２０９とが２層のソースラインを形成している。２０３
はパッシベーション膜、２０５はドレイン・画素電極、
２０６は半導体膜、２０７はゲート絶縁膜、２０８はゲ
ート電極、２１１はコンタクト膜である。
【０００７】また、特開平6-163586号公報（富士通）や
特開平6-224221号公報（日本板硝子）に開示されている
ように、基板に設けられた溝内（凹部）に金属を堆積す
ることによって形成されたゲート配線を有する薄膜トラ
ンジスタもある。
【０００８】
【発明が解決しようとする課題】図６に示されるよう
に、薄膜トランジスタの下部に遮光膜１１８を形成した
従来の構造では、遮光膜１１８が電気的に浮いた状態で
あるので、浮遊容量が発生することなどにより、薄膜ト
ランジスタの信頼性が低い。そのため、信頼性の向上を
目的に、遮光膜１１８の電位固定用の特別な配線を設け
たり、もしくは遮光膜１１８をソース電極およびゲート
電極のうちのいずれかの電極に接続するといった工夫が
必要である。また、ゲートラインよりも上のレベルにソ
ースラインおよびドレイン電極を形成するプロセスが必
要なので、製造工程が複雑である。さらに、ゲートの段
差部では、ソースラインに断線が生じたり、また断線に
至らずとも薄肉化されるため、配線の信頼性が低いとい
う問題がある。また、ソースライン、ドレイン電極、ゲ
ートライン間のリーク電流が生じやすいという問題もあ
る。図６に示される構造のように、Ａｌ合金とＩＴＯが
接触する場合には、接触部で電池効果に起因する腐食が
発生して特性が劣化する。
【０００９】特公平7-54386号公報に開示されている薄
膜トランジスタでは、前述したように、透明絶縁性基板
２０１上に遮光膜２０２と同時に形成された第２のソー
スライン２０９が、第１のソースライン電極２０４とコ
ンタクトホール２１０を通して並列に接続されて２層の
ソースラインを形成しているが、遮光膜２０２は電気的
に浮いた状態である。遮光膜２０２が電気的に浮いた状
態なので、上述した問題がある。第２のソースライン２
０９の材料がＡｌ合金であれば、第２のソースラインは
後工程のレーザー処理や高温熱処理に耐えることができ
ない。一方、第２のソースライン２０９の材料が実用的
な高融点金属であれば、Ａｌ合金と比較して抵抗率が大
きいため、実用的な抵抗値を得るためには、第２のソー
スライン２０９の膜厚を厚くしたり、配線の線幅を大き
くする必要がある。ところが、第２のソースライン２０
９の膜厚を厚くすれば、段差部（第１のソースライン２
０４と第２のソースライン２０９とが重なる部分）で上
層膜（第１のソースライン２０４）の断線や信頼性の低
下につながる。また、第２のソースライン２０９の線幅
を大きくすれば、開口率が低下する等の問題が発生す
る。
【００１０】特開平6-163586号公報の製造方法では、レ
ジスト上とコンタクト部にメッキ法でメタルを形成し、
コンタクト部以外の金属をレジストとともにリフトオフ
し、ゲート電極を形成しているため、Ｃ等の不純物がゲ
ート電極中に混入し、信頼性の高い電極が形成できな
い。また、５００℃〜６００℃以上の後工程熱処理に耐
えることは不可能である。
【００１１】いずれの公報においても、ゲート電極とし
て埋め込みメタルを用いているが、表面を完全に平坦化
することは難しいため、ボトムゲート型トランジスタに
おいて良好な特性を得ることは困難である。
【００１２】本発明の目的は、特性が良好で信頼性の高
い薄膜トランジスタおよびその製造方法を提供すること
にある。
【００１３】
【課題を解決するための手段】本発明による絶縁性基板
上に形成された薄膜トランジスタは、前記絶縁性基板の
表面に形成された溝を含む絶縁性基板の前記溝を有する
表面上に堆積された導電体からソースラインおよび遮光
膜が形成され、前記ソースライン上の透明絶縁膜に形成
されたコンタクトホールを介して前記ソースラインと前
記透明絶縁膜上に形成された半導体層とが接続されてお
り、そのことにより前記目的が達成される。
【００１４】前記導電体は金属であってもよい。
【００１５】前記ソースラインの電位と前記遮光膜の電
位とが同電位であることが好ましい。
【００１６】本発明による絶縁性基板上に形成された薄
膜トランジスタの製造方法は、絶縁性基板表面に溝を形
成する工程と、前記溝内に金属を埋め込むとともに前記
絶縁性基板の前記溝が形成された表面に前記金属を堆積
して金属層を形成する工程と、前記金属層を加工してソ
ースラインおよび遮光膜を形成する工程と、前記ソース
ラインおよび前記遮光膜上に透明絶縁膜を形成する工程
と、前記透明絶縁膜にコンタクトホールを形成する工程
と、前記コンタクトホールを介して前記ソースラインと
接続する半導体層を前記透明絶縁膜上に形成する工程と
を包含しており、そのことにより前記目的が達成され
る。
【００１７】前記金属層を加工してソースラインおよび
遮光膜を形成する工程が、前記金属層をエッチバックす
る工程を含んでいてもよい。
【００１８】このことにより、前記溝内に前記金属をボ
イドなく埋め込むことができるとともに薄い遮光膜を形
成することができる。
【００１９】本発明による絶縁性基板上に形成された薄
膜トランジスタは、絶縁性基板の表面に設けられた溝内
に埋め込まれた金属でソースラインが形成されており、
そのことにより前記目的が達成される。
【００２０】前記薄膜トランジスタは、前記絶縁性基板
の前記溝が設けられた面の表面上に設けられた絶縁膜
と、前記絶縁膜に設けられたコンタクトホールと、前記
コンタクトホールを介して前記ソースラインと接続し前
記絶縁膜上に設けられた半導体層と、前記半導体層の上
部に設けられたゲート電極とを有していてもよい。
【００２１】本発明による絶縁性基板上に形成される薄
膜トランジスタの製造方法は、絶縁性基板表面に溝を形
成する工程と、前記溝内に金属を埋め込んでソースライ
ンを形成する工程と、前記ソースラインおよび前記絶縁
性基板上に絶縁膜を形成する工程と、前記絶縁膜にコン
タクトホールを形成する工程と、前記コンタクトホール
を介して前記ソースラインと接続する半導体層を前記絶
縁膜上に形成する工程とを包含しており、そのことによ
り前記目的が達成される。
【００２２】前記製造方法は、前記溝内に金属を埋め込
んでソースラインを形成する工程が、前記溝内に前記金
属を埋め込むとともに前記絶縁性基板の前記溝が形成さ
れた表面上に前記金属を堆積して金属層を形成する工程
と、前記溝内の金属以外の前記絶縁性基板上の前記金属
層を除去する工程とを含んでいてもよい。
【００２３】本発明によれば、絶縁性基板に溝を形成す
ることにより、基板の深さ方向のスペースを利用して、
低抵抗かつ信頼性の高いソースラインを形成することが
できる。また、ソースラインとゲートラインとが交差す
る部分で段差がなくなるので、薄膜トランジスタの平坦
化が図れ、薄膜トランジスタの特性が向上する。さら
に、ソースラインの線幅を細くすることが可能になるの
で、開口率が向上する。ソースラインと遮光膜とを同時
に形成すれば、常にソースラインの電位と遮光膜の電位
とが同電位になるので、遮光膜の電位固定用の特別な配
線を必要とせず、浮遊容量の発生が防止できる。
【００２４】
【発明の実施の形態】まず、本発明による薄膜トランジ
スタの製造方法の概要を説明する。本発明による薄膜ト
ランジスタおよびその製造方法の詳細は、後述する実施
例にて説明する。
【００２５】本発明による薄膜トランジスタの製造方法
では、透明絶縁性基板のソースラインを形成する領域に
ドライエッチ法で溝を形成し、溝および透明絶縁性基板
上に密着層を設ける。密着層は、Ｔｉ、ＴｉＮ、Ｔｉ
Ｗ、Ｗ、ＷＳｉxなどをスパッタ法で形成する。
【００２６】その後、化学気相成長法（ＣＶＤ法）など
により、高融点金属で溝を完全に埋め込むことにより溝
内にソースラインを形成するとともに、透明絶縁性基板
上の密着層の全面にこの高融点金属を堆積して高融点金
属膜を形成する。
【００２７】透明絶縁性基板上のソースラインを形成す
る領域に設けられた溝内に、高融点金属を埋め込む手法
としてはＷの全面ＣＶＤ法などがある。全面ＣＶＤ法
は、ＬＳＩの分野では、高アスペクト比コンタクトホー
ルやスルーホールを埋め込む手法として一般的な手法で
ある。
【００２８】その後、絶縁性基板上の高融点金属膜が所
望の膜厚になるまでエッチバックを行う。高融点金属膜
の膜厚が小さいと、エッチバックの際に溝の中心部にボ
イドが生じる。ＣＶＤ法を用いて溝内に高融点金属をボ
イドなく完全に埋め込むためには、高融点金属膜を少な
くとも溝の幅の半分以上堆積する必要がある。従って、
生産性（コストやスループット等）の観点から、溝の幅
は細い方が好ましい。溝の幅は、約１μｍ以下が好まし
い。ソースラインの抵抗を小さくするためにソースライ
ンの幅を広くしなければならない場合には、複数の溝を
形成したり、溝を深く形成すればよい。Ｗ−ＣＶＤ膜の
比抵抗は約１０〜１２μΩｃｍであり、低抵抗なソース
ラインを形成することが可能である。ドライエッチ法で
全面エッチバックの後、高融点金属膜を所望のソースラ
インおよび遮光膜形状に加工し、その上に透明絶縁膜を
堆積する。
【００２９】透明絶縁膜にコンタクトホールを形成した
後、半導体層を形成し、半導体層とソースラインとを接
続する。
【００３０】次にゲート絶縁膜を堆積した後ゲート電極
を形成する、さらに、ドレイン領域と接続するように、
ドレイン領域上に透明導電膜を堆積してパターンニング
することにより画素電極を形成する。
【００３１】本発明による薄膜トランジスタの製造方法
は以上のような工程を含む。
【００３２】上記の製造方法は、遮光膜を有する薄膜ト
ランジスタの製造方法である。一方、遮光膜を有しない
薄膜トランジスタは、下記のようにして製造される。
【００３３】まず、透明絶縁性基板にドライエッチ法で
溝を形成し、溝内および透明絶縁性基板上に密着層を形
成後、高融点金属をＣＶＤ法で全面に堆積し、溝を完全
に埋め込みソースラインを形成する。ここまでの工程
は、上述の製造方法と同様である。
【００３４】次に、溝部以外の透明絶縁性基板上の高融
点金属が完全に除去されるまで、エッチバックを行う。
【００３５】そして、上述の製造方法と同様に、透明絶
縁膜を堆積した後、ソースライン上にコンタクトホール
を形成した後、Ｓｉ層を形成し、Ｓｉ層とソースライン
とを直接接続する。
【００３６】以下、ゲート絶縁膜を堆積した後ゲート電
極を形成し、画素電極がドレイン領域と接続するように
ドレイン領域上に透明導電膜を堆積し、パターニングを
行って、所望の形状の画素電極を形成する。
【００３７】本発明による遮光膜を有しない薄膜トラン
ジスタの製造方法は以上の工程を含む。
【００３８】なお、高融点金属膜の成膜方法は上述の方
法に限られず、例えばリフロースパッタ法でもよい。溝
部以外の絶縁性基板上の高融点金属を除去する別の手法
としては、化学機械的研磨（ＣＭＰ）法でもよい。
【００３９】高融点金属としてＣｕを用いる場合には、
リフロースパッタ法でもＭＯＣＶＤ法で溝内への埋め込
みおよび基板上への成膜が可能である。Ｃｕを用いる場
合には、溝部以外の絶縁性基板上の高融点金属膜の除去
ならびに平坦化をＣＭＰ法により行うとよい。ＣｕはＡ
ｌ合金よりも比抵抗が低いので、Ａｌを用いた場合より
もさらに配線の低抵抗化、微細化が可能になる。以下、
本発明の実施例を説明する。
【００４０】（第１実施例）図１は、本発明による遮光
膜を有する薄膜トランジスタ３０を示した平面図であ
る。以下、図１のＡ−Ａ線の断面図に相当する図２
（ａ）〜（ｋ）を用いて、本発明による薄膜トランジス
タ３０の製造工程を説明する。
【００４１】まず、透明性絶縁基板としてのガラス基板
１上のソースラインを形成しようとする領域に、ドライ
エッチ法を用いて幅１μｍ、深さ２μｍの溝２を形成す
る。次に、ガラス基板１上および溝２内に、ガラス基板
の密着層として５０ｎｍの厚さのＴｉＷ層３をスパッタ
法により堆積し、さらにＴｉＷ層３の上に全面ＣＶＤ法
によりＷを５５０ｎｍ堆積して、Ｗ層４を形成する（図
２（ａ））。
【００４２】続いて、ガラス基板１上のＴｉＷ層３およ
びＷ層４の合計の膜厚が１００ｎｍになるまでエッチバ
ックを行う（図２（ｂ））。エッチバックを行う理由
は、Ｗ層４を薄くすることである。Ｗ層４を薄くするこ
とにより、後述する遮光膜２３が薄く形成される。その
ことにより、後述する段差の少ない半導体層が形成され
るので、結果として平坦な薄膜トランジスタが得られ
る。
【００４３】Ｗ層４の成膜とエッチバックは、マルチチ
ャンバーシステムの装置で連続的に行うことができ、公
知の手法で行うことが可能である。
【００４４】次に、フォトリソグラフィー法およびドラ
イエッチ法により、ＴｉＷ層３およびＷ層４を所望の形
状にパターンニングして、ソースライン２４および遮光
膜２３を形成する（図２（ｃ））。
【００４５】ガラス基板１およびソースライン２４上に
ＳｉＯ2を１００ｎｍ堆積して層間絶縁膜５を形成した
後、層間絶縁膜５のソースライン２４の上部にコンタク
トホール６を形成する（図２（ｄ））。
【００４６】そして、アモルファスシリコンを５０ｎｍ
堆積し島状に加工して、半導体層７を形成する（図２
（ｅ））。このとき、コンタクトホール６を通してソー
スライン２４と半導体層７は電気的に接続している。
【００４７】次に、レーザー照射を行うことにより、半
導体層７を多結晶化する。チャンネル端にオフセット領
域を設けるため、後述するゲート電極よりも一回り大き
いレジストマスク８をマスクとして半導体層７上に形成
し、ＰＨ3＋Ｈ2ガスのプラズマを用いて加速電圧８０ｋ
ｅＶで、ドーズ量５×１０15／ｃｍ2の不純物イオン
（Ｐイオン）を注入する（図２（ｆ））。
【００４８】レジスト８を剥離後、Ｘｅ−Ｃｌエキシマ
レーザーを用い、室温大気雰囲気中で照射エネルギーが
３５０ｍＪ／ｃｍ2のレーザーで半導体層７に注入した
不純物を活性化することにより、ソース領域９およびド
レイン領域１０を形成する。ソースライン２４と半導体
層のソース領域９との接触部にはオーミックコンタクト
が形成される。レジストマスク８の下部に位置する半導
体層７の領域にはＰイオンが注入されない（図２
（ｇ））。
【００４９】次に、ＳｉＯ2を１００ｎｍ堆積してゲー
ト絶縁膜１２を形成した後、ゲート絶縁膜１２上にＴａ
層１５を３５０ｎｍ堆積する（図２（ｈ））。この後、
レジストマスク１８を用いてＴａ層１５をパターンニン
グしてゲート電極１３を形成する（図２（ｉ））。ソー
ス領域９とチャネル領域との間およびドレイン領域１０
とチャネル領域との間にはオフセット領域１１が形成さ
れる。
【００５０】ゲート電極１３をマスクとしてゲート絶縁
膜１２をエッチングし（図２（ｊ））、露出したドレイ
ン領域１０の一部に重なるように、透明導電膜であるＩ
ＴＯを１００ｎｍ堆積して、画素電極１４を形成する
（図２（ｋ））。
【００５１】本実施例では、ゲート電極１３の材料とし
てＴａを使用したが、ゲート電極用材料としてはＡｌ合
金、高融点金属、高融点金属シリサイド、多結晶シリコ
ンを用いても良い。また、ゲート電極１３をシリサイド
と多結晶シリコンとの積層構造で形成しても良い。
【００５２】（第２実施例）図３は本発明による遮光膜
を伴わない薄膜トランジスタ５０を示す平面図である。
以下、図３のＢ−Ｂ線の断面図に相当する図４（ａ）〜
（ｉ）を用いて、薄膜トランジスタ５０の製造工程を説
明する。
【００５３】まず、透明絶縁性基板としてのガラス基板
３１上のソースラインを形成しようとする領域に、ドラ
イエッチ法を用いて幅１μｍ、深さ２μｍの溝３２を形
成する。次に、ガラス基板３１上および溝３２内に、密
着層として５０ｎｍの厚さのＴｉＷ層３３をスパッタ法
により堆積し、さらにＴｉＷ層３３の上に全面ＣＶＤ法
によりＷを５５０ｎｍ堆積して、Ｗ層３９を形成する
（図４（ａ））。
【００５４】続いて、溝部３２内のＴｉＷ層３３および
Ｗ層３９以外のガラス基板１上のＴｉＷ層３３およびＷ
層３９を、エッチバックを行い完全に除去する（図４
（ｂ））。上記のＷ層４の堆積とエッチバックは、公知
の手法で行えば良い。溝３２内にソースライン３４が形
成される。
【００５５】次にＳｉＯ2を１００ｎｍ堆積して層間絶
縁膜３５を形成した後、層間絶縁膜３５のソースライン
３４の上部にコンタクトホール３６を形成する（図４
（ｃ））。
【００５６】そして、アモルファスシリコンを５０ｎｍ
堆積して島状に加工して、半導体層３７を形成する（図
４（ｄ））。このとき、コンタクトホール３６を通して
ソースライン３４と半導体層３７は電気的に接続してい
る。
【００５７】次に、レーザー照射を行うことにより、半
導体層３７を多結晶化する。チャンネル端にオフセット
領域を設けるため、後述するゲート電極よりも一回り大
きいレジストマスク３８をマスクとして半導体層３７上
に形成し、ＰＨ3＋Ｈ2ガスのプラズマを用いて、加速電
圧８０ｋｅＶで、ドーズ量５×１０15／ｃｍ2のＰイオ
ンを注入する（図４（ｅ））。
【００５８】レジスト３８を剥離後、Ｘｅ−Ｃｌエキシ
マレーザーを用い、室温大気雰囲気中で照射エネルギー
が３５０ｍＪ／ｃｍ2のレーザーで半導体層３７に注入
した不純物を活性化することにより、ソース領域３９お
よびドレイン領域４０を形成する。ソースライン３４と
半導体層のドレイン領域３９との接触部にはオーミック
コンタクトが形成される。レジストマスク３８の下部に
位置する半導体層３７の領域にはＰイオンが注入されな
い（図４（ｆ））。
【００５９】次に、ＳｉＯ2を１００ｎｍ堆積してゲー
ト絶縁膜４２を形成し、Ｔａを３５０ｎｍ堆積する。そ
の後、レジストマスク４５を用いて、堆積したＴａ層を
パターンニングしてゲート電極４３を形成する（図４
（ｇ））。ソース領域３９とチャネル領域との間および
ドレイン領域４０とチャネル領域との間にはオフセット
領域４１が形成される。
【００６０】ゲート電極４３をマスクとしてゲート絶縁
膜４２をエッチングし（図４（ｈ））、露出したドレイ
ン領域４０の一部に重なるように、透明導電膜であるＩ
ＴＯを１００ｎｍ堆積して、画素電極４４を形成する
（図４（ｉ））。
【００６１】本実施例では、ゲート電極４３の材料とし
てＴａを使用したが、ゲート電極用材料としてはＡｌ合
金、高融点金属、高融点金属シリサイド、多結晶シリコ
ンを用いても良い。また、ゲート電極４３をシリサイド
と多結晶シリコンとの積層構造で形成しても良い。
【００６２】（第３実施例）図５（ａ）〜（ｉ）を用い
て、本発明による薄膜トランジスタの製造方法の第３実
施例を説明する。
【００６３】まず、透明性絶縁基板としてのガラス基板
５１上のソースラインを形成しようとする領域に、ドラ
イエッチ法を用いて幅１μｍ、深さ１μｍの溝５２を形
成する。次に、バリアメタルとしてＴｉＮをスパッタ法
により堆積して１００ｎｍのＴｉＮ層６５を形成し、Ｍ
ＯＣＶＤ法によりＣｕをＴｉＮ層６５の全面に５５０ｎ
ｍ堆積してＣｕ層６６を形成する（図５（ａ））。な
お、ＣＶＤ法でなく、リフロースパッタ法を用いても良
い。
【００６４】続いて、ＣＭＰ法を用いて、溝部５２内の
ＴｉＮ層６５およびＣｕ層６６以外のガラス基板５１上
のＴｉＮ層６５およびＣｕ層６６を完全に除去する（図
５（ｂ））。
【００６５】次に、ＳｉＮを２００ｎｍ堆積して層間絶
縁膜６７を形成する。層間絶縁膜６７はバリア層とな
る。その後、層間絶縁膜６７のソースライン７４の上部
にコンタクトホール５６を形成する（図５（ｃ））。
【００６６】そして、アモルファスシリコンを５０ｎｍ
堆積し島状に加工して、半導体層５７を形成する（図５
（ｄ））。このとき、コンタクトホール５６を通してソ
ースライン７４と半導体層５７は電気的に接続してい
る。
【００６７】次に、レーザー照射を行うことにより、半
導体層５７を多結晶化する。チャンネル端にオフセット
領域を設けるため、後述するゲート電極よりも一回り大
きいレジストマスク５８をマスクとして半導体層５７上
に形成し、ＰＨ3＋Ｈ2ガスのプラズマを用いて、加速電
圧８０ｋｅＶで、ドーズ量５×１０15／ｃｍ2のＰイオ
ンを注入する（図５（ｅ））。
【００６８】レジスト５８を剥離後、Ｘｅ−Ｃｌエキシ
マレーザーを用い、室温大気雰囲気中で照射エネルギー
が３５０ｍＪ／ｃｍ2のレーザーで半導体層５７に注入
した不純物を活性化することにより、ソース領域５９お
よびドレイン領域６０を形成する。ソースライン７４と
半導体層のソース領域５９との接触部にはオーミックコ
ンタクトが形成される。レジストマスク５８の下部に位
置する半導体層５７の領域にはＰイオンが注入されない
（図５（ｆ））。
【００６９】次に、ＳｉＯ2を１００ｎｍ堆積してゲー
ト絶縁膜６２を形成し、Ｔａを３５０ｎｍ堆積した後、
レジストマスク６８を用いて、堆積したＴａ層をパター
ンニングしてゲート電極６３を形成する（図５
（ｇ））。
【００７０】ゲート電極６３をマスクとしてゲート絶縁
膜６２をエッチングし（図５（ｈ））、露出したドレイ
ン領域６０の一部に重なるように、透明導電膜であるＩ
ＴＯを１００ｎｍ堆積して、画素電極６４を形成する
（図５（ｉ））。
【００７１】
【発明の効果】以上のように、本発明によれば、絶縁性
基板に設けられた溝内に形成されたソースラインを有
し、ソースラインとゲートラインとの交差部で段差がな
い平坦な薄膜トランジスタを容易に形成することができ
る。このため、低抵抗かつ信頼性の高い薄膜トランジス
タを容易に得ることが可能となる。
【００７２】本発明による薄膜トランジスタは、低抵抗
かつ短絡故障の起きにくい信頼性の高いソースラインを
有しているので、本発明による薄膜トランジスタを大容
量、大画面のディスプレイに適用した場合でも、配線の
伝幡遅延が低減するので、画質の劣化がない。また、ソ
ースラインの抵抗を増大させることなくソースラインの
線幅を細くすることが可能になるので、本発明による薄
膜トランジスタを用いた表示装置では開口率が向上す
る。
【００７３】本発明によれば、ソースラインと遮光膜と
を同時に一体化して形成することにより、製造工程が簡
略化でき、常に遮光膜とソースラインとが同電位にな
る。そのため、遮光膜の電位固定用の特別な配線を必要
とせず、浮遊容量が発生しにくい、特性が良好な薄膜ト
ランジスタが得られる。
【図面の簡単な説明】
【図１】本発明による遮光膜を有する薄膜トランジスタ
の一実施例を示す平面図である。
【図２】（ａ）〜（ｋ）は本発明による薄膜トランジス
タの製造方法の一実施例を説明する図である。
【図３】本発明による遮光膜を有しない薄膜トランジス
タの一実施例を示す平面図である。
【図４】（ａ）〜（ｉ）は、本発明による薄膜トランジ
スタの製造方法の他の実施例を説明する図である。
【図５】（ａ）〜（ｉ）は、本発明による薄膜トランジ
スタの製造方法の他の実施例を説明する図である。
【図６】従来の薄膜トランジスタを示す図である。
【図７】特公平7-54386号公報に開示される薄膜トラン
ジスタを説明する図である。
【符号の説明】
１ ガラス基板 ２ 溝 ３ ＴｉＷ層 ４ Ｗ層 ５ 層間絶縁膜 ６ コンタクトホール ７ 半導体層 ８ レジストマスク ９ ソース領域 １０ ドレイン領域 １３ ゲート電極 １４ 画素電極 ２３ 遮光膜 ２４ ソースライン

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 絶縁性基板上に形成された薄膜トランジ
    スタであって、該絶縁性基板の表面に形成された溝を含
    む絶縁性基板の該溝を有する表面上に堆積された導電体
    からソースラインおよび遮光膜が形成され、該ソースラ
    イン上の透明絶縁膜に形成されたコンタクトホールを介
    して該ソースラインと該透明絶縁膜上に形成された半導
    体層とが接続されている薄膜トランジスタ。
  2. 【請求項２】 前記導電体が金属である請求項１に記載
    の薄膜トランジスタ。
  3. 【請求項３】 前記ソースラインの電位と前記遮光膜の
    電位とが同電位である請求項１または２のいずれかに記
    載の薄膜トランジスタ。
  4. 【請求項４】 絶縁性基板上に形成された薄膜トランジ
    スタの製造方法であって、 該絶縁性基板の表面に溝を形成する工程と、 該溝内に金属を埋め込むとともに該絶縁性基板の該溝が
    形成された表面に該金属を堆積して金属層を形成する工
    程と、 該金属層を加工してソースラインおよび遮光膜を形成す
    る工程と、 該ソースラインおよび該遮光膜上に透明絶縁膜を形成す
    る工程と、 該透明絶縁膜にコンタクトホールを形成する工程と、 該コンタクトホールを介して該ソースラインと接続する
    半導体層を該透明絶縁膜上に形成する工程と、 を包含する薄膜トランジスタの製造方法。
  5. 【請求項５】 前記金属層を加工してソースラインおよ
    び遮光膜を形成する工程が、該金属層をエッチバックす
    る工程を含む請求項４に記載の薄膜トランジスタの製造
    方法。
  6. 【請求項６】 絶縁性基板上に形成された薄膜トランジ
    スタであって、絶縁性基板の表面に設けられた溝内に埋
    め込まれた金属でソースラインが形成されている薄膜ト
    ランジスタ。
  7. 【請求項７】 前記絶縁性基板の前記溝が設けられた面
    の表面上に設けられた絶縁膜と、 該絶縁膜の前記ソースラインの上部に設けられたコンタ
    クトホールと、 該コンタクトホールを介して該ソースラインと接続し該
    絶縁膜上に設けられた半導体層と、 該半導体層の上部に設けられたゲート電極とを有する請
    求項６に記載の薄膜トランジスタ。
  8. 【請求項８】 絶縁性基板上に形成された薄膜トランジ
    スタの製造方法であって、 該絶縁性基板表面に溝を形成する工程と、 該溝内に金属を埋め込んでソースラインを形成する工程
    と、 該ソースラインおよび該絶縁性基板上に絶縁膜を形成す
    る工程と、 該絶縁膜にコンタクトホールを形成する工程と、 該コンタクトホールを介して該ソースラインと接続する
    半導体層を該絶縁膜上に形成する工程と、 を含む薄膜トランジスタの製造方法。
  9. 【請求項９】 前記溝内に金属を埋め込んでソースライ
    ンを形成する工程が、前記溝内に前記金属を埋め込むと
    ともに該絶縁性基板の該溝が形成された表面上に該金属
    を堆積して金属層を形成する工程と、 該溝内の金属以外の該絶縁性基板上の該金属層を除去す
    る工程と、 を含む請求項８に記載の薄膜トランジスタの製造方法。
JP6354296A 1996-03-19 1996-03-19 薄膜トランジスタおよびその製造方法 Withdrawn JPH09260668A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6354296A JPH09260668A (ja) 1996-03-19 1996-03-19 薄膜トランジスタおよびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6354296A JPH09260668A (ja) 1996-03-19 1996-03-19 薄膜トランジスタおよびその製造方法

Publications (1)

Publication Number Publication Date
JPH09260668A true JPH09260668A (ja) 1997-10-03

Family

ID=13232222

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6354296A Withdrawn JPH09260668A (ja) 1996-03-19 1996-03-19 薄膜トランジスタおよびその製造方法

Country Status (1)

Country Link
JP (1) JPH09260668A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100690000B1 (ko) * 2000-02-21 2007-03-08 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
JP2007187964A (ja) * 2006-01-16 2007-07-26 Seiko Epson Corp 電気光学装置、電子機器及びプロジェクタ
KR100882402B1 (ko) * 2006-07-03 2009-02-05 우 옵트로닉스 코포레이션 액정표시장치의 기판 및 그 제조방법
KR100891042B1 (ko) * 2002-08-01 2009-03-31 하이디스 테크놀로지 주식회사 프린지 필드 스위칭 모드 액정표시장치의 제조방법
JP2011186484A (ja) * 1999-09-30 2011-09-22 Samsung Electronics Co Ltd 液晶表示装置用薄膜トランジスタ基板及びその製造方法
JP2015122538A (ja) * 2015-03-09 2015-07-02 株式会社半導体エネルギー研究所 半導体装置
US9997543B2 (en) 2001-04-27 2018-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011186484A (ja) * 1999-09-30 2011-09-22 Samsung Electronics Co Ltd 液晶表示装置用薄膜トランジスタ基板及びその製造方法
KR100690000B1 (ko) * 2000-02-21 2007-03-08 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
US9997543B2 (en) 2001-04-27 2018-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
KR100891042B1 (ko) * 2002-08-01 2009-03-31 하이디스 테크놀로지 주식회사 프린지 필드 스위칭 모드 액정표시장치의 제조방법
JP2007187964A (ja) * 2006-01-16 2007-07-26 Seiko Epson Corp 電気光学装置、電子機器及びプロジェクタ
US7924356B2 (en) 2006-01-16 2011-04-12 Seiko Epson Corporation Electrooptical device, electronic apparatus, and projector
JP4702067B2 (ja) * 2006-01-16 2011-06-15 セイコーエプソン株式会社 電気光学装置、電子機器及びプロジェクタ
KR100882402B1 (ko) * 2006-07-03 2009-02-05 우 옵트로닉스 코포레이션 액정표시장치의 기판 및 그 제조방법
US7544528B2 (en) 2006-07-03 2009-06-09 Au Optronics Corporation Method for manufacturing substrate of liquid crystal device
US7902558B2 (en) 2006-07-03 2011-03-08 Au Optronics Corporation Substrate of liquid crystal device and method for manufacturing the same
JP2015122538A (ja) * 2015-03-09 2015-07-02 株式会社半導体エネルギー研究所 半導体装置

Similar Documents

Publication Publication Date Title
US5243220A (en) Semiconductor device having miniaturized contact electrode and wiring structure
KR101004219B1 (ko) 배선, 배선의 형성방법, 박막 트랜지스터 및 표시장치
US6395586B1 (en) Method for fabricating high aperture ratio TFT's and devices formed
US20040185683A1 (en) Wiring, display device and method of manufacturing the same
US6096572A (en) Manufacturing method and semiconductor device with low contact resistance between transparent electrode and pad electrode
JP5040222B2 (ja) 表示装置
JP3102405B2 (ja) 半導体装置の製造方法
US11424337B2 (en) Array substrate, manufacturing method thereof, and display panel
US20080048191A1 (en) Organic light emitting display device and method of fabricating the same
JPH09260668A (ja) 薄膜トランジスタおよびその製造方法
JPH06204225A (ja) ボイドを有するプレーナコンタクト
JPH10229086A (ja) 半導体装置およびその製造方法
KR100790816B1 (ko) 반도체 메모리 디바이스의 배선 제조방법
JP3382130B2 (ja) 薄膜トランジスタの製造方法
JP4495428B2 (ja) 薄膜トランジスタの形成方法
KR100284138B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100191710B1 (ko) 반도체 소자의 금속 배선 방법
KR100268914B1 (ko) 반도체소자의배선구조및그의형성방법
KR100186985B1 (ko) 반도체 소자의 콘택홀 매립 금속배선 형성방법
JPH08340052A (ja) 半導体メモリ装置およびその製造方法
KR100779392B1 (ko) 반도체 소자 및 그 제조 방법
KR100203299B1 (ko) 반도체 소자의 금속배선 형성방법
JPH07221174A (ja) 半導体装置及びその製造方法
JPH05166941A (ja) 半導体セルフアライン・コンタクト構造および製造方法
KR20080055309A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20030603