JPH09260590A - Semiconductor device and manufacture thereof - Google Patents
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- JPH09260590A JPH09260590A JP8062253A JP6225396A JPH09260590A JP H09260590 A JPH09260590 A JP H09260590A JP 8062253 A JP8062253 A JP 8062253A JP 6225396 A JP6225396 A JP 6225396A JP H09260590 A JPH09260590 A JP H09260590A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、素子分離膜で分離
された基板表面のアクティブ領域にＭＯＳトランジスタ
を設けてなる半導体装置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device in which a MOS transistor is provided in an active region of a substrate surface separated by an element isolation film, and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】半導体装置の高集積化と高機能化にとも
ない、微細化された導電層の低抵抗化が要求されてい
る。このため、例えばＭＯＳトランジスタを備えた半導
体装置においては、当該ＭＯＳトランジスタのソース拡
散層及びドレイン拡散層（以下、ソース・ドレイン拡散
層と記す）の表面層にシリサイド層を形成することによ
って拡散抵抗の低減を図ることが検討されている。2. Description of the Related Art With the high integration and high functionality of semiconductor devices, it is required to reduce the resistance of finely-divided conductive layers. Therefore, for example, in a semiconductor device including a MOS transistor, a silicide layer is formed on a surface layer of a source diffusion layer and a drain diffusion layer (hereinafter, referred to as a source / drain diffusion layer) of the MOS transistor to reduce diffusion resistance. The reduction is being considered.
【０００３】上記半導体装置を製造する場合には、先
ず、図５（１）に示すように、基板５１の表面側に素子
分離膜５２とその下面のチャネルストップ拡散層５２ａ
とを形成し、次いで、基板５１上に一部がゲート電極５
３ａになる導電層５３を形成する。この導電層５３は、
上面にオフセット酸化膜５４が形成されたものとする。
次に、当該基板５１の露出表面からＬＤＤ（lightly do
ped drain)拡散層５５を形成するための不純物を導入し
た後、基板５１上に成膜した酸化シリコン膜をエッチバ
ックすることによって導電層５３及びオフセット酸化膜
５４の側壁にサイドウォール５６を形成する。このサイ
ドウォール５６は、次にソース・ドレイン拡散層５７を
形成した場合にＬＤＤ拡散層５５を残す幅ｗ1 で形成す
ることとし、例えば導電層５３の膜厚が２００ｎｍ程度
である場合にサイドウォール５６幅はｗ1 ＝０．１２μ
ｍ程度とする。その後、基板５１の露出表面からソース
・ドレイン拡散層５７を形成するための不純物導入を行
う。しかる後、図５（２）に示すように、例えばセルフ
アラインシリサイドプロセスによって、ソース・ドレイ
ン拡散層５７の露出表面を覆う状態でシリサイド層５８
を形成する。In manufacturing the above semiconductor device, first, as shown in FIG. 5A, an element isolation film 52 is formed on the front surface side of a substrate 51 and a channel stop diffusion layer 52a is formed on the lower surface thereof.
And a part of the gate electrode 5 is formed on the substrate 51.
A conductive layer 53 to be 3a is formed. This conductive layer 53 is
It is assumed that the offset oxide film 54 is formed on the upper surface.
Next, from the exposed surface of the substrate 51, LDD (lightly do
ped drain) After introducing impurities for forming the diffusion layer 55, the silicon oxide film formed on the substrate 51 is etched back to form sidewalls 56 on the side walls of the conductive layer 53 and the offset oxide film 54. . The sidewall 56 is formed with a width w 1 that leaves the LDD diffusion layer 55 when the source / drain diffusion layer 57 is formed next. For example, when the thickness of the conductive layer 53 is about 200 nm, the sidewall 56 is formed. 56 width is w 1 = 0.12μ
It is about m. After that, impurities are introduced from the exposed surface of the substrate 51 to form the source / drain diffusion layers 57. Then, as shown in FIG. 5B, the silicide layer 58 is covered by the self-aligned silicide process so as to cover the exposed surface of the source / drain diffusion layer 57.
To form
【０００４】[0004]
【発明が解決しようとする課題】しかし、上記のように
複数の素子を設けてなる半導体装置においては、図６に
示すように、外部電源が接続されるパッド６１と内部回
路６２との間に静電保護回路６３を備えることによって
内部回路６２を保護している。この静電保護回路６３
は、例えば、ＮチャンネルＭＯＳトランジスタ（以下、
ＮＭＯＳと記す）とＰチャンネルＭＯＳトランジスタ
（以下、ＰＭＯＳと記す）とをパッド６１に対して並列
に接続することで、パッド６１に急激に高電圧が掛かっ
た場合に、この静電保護回路６３のＰＮ接合を通して電
荷を逃がすように構成されている。However, in the semiconductor device having a plurality of elements as described above, as shown in FIG. 6, a pad 61 to which an external power source is connected and an internal circuit 62 are provided. The internal circuit 62 is protected by including the electrostatic protection circuit 63. This electrostatic protection circuit 63
Is, for example, an N-channel MOS transistor (hereinafter,
By connecting an NMOS and a P-channel MOS transistor (hereinafter, referred to as PMOS) in parallel to the pad 61, when a high voltage is suddenly applied to the pad 61, this electrostatic protection circuit 63 It is configured to allow charge to escape through the PN junction.
【０００５】このため、半導体装置の動作速度の高速化
を達成するために、当該半導体装置を構成するＭＯＳト
ランジスタのソース・ドレイン拡散層の表面層にシリサ
イド層を形成すると、静電保護回路６３を構成するＭＯ
Ｓトランジスタのソース・ドレイン拡散層の表面層にも
シリサイド層が形成される。そして、このような半導体
装置においてパッド６１に高電圧が掛かると、図５
（２）に示したＭＯＳトランジスタのシリサイド層５８
もほぼ均一に同電位になる。このため、図中矢印で指し
示したような、素子分離膜５２の端部におけるチャネル
ストップ拡散層５２ａとソース・ドレイン拡散層５７と
のＰＮ接合部、ゲート電極５３ａの端部におけるソース
・ドレイン拡散層５７と基板５１のウェル拡散層とのＰ
Ｎ接合部、及びここでは図示を省略したゲート酸化膜部
分に高電圧が掛かって電流が集中し、これによって当該
ＭＯＳトランジスタで構成される静電保護回路が静電破
壊し易くなると言う課題がある。Therefore, if a silicide layer is formed on the surface layer of the source / drain diffusion layer of the MOS transistor constituting the semiconductor device in order to achieve a high speed operation of the semiconductor device, the electrostatic protection circuit 63 is formed. MO to configure
A silicide layer is also formed on the surface layer of the source / drain diffusion layer of the S transistor. When a high voltage is applied to the pad 61 in such a semiconductor device, as shown in FIG.
The silicide layer 58 of the MOS transistor shown in (2)
Becomes almost the same potential. Therefore, the PN junction between the channel stop diffusion layer 52a and the source / drain diffusion layer 57 at the end of the element isolation film 52 and the source / drain diffusion layer at the end of the gate electrode 53a as indicated by the arrow in the figure. P between 57 and the well diffusion layer of the substrate 51
There is a problem that a high voltage is applied to the N-junction portion and a gate oxide film portion (not shown here) to concentrate the current, which makes the electrostatic protection circuit composed of the MOS transistor susceptible to electrostatic breakdown. .
【０００６】上記静電破壊を防止するためには、シリサ
イド層５８を形成する工程で静電保護回路上をマスクで
覆い、当該静電保護回路を構成するＭＯＳトランジスタ
にはシリサイド層５８が形成されないようにする必要が
ある。しかし、こうした場合には、シリサイド層５８を
形成するためのリソグラフィー工程が追加されて半導体
装置の製造工程が複雑化すると言う新たな課題が生じ
る。In order to prevent the electrostatic breakdown, in the step of forming the silicide layer 58, the electrostatic protection circuit is covered with a mask, and the silicide layer 58 is not formed in the MOS transistor forming the electrostatic protection circuit. Need to do so. However, in such a case, a new problem arises that a lithography process for forming the silicide layer 58 is added and the manufacturing process of the semiconductor device becomes complicated.
【０００７】[0007]
【課題を解決するための手段】そこで本発明は、ソース
拡散層及びドレイン拡散層の表面層にシリサイド層を有
するＭＯＳトランジスタを設けてなる半導体装置におい
て、素子分離膜及びＭＯＳトランジスタのゲート電極の
側壁に配置されるサイドウォールとの間隔を保った状態
で上記ソース拡散層及びドレイン拡散層の表面層に上記
シリサイド層を設けることを上記課題を解決するための
手段としている。SUMMARY OF THE INVENTION Therefore, according to the present invention, in a semiconductor device having a MOS transistor having a silicide layer on the surface layers of a source diffusion layer and a drain diffusion layer, an element isolation film and a sidewall of a gate electrode of the MOS transistor are provided. The provision of the silicide layer on the surface layers of the source diffusion layer and the drain diffusion layer in a state of maintaining the distance from the side wall arranged in the above is a means for solving the above problems.
【０００８】上記半導体装置では、ソース拡散層及びド
レイン拡散層の表面層に設けられたシリサイド層とゲー
ト電極側壁のサイドウォール及び素子分離膜との間に間
隔が設けられることから、ＭＯＳトランジスタのＰＮ接
合部とシリサイド層との間隔が広くなる。このため、シ
リサイド層に高電圧が印加されても上記ＰＮ接合部分の
近くに配置される素子分離膜の端部やゲート電極の端部
が電流集中によって静電破壊され難くなる。In the above semiconductor device, since the silicide layer provided on the surface layers of the source diffusion layer and the drain diffusion layer and the sidewall of the gate electrode side wall and the element isolation film are provided with each other, the PN of the MOS transistor is formed. The distance between the junction and the silicide layer becomes wider. Therefore, even if a high voltage is applied to the silicide layer, the end portion of the element isolation film and the end portion of the gate electrode arranged near the PN junction portion are less likely to be electrostatically destroyed due to current concentration.
【０００９】また、本発明の半導体装置の製造方法は、
ソース拡散層及びドレイン拡散層の表面層にシリサイド
層を有するＭＯＳトランジスタを設けてなる半導体装置
の製造方法であり、ＬＤＤ拡散層を形成するための不純
物を導入し、次いでゲート電極の側壁にサイドウォール
を形成した後、基板の露出表面層にシリサイド層を形成
する。次に、上記サイドウォール及び素子分離膜をエッ
チバックして所定幅にまで狭くした後、基板の露出表面
からソース拡散層及びドレイン拡散層を形成するための
不純物導入を行う。Further, a method for manufacturing a semiconductor device according to the present invention
A method for manufacturing a semiconductor device comprising a MOS transistor having a silicide layer on a surface layer of a source diffusion layer and a drain diffusion layer, in which an impurity for forming an LDD diffusion layer is introduced, and then a sidewall is formed on a side wall of a gate electrode. After forming, the silicide layer is formed on the exposed surface layer of the substrate. Next, the sidewalls and the element isolation film are etched back to be narrowed to a predetermined width, and then impurities are introduced from the exposed surface of the substrate to form the source diffusion layer and the drain diffusion layer.
【００１０】上記半導体装置の製造方法によれば、サイ
ドウォールと素子分離膜とから露出する基板表面にシリ
サイド層が形成された後当該サイドウォールと素子分離
膜の幅を狭くした状態でソース拡散層及びドレイン拡散
層を形成するための不純物導入が行われる。このことか
ら、上記シリサイド層はサイドウォール及び素子分離膜
との間隔を保った状態になり、ＭＯＳトランジスタのＰ
Ｎ接合部と当該シリサイド層との間隔が広くなる。According to the above method of manufacturing a semiconductor device, after the silicide layer is formed on the substrate surface exposed from the sidewall and the element isolation film, the source diffusion layer is formed in a state where the width of the sidewall and the element isolation film is narrowed. Also, impurities are introduced to form the drain diffusion layer. From this, the silicide layer is kept in a state of being spaced from the sidewall and the element isolation film, and the P of the MOS transistor is
The distance between the N junction and the silicide layer becomes wider.
【００１１】さらに、本発明の他の半導体装置は、ソー
ス拡散層及びドレイン拡散層の表面層にシリサイド層を
有するＭＯＳトランジスタを設けてなる半導体装置にお
いて、素子分離膜とアクティブ領域との境界部上にＭＯ
Ｓトランジスタのゲート電極を構成する導電層の一部分
を設けたことを上記課題を解決するための手段としてい
る。Furthermore, another semiconductor device of the present invention is a semiconductor device comprising a MOS transistor having a silicide layer on the surface layers of the source diffusion layer and the drain diffusion layer, wherein the boundary between the element isolation film and the active region is formed. To MO
Providing a part of the conductive layer forming the gate electrode of the S transistor is used as a means for solving the above problems.
【００１２】上記半導体装置では、素子分離膜とアクテ
ィブ領域との境界部上にゲート電極を構成する導電層の
一分が設けられた状態で、ＭＯＳトランジスタのソース
拡散層及びドレイン拡散層の表面層にシリサイド層が設
けられることから、ＭＯＳトランジスタのＰＮ接合部と
素子分離膜との間に間隔が設けられる。このため、シリ
サイド層に高電圧が印加されても素子分離膜の近くにＰ
Ｎ接合が配置されないので、当該素子分離膜の端部が電
流集中によって静電破壊され難くなる。In the above semiconductor device, the surface layer of the source diffusion layer and the drain diffusion layer of the MOS transistor is provided with a portion of the conductive layer forming the gate electrode provided on the boundary between the element isolation film and the active region. Since the silicide layer is provided on the substrate, a space is provided between the PN junction portion of the MOS transistor and the element isolation film. Therefore, even if a high voltage is applied to the silicide layer, the P
Since the N junction is not arranged, the end portion of the element isolation film is less likely to be electrostatically destroyed due to current concentration.
【００１３】[0013]
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１（１）〜（４）は、本発明の半
導体装置の製造方法に係わる第１実施形態を説明するた
めの断面工程図であり、発明が解決しようとする課題に
おいて図６を用いて説明したＣ−ＭＯＳ構成の静電防止
回路と、ＭＯＳトランジスタからなるその他の回路とを
同一基板１１上に設けてなる半導体装置の製造方法を示
す図である。尚、ここでは、ＮＭＯＳのみを図示して説
明を行い、ＰＭＯＳの製造工程は、上記ＮＭＯＳの製造
工程で拡散層を形成する場合に逆の導電型の不純物を導
入することで行われることとする。Embodiments of the present invention will be described below with reference to the drawings. 1 (1) to 1 (4) are cross-sectional process diagrams for explaining a first embodiment of a method for manufacturing a semiconductor device according to the present invention, which will be described with reference to FIG. 6 in a problem to be solved by the invention. FIG. 9 is a diagram showing a method for manufacturing a semiconductor device in which the static electricity prevention circuit having the C-MOS configuration and the other circuit including the MOS transistor are provided on the same substrate 11. Here, only the NMOS is illustrated and described, and the PMOS manufacturing process is performed by introducing an impurity of the opposite conductivity type when the diffusion layer is formed in the NMOS manufacturing process. .
【００１４】先ず、図１（１）に示す第１工程では、例
えばシリコンからなる基板１１の表面にチャネルストッ
プ拡散層１２ａを形成するためのイオン注入を行った
後、ＬＯＣＯＳ法によって素子分離膜１２を形成するこ
とによって、基板１１の表面側を静電防止回路を形成す
る第１のアクティブ領域（以下、第１領域と記す）１１
ａとその他の回路を形成する第２のアクティブ領域（以
下、第２領域と記す）１１ｂとに分離する。次に、ウェ
ル拡散層（図示せず）を形成するためのイオン注入を行
う。First, in the first step shown in FIG. 1A, after ion implantation for forming a channel stop diffusion layer 12a on the surface of a substrate 11 made of, for example, silicon, the element isolation film 12 is formed by the LOCOS method. To form an antistatic circuit on the surface side of the substrate 11 by forming the first active region (hereinafter referred to as the first region) 11
a and a second active region (hereinafter referred to as a second region) 11b forming another circuit. Next, ion implantation for forming a well diffusion layer (not shown) is performed.
【００１５】その後、基板１１上に、ゲート酸化膜（図
示せず）を介して導電層１３を形成する。この導電層１
３は、第１領域１１ａ及び第２領域１１ｂにおいてはゲ
ート電極１３ａになるものであり、例えば１００ｎｍ程
度の膜厚のポリシリコン上に１００ｎｍ程度の膜厚のタ
ングステンシリサイドを積層させてなるポリサイド構造
からなる。また、この導電層１３上には、膜厚１５０ｎ
ｍ程度のオフセット酸化膜１４が積層されていることと
する。このオフセット酸化膜１４は、後の工程でこの導
電層１３上に設けられる上層配線と当該導電層１３との
間の耐圧を確保するために、膜厚２００〜３００ｎｍと
厚めに形成しても良い。次に、導電層１３（オフセット
酸化膜１４）及び素子分離膜１２をマスクにしたイオン
注入によって、基板１１の露出表面から当該基板１１の
表面層にＬＤＤ拡散層１５を形成するための不純物を導
入する。Then, a conductive layer 13 is formed on the substrate 11 with a gate oxide film (not shown) interposed therebetween. This conductive layer 1
3 serves as the gate electrode 13a in the first region 11a and the second region 11b, and has a polycide structure in which a tungsten silicide film having a thickness of about 100 nm is stacked on a polysilicon film having a thickness of about 100 nm, for example. Become. Further, a film thickness of 150 n is formed on the conductive layer 13.
It is assumed that the offset oxide film 14 of about m is stacked. The offset oxide film 14 may be formed to have a large film thickness of 200 to 300 nm in order to secure the breakdown voltage between the upper layer wiring provided on the conductive layer 13 and the conductive layer 13 in a later step. . Next, impurities for forming the LDD diffusion layer 15 are introduced from the exposed surface of the substrate 11 into the surface layer of the substrate 11 by ion implantation using the conductive layer 13 (offset oxide film 14) and the element isolation film 12 as a mask. To do.
【００１６】以上までを従来と同様に行った後、オフセ
ット酸化膜１４，導電層１３及び素子分離膜１２を覆う
状態で、基板１１上にサイドウォール形成用の酸化シリ
コン膜１６を成膜する。この際、酸化シリコン膜１６の
膜厚を２５０ｎｍ程度と厚め（従来は１５０ｎｍ程度）
に設定する。次に、酸化シリコン膜１６に対して第１回
目のエッチバックを行い、導電層１３及びオフセット酸
化膜１４の側壁に当該酸化シリコン膜１６からなるサイ
ドウォール１６ａを形成する。このサイドウォール１６
ａは、幅ｗ0 ＝０．１７μｍ程度に形成する。After the above steps are carried out in the same manner as the conventional method, a silicon oxide film 16 for forming a sidewall is formed on the substrate 11 in a state of covering the offset oxide film 14, the conductive layer 13 and the element isolation film 12. At this time, the thickness of the silicon oxide film 16 is as thick as about 250 nm (conventionally about 150 nm).
Set to. Next, the silicon oxide film 16 is etched back for the first time to form sidewalls 16 a made of the silicon oxide film 16 on the sidewalls of the conductive layer 13 and the offset oxide film 14. This sidewall 16
The width a is formed to have a width w 0 of about 0.17 μm.
【００１７】次いで、図１（２）に示す第２工程では、
セルフアラインシリサイドプロセスによって、素子分離
膜１２，導電層１３（オフセット酸化膜１４）及びサイ
ドウォール１６ａから露出する基板１１の表面層、すな
わちＬＤＤ拡散層１５の露出表面層にシリサイド層１８
を成膜する。Next, in the second step shown in FIG. 1 (2),
The silicide layer 18 is formed on the surface layer of the substrate 11 exposed from the element isolation film 12, the conductive layer 13 (offset oxide film 14) and the sidewalls 16a, that is, the exposed surface layer of the LDD diffusion layer 15 by the self-aligned silicide process.
To form a film.
【００１８】次に、図１（３）に示す第３工程では、酸
化シリコン膜（サイドウォール１６ａ）に対して第２回
目のエッチバックを行い、サイドウォール１６ａの幅を
ｗ1＝０．１２μｍ程度にする。ここでは、酸化シリコ
ンからなる素子分離膜１２もエッチバックされ、素子分
離膜１２の幅も狭くなる。さらにここでは、酸化シリコ
ンからなるオフセット酸化膜１４もエッチバックされる
が、このオフセット酸化膜１４を厚めの膜厚で形成した
場合には、当該オフセット酸化膜１４によって導電層１
３と後の工程でこの上部に形成される上層配線との間の
耐圧が確保される。Next, in a third step shown in FIG. 1C, the silicon oxide film (sidewall 16a) is subjected to a second etch back, and the width of the side wall 16a is set to w 1 = 0.12 μm. To a degree. Here, the element isolation film 12 made of silicon oxide is also etched back, and the width of the element isolation film 12 is narrowed. Further, here, the offset oxide film 14 made of silicon oxide is also etched back. However, when the offset oxide film 14 is formed to have a large film thickness, the conductive film 1 is formed by the offset oxide film 14.
The withstand voltage between the upper layer wiring 3 and the upper layer wiring formed on the upper portion in the subsequent step is secured.
【００１９】次いで、図１（４）に示す第４工程では、
素子分離膜１２，導電層１３及びサイドウォール１６ａ
をマスクに用いて、ソース・ドレイン拡散層１７を形成
するためのイオン注入を行う。ここでは、シリサイド層
１８上からイオン注入が行われるため、シリサイド層１
８下の部分ではその他の部分よりもイオンの注入深さが
浅くなる。そして、ソース・ドレイン拡散層１７は、シ
リサイド層１８下の部分が浅く周辺部が深い形状にな
る。Next, in the fourth step shown in FIG. 1 (4),
Element isolation film 12, conductive layer 13 and sidewall 16a
Is used as a mask to perform ion implantation for forming the source / drain diffusion layer 17. Here, since the ion implantation is performed from above the silicide layer 18, the silicide layer 1
The ion implantation depth in the lower portion is smaller than that in other portions. Then, the source / drain diffusion layer 17 has a shape in which the portion below the silicide layer 18 is shallow and the peripheral portion is deep.
【００２０】上記のようにして、第１領域１１ａにＭＯ
Ｓトランジスタ１０ａを形成し、第２領域１１ｂにＭＯ
Ｓトランジスタ１０ｂを形成した後、第１領域１１ａの
ＭＯＳトランジスタ１０ａを上記従来の技術で図６を用
いて説明したように配線して静電保護回路１ａを形成
し、第２領域１１ｂのＭＯＳトランジスタ１０ｂを回路
の動作目的に合わせて配線して（図示せず）その他の回
路１ｂを形成することによって、半導体装置１を完成さ
せる。As described above, the MO is formed in the first area 11a.
The S transistor 10a is formed, and MO is formed in the second region 11b.
After forming the S-transistor 10b, the MOS transistor 10a in the first region 11a is wired as described in the above conventional technique with reference to FIG. 6 to form the electrostatic protection circuit 1a, and the MOS transistor in the second region 11b is formed. The semiconductor device 1 is completed by wiring 10b according to the operation purpose of the circuit (not shown) and forming another circuit 1b.
【００２１】上記半導体装置の製造方法によれば、サイ
ドウォール１６ａと素子分離膜１２とをマスクにしてシ
リサイド層１８を形成した後、サイドウォール１６ａと
素子分離膜１２の幅を狭くした状態でソース・ドレイン
拡散層１７を形成するための不純物導入が行われる。こ
のことから、サイドウォール１６ａ及び素子分離膜１２
との間隔を保った状態でソース・ドレイン拡散層１７の
表面層に上記シリサイド層１８が設けられ、ＭＯＳトラ
ンジスタ１０ａ，１０ｂのＰＮ接合部とシリサイド層１
８との間隔が広くなる。このように構成された半導体装
置１では、シリサイド層１８によって、ＭＯＳトランジ
スタ１０ａ，１０ｂにおけるソース・ドレイン拡散槽１
７の拡散抵抗が低く抑えられる。そして、特に静電保護
回路１ａにおいては、パッドへの高電圧の印加によって
シリサイド層１８に高電圧が印加されても、シリサイド
層１８とＰＮ接合との間隔が広くなっているため、素子
分離膜１２の端部やゲート電極１３ａの端部またはゲー
ト酸化膜（図示せず）が局部的な電流集中によって静電
破壊され難くなる。また、上記半導体装置１は、従来と
同じマスク数で形成できるため、製造工程が複雑になっ
たり製造コストが大幅に上げることなく形成される。According to the above method of manufacturing a semiconductor device, after the silicide layer 18 is formed by using the sidewall 16a and the element isolation film 12 as a mask, the source is formed with the widths of the sidewall 16a and the element isolation film 12 narrowed. -Impurities are introduced to form the drain diffusion layer 17. From this, the sidewall 16a and the element isolation film 12
The silicide layer 18 is provided on the surface layer of the source / drain diffusion layer 17 in a state in which the interval between the silicide layer 1 and the PN junction portion of the MOS transistors 10a and 10b and the silicide layer 1 are maintained.
The distance from 8 becomes wider. In the semiconductor device 1 configured as above, the source / drain diffusion tank 1 in the MOS transistors 10a and 10b is formed by the silicide layer 18.
The diffusion resistance of 7 can be suppressed low. In particular, in the electrostatic protection circuit 1a, even if a high voltage is applied to the silicide layer 18 by applying a high voltage to the pad, since the distance between the silicide layer 18 and the PN junction is wide, the element isolation film is formed. It is difficult for the end portion 12 and the end portion of the gate electrode 13a or the gate oxide film (not shown) to be electrostatically destroyed due to local current concentration. Further, since the semiconductor device 1 can be formed with the same number of masks as the conventional one, the semiconductor device 1 can be formed without complicating the manufacturing process or significantly increasing the manufacturing cost.
【００２２】次に、図２（１）〜（４）は、本発明の半
導体装置の製造方法の第２実施形態を説明する図であ
る。ここで説明する第２実施形態の製造手順と、上記第
１実施形態の製造手順との異なる点は、図２（１）で示
す第１工程でソース・ドレイン拡散層を形成するための
第１回目のイオン注入を行う点にある。Next, FIGS. 2 (1) to 2 (4) are views for explaining a second embodiment of the semiconductor device manufacturing method of the present invention. The difference between the manufacturing procedure of the second embodiment described here and the manufacturing procedure of the first embodiment is that the first step for forming the source / drain diffusion layer in the first step shown in FIG. The point is that the second ion implantation is performed.
【００２３】このため、先ず、図２（１）に示す第１工
程では、上記第１実施形態の第１工程と同様にして、チ
ャネルストップ拡散層１２ａ及び素子分離膜１２を形成
して基板１１の表面側を第１領域１１ａと第２領域１１
ｂに分離すると共に、一部がゲート電極１３ａになる導
電層１３，オフセット酸化膜１４，ＬＤＤ拡散層１５及
び所定幅よりも広い幅（ｗ0 ＝０．１７μｍ程度）を有
するサイドウォール１６ａを形成する。その後、ソース
・ドレイン拡散層１７を形成するための第１回目のイオ
ンを行い、ＬＤＤ拡散層１５よりも深く不純物を基板１
１の表面側に導入する。Therefore, first, in the first step shown in FIG. 2A, the channel stop diffusion layer 12a and the element isolation film 12 are formed and the substrate 11 is formed in the same manner as the first step of the first embodiment. The front surface side of the first area 11a and the second area 11
A conductive layer 13, a part of which serves as a gate electrode 13a, an offset oxide film 14, an LDD diffusion layer 15, and a sidewall 16a having a width wider than a predetermined width (w 0 = about 0.17 μm) are formed. To do. After that, the first ion for forming the source / drain diffusion layer 17 is performed to make impurities deeper than the LDD diffusion layer 15 in the substrate 1.
1 is introduced on the surface side.
【００２４】次に、図２（２）で示す第２工程では、上
記第１実施形態と同様に基板１１の露出表面層にシリサ
イド層１８を形成する。このシリサイド層１８は、基板
１１の露出表面層に設けられる。Next, in the second step shown in FIG. 2B, the silicide layer 18 is formed on the exposed surface layer of the substrate 11 as in the first embodiment. The silicide layer 18 is provided on the exposed surface layer of the substrate 11.
【００２５】その後、図２（３）に示す第３工程では、
上記第１実施形態と同様にサイドウォール１６ａ及び素
子分離膜１２に対して第２回目のエッチバックを行い、
サイドウォール１６ａ及び素子分離膜１２の幅を所定幅
にまで狭くする。Then, in the third step shown in FIG. 2C,
Similarly to the first embodiment, the sidewall 16a and the element isolation film 12 are subjected to a second etch back,
The width of the sidewall 16a and the element isolation film 12 is narrowed to a predetermined width.
【００２６】次いで、図２（４）に示す第４工程では、
上記第１実施形態と同様にソース・ドレイン拡散層１７
を形成するためのイオン注入を行う。ただし、このイオ
ン注入は、ソース・ドレイン拡散層１７を形成するため
の第２回目のイオン注入になる。そして、この第２回目
のイオン注入によって、サイドウォール１６ａ及び素子
分離膜１２が第２回目のエッチバックで後退した部分に
不純物が導入され、ソース・ドレイン拡散層１７の幅が
広げられる。また、ここでは、シリサイド層１８上から
イオン注入が行われるため、シリサイド層１８下の部分
ではその他の部分よりもイオン注入深さが浅くなる。し
かし、このシリサイド層１８下の部分には、第１工程で
行われた第１回目のイオン注入でソース・ドレイン拡散
層１７を形成するための不純物が導入されている。この
ため、２回のイオン注入によって形成されるソース・ド
レイン拡散層１７は、２回のイオン注入の際の注入エネ
ルギーを同じ値に設定することによって、一定の深さで
形成されたものになる。Next, in the fourth step shown in FIG. 2 (4),
Similar to the first embodiment, the source / drain diffusion layer 17
Is implanted to form. However, this ion implantation is the second ion implantation for forming the source / drain diffusion layer 17. Then, by the second ion implantation, impurities are introduced into the side wall 16a and the part where the element isolation film 12 is recessed by the second etch back, and the width of the source / drain diffusion layer 17 is widened. Further, here, since the ion implantation is performed from above the silicide layer 18, the ion implantation depth in the portion below the silicide layer 18 becomes shallower than in the other portions. However, impurities for forming the source / drain diffusion layer 17 are introduced into the portion below the silicide layer 18 by the first ion implantation performed in the first step. Therefore, the source / drain diffusion layer 17 formed by two times of ion implantation becomes a layer formed at a constant depth by setting the implantation energy at the time of two times of ion implantation to the same value. .
【００２７】次いで、上記のようにして、第１領域１１
ａにＭＯＳトランジスタ１０ａを形成し、第２領域１１
ｂにＭＯＳトランジスタ１０ｂを形成した後、上記第１
実施形態と同様に各ＭＯＳトランジスタ１０ａ，１０ｂ
を配線することによって、静電保護回路１ａとその他の
回路１ｂとを有する半導体装置２を完成させる。Then, as described above, the first region 11
a MOS transistor 10a is formed in the second region 11a
After the MOS transistor 10b is formed on the
Similar to the embodiment, each MOS transistor 10a, 10b
By wiring, the semiconductor device 2 having the electrostatic protection circuit 1a and the other circuit 1b is completed.
【００２８】上記半導体装置の形成方法によれば、上記
第１実施形態の方法と同様にサイドウォール１６ａ及び
素子分離膜１２との間隔を保った状態でソース・ドレイ
ン拡散層１７の表面層にシリサイド層１８が設けられ、
ＭＯＳトランジスタのＰＮ接合部とシリサイド層１８と
の間隔が広くなる。そして、このように構成された半導
体装置２では、上記第１実施形態と同様に、ＭＯＳトラ
ンジスタ１０ａ，１０ｂにおける拡散抵抗が低く保たれ
ると共に、ＭＯＳトランジスタ１０ａで構成される静電
保護回路１ａにおいては電流集中による静電破壊が発生
し難くなる。According to the method of forming a semiconductor device, as in the method of the first embodiment, a silicide is formed on the surface layer of the source / drain diffusion layer 17 while keeping the space between the sidewall 16a and the element isolation film 12. A layer 18 is provided,
The distance between the PN junction of the MOS transistor and the silicide layer 18 becomes wider. Then, in the semiconductor device 2 configured in this way, as in the first embodiment, the diffusion resistance in the MOS transistors 10a and 10b is kept low, and in the electrostatic protection circuit 1a configured by the MOS transistor 10a. Makes it difficult for electrostatic breakdown due to current concentration to occur.
【００２９】次に、図３（１）〜（３）は、上記第１及
び第２実施形態と同様に、Ｃ−ＭＯＳ構成の静電保護回
路とＭＯＳトランジスタからなるその他の回路とを同一
基板１１上に設けてなる半導体装置の製造方法の一例を
示す図であり、以下にこれらの図を用いて第３実施形態
を説明する。尚、ここでは、ＮＭＯＳのみを図示して説
明を行い、ＰＭＯＳの製造工程は、上記ＮＭＯＳの製造
工程で拡散層を形成する場合に逆の導電型の不純物を導
入することで行われることとする。Next, in FIGS. 3A to 3C, as in the first and second embodiments, the electrostatic protection circuit of the C-MOS structure and the other circuits composed of MOS transistors are formed on the same substrate. 11A and 11B are diagrams showing an example of a method of manufacturing a semiconductor device provided on the semiconductor device 11, and the third embodiment will be described below with reference to these drawings. Here, only the NMOS is illustrated and described, and the PMOS manufacturing process is performed by introducing an impurity of the opposite conductivity type when the diffusion layer is formed in the NMOS manufacturing process. .
【００３０】先ず、図３（１）に示す第１工程では、上
記第１及び第２実施形態と同様に、基板１１の表面側に
素子分離膜１２及びチャネルストップ拡散層１２ａを形
成して当該基板１１の表面を第１領域１１ａと第２領域
１１ｂとに分離し、次いで、ここでは図示しないウェル
拡散層を形成するためのイオン注入を行う。その後、基
板１１上に、上記第１及び第２実施形態と同様して導電
層１３を形成する。ただしここでは、一部分がＭＯＳト
ランジスタのゲート電極１３ａになり、他の一部分がゲ
ート電極１３ａに接続された状態で静電保護回路が設け
られる第１領域１１ａと素子分離膜１２との境界上に設
けられるようなレイアウトでこの導電層１３を形成する
こととする。First, in the first step shown in FIG. 3A, the element isolation film 12 and the channel stop diffusion layer 12a are formed on the front surface side of the substrate 11 as in the first and second embodiments. The surface of the substrate 11 is divided into a first region 11a and a second region 11b, and then ion implantation is performed to form a well diffusion layer not shown here. Then, the conductive layer 13 is formed on the substrate 11 as in the first and second embodiments. However, in this case, a part is the gate electrode 13a of the MOS transistor, and the other part is provided on the boundary between the device isolation film 12 and the first region 11a where the electrostatic protection circuit is provided in a state of being connected to the gate electrode 13a. The conductive layer 13 is formed in such a layout.
【００３１】そして、その他の第１工程と図３（２）に
示す第２工程とは、上記図２（１）を用いて説明した第
２実施形態の第１工程と同様に行い、基板１１の表面側
にＬＤＤ拡散層１５，サイドウォール１６ａ，ソース・
ドレイン拡散層１７を形成する。The other first step and the second step shown in FIG. 3B are performed in the same manner as the first step of the second embodiment described with reference to FIG. LDD diffusion layer 15, side wall 16a, source
The drain diffusion layer 17 is formed.
【００３２】次に、図３（３）に示す第３工程では、上
記図２（２）を用いて説明した第２実施形態の第２工程
と同様に、基板１１の露出表面にシリサイド層１８を形
成する。上記のようにして第１領域１１ａにＭＯＳトラ
ンジスタ１０ａを形成し第２領域１１ｂにＭＯＳトラン
ジスタ１０ｂを形成した後、上記第１及び第２実施形態
と同様に各ＭＯＳトランジスタ１０ａ，１０ｂを配線す
ることによって、静電保護回路３ａとその他の回路１ｂ
とを有する半導体装置３を完成させる。そして、図４に
示すように、この半導体装置（３）の静電保護回路３ａ
は、図中破線で示す素子分離膜（１２）の端部１２１が
導電層１３で覆われたものになる。Next, in the third step shown in FIG. 3C, the silicide layer 18 is formed on the exposed surface of the substrate 11 as in the second step of the second embodiment described with reference to FIG. To form. After forming the MOS transistor 10a in the first region 11a and the MOS transistor 10b in the second region 11b as described above, wiring each MOS transistor 10a, 10b as in the first and second embodiments. Therefore, the electrostatic protection circuit 3a and the other circuit 1b
The semiconductor device 3 having and is completed. Then, as shown in FIG. 4, the electrostatic protection circuit 3a of the semiconductor device (3).
Means that the end portion 121 of the element isolation film (12) shown by the broken line in the figure is covered with the conductive layer 13.
【００３３】この半導体装置は、図３（３）に示したよ
うに、ＭＯＳトランジスタのソース・ドレイン拡散層１
７の表面層にシリサイド層１８が設けられた状態で、静
電保護回路３ａを構成するＭＯＳトランジスタ１０ａの
ＬＤＤ拡散層１５と素子分離膜１２との間には間隔が設
けられる。このため、静電保護回路３ａにおいては、素
子分離膜１２の端部にＰＮ接合が配置されないことによ
って、素子分離膜１２の端部が電流集中によって静電破
壊され難くなる。また、その他の回路３ｂにおいては、
ＭＯＳトランジスタ１０ａの拡散抵抗が低くなる。As shown in FIG. 3C, this semiconductor device has a source / drain diffusion layer 1 of a MOS transistor.
With the silicide layer 18 provided on the surface layer of No. 7, a space is provided between the LDD diffusion layer 15 and the element isolation film 12 of the MOS transistor 10a forming the electrostatic protection circuit 3a. Therefore, in the electrostatic protection circuit 3a, since the PN junction is not arranged at the end of the element isolation film 12, the end of the element isolation film 12 is less likely to be electrostatically destroyed due to current concentration. In addition, in the other circuit 3b,
The diffusion resistance of the MOS transistor 10a becomes low.
【００３４】尚、上記第３実施形態では、第３工程でシ
リサイド層１８を形成した後、図２（３），（４）を用
いて説明した上記第２実施形態の第３工程とこれに続く
第４工程とを行っても良い。また、図３（２）を用いて
説明した第２工程でサイドウォール１６ａを形成した
後、引き続きソース・ドレイン拡散層１７を形成せず
に、図１（２）〜（４）を用いて説明した第１実施形態
の第２工程から第４工程までを行っても良い。ただし、
どちらの場合も、図３（２）を用いて説明した第２工程
では、最終的な所定幅よりも広い幅を有するサイドウォ
ール１６ａを形成するようにする。In the third embodiment, after the silicide layer 18 is formed in the third step, the third step and the third step of the second embodiment described with reference to FIGS. You may perform the following 4th process. In addition, after forming the sidewall 16a in the second step described with reference to FIG. 3B, the source / drain diffusion layer 17 is not continuously formed, and the description is given with reference to FIGS. The second to fourth steps of the above-described first embodiment may be performed. However,
In either case, in the second step described with reference to FIG. 3B, the sidewall 16a having a width wider than the final predetermined width is formed.
【００３５】上記のようにして形成された半導体装置
は、第１，第２実施形態の効果と第３実施形態の効果と
を合わせ持ったものになる。このため、さらに静電破壊
の防止効果が高いものになる。The semiconductor device formed as described above has both the effects of the first and second embodiments and the effects of the third embodiment. Therefore, the effect of preventing electrostatic breakdown is further enhanced.
【００３６】[0036]
【発明の効果】以上説明したように、本発明の半導体装
置によれば、ＭＯＳトランジスタのソース・ドレイン拡
散層の表面層に設けられたシリサイド層とゲート電極側
壁のサイドウォール及び素子分離膜との間に間隔を設け
てＭＯＳトランジスタのＰＮ接合部とシリサイド層との
間隔を広くしたことによって、シリサイド層に高電圧が
印加された場合に素子分離膜の端部やゲート電極の端部
が電流集中によって静電破壊されることを防止できる。
したがって、シリサイド層を有する高速動作が可能な半
導体装置の信頼性を確保することができる。As described above, according to the semiconductor device of the present invention, the silicide layer provided on the surface layer of the source / drain diffusion layer of the MOS transistor, the sidewall of the gate electrode side wall, and the element isolation film are formed. By widening the gap between the PN junction portion of the MOS transistor and the silicide layer by providing a gap between them, the end portion of the element isolation film and the end portion of the gate electrode concentrate current when a high voltage is applied to the silicide layer. It is possible to prevent electrostatic breakdown.
Therefore, the reliability of the semiconductor device having the silicide layer and capable of high-speed operation can be ensured.
【００３７】また、本発明の半導体装置の製造方法によ
れば、素子分離膜とＭＯＳトランジスタのゲート電極側
壁のサイドウォールをマスクにして基板表面にシリサイ
ド層を形成した後当該サイドウォールと素子分離膜の幅
を狭くした状態でソース拡散層及びドレイン拡散層を形
成するための不純物導入を行うことによって、サイドウ
ォール及び素子分離膜との間隔を保った状態で上記シリ
サイド層を設けてＭＯＳトランジスタのＰＮ接合部とシ
リサイド層との間隔を広くすることができる。このた
め、シリサイド層によって拡散抵抗が低く保たれると共
に、静電耐圧が確保されたＭＯＳトランジスタを有する
半導体装置を得ることができる。Further, according to the method of manufacturing a semiconductor device of the present invention, a silicide layer is formed on the substrate surface by using the element isolation film and the sidewall of the gate electrode side wall of the MOS transistor as a mask, and then the sidewall and the element isolation film. By introducing impurities for forming the source diffusion layer and the drain diffusion layer in a state where the width of the MOS transistor is narrowed, the silicide layer is provided in the state where the distance between the sidewall and the element isolation film is maintained and the PN of the MOS transistor is formed. The distance between the junction and the silicide layer can be widened. Therefore, it is possible to obtain the semiconductor device having the MOS transistor in which the diffusion resistance is kept low by the silicide layer and the electrostatic breakdown voltage is secured.
【００３８】さらに、本発明の他の半導体装置によれ
ば、ソース・ドレイン拡散層の表面層にシリサイド層を
設けたＭＯＳトランジスタにおいて、アクティブ領域と
素子分離膜との境界部上にゲート電極を構成する導電層
の一部分を配置したことによって、ソース・ドレイン拡
散層と素子分離膜との間すなわち素子分離膜とＰＮ接合
部との間隔を広くすることができる。このため、ソース
・ドレイン拡散層表面のシリサイド層に高電圧が印加さ
れても、素子分離膜の端部が電流集中によって静電破壊
されることを防止できる。したがって、ソース拡散層及
びドレイン拡散層の表面にシリサイド層を有する高速動
作が可能な半導体装置の信頼性を確保することができ
る。Further, according to another semiconductor device of the present invention, in a MOS transistor in which a silicide layer is provided on the surface layer of the source / drain diffusion layer, a gate electrode is formed on the boundary between the active region and the element isolation film. By disposing a part of the conductive layer to be formed, it is possible to widen the distance between the source / drain diffusion layer and the element isolation film, that is, the element isolation film and the PN junction. Therefore, even if a high voltage is applied to the silicide layer on the surface of the source / drain diffusion layer, it is possible to prevent the end portion of the element isolation film from being electrostatically destroyed due to current concentration. Therefore, it is possible to secure the reliability of the semiconductor device having the silicide layers on the surfaces of the source diffusion layer and the drain diffusion layer and capable of high-speed operation.
【図１】本発明の第１実施形態を説明する断面図であ
る。FIG. 1 is a cross-sectional view illustrating a first embodiment of the present invention.
【図２】本発明の第２実施形態を説明する断面図であ
る。FIG. 2 is a cross-sectional view illustrating a second embodiment of the present invention.
【図３】本発明の第３実施形態を説明する断面図であ
る。FIG. 3 is a cross-sectional view illustrating a third embodiment of the present invention.
【図４】本発明の第３実施形態を説明する平面図であ
る。FIG. 4 is a plan view illustrating a third embodiment of the present invention.
【図５】従来例を説明する断面図である。FIG. 5 is a cross-sectional view illustrating a conventional example.
【図６】静電保護回路の回路図である。FIG. 6 is a circuit diagram of an electrostatic protection circuit.
１，２ 半導体装置 １０ａ，１０ｂ ＭＯＳトラン
ジスタ １１ 基板 １１ａ 第１領域（アクティブ領域） １１ｂ 第２領域（アクティブ領域） １２ 素子分
離膜 １３ 導電層 １３ａ ゲート電極 １５ ＬＤＤ拡散層 １６ａ
サイドウォール １７ ソース・ドレイン拡散層 １８ シリサイド層1, 2 Semiconductor Devices 10a and 10b MOS Transistor 11 Substrate 11a First Region (Active Region) 11b Second Region (Active Region) 12 Element Isolation Film 13 Conductive Layer 13a Gate Electrode 15 LDD Diffusion Layer 16a
Side wall 17 Source / drain diffusion layer 18 Silicide layer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 21/336 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display part H01L 29/78 21/336
Claims (5)
アクティブ領域に、ソース拡散層及びドレイン拡散層の
表面層にシリサイド層を有するＭＯＳトランジスタを設
けてなる半導体装置において、 前記シリサイド層は、前記素子分離膜及び当該ＭＯＳト
ランジスタのゲート電極の側壁に配置されるサイドウォ
ールとの間隔を保った状態で前記ソース拡散層及びドレ
イン拡散層の表面層に設けられたことを特徴とする半導
体装置。1. A semiconductor device comprising a MOS transistor having a silicide layer on a surface layer of a source diffusion layer and a drain diffusion layer in an active region on the surface side of a substrate separated by an element isolation film, wherein the silicide layer is A semiconductor device provided on the surface layers of the source diffusion layer and the drain diffusion layer in a state in which the distance between the element isolation film and the side wall of the gate electrode of the MOS transistor is maintained. .
アクティブ領域に、ソース拡散層及びドレイン拡散層の
表面層にシリサイド層を有するＭＯＳトランジスタを設
けてなる半導体装置の製造方法であって、 素子分離膜が形成された基板上に一部が前記ＭＯＳトラ
ンジスタのゲート電極になる導電層を形成し、次いで当
該基板の露出表面から前記ＭＯＳトランジスタのＬＤＤ
拡散層を形成するための不純物を導入した後、前記ゲー
ト電極の側壁にサイドウォールを形成する第１工程と、 前記ＬＤＤ拡散層の露出表面層にシリサイド層を形成す
る第２工程と、 前記サイドウォール及び素子分離膜をエッチバックし、
当該サイドウォール及び素子分離膜の幅を所定幅にまで
狭くする第３工程と、 前記基板の露出表面から前記ＭＯＳトランジスタのソー
ス拡散層及びドレイン拡散層を形成するための不純物導
入を行う第４工程とを備えたことを特徴とする半導体装
置の製造方法。2. A method of manufacturing a semiconductor device, comprising a MOS transistor having a silicide layer on a surface layer of a source diffusion layer and a drain diffusion layer in an active region on the surface side of a substrate separated by an element isolation film. A conductive layer, a part of which becomes the gate electrode of the MOS transistor, is formed on the substrate on which the element isolation film is formed, and then the LDD of the MOS transistor is formed from the exposed surface of the substrate.
A first step of forming a sidewall on a sidewall of the gate electrode after introducing an impurity for forming a diffusion layer; a second step of forming a silicide layer on an exposed surface layer of the LDD diffusion layer; Etch back the wall and element isolation film,
A third step of narrowing the widths of the sidewalls and the element isolation film to a predetermined width, and a fourth step of introducing an impurity from the exposed surface of the substrate to form a source diffusion layer and a drain diffusion layer of the MOS transistor. A method of manufacturing a semiconductor device, comprising:
アクティブ領域に、ソース拡散層及びドレイン拡散層の
表面層にシリサイド層を有するＭＯＳトランジスタを設
けてなる半導体装置の製造方法であって、 素子分離膜が形成された基板上に一部が前記ＭＯＳトラ
ンジスタのゲート電極になる導電層を形成し、次いで当
該基板の露出表面から前記ＭＯＳトランジスタのＬＤＤ
拡散層をするための不純物を導入し、前記ゲート電極の
側壁にサイドウォールを形成した後、前記基板の露出表
面から前記ＭＯＳトランジスタのソース拡散層及びドレ
イン拡散層を形成するための第１回目の不純物導入を行
う第１工程と、 前記基板の露出表面層にシリサイド層を形成する第２工
程と、 前記サイドウォール及び素子分離膜をエッチバックし、
当該サイドウォール及び素子分離膜の幅を所定幅にまで
狭くする第３工程と、 前記基板の露出表面から前記ＭＯＳトランジスタのソー
ス拡散層及びドレイン拡散層を形成するための２回目の
不純物導入を行う第４工程とを備えたことを特徴とする
半導体装置の製造方法。3. A method of manufacturing a semiconductor device, comprising a MOS transistor having a silicide layer on a surface layer of a source diffusion layer and a drain diffusion layer in an active region on the surface side of a substrate separated by an element isolation film. A conductive layer, a part of which becomes the gate electrode of the MOS transistor, is formed on the substrate on which the element isolation film is formed, and then the LDD of the MOS transistor is formed from the exposed surface of the substrate.
After introducing an impurity for forming a diffusion layer and forming a sidewall on the side wall of the gate electrode, a first time for forming a source diffusion layer and a drain diffusion layer of the MOS transistor from the exposed surface of the substrate A first step of introducing impurities, a second step of forming a silicide layer on the exposed surface layer of the substrate, and etching back the sidewalls and the element isolation film,
A third step of narrowing the width of the sidewall and the element isolation film to a predetermined width, and a second impurity introduction from the exposed surface of the substrate to form a source diffusion layer and a drain diffusion layer of the MOS transistor are performed. A method of manufacturing a semiconductor device, comprising: a fourth step.
アクティブ領域に、ソース拡散層及びドレイン拡散層の
表面層にシリサイド層を有するＭＯＳトランジスタを設
けてなる半導体装置において、 前記基板表面の素子分離膜とアクティブ領域との境界部
上には、当該境界部を覆う状態で前記ＭＯＳトランジス
タのゲート電極を構成する導電層の一部分が設けられて
いることを特徴とする半導体装置。4. A semiconductor device comprising a MOS transistor having a silicide layer as a surface layer of a source diffusion layer and a drain diffusion layer in an active region on the surface side of a substrate separated by an element isolation film, A semiconductor device characterized in that a part of a conductive layer forming a gate electrode of the MOS transistor is provided on a boundary between the element isolation film and the active region so as to cover the boundary.
アクティブ領域に、ソース拡散層及びドレイン拡散層の
表面層にシリサイド層を有するＭＯＳトランジスタを設
けてなる半導体装置の製造方法であって、 基板の表面側に素子分離膜を形成した後、当該基板表面
のアクティブ領域と当該素子分離膜との境界部上を覆う
状態で一部が前記ＭＯＳトランジスタのゲート電極にな
ると共に当該ゲート電極に接続される導電層を形成する
工程と、 前記素子分離膜及び前記導電層から露出する基板の表面
からＬＤＤ拡散層を形成するための不純物を導入した
後、当該導電層の側壁にサイドウォールを形成する工程
と、 前記素子分離膜，前記導電層及び前記サイドウォールか
ら露出する基板の表面層にシリサイド層を形成する工程
と、 前記素子分離膜，前記導電層及び前記サイドウォールか
ら露出する基板の表面からソース拡散層及びドレイン拡
散層を形成するための不純物を導入する工程とを行うこ
とを特徴とする半導体装置の製造方法。5. A method of manufacturing a semiconductor device comprising a MOS transistor having a silicide layer on a surface layer of a source diffusion layer and a drain diffusion layer, which is provided in an active region on the surface side of a substrate separated by an element isolation film. After forming the device isolation film on the front surface side of the substrate, a part of the device becomes the gate electrode of the MOS transistor while covering the boundary between the active region of the substrate surface and the device isolation film. Forming a conductive layer to be connected, and introducing impurities for forming an LDD diffusion layer from the surface of the substrate exposed from the element isolation film and the conductive layer, and then forming a sidewall on the side wall of the conductive layer And a step of forming a silicide layer on the surface layer of the substrate exposed from the element isolation film, the conductive layer and the sidewalls, the element isolation A method of manufacturing a semiconductor device characterized by performing the step of introducing the impurity for forming the source diffusion layer and drain diffusion layer from the surface of the substrate exposed from the conductive layer and the sidewall.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861704B2 (en) | 2002-09-19 | 2005-03-01 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| KR100487503B1 (en) * | 1997-12-06 | 2005-08-23 | 삼성전자주식회사 | A semiconductor device and method of fabricating the same |
| JP2006332123A (en) * | 2005-05-23 | 2006-12-07 | Toshiba Corp | Manufacturing method of semiconductor device |
-
1996
- 1996-03-19 JP JP8062253A patent/JPH09260590A/en active Pending
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